KR100308496B1 - 반도체소자의캐패시터제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로, 반도체기판 상부에 하부절연층을 형성하고 상기 반도체기판을 노출시키는 콘택홀을 형성한 다음, 상기 콘택홀을 통하여 상기 반도체기판에 접속되는 제1도전층을 일정두께 형성하고 그 상부에 희생막을 형성한 다음, 상기 제1도전층의 예정된 부분 다수를 노출시키는 콘택홀을 형성하고 전체표면상부에 일정두께 제2도전층을 형성한 다음, 저장전극마스크를 이용하여 상기 제2도전층,희생막 및 제1도전층을 순차적으로 식각하고 상기 감광막패턴과 남아있는 희생막을 제거함으로써 표면적이 증가되고 후공정에서 발생가능한 핀의 손상을 방지할 수 있어 반도체소자의 신뢰성 및 생산성을 향상하고 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 캐패시터 제조방법

제 1A 도 내지 제 1D 도는 종래기술에 의하여 형성된 반도체소자의 캐패시터 제조공정을 도시한 단면도.

제 2A 도 내지 제 2D 도는 본 발명의 실시예에 따른 반도체소자의 캐패시터 제조공정을 도시한 단면도.

* 도면의 주요 부분에 대한 설명

11,31 : 반도체기판 13,33 : 하부절연층

15,23,35 : 콘택홀 17,37 : 제1다결정실리콘막

19,39 : 희생막 21,41 : 감광막패턴

25,43 : 제2다결정실리콘막 27,45 : 저장전극마스크

본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로, 특히 저장전극의 표면적을 증가시키기 위하여 형성한 삼차원구조의 핀형 저장전극을 제조하는데 있어서, 후속공정시 저장전극이 파괴되지않도록 핀형 저장전극을 형성하는 기술에 관한 것이다.

디램이 고집적화가 되어감에 따라 셀의 면적은 급격하게 축소되고, 셀면적의 축소에도 불구하고 소자동작에 필요한 셀당 일정용량이상의 캐패시터 용량을 확보해야 하는 어려움이 있다.

이들 어려움을 해결하기 위하여 개발된 여러가지 3차원의 저장전극 가운데 핀 ( fin ) 형 구조는 그 제조공정이 비교적 단순하여 널리 이용되어 왔다. 이때, 많은 정전용량을 필요로하는 경우에 있어서, 핀의 수를 늘려 사용하였다.

그러나, 상기 핀은 후속공정인 클리닝 ( cleaning ) 공정에서 변형 또는 파괴되기 쉽다. 그로인하여, 작업여유도가 적어 반도체소자의 신뢰성 및 생산성을 저하시키고 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.

제1A도 내지 제1D도는 종래기술의 실시예에 따라 핀형구조를 갖는 반도체소자의 캐피시터 제조공정을 도시한 단면도이다.

제1A도를 참조하면, 반도체기판(31) 상부에 하부절연층(33)을 형성한다. 이때, 하부절연층(33)은 소자분리절연막(도시안됨), 게이트전극(도시안됨) 및 비트라인 ( bit line )(도시안됨)이 구비된 것이다. 그 다음에, 상기 반도체기판(11)의 예정된 부분을 노출시키는 콘택홀(35)을 형성한다. 그리고, 전체표면상부에 일정두께 제1다결정실리콘막(37)을 형성한다. 그리고, 전체표면상부에 희생막(39)을 일정두께 형성한다.

제1B도를 참조하면, 상기 희생막(39) 상부에 감광막패턴(41)을 형성한다. 이때, 감광막패턴(41)은 상기 제1다결정실리콘막(37)에 다른 도전체를 콘택시키기위한 콘택마스크의 역할을 한다.

제1C도를 참조하면, 상기 감광막패턴(41)을 마스크로하여 상기 희생막(39)을 일정두께 식각한다. 그리고, 상기 감광막패턴(41)을 제거한다. 그리고, 전체표면상부에 일정두께 제2다결정실리콘막(43)을 형성한다. 그리고, 상기 제2다결정실리콘막(43) 상부에 저장전극마스크(45)를 형성한다. 이때, 상기 저장전극마스크(45)는 감광막으로 형성한 것이다.

제1D도를 참조하면, 상기 저장전극마스크(45)를 이용한 식각공정으로 상기 제2다결정실리콘막(43)패턴, 희생막(39)패턴 및 제1다결정실리콘막(37)패턴을 순차적으로 형성한다. 그리고, 상기 저장전극마스크(45)를 제거한다. 그리고, 상기 제1,2다결정실리콘막(37,43)패턴과 희생막(39)패턴의 식각선택비를 이용하여 상기 희생막(39)를 제거한다.

여기서, 상기 제1다결정실리콘막(37)패턴과 제2다결정실리콘막(43)패턴의 콘택부로부터 핀의 길이가 길기때문에 후공정인 클리닝공정에서 핀이 휘어지거나 손실되는 경우가 발생한다.

따라서, 본 발명에서는 종래기술의 문제점을 해결하기위하여, 핀형 저장전극에서 핀의 길이는 같게 형성하되, 핀을 지지하는 콘택부분을 다수형성함으로써 콘택부분으로부터 형성되는 핀의 길이를 짧게하여 후속공정에서 발생하는 핀의 손상을 방지하고 표면적을 증가시킴으로써 반도체소자의 신뢰성 및 생산성을 향상시키고 반도체소자의 고집적화를 가능하게하는 반도체소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.

이상의 목적을 달성하기위한 본 발명의 특징은, 반도체기판 상부에 하부절연층을 형성하는 공정과, 상기 반도체기판의 예정된 부분을 노출시키는 제1콘택홀을 형성하는 공정과, 상기 제1콘택홀을 통하여 상기 반도체 기판에 접속되는 제1도전층을 전체표면상부에 일정두께 형성하는 공정과, 상기 제1도전층 상부에 희생막을 일정두께 형성하는 공정과, 상기 희생막 상부에 감광막패턴을 형성하는 공정과, 상기 감광막패턴을 마스크로하여 상기 희생막을 식각함으로써 상기 제1도전층을 노출시키는 다수의 제2콘택홀을 형성하는 공정과, 상기 감광막패턴을 제거하는 공정과, 상기 제2콘택홀을 통하여 상기 제1도전층에 접속되도록 전체표면상부에 제2도전층을 형성하는 공정과, 상기 제2도전층 상부에 저장전극마스크를 형성하는 공정과, 상기 저장전극마스크를 이용한 식각공정으로 상기 제2도전층, 희생막 및 제1도전층을 순차적으로 식각하는 공정과, 상기 저장전극마스크를 제거하는 공정과, 상기 희생막을 제거하는 공정을 포함하는 반도체소자의 캐패시터 제조방법에 있어서, 상기 제2콘택홀은 후공정에서의 핀의 손상을 방지하기위하여 핀의 끝부분에 형성되는 것과, 상기 제2콘택홀은 후공정에서의 핀의 손상을 방지하기위하여 핀의 끝부분 및 중심부에 형성되는 것이다.

이하, 첨부된 도면을 참고하여 본 발명을 상세히 설명한다.

제2A도 내지 제2D도는 본 발명에 따른 반도체소자의 캐패시터 제조공정을 도시한 단면도이다.

제2A도를 참조하면, 반도체기판 (11) 상부에 하부절연층(13)을 형성한다. 이때, 하부절연층(13)은 소자분리절연막(도시안됨), 게이트전극(도시안됨) 및 비트라인(도시안됨)이 구비된 것이다. 그 다음에, 상기 반도체기판(11)의 예정된 부분을 노출시키는 제1콘택홀(15)을 형성한다. 그리고, 상기 제1콘택홀(15)을 통하여 상기 반도체기판(11)에 접속되도록 전체표면상부에 일정두께 제1다결정실리콘막(17)을 형성한다. 그리고, 전체 표면상부에 일정두께 희생막(19)을 형성한다. 여기서, 희생막(19)은 산화막으로 형성한다.

제2B도를 참조하면, 상기 희생막(19) 상부에 감광막패턴(21)을 형성한다. 이때, 감광막패턴(21)은 상기 제1다결정실리콘막(17)의 예정된 부분을 노출시키는 두개의 제2콘택홀(도시안됨)을 형성하기위한 것이다.

제2C도를 참조하면, 상기 감광막패턴(21)을 이용한 식각공정으로 상기 희생막(19)을 식각하여 상기 제1다결정실리콘막(17)을 노출시키는 제2콘택홀(23)을 형성한다. 그리고, 전체표면상부에 일정두께 제2다결정실리콘막(25)을 형성한다. 그리고, 상기 제2다결정실리콘막(25) 상부에 저장전극마스크(27)를 형성한다. 이때, 상기 저장전극마스크(27)는 노광마스크를 이용하여 저장전극을 형성하기위해 형성한 감광막패턴이다.

제2D도를 참조하면, 상기 저장전극마스크(27)를 이용한 식각공정으로 상기 제2다결정실리콘막(25)패턴, 희생막(19)패턴 및 제1다결정실리콘막(17)패턴을 형성한다. 그리고, 상기 저장전극마스크(27)를 제거한다. 그리고, 상기 제1,2다결정실리콘막(17,25)패턴과 희생막(19)패턴의 식각선택비를 이용하여 상기 희생막(19)패턴을 제거한다.

이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 캐패시터 제조방법은, 하부절연층이 형성된 반도체기판의 예정된 부분을 노출시키는 콘택홀을 형성하고 상기 콘택홀을 통하여 상기 반도체기판에 접속되도록 제1도전층을 형성한 다음, 그 상부에 희생막을 형성하고 상기 희생막에 다수의 콘택홀을 형성한 다음, 상기 제1도전층에 접속되도록 제2도전층을 형성함으로써 저장전극의 표면적을 증가시켜 반도체소자의 고집적화를 가능하게 하고 후공정에서 발생되는 핀의 손상을 방지할 수 있어 반도체소자의 신뢰성 및 생산성을 향상시킬 수 있는 잇점이 있다.

Claims (2)

1. 반도체기판 상부에 하부절연층에 구비되는 제1콘택홀을 통하여 상기 반도체기판에 접속되는 제1도전층을 일정두께 형성하는 공정과,

   상기 제1도전층 상부에 희생막을 일정두께 형성하는 공정과,

   상기 제1도전층을 노출시키는 다수의 제2콘택홀을 형성하는 공정과,

   상기 제2콘택홀을 통하여 상기 제1도전층에 접속되도록 전체표면상부에 제2도전층을 형성하는 공정과,

   저장전극마스크를 이용한 식각공정으로 상기 제2도전층, 희생막 및 제1도전층을 순차적으로 식각하는 공정과,

   상기 희생막을 제거하여 제1도전층과 제2도전층으로 구비되는 핀형의 날개부분, 즉 핀의 끝부분이 콘택되는 저장전극을 형성하는 공정을 포함하는 반도체소자의 캐패시터 제조방법.
2. 제 1 항에 있어서, 상기 제2콘택홀은 핀의 끝부분 및 중심부에 형성되는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.