KR960026789A - 반도체소자의 캐패시터 제조방법 - Google Patents

반도체소자의 캐패시터 제조방법 Download PDF

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KR960026789A
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백현철
이정석
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김주용
현대전자산업 주식회사
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    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer

Abstract

본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로, 반도체기판 상부에 하부절연층을 형성하고 상기 반도체기판을 노출시키는 콘택홀을 형성한 다음, 상기 콘택홀을 통하여 상기 반도체기판에 접속되는 제1도전층을 일정두께 형성하고 그 상부에 희생막을 형성한 다음, 상기 제1도전층을 예정된 부분 다수를 노출시키는 콘택홀을 형성하고 전체표면상부에 일정두께 제2도전층을 형성한 다음, 저장전극마스크를 이용하여 상기 제2도전층, 희생막 및 제1도전층을 순차적으로 식각하고 상기 감광막패턴과 남이 있는 희생막을 제거함으로써 표면적이 증가되고 후공정에서 발생가능한 핀의 손상을 방지할 수 있어 반도체소자의 신뢰성 및 생산성을 향상하고 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 캐패시터 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2D도는 본 발명의 실시예에 따른 반도체소자의 캐패시터 제조공정을 도시한 단면도.

Claims (3)

  1. 반도체기판 상부에 하부절연층을 형성하는 공정과, 상기 반도체기판의 예정된 부분을 노출시키는 제1콘택홀을 형성하는 공정과, 상기 제1콘택홀을 통하여 상기 반도체기판에 접속되는 제1도전층을 전체표면상부에 일정두께 형성하는 공정과, 상기 제1도전층 상부에 희생막을 일정두께 형성하는 공정과, 상기 희생막 상부에 감광막패턴을 형성하는 공정과, 상기 감광막패턴을 마스크로하여 상기 희생막을 식각함으로써 상기 제1도전층을 노출시키는 다수의 제2콘택홀을 형성하는 공정과, 상기 감광막패턴을 제거하는 공정과, 상기 제2콘택홀을 통하여 상기 제1도전층에 접속되도록 전체표면상부에 제2도전층을 형성하고 공정과, 상기 제2도전층 상부에 저장전극마스크를 형성하는 공정과, 상기 저장전극마스크를 이용한 식각공정으로 상기 제2도전층, 회색막 및 제1도전층을 순차적으로 식각하는 공정과, 상기 저장전극마스크를 제거하는 공정과, 상기 희생막을 제거하는 공정을 포함하는 반도체소자의 캐패시터 제조방법.
  2. 제1항에 있어서, 상기 제2콘택홀을 후공정에서의 핀의 손상을 방지하기 위하여 핀의 끝부분에 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  3. 제1항에 있어서, 상기 제2콘택홀은 후공정에서의 핀의 손상을 방지하기 위하여 핀의 끝부분 및 중심부에 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940032631A 1994-12-02 1994-12-02 반도체소자의캐패시터제조방법 KR100308496B1 (ko)

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