KR960019522A - 반도체 소자의 플러그 형성방법 - Google Patents

반도체 소자의 플러그 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 플러그 형성방법에 있어서, 웨이퍼 상에 콘택홀(6)을 형성한 후, 선택 전도층(7)을 형성하는 제1단계; 상기 선택 전도층(7)중 과도 성장된 부위를 노출시키도록 식각 베리어(8)를 형성하는 제2단계; 및 상기 노출된 선택 전도층(7)의 일부 두께를 제거하는 제3단계를 포함하는 것을 특징으로 하여, 콘택 깊이가 다른 여러 콘택이 동시에 존재할 때 일부 콘택 깊이가 낮은 콘택에서의 선택 금속 과도 성장 문제점, 즉 층덮힘 불량과 같은 문제점 발생을 방지하여 소자의 특성 및 수율을 향상시키는 특유의 효과가 있는 반도체 소자의 플러그 형성방법에 관한 것이다.

Description

반도체 소자의 플러그 형성방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제8도 내지 제10도는 본 발명의 다른 실시예에 따른 금속 플러그 형성 과정을 도시한 공정 단면도.

Claims (5)

  1. 반도체 소자의 플러그 형성방법에 있어서, 웨이퍼 상에 콘택홀을 형성한 후, 선택 전도층을 형성하는 제1단계; 상기 선택 전도층중 과도 성장된 부위를 노출시키도록 식각 베리어를 형성하는 제2단계; 및 상기 노출된 선택 전도층의 일부 두께를 제거하는 제3단계를 포함하는 것을 특징으로 하는 반도체 소자의 플러그 형성방법.
  2. 제1항에 있어서, 상기 제2단계는, 전체구조 상부에 감광막을 도포하는 제4단계; 선택 마스크를 사용하여 과도 성장된 상기 선택 전도층 부위의 상기 감광막을 제거하는 제5단계를 포함하는 것을 특징으로 하는 반도체 소자의 플러그 형성방법.
  3. 제1항에 있어서, 상기 제2단계는, 전체구조 상부에 감광막을 도포하는 제6단계; 상기 콘택홀 형성을 위한 마스크를 이용하여 상기 감광막의 일부두께만을 노광시키는 것을 특징으로 하는 반도체 소자의 플러그 형성방법.
  4. 제1항에 있어서, 상기 제3단계는, 상기 노출된 선택 전도층의 일부 두께를 습식식각하는 것을 특징으로 하는 반도체 소자의 플러그 형성방법.
  5. 제1항에 있어서, 상기 전도층은, 텅스텐, Al, Cu중 어느 하나인 것을 특징으로 하는 반도체 소자의 플러그 형성방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940032252A 1994-11-30 1994-11-30 반도체 소자의 플러그 형성방법 KR0137579B1 (ko)

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