KR970052761A - 반도체소자의 패턴 형성방법 - Google Patents

반도체소자의 패턴 형성방법 Download PDF

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Abstract

게이트 폴리 구조를 갖는 반도체소자 패턴 형성방법이 개시되어 있다.
본 발명의 패턴 형성방법은, 반도체 기판 위에 제1폴리실리콘층, 금속실리사이드층, 제1폴리실리콘층 및 포토레지스트층을 차례로 적층하는 단계, 상기 포토레지스트층을 노광, 현상하여 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 식각마스크로 하여 상기 제2폴리실리콘층을 식각하여 제2폴리실리콘 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 제거하는 단계, 상기 제2폴리실리콘 패턴을 식각마스크로 하여 상기 금속실리사이드층을 식각하여 금속실리사이드 패턴을 형성하는 단계 및 금속실리사이드 패턴을 식각마스크로 하여 상기 제1폴리실리콘층을 식각하는 단계를 구비하여 이루어진다.
따라서, 로딩효과가 감소하여 충분한 공정마진을 확보할 수 있으며, 양호한 형상의 게이트 패턴을 얻을 수 있다는 효과가 있다.

Description

반도체소자 패턴 형성방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도의 (가)내지 (라)는 본 발명의 일실시예에 따른 반도체소자 패턴 형성과정을 나타내는 단면도.

Claims (5)

  1. 반도체기판 위에 제1폴리실리콘층, 금속실리사이드층, 제2폴리실리콘층 및 포토레지스트층을 차례로 적층하는 단계; 상기 포토레지스트층을 노광, 현상하여 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트패턴을 식각마스크로 하여 상기 제2폴리실리콘층을 식각하여 제2폴리실리콘 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 제거하는 단계; 상기 제2폴리실리콘 패턴을 식각마스크로 하여 상기 금속실리사이드층을 식각하여 금속실리사이드 패턴을 형성하는 단계; 및 상기 금속실리사이드 패턴을 식각마스크로 하여 상기 제1폴리실리콘층을 식각하는 단계; 를 구비하여 이루어진 것을 특징으로 하는 반도체소자의 패턴 형성방법.
  2. 제1항에 있어서, 상기 금속실리사이드층은 텅스텐실리사이드(WSi)임을 특징으로 하는 상기 반도체소자 패턴 형성방법.
  3. 제2항에 있어서, 상기 텅스텐실리사이드 패턴을 형성하는 단계는 SF6가스 및 He가스를 포함하는 식각조건하에서 수행되는 것을 특징으로 하는 상기 반도체소자의 패턴 형성방법.
  4. 제3항에 있어서, 상기 텅스텐실리사이드 패턴을 형성하는 단계는 상기 텅스텐실리사이드층상에 형성된 상기 제2폴리실리콘 패턴의 식각에 의해 그 하부의 텅스텐실리사이드층이 노출되지 않도록 식각선택비를 조절하는 것을 특징으로 하는 반도체소자 패턴 형성방법.
  5. 제2항에 있어서, 상기 제1폴리실리콘층을 식각하는 단계는 Cl2가스, He 가스 및 HBr 가스를 포함한 식각조건하에서 수행되는 것을 특징으로 하는 반도체소자의 패턴 형성방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950049330A 1995-12-13 1995-12-13 반도체소자의 패턴 형성방법 KR0178615B1 (ko)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100470990B1 (ko) * 1997-10-07 2005-07-04 삼성전자주식회사 메모리셀영역과주변로직영역트랜지스터의게이트적층형태가상이한반도체장치의제조방법

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