KR960042958A - 반도체 소자의 콘택홀 형성 방법 - Google Patents

반도체 소자의 콘택홀 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제조 공정중 금속 스텝 커버리지가 우수한 콘택홀 형성 방법에 관한 것으로 본 발명의 반도체 소자의 콘택홀 형성 방법은 하지층의 표면에 형성된 절연막의 상부에 콘택홀 형성을 위한 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 마스크로 하여 상기 절연막을 에칭하는 1차 에칭단계; 상기 구조물의 전면에 산소 가스 플라즈마를 플로우시켜 상기 포토레지스트 패턴의 소정부분을 에칭하고 나서, 노출된 절연막을 소정깊이만큼 에칭하는 2차 에칭 단계로 이루어지는 것을 특징으로 한다. 이로써 본 발명은 반도체 소자의 콘택홀 혀성시 드라이에칭만으로도 상기 콘택홀의 모양과 그의 하부 바닥면과 상부 개구부의 폭을 목적한 크기대로 조절 가능하며, 콘택홀의 폭이 단계적으로 커지기 때문에 스텝 커버리지를 개선시킬수 있다. 또한, 본 발명의 방법은 별도의 추가 공정이 필요 없이 동일한 마스크 및 동일한 장비를 사용할 수 있다는 잇점이 있다.

Description

반도체 소자의 콘택홀 형성 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 콘택 에칭 공정의 일실시예를 순차적으로 설명하기 위한 요부 단면도.

Claims (6)

  1. 하지층의 표면에 형성된 절연막의 상부에 콘택홀 형성을 위한 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 마스크로 하여 상기 절연막을 에칭하는 1차 에칭단계; 상기 구조물의 전면에 가스 플라즈마를 플로우시켜 상기 포토레지스트 패턴의 소정부분을 에칭하고 나서, 노출된 절연막을 소정깊이만큼 에칭하는 2차 에칭 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
  2. 제1항에 있어서, 상기 1차 에칭 단계에서 상기 절연막 에칭시 에칭되는 범위는 전체 절연막 두께의 소정부분인 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
  3. 제1항 또는 제2항에 있어서, 상기 포토레지스트 소정 부분을 에칭하기 위한 가스 플라즈마는 절연막에 비하여 상기 포토레지스트에 대한 선택비가 우수한 것임을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
  4. 제3항에 있어서, 상기 가스 플라즈마는 산소 가스 플라즈마인 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
  5. 제1항에 있어서, 상기 2차 에칭 단계를 1회 이상 반복하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
  6. 제1항에 있어서, 상기 절연막은 산화막인 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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