KR970052344A - 반도체 소자 제조방법 - Google Patents

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Abstract

본 발명은 소정의 하부구조 형성 후 게이트 형성영역에 게이트용 전도막을 형성하는 단계; 상기 전도막 상부에 하드 마스크용 산화막을 형성하는 제1단계; 상기 하드 마스크용 산화막 상부에 게이트 패턴 형성을 위한 식각마스크로 사용될 감광막 패턴을 형성하되, 밑변이 윗변보다 큰 사다리꼴을 이루도록 형성하는 제2단계; 상기 감광막 패턴을 식각마스크로 하여 하부의 상기 하드 마스크용 산화막을 식각하되, 상기 감광막패턴 경사가 식각되는 산화막의 경사로 이어지도록 상기 감광막과 산화막의 식각속도가 유사하도록 하는 제3단계; 및 상기 전도막을 식각하되, 플라즈마 조건을 적어도 2번 이상 변화시켜 일부 또는 전체가 경사지도록 식각하는 제4단계를 포함하여 이루어짐으로써 도핑되는 불순물의 농도, 플로우 온도 및 시간을 높이지 않으면서 평탄화 특성을 증대시킬 수 있다.

Description

반도체소자의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2A도 내지 제2E도는 본 발명의 일 실시예에 따른 게이트 및 평탄화 산화막 형성 후의 단면도.

Claims (5)

  1. 소정의 하부구조 형성후 게이트 형성영역에 게이트용 전도막을 형성하는 단계; 상기 전도막 상부에 하드 마스크용 산화막을 형성하는 제1단계; 상기 하드 마스크용 산화막 상부에 게이트 패턴 형성을 위한 식각마스크로 사용될 감광막 패턴을 형성하되, 밑변이 윗변보다 큰 사다리꼴을 이루도록 형성하는 제2단계; 상기 감광막 패턴을 식각마스크로 하여 하부의 상기 하드 마스크용 산화막을 식각하되, 상기 감광막패턴 경사가 식각되는 산화막의 경사로 이어지도록 상기 감광막과 산화막의 식각속도가 유사하도록 하는 제3단계; 및 상기 전도막을 식각하되, 플라즈마 조건을 적어도 2번 이상 변화시켜 일부 또는 전체가 경사지도록 식각하는 제4단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자 제조방법.
  2. 제1항 또는 제2항에 있어서, 상기 하드 마스크용 산화막은 600 내지 800℃의 온도하에서 형성되는 것을 특징으로 하는 반도체 소자 제조방법.
  3. 제1항에 있어서, 상기 제4단계는 산화막에 대한 전도막의 식각선택비가 50보다 크도록 전체 전도막 두께의 1/3을 식각하는 단계; 식각선택비가 50보다 작도록 하여 식각하는 단계를 포함하여 이루어지는 특징으로 하는 반도체 소자 제조방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 게이트용 전도막은 폴리실리콘막인 것을 특징으로 하는 반도체 소자 제조방법.
  5. 제4항에 있어서, 상기 제4단계 후 평탄화 절연막을 형성하는 제5단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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