KR100333659B1 - 게이트패턴변형에의한평탄화방법 - Google Patents

게이트패턴변형에의한평탄화방법 Download PDF

Info

Publication number
KR100333659B1
KR100333659B1 KR1019950055937A KR19950055937A KR100333659B1 KR 100333659 B1 KR100333659 B1 KR 100333659B1 KR 1019950055937 A KR1019950055937 A KR 1019950055937A KR 19950055937 A KR19950055937 A KR 19950055937A KR 100333659 B1 KR100333659 B1 KR 100333659B1
Authority
KR
South Korea
Prior art keywords
conductive film
film
forming
pattern
etching
Prior art date
Application number
KR1019950055937A
Other languages
English (en)
Other versions
KR970052344A (ko
Inventor
정중택
오진성
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1019950055937A priority Critical patent/KR100333659B1/ko
Publication of KR970052344A publication Critical patent/KR970052344A/ko
Application granted granted Critical
Publication of KR100333659B1 publication Critical patent/KR100333659B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape

Abstract

본 발명은 소정의 하부구조 형성후 게이트 형성영역에 게이트용 전도막을 형성하는 단계; 상기 전도막 상부에 하드 마스크용 산화막을 형성하는 제 1 단계; 상기 하드 마스크용 산화막 상부에 게이트 패틴 형성을 위한 식각마스크로 사용될 감광막 패턴을 형성하되, 밑변이 윗변보다 큰 사다리꼴을 이루도록 형성하는 제 2 단계; 상기 감광막 패턴을 식각마스크로 하여 하부의 상기 하드 마스크용 산화막을 식각하되, 상기 감광막패턴 경사가 식각되는 산화막의 경사로 이어지도록 상기 감광막과 산화막의 식각속도가 유사하도록 하는 제 3 단계; 및 상기 전도막을 식각하되, 플라즈마 조건을 적어도 2번 이상 변화시켜 일부 또는 전체가 경사지도록 식각하는 제 4 단계를 포함하여 이루어짐으로써 도핑되는 불순물의 농도, 플로우 온도 및 시간을 높이지 않으면서 평탄화특성을 증대시킬 수 있다.

Description

게이트패턴 변형에 의한 평탄화 방법
본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 게이트 상부에 형성되는 층간절연막을 평탄화하기 위한 방법에 관한 것이다.
잘 알려진 바와 같이 DRAM(dynamic random access memory) 등의 반도체조직제조 방법은 실리콘기판에 활성영역과 필드영역을 정의하기 위한 소자분리막을 형성한 후, 게이트 형성 등 일련의 트랜지스터 형성 공정을 실시하고, 그 결과물 전면에 층간산화막을 형성하게 되는 바. 소자가 점차 고집적화되어 가면서 게이트 및소자분리 공정에 의해 유발되는 4000 내지 6000Å 정도의 단차를 극복해야 하기 때문에, 층간산화막을 플로우가 가능하여 평탄화에 용이한 BPSG 등의 도핑될 산화막을 적용하게 된다.
제 1 도는 종래기술에 따른 게이트 형성 및 평탄화 층간산화막 형성후의 단면도로서, 미설명 도면부호 1은 실리콘기판, 2는 게이트, 3은 게이트 측벽 스페이서를 각각 나타낸다.
제 1 도에 도시된 바와 같이 게이트(2) 형성 후 평탄화 층간산화막(4)을 형성하였으나, 소자가 점차 고집적화되어 가면서 더욱 심화되어 가는 단차를 없애기 위해서는 층간산화막의 두께를 어느 정도 이상 유지해야 하고, 평탄화 효율을 높이기 위해서는 도핑된 산화막의 도핑되는 불순물의 농도, 플로우 온도 및 시간을 증대시켜야 하는 등 공정상 어려움이 따른다.
본 발명은 상술한 바와 같은 종래기술의 문제점을 해결하기 위하여 안출된 것으로서, 층간산화막(도핑된 산화막)의 도핑되는 불순물의 농도, 플로우 온도 및 시간을 높이지 않으면서 평탄화 특성을 증대시킬 수 있는 반도체소자 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은 반도체소자 제조 방법에 있어서, 소정 공정이 완료된 기판 상에 게이트용 전도막을 형성하는 제1단계; 상기 전도막 상부에 하드 마스크용 산화막을 형성하는 제2단계; 상기 산화막 상부에 게이트 패턴형성을 위한 감광막 패턴을 형성하되, 상기 감광막 패턴의 하부가 상부보다 큰 사다리꼴을 이루도록 형성하는 제3단계; 상기 감광막패턴 측벽 경사가 하기 산화막패턴의 측벽 경사로 이어지도록 상기 감광막 패턴을 식각마스크로 하여 상기 산화막을 식각하여 산화막 패턴을 형성하는 제4단계; 상기 감광막 패턴을 제거한 다음 상기 산화막에 대한 전도막의 식각선택비를 상대적으로 크게하여 상기 전도막을 전체두께중 일부두께 식각하는 제5단계; 상기 산화막에 대한 전도막의 식각선택비를 상대적으로 작게하여 상기 전도막을 식각하는 제6단계; 상기 제6단계 수행에 의해 패턴된 상기 전도막의 측벽에 스페이서를 형성하는 동시에 전류 전도막을 식각하는 제7단계; 및 결과물 전면에 층간산화막을 형성하는 제8단계를 포함하여 이루어짐을 특징으로 한다.
이하, 첨부된 도면 제 2A 도 내지 제 2D 도를 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
먼저, 제 2A 도는 실리콘기판(21)에 게이트용 폴리실리콘막(22), 하드(hard)마스크용 산화막(25)을 600 내지 800℃의 온도하에서 형성한 다음, 게이트 형성용마스크로 사용될 감광막패턴(26)을 형성한 상태의 단면도이다. 이때, 상기 감광막패턴(26)은 하부가 상부 보다 큰 사다리꼴을 이루도록 형성하되 마스크 산화막(25)과 접하는 하단면의 가장자리에 꼬리(도면의 a)가 남도록 형성한다.
이어서, 제 2B 도에 도시된 바와 같이 상기 감광막패턴(26)과 산화막(25)의 식각속도가 비슷한 식각조건으로 상기 산화막(25)을 식각하여, 상기 감광막패턴 (26)에 의해 식각되는 산화막의 측벽이 경사지도록 한다,
이어서, 제 2C 도에 도시된 바와 같이 감광막패턴(26)을 제기한 다음 산화막(25)에 대한 폴리실리콘막(22)의 식각선택비가 50보다 크도록하여 폴리실리콘막을 식각한다. 그러면 폴리실리콘막(22)은 경사 없이 수직으로 식각된다. 이와 같은 조건으로 전체 폴리실리콘막 두께의 2/3를 식각한다.
다음으로, 식각선택비가 50 보다 작도록하여 식각함으로써 제 2C 도에 도시된 바와 같이 상기 산화막(25)의 경사를 폴리실리콘막(22)의 윗부분에 전사시킬 수 있다.
끝으로, 패턴된 폴리실리콘막(22)의 측벽에 스페이서(23)를 형성하는 동시에 잔류 폴리실리콘막을 식각한 다음, 결과물 전면에 도핑된 산화막으로 층간산화막 (24)을 형성하여 제 2D 도와 같이 평탄화 공정을 완료한다.
결국, 본 발명은 게이트패턴을 사다리꼴 모양 변형시켜 그 측벽에 형성되는 스페이서의 측면 경사가 완만해지도록 하고, 이에 의해 층간절연막이 종래보다 더욱 평탄화 되도록 할 수 있다.
상기와 같이 이루어지는 본 발명은 층간산화막의 불순물의 농도, 플로우 온도 및 시간을 줄일 수 있으며 그에 의해 공정을 단순화시킬 수 있고, 아울러 동일한 조건으로 층간절연막을 형성하도라도 종래보다 더 우수한 평탄화를 이룰 수 있다.
제 1 도는 종래기술에 따른 게이트 및 평탄화 산화막 형성후의 단면도,
제 2A 도 내지 제 2D 도는 본 발명의 바람직한 실시예에 따른 게이트 및 평탄화 산화막 형성후의 단면도
* 도면의 주요 부분에 대한 부호의 설명
21 : 실리콘기판 22 : 게이트용 폴리실리콘막
24 : 층간산화막 25 : 하드 마스크용 산화막
26 : 감광막패턴

Claims (5)

  1. 반도체소자 제조 방법에 있어서,
    소정 공정이 완료된 기판 상에 게이트용 전도막을 형성하는 제1단계;
    상기 전도막 상부에 하드 마스크용 산화막을 형성하는 제2단계;
    상기 산화막 상부에 게이트 패턴 형성을 위한 감광막 패턴을 형성하되, 상기 감강막 패턴의 하부가 상부보다 큰 사다리꼴을 이루도록 형성하는 제3단계;
    상기 감광막패턴 측벽 경사가 하기 산화막 패턴의 측벽 경사로 이어지도록 상기 감광막 패턴을 식각마스크로 하여 상기 산화막을 식각하여 산화막 패턴을 형성하는 제4단계;
    상기 감광막 패턴을 제거한 다음 상기 산화막에 대한 전도막의 식각선택비를 상대적으로 크게하여 상기 전도막을 전체두께중 일부두께 식각하는 제5단계;
    상기 산화막에 대한 전도막의 식각선택비를 상대적으로 작게하여 상기 전도막을 식각하는 제6단계;
    상기 제6단계 수행에 의해 패턴된 상기 전도막의 측벽에 스페이서를 형성하는 동시에 잔류 전도막을 식각하는 제7단계; 및
    결과물 전면에 층간산화막을 형성하는 제8단계를 포함하여 이루어진 반도체소자 제조방법.
  2. 제1항에 있어서,
    상기 전도막은 폴리실리콘막인 것을 특징으로 하는 반도체 소자 제조방법.
  3. 제1항에 있어서,
    상기 제5단계는 상기 산화막에 대한 상기 전도막의 식각선택비가 50 이상 되도록 하는 것을 특징으로 하는 반도체 소자 제조방법.
  4. 제1항 내지 제3항 중 어느한 항에 있어서,
    상기 층간절연막은 도핑된 산화막임을 특징으로 하는 반도체 소자 제조방법.
  5. 제1항 내지 제3항 중 어느한 항에 있어서,
    상기 제5단계 및 상기 제6단계에 의해 형성되는 상기 전도막 패턴은 사다리꼴 형상임을 특징으로 하는 반도체 소자 제조방법.
KR1019950055937A 1995-12-23 1995-12-23 게이트패턴변형에의한평탄화방법 KR100333659B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950055937A KR100333659B1 (ko) 1995-12-23 1995-12-23 게이트패턴변형에의한평탄화방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950055937A KR100333659B1 (ko) 1995-12-23 1995-12-23 게이트패턴변형에의한평탄화방법

Publications (2)

Publication Number Publication Date
KR970052344A KR970052344A (ko) 1997-07-29
KR100333659B1 true KR100333659B1 (ko) 2002-11-04

Family

ID=37479623

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950055937A KR100333659B1 (ko) 1995-12-23 1995-12-23 게이트패턴변형에의한평탄화방법

Country Status (1)

Country Link
KR (1) KR100333659B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100965219B1 (ko) 2007-12-28 2010-06-22 주식회사 동부하이텍 고전압 반도체 소자 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100965219B1 (ko) 2007-12-28 2010-06-22 주식회사 동부하이텍 고전압 반도체 소자 제조 방법

Also Published As

Publication number Publication date
KR970052344A (ko) 1997-07-29

Similar Documents

Publication Publication Date Title
US7326608B2 (en) Fin field effect transistor and method of manufacturing the same
US8981444B2 (en) Subresolution silicon features and methods for forming the same
KR19990084786A (ko) 트렌치 소자분리 방법
JP2001203218A (ja) 半導体デバイスのトレンチの集積度を増大する方法
KR100382727B1 (ko) 셀프 얼라인 콘택 식각 공정을 채용할 경우 보이드 없이패드를 형성할 수 있는 반도체 소자의 제조방법
KR100333659B1 (ko) 게이트패턴변형에의한평탄화방법
KR100537275B1 (ko) 반도체 소자 제조방법
KR20010004237A (ko) 자기정렬 콘택 공정을 포함하는 반도체 메모리 소자 제조방법
KR100304946B1 (ko) 반도체장치의제조방법
KR100223761B1 (ko) 박막트랜지스터 및 그 제조방법
KR100223754B1 (ko) 박막트랜지스터 및 그 제조방법
US20020111005A1 (en) Method of forming a contact pad
KR100237758B1 (ko) 반도체 소자의 금속라인 형성 방법
KR100213203B1 (ko) 콘택홀을 가지는 반도체 장치 및 그의 형성방법
KR0176151B1 (ko) 반도체 장치의 소자 분리 방법
KR100258369B1 (ko) 반도체 소자의 콘택 형성방법
KR20010109370A (ko) 자기 정렬 콘택홀의 형성 방법
KR20030048893A (ko) 반도체 소자의 제조방법
JPH07249693A (ja) 半導体装置及びその製造方法
KR0140476B1 (ko) 반도체 소자의 저장전극 제조방법
KR0140704B1 (ko) 반도체소자의 제조방법
KR0159018B1 (ko) 반도체소자의 캐패시터 제조방법
KR0166029B1 (ko) 반도체 소자의 캐패시터 제조방법
KR970000714B1 (ko) 반도체 기억장치 및 그 제조방법
KR20010063864A (ko) 반도체소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100325

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee