JP2001203218A - 半導体デバイスのトレンチの集積度を増大する方法 - Google Patents
半導体デバイスのトレンチの集積度を増大する方法Info
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- 238000000034 method Methods 0.000 title claims abstract description 38
- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 230000010354 integration Effects 0.000 title abstract description 8
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 59
- 239000010703 silicon Substances 0.000 claims abstract description 59
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 57
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 239000012535 impurity Substances 0.000 claims description 22
- 238000004519 manufacturing process Methods 0.000 claims description 17
- 238000000137 annealing Methods 0.000 claims description 13
- 230000005669 field effect Effects 0.000 claims description 10
- 239000004020 conductor Substances 0.000 claims description 8
- 230000007547 defect Effects 0.000 claims description 8
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 7
- 230000000694 effects Effects 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims description 2
- 238000005530 etching Methods 0.000 description 14
- 210000000746 body region Anatomy 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 3
- 239000001257 hydrogen Substances 0.000 description 3
- 229910052739 hydrogen Inorganic materials 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 150000003376 silicon Chemical class 0.000 description 2
- DDFHBQSCUXNBSA-UHFFFAOYSA-N 5-(5-carboxythiophen-2-yl)thiophene-2-carboxylic acid Chemical compound S1C(C(=O)O)=CC=C1C1=CC=C(C(O)=O)S1 DDFHBQSCUXNBSA-UHFFFAOYSA-N 0.000 description 1
- 229910017855 NH 4 F Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000007795 chemical reaction product Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000000376 reactant Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000000233 ultraviolet lithography Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
- H01L21/3247—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering for altering the shape, e.g. smoothing the surface
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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Abstract
る方法を提供する。 【解決手段】 例えば、トレンチMOSFETのような
半導体デバイスのトレンチの集積度を増大する方法が得
られる。トレンチが基板中に作成される。この基板は、
トレンチの間に配置されたメサを備えている。トレンチ
・ピッチの減少を実現することができるように、メサの
そ初期幅が目標幅よりも小さく作成される。トレンチの
内側にシリコンの層が成長された後、メサの幅がシリコ
ンの層の厚さの2倍である最終の厚さに増大する。シリ
コン層の厚さが目標メサ幅に確実に対応する十分な厚さ
であるように、シリコン層の厚さが事前に計算される。
Description
導体技術に関する。さらに詳細に言えば、本発明は電力
用金属・酸化物・半導体電界効果トランジスタ(MOS
FET)のような応用に対してトレンチの集積度を増大
する方法に関する。
一のウエハの上に作成することができるデバイスの数を
増大するように常に努力している。電力用MOSFET
はそのゲート領域が大きな面積領域を必要とするため
に、典型的な場合には半導体ウエハの上のダイの全面積
を占有する。従来の電力用MOSFETでは、大きなゲ
ート面積領域が必要であるために、1個のウエハ当たり
に実現することができるダイの数(すなわち「ダイ集積
度」)が限定される。この限界を解決する1つの方法
は、ウエハの中にトレンチを作成し、そしてその凹部の
中に3次元のゲートを作成することである。3次元のゲ
ートは大きなゲート面積領域を保ったまま、ダイの2次
元表面寸法(すなわち「ダイ寸法」)を小さくすること
ができる。この形式の電力用トランジスタは、業界では
「電力用トレンチMOSFET」と呼ばれている。
的なトレンチMOSFET10の横断面図である。トレ
ンチMOSFET10はN形基板102を有し、そして
典型的な場合にはこの基板の上にN形エピタクシャル層
(図1には示されていない)が成長される。基板102
はトレンチMOSFET10のドレインの役割を果た
す。このエピタクシャル層は、P形のボディ層108で
被覆される。1対のトレンチ100がボディ層108を
貫通し、そしてエピタクシャル層の中にまで延長され
る。トレンチ100の壁の上に、誘電体層104が作成
される。誘電体層104は、それぞれのトレンチ100
の中心に向かって面している内側壁と、外側壁とを有す
る。N+形のソース領域110は誘電体層104の外側
壁を取り囲んで配置され、およびボディ層108の中に
延長される。ボディ層108の中にはまた、不純物が多
量に添加されたボディ領域112がソース領域110の
間に配置される。導電体層106(例えばポリシリコ
ン)がトレンチ100を実質的に充填し、そしてトレン
チMOSFET10のゲートの役割を果たす。最後に、
誘電体のキャップ114は充填されたトレンチを被覆
し、およびまたソース領域110を部分的に被覆する。
に、トレンチ100を作成するために典型的には異方的
エッチング段階が実行される。等方的エッチングではな
くて異方的エッチングが行われるが、その理由は異方的
エッチングでは実質的に1つの方向に、この場合には垂
直方向で下向きに、エッチングが行われるからである。
実質的に垂直なトレンチ100はトレンチ・パターンに
よって定められる幅を保持するのに役立ち、その有益な
特徴はトレンチ100の中心間の予め定められた距離
(すなわちトレンチ・ピッチ)を保持することである。
・エッチング段階の期間中にトレンチ100の頂部およ
び底部に形成される角を丸くするエッチングが典型的に
は実行される。トレンチMOSFET10のためのゲー
ト酸化物を成長するすぐ前に典型的に実行されるまた別
の段階は、犠牲酸化物の成長である。この犠牲酸化物
は、トレンチの壁から欠陥を取り除くために成長されそ
して除去される。
ンチ・ピッチをできるだけ小さくすると共にトレンチ幅
をできるだけ小さくすることが望ましい。けれども、デ
バイスの操作の要請および製造装置による制約のため
に、これらの寸法はいずれも限定される。信頼性をもっ
て製造することができる最小のトレンチ幅は、全体的に
ホトリソグラフィ装置の性能によって指定される。さら
に、トレンチの間に作成されるメサの最小の幅は、ソー
スと、多量の不純物が添加されたボディ領域と、ソース
接触体の面積領域とにより定められる。
フィにより最小印刷寸法能力によって与えられる制限に
もかかわらず、および許容される最小メサ幅を侵害する
ことなく、大きなトレンチ集積度を有するトレンチMO
SFETのような電子デバイスを得るために、達成可能
な最小トレンチ幅およびトレンチ・ピッチに関する限界
を解決できる方法を得ることである。
MOSFETの隣接するトレンチの間の実効的なピッチ
を小さくすることにより、トレンチMOSFETのトレ
ンチ集積度を増大する方法を得ることである。ピッチを
小さくすることは、トレンチの間のメサが許容される最
小メサ幅よりも小さな幅を有するように、隣接するトレ
ンチを最初にパターンに作成することにより達成され
る。トレンチが作成された後、トレンチの壁の上にシリ
コン層が成長される。このシリコン層の成長は、許容さ
れる最小メサ幅よりも大きいまたは等しい幅にまで、隣
接するトレンチの間のメサを実効的に広げるような厚さ
にまで行われる。このシリコン層の厚さは、メサの最終
の幅が許容される最小メサ幅に達するように選定され
る。このことを実行することにより、トレンチ・ピッチ
を最大限に小さくすることを実現することができる。
選定された面積領域(または「トレンチ開口アクセス
部」)が定められる。これらのトレンチ開口アクセス部
を通して、基板の中にトレンチが作成される。このトレ
ンチの作成には、異方的エッチングを用いることが好ま
しい。トレンチがいったん作成されると、トレンチにオ
プションで焼鈍しが行われる。この焼鈍しは、トレンチ
の頂部および底部の角が丸くなるように、およびトレン
チの壁の上の欠陥の密度が減少するように、1気圧以下
の低圧でおよび高い温度の水素ガスを用いて行われるこ
とが好ましい。この焼鈍し処理工程は、名称「トレンチ
MOSFETのための増強されたトレンチを生成する水
素焼鈍し(Hydrogen Anneal for Creating an Enhanced
Trench for Trench MOSFETs)」の本出願と共通に譲渡
された出願中特許出願番号第09/号(代理人整理人番号
第 018865-003600号)に開示されている。最後に、メサ
幅が許容される最小メサ幅よりも大きいまたは等しいこ
とを確実に得るために、シリコンの層がトレンチの壁の
上に作成される。このシリコン層の作成は、エピタクシ
ャル沈着により行われることが好ましい。
法を用いて、小さなトレンチ・ピッチを特徴とするトレ
ンチMOSFETを製造することができる。この方法
は、(i)第1電荷形の不純物が添加された基板を備え
る段階と、(ii)この基板の上に同じ第1電荷形の不
純物が添加されたベース・シリコン層を成長する段階
と、(iii)このベース・シリコン層の中に少なくと
も2個のトレンチを作成する段階であって、これらのト
レンチのおのおのが基板の主要表面によって定められる
面の中の第1端部とベース・シリコン層の中のトレンチ
終端深さにおける第2端部にまで延長された壁とによっ
て定められる、前記少なくとも2個のトレンチを作成す
る段階と、(iv)(a)トレンチの壁の上の欠陥の数
を減少させるために、(b)トレンチの第1端部および
第2端部における角を丸くするために、トレンチに焼鈍
しを行う段階と、(v)トレンチMOSFETの隣接す
るトレンチの間のメサの幅が許容される最小メサ幅より
も大きいまたは等しいことを確実に得るために、この好
ましくはエピタクシャル沈着によりトレンチの壁の上に
シリコンの第2層を成長する段階と、(vi)シリコン
の前記第2層の上に誘電体層を成長する段階と、(vi
i)トレンチMOSFETのゲートとなる導電体層を前
記誘電体層の上に作成する段階と、(viii)パター
ンに作成する段階および隣接するトレンチの間に介在す
る壁を作成するために第2電荷形の不純物を注入する段
階と、(ix)パターンに作成する段階およびトレンチ
MOSFETのソース領域となる領域を作成するために
第1電荷形の不純物を注入する段階とを有する。
より、本発明のその他の特徴および利点がさらに明らか
になるであろう。
する1対のトレンチを、本発明に従って製造する処理工
程の流れを例示した流れ図である。この処理工程の流れ
の中のそれぞれの段階についての下記説明は単に1つの
例であって、本発明の範囲がこの特定の例に限定される
のではないことを理解しなければならない。特に、温
度、圧力、層の厚さ、およびこれらと同等のパラメータ
のような処理工程の条件は、本発明の範囲内において変
更することができる。図2の処理工程の流れを図3A〜
図3Iを参照しながら下記で説明する。
を見よ)は、半導体基板10を備える段階である。(図
3Aを見よ。)この説明では基板10は例えばN形であ
り、そしてその標準的な厚さは約500μmであるとさ
れている。
ース・シリコン層20が成長される。この成長はエピタ
クシャル沈着によって行われることが好ましく、そして
このベース・シリコン層の厚さは約4μm〜10μmで
あることが好ましい。(図3Bを見よ。)ベース・シリ
コン層20の抵抗率は、典型的には約0.1Ωcmない
し3.0Ωcmである。
うに、ベース・シリコン層20の上にマスク層30が成
長される。マスク層30は二酸化シリコン(SiO2)
で作成された材料であることが好ましく、そして約10
00オングストロームの厚さにまで成長されることが好
ましい。
に作成され、そしてその後、例えば緩衝された酸化物エ
ッチング剤(例えばフッ化アンモニウム(NH4F)で
緩衝されたフッ酸(HF))を用いて選択的エッチング
が行われる。ここで、マスク層30の中にトレンチ開口
アクセス部40がベース・シリコン層20の表面にちょ
うど達する深さにまで作成される。得ることのできるト
レンチ開口アクセス部の最小幅x(図3D参照)は、ホ
トリソグラフィ装置の光学的な性能により決定される。
標準的な紫外線リソグラフィを用いた場合、トレンチ開
口アクセス部の典型的な幅はx〜0.45μmである。それ
にもかかわらず、隣接するトレンチ開口アクセス部の間
のパターンに作成された幅mpは、許容されるメサの最
小幅よりも小さい寸法にパターンに作成される。この処
理工程の後、トレンチの壁の上とトレンチの間のメサの
上とにシリコンの第2層が成長される時、メサの幅は、
最小メサ幅よりも大きいがしかし好ましくは許容される
最小メサ幅にほぼ等しい、最終幅mfにまで増加するで
あろう。
される。異方的エッチングは、ここではその名前が示し
ているように、1つの方向というよりは多くの方向にエ
ッチングが行われる等方的エッチングとは異なって、実
質的に1つの方向にエッチングが行われる、乾式エッチ
ングである。したがって異方的エッチング段階216を
用いて、ベース・シリコン層20の中に実質的に垂直な
トレンチ50がエッチングにより作成される。典型的な
場合には、この乾式エッチングはプラズマ・エッチング
の形式である。このプラズマは、ラジオ周波数の電界で
励起された大きなエネルギをもった分子、イオンおよび
電子のほぼ中性の混合体である。エッチングされる材料
に応じて、異なるガスをプラズマ・エッチングに用いる
ことができる。重要なことは、反応生成物が揮発性であ
ることである。シリコンのエッチングを行うためには、
Cl、HBr、HeO2は好ましい反応剤であり、そし
て好ましい圧力は150ミリトル(または約20Pa)
であり、そして好ましい反応継続時間は約235秒であ
る。
1.5μmであることが好ましく、そしてトレンチ50
の幅x′はトレンチ50の中の深さ0.25μmにおい
て約0.42μmであることが好ましい。
トレジストが除去され、そしてトレンチ50に湿式清浄
化が行われて、それ以前の段階で残留した屑が除去され
る。その最終の結果が図3Fに示されている。
式エッチング処理工程により除去される。この段階の最
終の結果が図3Gに示されている。
の焼鈍しは、水素ガス中で約1100℃の温度と約10
0トル(または約1.3×104Pa)の圧力で実行さ
れることが好ましい。この焼鈍し段階はベース・シリコ
ン層20の欠陥密度を減少させるのに効果があるだけで
なく、図3Hに示されているように、トレンチ50の上
側の角52および下側の角53を丸くする効果をも有し
ている。この焼鈍し工程に、他の温度および他の圧力を
用いることもできる。例えば、1060℃ないし116
0℃の範囲の温度および40トルないし240トル(ま
たは約5.3×103Paないし3.2×104Pa)の
範囲の圧力で処理を行うことにより、トレンチ50の角
の形状を変えることができる。
利点は、名称「トレンチMOSFETのための増強され
たトレンチを生成する水素焼鈍し(Hydrogen Anneal fo
r Creating an Enhanced Trench for Trench MOSFET
s)」の本発明と共通に譲渡された出願中特許出願番号
第09/ 号(代理人整理番号第 018865-003600
号)に記載されている。この出願中特許の内容は、参考
として本発明の中に取り込まれている。
トレンチの間のメサの上に、高品質のシリコンの第2層
60が成長される。この第2シリコン層の成長は、エピ
タクシャル沈着で実行されることが好ましい。第2シリ
コン層60の厚さx″は、図3Iに示されているよう
に、500オングストロームと1000オングストロー
ムの間であることが好ましい。ただし、許容される最小
メサ幅に確実に従う必要がある時には他の厚さを用いる
こともできる。第2シリコン層60の成長はトレンチ5
0の中の欠陥を浄化する機能を有し、したがってそれに
よりゲート酸化物成長のために損傷のないシリコン表面
が用意される。
って減少する程度を示した図である。第2シリコン層6
0を付加することにより、パターンに作成されたメサ幅
mpが最終幅mfに増加する。この増加は、第2シリコン
層60の厚さの2倍、すなわち2W、である。それに対
応して、トレンチ・ピッチpは2Wだけ減少する。最終
メサ幅mfが許容される最小メサ幅にほぼ等しくなるよ
うに、したがってトレンチ・ピッチの減少が最大になる
ことができるように、第2シリコン層60の幅が選定さ
れることが好ましい。
レンチ50の深さ約0.25μmの位置において、第1
トレンチ幅x′〜0.42μmが第2トレンチ幅x″〜
0.35μmに減少していることが分かる。トレンチ幅
のこの減少はトレンチの表面積および容積を減少させ
る。このことは、トレンチMOSFETに応用する場合
にゲート抵抗値を増加させる結果を生ずる。それにもか
かわらずこの問題点は、例えばケイ化物プラグまたは金
属(例えばタングステン)プラグのような抵抗値の小さ
な材料を用いることにより解決することができる。抵抗
値の小さな材料で作成されたトレンチ・ゲートを有する
トレンチMOSFETを製造する方法は、モー(Mo)ほか
名の名称「高導電率材料で実質的に充填されたトレンチ
構造体(Trench Structure Substantially Filled with
High Conductivity Material)」の本発明と共通に譲
渡された出願中特許出願番号第09/343,330号に詳細に開
示されている。この出願中特許の内容は、参考として本
発明の中に取り込まれている。
レンチMOSFET400の一部分の横断面図である。
トレンチMOSFET400は、N形基板402を有す
る。N形基板402の上に、N形ベース・シリコン層
(図5には示されていない)が典型的には成長される。
基板402は、トレンチMOSFET400のドレイン
となる。P形ボディ層408がベース・シリコン層を被
覆する。1対のトレンチ403は、ボディ層408を貫
通してベース・シリコン層の中に延長される。第2シリ
コン層416が、トレンチ403の壁を被覆する。第2
シリコン層416は幅Wを有し、そしてソース部分41
0と不純物が多量に添加されたボディ領域412の一部
分を含んでいる。第2シリコン層416の壁の上に、誘
電体層404が作成される。誘電体層404はトレンチ
MOSFET400のゲート酸化物を構成し、そしてそ
れらのそれぞれのトレンチ403の中心に向って面して
いる内側壁と外側壁とを有する。N+形ソース領域41
0は誘電体層404の外側壁の側面に位置し、そしてボ
ディ層408の中に延長される。ボディ層408の中に
また配置された不純物が多量に添加されたボディ領域4
12は、ソース領域410の間に配置される。導電体層
406はトレンチ403を実質的に充填し、そしてトレ
ンチMOSFET400のゲートの役割を果たす。次
に、誘電体のキャップ414が充填されたトレンチ40
3を被覆し、そしてまたソース領域410の一部分をも
被覆する。最後に、トレンチMOSFET400の上側
表面の上に、導電体層418が作成される。導電体層4
18は、トレンチMOSFET400に対する接触体を
形成する。最終メサ幅mfと誘電体のキャップ414の
角の間の間隔距離Lとによって定められる接触体開口部
420は、多量に添加されたボディ412とソース41
0との接触抵抗値ができるだけ小さくなるように最適化
される。したがって、導電体層418の作成の期間中に
適切な被覆段階を達成することができる。誘電体のキャ
ップ414の角から最も近い金属接触体までの幅sは、
ゲート・ソース漏洩電流Igsとゲート・ソース静電容量
Cgsとができるだけ小さくなるように最適化される。
Tを製造するのに本発明が用いられる時、本発明により
トレンチ・ピッチをシリコン層416の厚さの2倍だけ
小さくする方法が得られる。これは、メサ幅がそのパタ
ーンに作成された幅mpからその最終幅mfに変化するの
と同じ大きさである。換言すれば、ピッチの減少はΔp
=2W=mf−mpである。
た、前記で説明した水素焼鈍し段階226を用いて製造
されることが好ましい。図5のトレンチMOSFETの
その他の処理工程の細部は、名称「電界効果トランジス
タとその製造法(Field EffectTransistor and Method
of Its Manufacture)」の本発明と共通に譲渡された米
国出願中特許出願番号第08/970,221号に開示されてい
る。この出願中特許の内容は、参考として本発明の中に
取り込まれている。
について説明されたけれども、本発明の範囲内において
開示された実施例に多くの修正および変更を行うことが
可能であることは当業者には明らかであるであろう。例
えば、トレンチのピッチを減少させることを特徴として
トレンチMOSFETを製造するのに本発明の方法を用
いることができるが、本発明のトレンチ・ピッチの減少
はこのようなデバイスの製造に限定されると考えるべき
ではない。
MOSFETの横断面図。
有するトレンチを製造する例示のための処理工程の流れ
図。
OSFETを製造する順次の段階を示した図であって、
半導体基板の横断面図。
OSFETを製造する順次の段階を示した図であって、
図3Aの基板の上にベース・シリコン層を成長した結果
を示した横断面図。
OSFETを製造する順次の段階を示した図であって、
図3Bのベース・シリコン層の上にマスク層を成長した
結果を示した横断面図。
OSFETを製造する順次の段階を示した図であって、
トレンチ開口アクセス部を定めるためにパターン作成工
程および図3Cのホトレジスト層およびマスク層を貫通
するエッチング工程を行った結果を示した横断面図。
OSFETを製造する順次の段階を示した図であって、
トレンチを作成するためにトレンチ開口アクセス部の中
におよびベース・シリコン層を貫通する異方的エッチン
グ工程を行った結果を示した横断面図。
OSFETを製造する順次の段階を示した図であって、
図3Eのホトレジスト層を除去した結果を示した横断面
図。
OSFETを製造する順次の段階を示した図であって、
図3Fのマスク層を除去した結果を示した横断面図。
OSFETを製造する順次の段階を示した図であって、
トレンチの頂部および底部における角を丸くするために
焼鈍しを行った結果を示した横断面図。
OSFETを製造する順次の段階を示した図であって、
トレンチの壁の上およびトレンチの間のメサの上にシリ
コンの第2層を成長した結果を示した横断面図。
Wおよびパターンに作成されおよび最終のメサの幅mp
およびmfを示した1対のトレンチの横断面図。
Tの横断面図。
Claims (15)
- 【請求項1】 メサの目標幅よりも小さなパターンに作
成されたメサ幅を有してメサをさだめることにより分離
された1対のトレンチ開口アクセス部を基板の中にパタ
ーンに作成する段階と、 前記対のトレンチが前記パターンに作成されたメサ幅に
よって分離されるように、前記対のトレンチ開口アクセ
ス部を貫通しおよび前記基板の中にまで前記対のトレン
チを作成する段階と、 前記目標メサ幅よりも大きいまたは等しい最終的メサ幅
にまで前記メサ幅を増大するために、前記対のトレンチ
の内側にシリコンの層を成長させる段階と、を有する前
記基板の中に作成された1対のトレンチの間のピッチを
減少する方法。 - 【請求項2】 請求項1に記載された方法において、パ
ターンに作成する前記段階が前記基板の前記表面の上に
ハード・マスクを成長する段階と、 前記ハード・マスクの中に前記対のトレンチ開口アクセ
ス部をホトリソグラフィにより定める段階と、を有する
前記方法。 - 【請求項3】 請求項2に記載された方法において、前
記対のトレンチを作成する前記段階が異方的エッチング
を用いて実行される前記方法。 - 【請求項4】 請求項3に記載された方法において、前
記対のトレンチの前記壁の上の欠陥の密度を減少するた
めにおよび前記対のトレンチの頂部および底部の上側の
角および下側の角を丸くするために、シリコン層を成長
する前記段階の前に水素ガスを用いて前記対のトレンチ
の前記壁に焼鈍しを行う段階をさらに有する前記方法。 - 【請求項5】 請求項4に記載された方法において、前
記焼鈍し段階が約960℃ないし1160℃の範囲の温
度および約40トルないし240トルの範囲の圧力の中
で実行される前記方法。 - 【請求項6】 請求項5に記載された方法において、前
記方法を用いてトレンチ電界効果トランジスタが製造さ
れる前記方法。 - 【請求項7】 第1電荷形の添加不純物を有する半導体
基板を備える段階と、 前記基板の上に同じ第1電荷形の添加不純物を有するベ
ース・シリコン層を成長する段階と、 前記ベース・シリコン層の中に2個またはさらに多数個
のトレンチを作成する段階であって、前記トレンチのお
のおのが前記基板の主要表面によって定められる平面の
中の第1端部と前記ベース・シリコン層の中の予め定め
られた第1深さの第2端部にまで延長された壁とによっ
て定められ、ここで隣接するトレンチを分離するメサが
目標幅よりも小さな初期幅を有する、前記ベース・シリ
コン層の中に2個またはさらに多数個のトレンチを作成
する前記段階と、 前記目標幅よりも大きいまたは等しい最終幅に前記メサ
幅が整合するように、前記トレンチの前記壁の上および
前記メサの上にシリコンの第2層を成長する段階と、を
有するトレンチ電界効果トランジスタをマスクする方
法。 - 【請求項8】 請求項7に記載された方法において、 シリコンの第2層を成長する前記段階の前に前記トレン
チの前記壁の上の欠陥の数を減少するためにおよび前記
トレンチの前記第1端部および前記第2端部の角を丸く
するために、前記トレンチに焼鈍しを行う段階をさらに
有する前記方法。 - 【請求項9】 請求項8に記載された方法において、前
記焼鈍し段階が水素ガスを用いて約960℃ないし11
60℃の範囲の温度および約40トルないし240トル
の範囲の圧力で実行される前記方法。 - 【請求項10】 請求項9に記載された方法において、 シリコンの前記第2層の上に誘電体層を成長する段階
と、 前記トレンチ電界効果トランジスタのゲートとなる導電
体を前記誘電体層の上に成長する段階と、 前記トレンチの間に配置されたウエルを作成するため
に、パターンに作成する段階および第2電荷形の添加不
純物を注入する段階と、 前記電界効果トランジスタのソースとなる領域を作成す
るために、パターンに作成する段階および第1電荷形の
添加不純物を注入する段階と、をさらに有する前記方
法。 - 【請求項11】 第1電荷形の添加不純物を有しおよび
前記トレンチ電界効果トランジスタのドレインとなる半
導体基板と、 第1電荷形の添加不純物を有しおよび前記基板の主要表
面の上に作成されたボディ層と、 前記ボディ層を貫通して延長されおよび前記基板の中に
トレンチ終端深さにまで延長された壁によって定めら
れ、そして前記ボディ層の主要表面に第1端部を有しお
よび前記トレンチ終端深さに第2端部を有する、少なく
とも2個またはさらに多数個のトレンチと、 少なくとも1個の前記トレンチの前記壁を被覆するシリ
コンの層と、 前記シリコン層の内側壁を被覆する誘電体層と、 前記誘電体層の内側壁を被覆しおよび前記トレンチ電界
効果トランジスタのゲートとなる導電体と、 前記誘電体層の外側壁の側面に配置されおよび前記ボデ
ィ層の前記主要表面から前記ボディ層の中の予め定めら
れた第1深さにまで延長された、前記第1電荷形の添加
不純物を有するソース領域と、を有するトレンチ電界効
果トランジスタ。 - 【請求項12】 請求項11に記載された電界効果トラ
ンジスタにおいて、前記ソース領域の間に配置されおよ
び前記ボディ層の中の予め定められた第2深さにまで凹
んでいる前記第1電荷形の添加不純物を有する多量の不
純物が添加されたボディ層をさらに有し、ここで多量の
不純物が添加された前記ボディ層が前記ボディ層の添加
不純物濃度よりも大きな添加不純物濃度を有する、前記
電界効果トランジスタ。 - 【請求項13】 第1電荷形の添加不純物を有する半導
体基板を備える段階と、 前記基板の上に同じ第1電荷形の添加不純物を有するベ
ース・シリコン層を成長する段階と、 前記ベース・シリコン層の中に2個またはさらに多数個
のトレンチを作成する段階であって、前記トレンチのお
のおのが前記基板の主要表面によって定められる平面の
中の第1端部と前記ベース・シリコン層の中の予め定め
られた第1深さの第2端部にまで延長された壁とによっ
て定められ、ここで許容される最小メサ幅よりも小さな
初期幅を隣接するトレンチを分離するメサが有する、前
記ベース・シリコン層の中に2個またはさらに多数個の
トレンチを作成する前記段階と、 シリコンの層を成長する前記段階の前に前記トレンチの
前記壁の上の欠陥の数を減少するためにおよび前記トレ
ンチの前記第1端部および前記第2端部の角を丸くする
ために前記トレンチに焼鈍しを行う段階と、 許容される前記最小メサ幅よりも近似的に大きいまたは
等しい最終幅に前記メサ幅が整合するように、前記トレ
ンチの前記壁の上および前記トレンチの間の前記メサの
上にシリコンの第2層を成長する段階と、 シリコンの前記第2層の上に誘電体層を成長する段階
と、 前記トレンチMOSFETのゲートとなる導電体を前記
誘電体層の上に成長する段階と、 トレンチの間に配置されたウエルを作成するために、パ
ターンに作成する段階および第2電荷形の添加不純物を
注入する段階と、 前記MOSFETのソース領域となる領域を作成するた
めに、パターンに作成する段階および前記第1電荷形の
添加不純物を注入する段階と、を有するトレンチ電界効
果トランジスタをマスクする方法。 - 【請求項14】 請求項13に記載された方法におい
て、前記焼鈍し段階が水素ガスを用いて約960℃ない
し1160℃の範囲の温度および約40トルないし24
0トルの範囲の圧力で実行される前記方法。 - 【請求項15】 前記メサの幅が目標メサ寸法以下の幅
から前記目標メサ寸法よりも大きいまたは等しい幅にま
で増大するように、前記トレンチを定める壁の上にシリ
コンの層を成長する段階を有する、基板の中のメサによ
り分離された2個またはさらに多数個のトレンチを作成
する方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US447933 | 1999-11-24 | ||
US09/447,933 US6291310B1 (en) | 1999-11-24 | 1999-11-24 | Method of increasing trench density for semiconductor |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001203218A true JP2001203218A (ja) | 2001-07-27 |
JP2001203218A5 JP2001203218A5 (ja) | 2007-09-13 |
Family
ID=23778336
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000357218A Pending JP2001203218A (ja) | 1999-11-24 | 2000-11-24 | 半導体デバイスのトレンチの集積度を増大する方法 |
Country Status (3)
Country | Link |
---|---|
US (2) | US6291310B1 (ja) |
JP (1) | JP2001203218A (ja) |
TW (1) | TW465023B (ja) |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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WO2009129018A1 (en) | 2008-04-16 | 2009-10-22 | Momenta Pharmaceuticals, Inc. | Analysis of amino acid copolymer compositions |
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KR20100111162A (ko) * | 2009-04-06 | 2010-10-14 | 삼성전자주식회사 | 리세스 채널 모스 트랜지스터를 갖는 반도체소자 제조방법 |
KR101651941B1 (ko) * | 2010-02-16 | 2016-08-30 | 삼성전자주식회사 | 리세스 채널을 포함하는 반도체 소자의 제조방법 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP2891205B2 (ja) * | 1996-10-21 | 1999-05-17 | 日本電気株式会社 | 半導体集積回路の製造方法 |
-
1999
- 1999-11-24 US US09/447,933 patent/US6291310B1/en not_active Expired - Lifetime
-
2000
- 2000-11-23 TW TW089124927A patent/TW465023B/zh not_active IP Right Cessation
- 2000-11-24 JP JP2000357218A patent/JP2001203218A/ja active Pending
-
2001
- 2001-05-01 US US09/846,872 patent/US20010034109A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
US20010034109A1 (en) | 2001-10-25 |
US6291310B1 (en) | 2001-09-18 |
TW465023B (en) | 2001-11-21 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070727 |
|
A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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|
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|
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|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20110411 |
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A602 | Written permission of extension of time |
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A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20110513 |
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A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110609 |
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A131 | Notification of reasons for refusal |
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A602 | Written permission of extension of time |
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A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120601 |
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A601 | Written request for extension of time |
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A602 | Written permission of extension of time |
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