JP2001203218A - 半導体デバイスのトレンチの集積度を増大する方法 - Google Patents
半導体デバイスのトレンチの集積度を増大する方法Info
- Publication number
- JP2001203218A JP2001203218A JP2000357218A JP2000357218A JP2001203218A JP 2001203218 A JP2001203218 A JP 2001203218A JP 2000357218 A JP2000357218 A JP 2000357218A JP 2000357218 A JP2000357218 A JP 2000357218A JP 2001203218 A JP2001203218 A JP 2001203218A
- Authority
- JP
- Japan
- Prior art keywords
- trench
- trenches
- layer
- width
- mesa
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 38
- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 230000010354 integration Effects 0.000 title abstract description 8
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 59
- 239000010703 silicon Substances 0.000 claims abstract description 59
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 57
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 239000012535 impurity Substances 0.000 claims description 22
- 238000004519 manufacturing process Methods 0.000 claims description 17
- 238000000137 annealing Methods 0.000 claims description 13
- 230000005669 field effect Effects 0.000 claims description 10
- 239000004020 conductor Substances 0.000 claims description 8
- 230000007547 defect Effects 0.000 claims description 8
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 7
- 230000000694 effects Effects 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims description 2
- 238000005530 etching Methods 0.000 description 14
- 210000000746 body region Anatomy 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 3
- 239000001257 hydrogen Substances 0.000 description 3
- 229910052739 hydrogen Inorganic materials 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 150000003376 silicon Chemical class 0.000 description 2
- DDFHBQSCUXNBSA-UHFFFAOYSA-N 5-(5-carboxythiophen-2-yl)thiophene-2-carboxylic acid Chemical compound S1C(C(=O)O)=CC=C1C1=CC=C(C(O)=O)S1 DDFHBQSCUXNBSA-UHFFFAOYSA-N 0.000 description 1
- 229910017855 NH 4 F Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000007795 chemical reaction product Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000000376 reactant Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000000233 ultraviolet lithography Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
- H01L21/3247—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering for altering the shape, e.g. smoothing the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 半導体デバイスのトレンチの集積度を増大す
る方法を提供する。 【解決手段】 例えば、トレンチＭＯＳＦＥＴのような
半導体デバイスのトレンチの集積度を増大する方法が得
られる。トレンチが基板中に作成される。この基板は、
トレンチの間に配置されたメサを備えている。トレンチ
・ピッチの減少を実現することができるように、メサの
そ初期幅が目標幅よりも小さく作成される。トレンチの
内側にシリコンの層が成長された後、メサの幅がシリコ
ンの層の厚さの２倍である最終の厚さに増大する。シリ
コン層の厚さが目標メサ幅に確実に対応する十分な厚さ
であるように、シリコン層の厚さが事前に計算される。
る方法を提供する。 【解決手段】 例えば、トレンチＭＯＳＦＥＴのような
半導体デバイスのトレンチの集積度を増大する方法が得
られる。トレンチが基板中に作成される。この基板は、
トレンチの間に配置されたメサを備えている。トレンチ
・ピッチの減少を実現することができるように、メサの
そ初期幅が目標幅よりも小さく作成される。トレンチの
内側にシリコンの層が成長された後、メサの幅がシリコ
ンの層の厚さの２倍である最終の厚さに増大する。シリ
コン層の厚さが目標メサ幅に確実に対応する十分な厚さ
であるように、シリコン層の厚さが事前に計算される。
Description
【０００１】
【発明の属する技術分野】本発明は全体的に言えば、半
導体技術に関する。さらに詳細に言えば、本発明は電力
用金属・酸化物・半導体電界効果トランジスタ（ＭＯＳ
ＦＥＴ）のような応用に対してトレンチの集積度を増大
する方法に関する。
導体技術に関する。さらに詳細に言えば、本発明は電力
用金属・酸化物・半導体電界効果トランジスタ（ＭＯＳ
ＦＥＴ）のような応用に対してトレンチの集積度を増大
する方法に関する。
【０００２】
【発明が解決しようとする課題】半導体製造業者は、単
一のウエハの上に作成することができるデバイスの数を
増大するように常に努力している。電力用ＭＯＳＦＥＴ
はそのゲート領域が大きな面積領域を必要とするため
に、典型的な場合には半導体ウエハの上のダイの全面積
を占有する。従来の電力用ＭＯＳＦＥＴでは、大きなゲ
ート面積領域が必要であるために、１個のウエハ当たり
に実現することができるダイの数（すなわち「ダイ集積
度」）が限定される。この限界を解決する１つの方法
は、ウエハの中にトレンチを作成し、そしてその凹部の
中に３次元のゲートを作成することである。３次元のゲ
ートは大きなゲート面積領域を保ったまま、ダイの２次
元表面寸法（すなわち「ダイ寸法」）を小さくすること
ができる。この形式の電力用トランジスタは、業界では
「電力用トレンチＭＯＳＦＥＴ」と呼ばれている。
一のウエハの上に作成することができるデバイスの数を
増大するように常に努力している。電力用ＭＯＳＦＥＴ
はそのゲート領域が大きな面積領域を必要とするため
に、典型的な場合には半導体ウエハの上のダイの全面積
を占有する。従来の電力用ＭＯＳＦＥＴでは、大きなゲ
ート面積領域が必要であるために、１個のウエハ当たり
に実現することができるダイの数（すなわち「ダイ集積
度」）が限定される。この限界を解決する１つの方法
は、ウエハの中にトレンチを作成し、そしてその凹部の
中に３次元のゲートを作成することである。３次元のゲ
ートは大きなゲート面積領域を保ったまま、ダイの２次
元表面寸法（すなわち「ダイ寸法」）を小さくすること
ができる。この形式の電力用トランジスタは、業界では
「電力用トレンチＭＯＳＦＥＴ」と呼ばれている。
【０００３】図１は、電力用に用いることができる典型
的なトレンチＭＯＳＦＥＴ１０の横断面図である。トレ
ンチＭＯＳＦＥＴ１０はＮ形基板１０２を有し、そして
典型的な場合にはこの基板の上にＮ形エピタクシャル層
（図１には示されていない）が成長される。基板１０２
はトレンチＭＯＳＦＥＴ１０のドレインの役割を果た
す。このエピタクシャル層は、Ｐ形のボディ層１０８で
被覆される。１対のトレンチ１００がボディ層１０８を
貫通し、そしてエピタクシャル層の中にまで延長され
る。トレンチ１００の壁の上に、誘電体層１０４が作成
される。誘電体層１０４は、それぞれのトレンチ１００
の中心に向かって面している内側壁と、外側壁とを有す
る。Ｎ＋形のソース領域１１０は誘電体層１０４の外側
壁を取り囲んで配置され、およびボディ層１０８の中に
延長される。ボディ層１０８の中にはまた、不純物が多
量に添加されたボディ領域１１２がソース領域１１０の
間に配置される。導電体層１０６（例えばポリシリコ
ン）がトレンチ１００を実質的に充填し、そしてトレン
チＭＯＳＦＥＴ１０のゲートの役割を果たす。最後に、
誘電体のキャップ１１４は充填されたトレンチを被覆
し、およびまたソース領域１１０を部分的に被覆する。
的なトレンチＭＯＳＦＥＴ１０の横断面図である。トレ
ンチＭＯＳＦＥＴ１０はＮ形基板１０２を有し、そして
典型的な場合にはこの基板の上にＮ形エピタクシャル層
（図１には示されていない）が成長される。基板１０２
はトレンチＭＯＳＦＥＴ１０のドレインの役割を果た
す。このエピタクシャル層は、Ｐ形のボディ層１０８で
被覆される。１対のトレンチ１００がボディ層１０８を
貫通し、そしてエピタクシャル層の中にまで延長され
る。トレンチ１００の壁の上に、誘電体層１０４が作成
される。誘電体層１０４は、それぞれのトレンチ１００
の中心に向かって面している内側壁と、外側壁とを有す
る。Ｎ＋形のソース領域１１０は誘電体層１０４の外側
壁を取り囲んで配置され、およびボディ層１０８の中に
延長される。ボディ層１０８の中にはまた、不純物が多
量に添加されたボディ領域１１２がソース領域１１０の
間に配置される。導電体層１０６（例えばポリシリコ
ン）がトレンチ１００を実質的に充填し、そしてトレン
チＭＯＳＦＥＴ１０のゲートの役割を果たす。最後に、
誘電体のキャップ１１４は充填されたトレンチを被覆
し、およびまたソース領域１１０を部分的に被覆する。
【０００４】トレンチＭＯＳＦＥＴ１０の製造の期間中
に、トレンチ１００を作成するために典型的には異方的
エッチング段階が実行される。等方的エッチングではな
くて異方的エッチングが行われるが、その理由は異方的
エッチングでは実質的に１つの方向に、この場合には垂
直方向で下向きに、エッチングが行われるからである。
実質的に垂直なトレンチ１００はトレンチ・パターンに
よって定められる幅を保持するのに役立ち、その有益な
特徴はトレンチ１００の中心間の予め定められた距離
（すなわちトレンチ・ピッチ）を保持することである。
に、トレンチ１００を作成するために典型的には異方的
エッチング段階が実行される。等方的エッチングではな
くて異方的エッチングが行われるが、その理由は異方的
エッチングでは実質的に１つの方向に、この場合には垂
直方向で下向きに、エッチングが行われるからである。
実質的に垂直なトレンチ１００はトレンチ・パターンに
よって定められる幅を保持するのに役立ち、その有益な
特徴はトレンチ１００の中心間の予め定められた距離
（すなわちトレンチ・ピッチ）を保持することである。
【０００５】トレンチ１００が作成された後、トレンチ
・エッチング段階の期間中にトレンチ１００の頂部およ
び底部に形成される角を丸くするエッチングが典型的に
は実行される。トレンチＭＯＳＦＥＴ１０のためのゲー
ト酸化物を成長するすぐ前に典型的に実行されるまた別
の段階は、犠牲酸化物の成長である。この犠牲酸化物
は、トレンチの壁から欠陥を取り除くために成長されそ
して除去される。
・エッチング段階の期間中にトレンチ１００の頂部およ
び底部に形成される角を丸くするエッチングが典型的に
は実行される。トレンチＭＯＳＦＥＴ１０のためのゲー
ト酸化物を成長するすぐ前に典型的に実行されるまた別
の段階は、犠牲酸化物の成長である。この犠牲酸化物
は、トレンチの壁から欠陥を取り除くために成長されそ
して除去される。
【０００６】トレンチの集積度を増大するために、トレ
ンチ・ピッチをできるだけ小さくすると共にトレンチ幅
をできるだけ小さくすることが望ましい。けれども、デ
バイスの操作の要請および製造装置による制約のため
に、これらの寸法はいずれも限定される。信頼性をもっ
て製造することができる最小のトレンチ幅は、全体的に
ホトリソグラフィ装置の性能によって指定される。さら
に、トレンチの間に作成されるメサの最小の幅は、ソー
スと、多量の不純物が添加されたボディ領域と、ソース
接触体の面積領域とにより定められる。
ンチ・ピッチをできるだけ小さくすると共にトレンチ幅
をできるだけ小さくすることが望ましい。けれども、デ
バイスの操作の要請および製造装置による制約のため
に、これらの寸法はいずれも限定される。信頼性をもっ
て製造することができる最小のトレンチ幅は、全体的に
ホトリソグラフィ装置の性能によって指定される。さら
に、トレンチの間に作成されるメサの最小の幅は、ソー
スと、多量の不純物が添加されたボディ領域と、ソース
接触体の面積領域とにより定められる。
【０００７】したがって必要とされることは、リソグラ
フィにより最小印刷寸法能力によって与えられる制限に
もかかわらず、および許容される最小メサ幅を侵害する
ことなく、大きなトレンチ集積度を有するトレンチＭＯ
ＳＦＥＴのような電子デバイスを得るために、達成可能
な最小トレンチ幅およびトレンチ・ピッチに関する限界
を解決できる方法を得ることである。
フィにより最小印刷寸法能力によって与えられる制限に
もかかわらず、および許容される最小メサ幅を侵害する
ことなく、大きなトレンチ集積度を有するトレンチＭＯ
ＳＦＥＴのような電子デバイスを得るために、達成可能
な最小トレンチ幅およびトレンチ・ピッチに関する限界
を解決できる方法を得ることである。
【０００８】
【課題を解決するための手段】本発明により、トレンチ
ＭＯＳＦＥＴの隣接するトレンチの間の実効的なピッチ
を小さくすることにより、トレンチＭＯＳＦＥＴのトレ
ンチ集積度を増大する方法を得ることである。ピッチを
小さくすることは、トレンチの間のメサが許容される最
小メサ幅よりも小さな幅を有するように、隣接するトレ
ンチを最初にパターンに作成することにより達成され
る。トレンチが作成された後、トレンチの壁の上にシリ
コン層が成長される。このシリコン層の成長は、許容さ
れる最小メサ幅よりも大きいまたは等しい幅にまで、隣
接するトレンチの間のメサを実効的に広げるような厚さ
にまで行われる。このシリコン層の厚さは、メサの最終
の幅が許容される最小メサ幅に達するように選定され
る。このことを実行することにより、トレンチ・ピッチ
を最大限に小さくすることを実現することができる。
ＭＯＳＦＥＴの隣接するトレンチの間の実効的なピッチ
を小さくすることにより、トレンチＭＯＳＦＥＴのトレ
ンチ集積度を増大する方法を得ることである。ピッチを
小さくすることは、トレンチの間のメサが許容される最
小メサ幅よりも小さな幅を有するように、隣接するトレ
ンチを最初にパターンに作成することにより達成され
る。トレンチが作成された後、トレンチの壁の上にシリ
コン層が成長される。このシリコン層の成長は、許容さ
れる最小メサ幅よりも大きいまたは等しい幅にまで、隣
接するトレンチの間のメサを実効的に広げるような厚さ
にまで行われる。このシリコン層の厚さは、メサの最終
の幅が許容される最小メサ幅に達するように選定され
る。このことを実行することにより、トレンチ・ピッチ
を最大限に小さくすることを実現することができる。
【０００９】本発明の方法の１つの特徴により、基板の
選定された面積領域（または「トレンチ開口アクセス
部」）が定められる。これらのトレンチ開口アクセス部
を通して、基板の中にトレンチが作成される。このトレ
ンチの作成には、異方的エッチングを用いることが好ま
しい。トレンチがいったん作成されると、トレンチにオ
プションで焼鈍しが行われる。この焼鈍しは、トレンチ
の頂部および底部の角が丸くなるように、およびトレン
チの壁の上の欠陥の密度が減少するように、１気圧以下
の低圧でおよび高い温度の水素ガスを用いて行われるこ
とが好ましい。この焼鈍し処理工程は、名称「トレンチ
ＭＯＳＦＥＴのための増強されたトレンチを生成する水
素焼鈍し（Hydrogen Anneal for Creating an Enhanced
Trench for Trench MOSFETs）」の本出願と共通に譲渡
された出願中特許出願番号第09/号（代理人整理人番号
第 018865-003600号）に開示されている。最後に、メサ
幅が許容される最小メサ幅よりも大きいまたは等しいこ
とを確実に得るために、シリコンの層がトレンチの壁の
上に作成される。このシリコン層の作成は、エピタクシ
ャル沈着により行われることが好ましい。
選定された面積領域（または「トレンチ開口アクセス
部」）が定められる。これらのトレンチ開口アクセス部
を通して、基板の中にトレンチが作成される。このトレ
ンチの作成には、異方的エッチングを用いることが好ま
しい。トレンチがいったん作成されると、トレンチにオ
プションで焼鈍しが行われる。この焼鈍しは、トレンチ
の頂部および底部の角が丸くなるように、およびトレン
チの壁の上の欠陥の密度が減少するように、１気圧以下
の低圧でおよび高い温度の水素ガスを用いて行われるこ
とが好ましい。この焼鈍し処理工程は、名称「トレンチ
ＭＯＳＦＥＴのための増強されたトレンチを生成する水
素焼鈍し（Hydrogen Anneal for Creating an Enhanced
Trench for Trench MOSFETs）」の本出願と共通に譲渡
された出願中特許出願番号第09/号（代理人整理人番号
第 018865-003600号）に開示されている。最後に、メサ
幅が許容される最小メサ幅よりも大きいまたは等しいこ
とを確実に得るために、シリコンの層がトレンチの壁の
上に作成される。このシリコン層の作成は、エピタクシ
ャル沈着により行われることが好ましい。
【００１０】本発明のまた別の特徴により、本発明の方
法を用いて、小さなトレンチ・ピッチを特徴とするトレ
ンチＭＯＳＦＥＴを製造することができる。この方法
は、（ｉ）第１電荷形の不純物が添加された基板を備え
る段階と、（ｉｉ）この基板の上に同じ第１電荷形の不
純物が添加されたベース・シリコン層を成長する段階
と、（ｉｉｉ）このベース・シリコン層の中に少なくと
も２個のトレンチを作成する段階であって、これらのト
レンチのおのおのが基板の主要表面によって定められる
面の中の第１端部とベース・シリコン層の中のトレンチ
終端深さにおける第２端部にまで延長された壁とによっ
て定められる、前記少なくとも２個のトレンチを作成す
る段階と、（ｉｖ）（ａ）トレンチの壁の上の欠陥の数
を減少させるために、（ｂ）トレンチの第１端部および
第２端部における角を丸くするために、トレンチに焼鈍
しを行う段階と、（ｖ）トレンチＭＯＳＦＥＴの隣接す
るトレンチの間のメサの幅が許容される最小メサ幅より
も大きいまたは等しいことを確実に得るために、この好
ましくはエピタクシャル沈着によりトレンチの壁の上に
シリコンの第２層を成長する段階と、（ｖｉ）シリコン
の前記第２層の上に誘電体層を成長する段階と、（ｖｉ
ｉ）トレンチＭＯＳＦＥＴのゲートとなる導電体層を前
記誘電体層の上に作成する段階と、（ｖｉｉｉ）パター
ンに作成する段階および隣接するトレンチの間に介在す
る壁を作成するために第２電荷形の不純物を注入する段
階と、（ｉｘ）パターンに作成する段階およびトレンチ
ＭＯＳＦＥＴのソース領域となる領域を作成するために
第１電荷形の不純物を注入する段階とを有する。
法を用いて、小さなトレンチ・ピッチを特徴とするトレ
ンチＭＯＳＦＥＴを製造することができる。この方法
は、（ｉ）第１電荷形の不純物が添加された基板を備え
る段階と、（ｉｉ）この基板の上に同じ第１電荷形の不
純物が添加されたベース・シリコン層を成長する段階
と、（ｉｉｉ）このベース・シリコン層の中に少なくと
も２個のトレンチを作成する段階であって、これらのト
レンチのおのおのが基板の主要表面によって定められる
面の中の第１端部とベース・シリコン層の中のトレンチ
終端深さにおける第２端部にまで延長された壁とによっ
て定められる、前記少なくとも２個のトレンチを作成す
る段階と、（ｉｖ）（ａ）トレンチの壁の上の欠陥の数
を減少させるために、（ｂ）トレンチの第１端部および
第２端部における角を丸くするために、トレンチに焼鈍
しを行う段階と、（ｖ）トレンチＭＯＳＦＥＴの隣接す
るトレンチの間のメサの幅が許容される最小メサ幅より
も大きいまたは等しいことを確実に得るために、この好
ましくはエピタクシャル沈着によりトレンチの壁の上に
シリコンの第２層を成長する段階と、（ｖｉ）シリコン
の前記第２層の上に誘電体層を成長する段階と、（ｖｉ
ｉ）トレンチＭＯＳＦＥＴのゲートとなる導電体層を前
記誘電体層の上に作成する段階と、（ｖｉｉｉ）パター
ンに作成する段階および隣接するトレンチの間に介在す
る壁を作成するために第２電荷形の不純物を注入する段
階と、（ｉｘ）パターンに作成する段階およびトレンチ
ＭＯＳＦＥＴのソース領域となる領域を作成するために
第１電荷形の不純物を注入する段階とを有する。
【００１１】
【発明の実施の形態】添付図面を参照しての下記説明に
より、本発明のその他の特徴および利点がさらに明らか
になるであろう。
より、本発明のその他の特徴および利点がさらに明らか
になるであろう。
【００１２】図２は、小さなトレンチ・ピッチを特徴と
する１対のトレンチを、本発明に従って製造する処理工
程の流れを例示した流れ図である。この処理工程の流れ
の中のそれぞれの段階についての下記説明は単に１つの
例であって、本発明の範囲がこの特定の例に限定される
のではないことを理解しなければならない。特に、温
度、圧力、層の厚さ、およびこれらと同等のパラメータ
のような処理工程の条件は、本発明の範囲内において変
更することができる。図２の処理工程の流れを図３Ａ〜
図３Ｉを参照しながら下記で説明する。
する１対のトレンチを、本発明に従って製造する処理工
程の流れを例示した流れ図である。この処理工程の流れ
の中のそれぞれの段階についての下記説明は単に１つの
例であって、本発明の範囲がこの特定の例に限定される
のではないことを理解しなければならない。特に、温
度、圧力、層の厚さ、およびこれらと同等のパラメータ
のような処理工程の条件は、本発明の範囲内において変
更することができる。図２の処理工程の流れを図３Ａ〜
図３Ｉを参照しながら下記で説明する。
【００１３】処理工程の流れの最初の段階２００（図２
を見よ）は、半導体基板１０を備える段階である。（図
３Ａを見よ。）この説明では基板１０は例えばＮ形であ
り、そしてその標準的な厚さは約５００μｍであるとさ
れている。
を見よ）は、半導体基板１０を備える段階である。（図
３Ａを見よ。）この説明では基板１０は例えばＮ形であ
り、そしてその標準的な厚さは約５００μｍであるとさ
れている。
【００１４】次に、段階２０４では、基板１０の上にベ
ース・シリコン層２０が成長される。この成長はエピタ
クシャル沈着によって行われることが好ましく、そして
このベース・シリコン層の厚さは約４μｍ〜１０μｍで
あることが好ましい。（図３Ｂを見よ。）ベース・シリ
コン層２０の抵抗率は、典型的には約０．１Ωｃｍない
し３．０Ωｃｍである。
ース・シリコン層２０が成長される。この成長はエピタ
クシャル沈着によって行われることが好ましく、そして
このベース・シリコン層の厚さは約４μｍ〜１０μｍで
あることが好ましい。（図３Ｂを見よ。）ベース・シリ
コン層２０の抵抗率は、典型的には約０．１Ωｃｍない
し３．０Ωｃｍである。
【００１５】段階２０８では、図３Ｃに示されているよ
うに、ベース・シリコン層２０の上にマスク層３０が成
長される。マスク層３０は二酸化シリコン（ＳｉＯ2）
で作成された材料であることが好ましく、そして約１０
００オングストロームの厚さにまで成長されることが好
ましい。
うに、ベース・シリコン層２０の上にマスク層３０が成
長される。マスク層３０は二酸化シリコン（ＳｉＯ2）
で作成された材料であることが好ましく、そして約１０
００オングストロームの厚さにまで成長されることが好
ましい。
【００１６】段階２１２では、マスク層３０がパターン
に作成され、そしてその後、例えば緩衝された酸化物エ
ッチング剤（例えばフッ化アンモニウム（ＮＨ4Ｆ）で
緩衝されたフッ酸（ＨＦ））を用いて選択的エッチング
が行われる。ここで、マスク層３０の中にトレンチ開口
アクセス部４０がベース・シリコン層２０の表面にちょ
うど達する深さにまで作成される。得ることのできるト
レンチ開口アクセス部の最小幅ｘ（図３Ｄ参照）は、ホ
トリソグラフィ装置の光学的な性能により決定される。
標準的な紫外線リソグラフィを用いた場合、トレンチ開
口アクセス部の典型的な幅はｘ〜0.45μｍである。それ
にもかかわらず、隣接するトレンチ開口アクセス部の間
のパターンに作成された幅ｍpは、許容されるメサの最
小幅よりも小さい寸法にパターンに作成される。この処
理工程の後、トレンチの壁の上とトレンチの間のメサの
上とにシリコンの第２層が成長される時、メサの幅は、
最小メサ幅よりも大きいがしかし好ましくは許容される
最小メサ幅にほぼ等しい、最終幅ｍfにまで増加するで
あろう。
に作成され、そしてその後、例えば緩衝された酸化物エ
ッチング剤（例えばフッ化アンモニウム（ＮＨ4Ｆ）で
緩衝されたフッ酸（ＨＦ））を用いて選択的エッチング
が行われる。ここで、マスク層３０の中にトレンチ開口
アクセス部４０がベース・シリコン層２０の表面にちょ
うど達する深さにまで作成される。得ることのできるト
レンチ開口アクセス部の最小幅ｘ（図３Ｄ参照）は、ホ
トリソグラフィ装置の光学的な性能により決定される。
標準的な紫外線リソグラフィを用いた場合、トレンチ開
口アクセス部の典型的な幅はｘ〜0.45μｍである。それ
にもかかわらず、隣接するトレンチ開口アクセス部の間
のパターンに作成された幅ｍpは、許容されるメサの最
小幅よりも小さい寸法にパターンに作成される。この処
理工程の後、トレンチの壁の上とトレンチの間のメサの
上とにシリコンの第２層が成長される時、メサの幅は、
最小メサ幅よりも大きいがしかし好ましくは許容される
最小メサ幅にほぼ等しい、最終幅ｍfにまで増加するで
あろう。
【００１７】段階２１６では、異方的エッチングが実行
される。異方的エッチングは、ここではその名前が示し
ているように、１つの方向というよりは多くの方向にエ
ッチングが行われる等方的エッチングとは異なって、実
質的に１つの方向にエッチングが行われる、乾式エッチ
ングである。したがって異方的エッチング段階２１６を
用いて、ベース・シリコン層２０の中に実質的に垂直な
トレンチ５０がエッチングにより作成される。典型的な
場合には、この乾式エッチングはプラズマ・エッチング
の形式である。このプラズマは、ラジオ周波数の電界で
励起された大きなエネルギをもった分子、イオンおよび
電子のほぼ中性の混合体である。エッチングされる材料
に応じて、異なるガスをプラズマ・エッチングに用いる
ことができる。重要なことは、反応生成物が揮発性であ
ることである。シリコンのエッチングを行うためには、
Ｃｌ、ＨＢｒ、ＨｅＯ2は好ましい反応剤であり、そし
て好ましい圧力は１５０ミリトル（または約２０Ｐａ）
であり、そして好ましい反応継続時間は約２３５秒であ
る。
される。異方的エッチングは、ここではその名前が示し
ているように、１つの方向というよりは多くの方向にエ
ッチングが行われる等方的エッチングとは異なって、実
質的に１つの方向にエッチングが行われる、乾式エッチ
ングである。したがって異方的エッチング段階２１６を
用いて、ベース・シリコン層２０の中に実質的に垂直な
トレンチ５０がエッチングにより作成される。典型的な
場合には、この乾式エッチングはプラズマ・エッチング
の形式である。このプラズマは、ラジオ周波数の電界で
励起された大きなエネルギをもった分子、イオンおよび
電子のほぼ中性の混合体である。エッチングされる材料
に応じて、異なるガスをプラズマ・エッチングに用いる
ことができる。重要なことは、反応生成物が揮発性であ
ることである。シリコンのエッチングを行うためには、
Ｃｌ、ＨＢｒ、ＨｅＯ2は好ましい反応剤であり、そし
て好ましい圧力は１５０ミリトル（または約２０Ｐａ）
であり、そして好ましい反応継続時間は約２３５秒であ
る。
【００１８】トレンチ５０の深さｙ（図３Ｅ参照）は約
１．５μｍであることが好ましく、そしてトレンチ５０
の幅ｘ′はトレンチ５０の中の深さ０．２５μｍにおい
て約０．４２μｍであることが好ましい。
１．５μｍであることが好ましく、そしてトレンチ５０
の幅ｘ′はトレンチ５０の中の深さ０．２５μｍにおい
て約０．４２μｍであることが好ましい。
【００１９】段階２２０では、パターンに作成されたホ
トレジストが除去され、そしてトレンチ５０に湿式清浄
化が行われて、それ以前の段階で残留した屑が除去され
る。その最終の結果が図３Ｆに示されている。
トレジストが除去され、そしてトレンチ５０に湿式清浄
化が行われて、それ以前の段階で残留した屑が除去され
る。その最終の結果が図３Ｆに示されている。
【００２０】段階２２４では、マスク層３０が例えば湿
式エッチング処理工程により除去される。この段階の最
終の結果が図３Ｇに示されている。
式エッチング処理工程により除去される。この段階の最
終の結果が図３Ｇに示されている。
【００２１】段階２２６では、焼鈍しが実行される。こ
の焼鈍しは、水素ガス中で約１１００℃の温度と約１０
０トル（または約１．３×１０4Ｐａ）の圧力で実行さ
れることが好ましい。この焼鈍し段階はベース・シリコ
ン層２０の欠陥密度を減少させるのに効果があるだけで
なく、図３Ｈに示されているように、トレンチ５０の上
側の角５２および下側の角５３を丸くする効果をも有し
ている。この焼鈍し工程に、他の温度および他の圧力を
用いることもできる。例えば、１０６０℃ないし１１６
０℃の範囲の温度および４０トルないし２４０トル（ま
たは約５．３×１０3Ｐａないし３．２×１０4Ｐａ）の
範囲の圧力で処理を行うことにより、トレンチ５０の角
の形状を変えることができる。
の焼鈍しは、水素ガス中で約１１００℃の温度と約１０
０トル（または約１．３×１０4Ｐａ）の圧力で実行さ
れることが好ましい。この焼鈍し段階はベース・シリコ
ン層２０の欠陥密度を減少させるのに効果があるだけで
なく、図３Ｈに示されているように、トレンチ５０の上
側の角５２および下側の角５３を丸くする効果をも有し
ている。この焼鈍し工程に、他の温度および他の圧力を
用いることもできる。例えば、１０６０℃ないし１１６
０℃の範囲の温度および４０トルないし２４０トル（ま
たは約５．３×１０3Ｐａないし３．２×１０4Ｐａ）の
範囲の圧力で処理を行うことにより、トレンチ５０の角
の形状を変えることができる。
【００２２】段階２２６のさらに詳細な説明およびその
利点は、名称「トレンチＭＯＳＦＥＴのための増強され
たトレンチを生成する水素焼鈍し（Hydrogen Anneal fo
r Creating an Enhanced Trench for Trench MOSFET
s）」の本発明と共通に譲渡された出願中特許出願番号
第09/ 号（代理人整理番号第 018865-003600
号）に記載されている。この出願中特許の内容は、参考
として本発明の中に取り込まれている。
利点は、名称「トレンチＭＯＳＦＥＴのための増強され
たトレンチを生成する水素焼鈍し（Hydrogen Anneal fo
r Creating an Enhanced Trench for Trench MOSFET
s）」の本発明と共通に譲渡された出願中特許出願番号
第09/ 号（代理人整理番号第 018865-003600
号）に記載されている。この出願中特許の内容は、参考
として本発明の中に取り込まれている。
【００２３】段階２２８では、トレンチ５０の上および
トレンチの間のメサの上に、高品質のシリコンの第２層
６０が成長される。この第２シリコン層の成長は、エピ
タクシャル沈着で実行されることが好ましい。第２シリ
コン層６０の厚さｘ″は、図３Ｉに示されているよう
に、５００オングストロームと１０００オングストロー
ムの間であることが好ましい。ただし、許容される最小
メサ幅に確実に従う必要がある時には他の厚さを用いる
こともできる。第２シリコン層６０の成長はトレンチ５
０の中の欠陥を浄化する機能を有し、したがってそれに
よりゲート酸化物成長のために損傷のないシリコン表面
が用意される。
トレンチの間のメサの上に、高品質のシリコンの第２層
６０が成長される。この第２シリコン層の成長は、エピ
タクシャル沈着で実行されることが好ましい。第２シリ
コン層６０の厚さｘ″は、図３Ｉに示されているよう
に、５００オングストロームと１０００オングストロー
ムの間であることが好ましい。ただし、許容される最小
メサ幅に確実に従う必要がある時には他の厚さを用いる
こともできる。第２シリコン層６０の成長はトレンチ５
０の中の欠陥を浄化する機能を有し、したがってそれに
よりゲート酸化物成長のために損傷のないシリコン表面
が用意される。
【００２４】図４は、トレンチ・ピッチｐが本発明に従
って減少する程度を示した図である。第２シリコン層６
０を付加することにより、パターンに作成されたメサ幅
ｍpが最終幅ｍfに増加する。この増加は、第２シリコン
層６０の厚さの２倍、すなわち２Ｗ、である。それに対
応して、トレンチ・ピッチｐは２Ｗだけ減少する。最終
メサ幅ｍfが許容される最小メサ幅にほぼ等しくなるよ
うに、したがってトレンチ・ピッチの減少が最大になる
ことができるように、第２シリコン層６０の幅が選定さ
れることが好ましい。
って減少する程度を示した図である。第２シリコン層６
０を付加することにより、パターンに作成されたメサ幅
ｍpが最終幅ｍfに増加する。この増加は、第２シリコン
層６０の厚さの２倍、すなわち２Ｗ、である。それに対
応して、トレンチ・ピッチｐは２Ｗだけ減少する。最終
メサ幅ｍfが許容される最小メサ幅にほぼ等しくなるよ
うに、したがってトレンチ・ピッチの減少が最大になる
ことができるように、第２シリコン層６０の幅が選定さ
れることが好ましい。
【００２５】図３Ｅと図３Ｉとを比べることにより、ト
レンチ５０の深さ約０．２５μｍの位置において、第１
トレンチ幅ｘ′〜０．４２μｍが第２トレンチ幅ｘ″〜
０．３５μｍに減少していることが分かる。トレンチ幅
のこの減少はトレンチの表面積および容積を減少させ
る。このことは、トレンチＭＯＳＦＥＴに応用する場合
にゲート抵抗値を増加させる結果を生ずる。それにもか
かわらずこの問題点は、例えばケイ化物プラグまたは金
属（例えばタングステン）プラグのような抵抗値の小さ
な材料を用いることにより解決することができる。抵抗
値の小さな材料で作成されたトレンチ・ゲートを有する
トレンチＭＯＳＦＥＴを製造する方法は、モー(Mo)ほか
名の名称「高導電率材料で実質的に充填されたトレンチ
構造体（Trench Structure Substantially Filled with
High Conductivity Material）」の本発明と共通に譲
渡された出願中特許出願番号第09/343,330号に詳細に開
示されている。この出願中特許の内容は、参考として本
発明の中に取り込まれている。
レンチ５０の深さ約０．２５μｍの位置において、第１
トレンチ幅ｘ′〜０．４２μｍが第２トレンチ幅ｘ″〜
０．３５μｍに減少していることが分かる。トレンチ幅
のこの減少はトレンチの表面積および容積を減少させ
る。このことは、トレンチＭＯＳＦＥＴに応用する場合
にゲート抵抗値を増加させる結果を生ずる。それにもか
かわらずこの問題点は、例えばケイ化物プラグまたは金
属（例えばタングステン）プラグのような抵抗値の小さ
な材料を用いることにより解決することができる。抵抗
値の小さな材料で作成されたトレンチ・ゲートを有する
トレンチＭＯＳＦＥＴを製造する方法は、モー(Mo)ほか
名の名称「高導電率材料で実質的に充填されたトレンチ
構造体（Trench Structure Substantially Filled with
High Conductivity Material）」の本発明と共通に譲
渡された出願中特許出願番号第09/343,330号に詳細に開
示されている。この出願中特許の内容は、参考として本
発明の中に取り込まれている。
【００２６】図５は、本発明方法を用いて製造されたト
レンチＭＯＳＦＥＴ４００の一部分の横断面図である。
トレンチＭＯＳＦＥＴ４００は、Ｎ形基板４０２を有す
る。Ｎ形基板４０２の上に、Ｎ形ベース・シリコン層
（図５には示されていない）が典型的には成長される。
基板４０２は、トレンチＭＯＳＦＥＴ４００のドレイン
となる。Ｐ形ボディ層４０８がベース・シリコン層を被
覆する。１対のトレンチ４０３は、ボディ層４０８を貫
通してベース・シリコン層の中に延長される。第２シリ
コン層４１６が、トレンチ４０３の壁を被覆する。第２
シリコン層４１６は幅Ｗを有し、そしてソース部分４１
０と不純物が多量に添加されたボディ領域４１２の一部
分を含んでいる。第２シリコン層４１６の壁の上に、誘
電体層４０４が作成される。誘電体層４０４はトレンチ
ＭＯＳＦＥＴ４００のゲート酸化物を構成し、そしてそ
れらのそれぞれのトレンチ４０３の中心に向って面して
いる内側壁と外側壁とを有する。Ｎ＋形ソース領域４１
０は誘電体層４０４の外側壁の側面に位置し、そしてボ
ディ層４０８の中に延長される。ボディ層４０８の中に
また配置された不純物が多量に添加されたボディ領域４
１２は、ソース領域４１０の間に配置される。導電体層
４０６はトレンチ４０３を実質的に充填し、そしてトレ
ンチＭＯＳＦＥＴ４００のゲートの役割を果たす。次
に、誘電体のキャップ４１４が充填されたトレンチ４０
３を被覆し、そしてまたソース領域４１０の一部分をも
被覆する。最後に、トレンチＭＯＳＦＥＴ４００の上側
表面の上に、導電体層４１８が作成される。導電体層４
１８は、トレンチＭＯＳＦＥＴ４００に対する接触体を
形成する。最終メサ幅ｍfと誘電体のキャップ４１４の
角の間の間隔距離Ｌとによって定められる接触体開口部
４２０は、多量に添加されたボディ４１２とソース４１
０との接触抵抗値ができるだけ小さくなるように最適化
される。したがって、導電体層４１８の作成の期間中に
適切な被覆段階を達成することができる。誘電体のキャ
ップ４１４の角から最も近い金属接触体までの幅ｓは、
ゲート・ソース漏洩電流Ｉgsとゲート・ソース静電容量
Ｃgsとができるだけ小さくなるように最適化される。
レンチＭＯＳＦＥＴ４００の一部分の横断面図である。
トレンチＭＯＳＦＥＴ４００は、Ｎ形基板４０２を有す
る。Ｎ形基板４０２の上に、Ｎ形ベース・シリコン層
（図５には示されていない）が典型的には成長される。
基板４０２は、トレンチＭＯＳＦＥＴ４００のドレイン
となる。Ｐ形ボディ層４０８がベース・シリコン層を被
覆する。１対のトレンチ４０３は、ボディ層４０８を貫
通してベース・シリコン層の中に延長される。第２シリ
コン層４１６が、トレンチ４０３の壁を被覆する。第２
シリコン層４１６は幅Ｗを有し、そしてソース部分４１
０と不純物が多量に添加されたボディ領域４１２の一部
分を含んでいる。第２シリコン層４１６の壁の上に、誘
電体層４０４が作成される。誘電体層４０４はトレンチ
ＭＯＳＦＥＴ４００のゲート酸化物を構成し、そしてそ
れらのそれぞれのトレンチ４０３の中心に向って面して
いる内側壁と外側壁とを有する。Ｎ＋形ソース領域４１
０は誘電体層４０４の外側壁の側面に位置し、そしてボ
ディ層４０８の中に延長される。ボディ層４０８の中に
また配置された不純物が多量に添加されたボディ領域４
１２は、ソース領域４１０の間に配置される。導電体層
４０６はトレンチ４０３を実質的に充填し、そしてトレ
ンチＭＯＳＦＥＴ４００のゲートの役割を果たす。次
に、誘電体のキャップ４１４が充填されたトレンチ４０
３を被覆し、そしてまたソース領域４１０の一部分をも
被覆する。最後に、トレンチＭＯＳＦＥＴ４００の上側
表面の上に、導電体層４１８が作成される。導電体層４
１８は、トレンチＭＯＳＦＥＴ４００に対する接触体を
形成する。最終メサ幅ｍfと誘電体のキャップ４１４の
角の間の間隔距離Ｌとによって定められる接触体開口部
４２０は、多量に添加されたボディ４１２とソース４１
０との接触抵抗値ができるだけ小さくなるように最適化
される。したがって、導電体層４１８の作成の期間中に
適切な被覆段階を達成することができる。誘電体のキャ
ップ４１４の角から最も近い金属接触体までの幅ｓは、
ゲート・ソース漏洩電流Ｉgsとゲート・ソース静電容量
Ｃgsとができるだけ小さくなるように最適化される。
【００２７】図５に示されたようなトレンチＭＯＳＦＥ
Ｔを製造するのに本発明が用いられる時、本発明により
トレンチ・ピッチをシリコン層４１６の厚さの２倍だけ
小さくする方法が得られる。これは、メサ幅がそのパタ
ーンに作成された幅ｍpからその最終幅ｍfに変化するの
と同じ大きさである。換言すれば、ピッチの減少はΔｐ
＝２Ｗ＝ｍf−ｍpである。
Ｔを製造するのに本発明が用いられる時、本発明により
トレンチ・ピッチをシリコン層４１６の厚さの２倍だけ
小さくする方法が得られる。これは、メサ幅がそのパタ
ーンに作成された幅ｍpからその最終幅ｍfに変化するの
と同じ大きさである。換言すれば、ピッチの減少はΔｐ
＝２Ｗ＝ｍf−ｍpである。
【００２８】図５のトレンチＭＯＳＦＥＴ４００はま
た、前記で説明した水素焼鈍し段階２２６を用いて製造
されることが好ましい。図５のトレンチＭＯＳＦＥＴの
その他の処理工程の細部は、名称「電界効果トランジス
タとその製造法（Field EffectTransistor and Method
of Its Manufacture）」の本発明と共通に譲渡された米
国出願中特許出願番号第08/970,221号に開示されてい
る。この出願中特許の内容は、参考として本発明の中に
取り込まれている。
た、前記で説明した水素焼鈍し段階２２６を用いて製造
されることが好ましい。図５のトレンチＭＯＳＦＥＴの
その他の処理工程の細部は、名称「電界効果トランジス
タとその製造法（Field EffectTransistor and Method
of Its Manufacture）」の本発明と共通に譲渡された米
国出願中特許出願番号第08/970,221号に開示されてい
る。この出願中特許の内容は、参考として本発明の中に
取り込まれている。
【００２９】本発明の１つの好ましい方法および構造体
について説明されたけれども、本発明の範囲内において
開示された実施例に多くの修正および変更を行うことが
可能であることは当業者には明らかであるであろう。例
えば、トレンチのピッチを減少させることを特徴として
トレンチＭＯＳＦＥＴを製造するのに本発明の方法を用
いることができるが、本発明のトレンチ・ピッチの減少
はこのようなデバイスの製造に限定されると考えるべき
ではない。
について説明されたけれども、本発明の範囲内において
開示された実施例に多くの修正および変更を行うことが
可能であることは当業者には明らかであるであろう。例
えば、トレンチのピッチを減少させることを特徴として
トレンチＭＯＳＦＥＴを製造するのに本発明の方法を用
いることができるが、本発明のトレンチ・ピッチの減少
はこのようなデバイスの製造に限定されると考えるべき
ではない。
【図１】電力用に用いることができる典型的なトレンチ
ＭＯＳＦＥＴの横断面図。
ＭＯＳＦＥＴの横断面図。
【図２】本発明の方法に従い小さなトレンチ・ピッチを
有するトレンチを製造する例示のための処理工程の流れ
図。
有するトレンチを製造する例示のための処理工程の流れ
図。
【図３Ａ】小さなトレンチ・ピッチを有するトレンチＭ
ＯＳＦＥＴを製造する順次の段階を示した図であって、
半導体基板の横断面図。
ＯＳＦＥＴを製造する順次の段階を示した図であって、
半導体基板の横断面図。
【図３Ｂ】小さなトレンチ・ピッチを有するトレンチＭ
ＯＳＦＥＴを製造する順次の段階を示した図であって、
図３Ａの基板の上にベース・シリコン層を成長した結果
を示した横断面図。
ＯＳＦＥＴを製造する順次の段階を示した図であって、
図３Ａの基板の上にベース・シリコン層を成長した結果
を示した横断面図。
【図３Ｃ】小さなトレンチ・ピッチを有するトレンチＭ
ＯＳＦＥＴを製造する順次の段階を示した図であって、
図３Ｂのベース・シリコン層の上にマスク層を成長した
結果を示した横断面図。
ＯＳＦＥＴを製造する順次の段階を示した図であって、
図３Ｂのベース・シリコン層の上にマスク層を成長した
結果を示した横断面図。
【図３Ｄ】小さなトレンチ・ピッチを有するトレンチＭ
ＯＳＦＥＴを製造する順次の段階を示した図であって、
トレンチ開口アクセス部を定めるためにパターン作成工
程および図３Ｃのホトレジスト層およびマスク層を貫通
するエッチング工程を行った結果を示した横断面図。
ＯＳＦＥＴを製造する順次の段階を示した図であって、
トレンチ開口アクセス部を定めるためにパターン作成工
程および図３Ｃのホトレジスト層およびマスク層を貫通
するエッチング工程を行った結果を示した横断面図。
【図３Ｅ】小さなトレンチ・ピッチを有するトレンチＭ
ＯＳＦＥＴを製造する順次の段階を示した図であって、
トレンチを作成するためにトレンチ開口アクセス部の中
におよびベース・シリコン層を貫通する異方的エッチン
グ工程を行った結果を示した横断面図。
ＯＳＦＥＴを製造する順次の段階を示した図であって、
トレンチを作成するためにトレンチ開口アクセス部の中
におよびベース・シリコン層を貫通する異方的エッチン
グ工程を行った結果を示した横断面図。
【図３Ｆ】小さなトレンチ・ピッチを有するトレンチＭ
ＯＳＦＥＴを製造する順次の段階を示した図であって、
図３Ｅのホトレジスト層を除去した結果を示した横断面
図。
ＯＳＦＥＴを製造する順次の段階を示した図であって、
図３Ｅのホトレジスト層を除去した結果を示した横断面
図。
【図３Ｇ】小さなトレンチ・ピッチを有するトレンチＭ
ＯＳＦＥＴを製造する順次の段階を示した図であって、
図３Ｆのマスク層を除去した結果を示した横断面図。
ＯＳＦＥＴを製造する順次の段階を示した図であって、
図３Ｆのマスク層を除去した結果を示した横断面図。
【図３Ｈ】小さなトレンチ・ピッチを有するトレンチＭ
ＯＳＦＥＴを製造する順次の段階を示した図であって、
トレンチの頂部および底部における角を丸くするために
焼鈍しを行った結果を示した横断面図。
ＯＳＦＥＴを製造する順次の段階を示した図であって、
トレンチの頂部および底部における角を丸くするために
焼鈍しを行った結果を示した横断面図。
【図３Ｉ】小さなトレンチ・ピッチを有するトレンチＭ
ＯＳＦＥＴを製造する順次の段階を示した図であって、
トレンチの壁の上およびトレンチの間のメサの上にシリ
コンの第２層を成長した結果を示した横断面図。
ＯＳＦＥＴを製造する順次の段階を示した図であって、
トレンチの壁の上およびトレンチの間のメサの上にシリ
コンの第２層を成長した結果を示した横断面図。
【図４】トレンチの間のピッチｐ、第２シリコン層の幅
Ｗおよびパターンに作成されおよび最終のメサの幅ｍp
およびｍfを示した１対のトレンチの横断面図。
Ｗおよびパターンに作成されおよび最終のメサの幅ｍp
およびｍfを示した１対のトレンチの横断面図。
【図５】本発明に従って製造されたトレンチＭＯＳＦＥ
Ｔの横断面図。
Ｔの横断面図。
１０、４００ トレンチ電界効果トランジスタ １０２、４０２ 半導体基板（ドレイン） １０８、４０８ ボディ層 １００ トレンチ ４１６ シリコン層 １１４、４１４ 誘電体層 １０６、４０６ 導電体層（ゲート） １１０、４１０ ソース領域
Claims (15)
- 【請求項１】 メサの目標幅よりも小さなパターンに作
成されたメサ幅を有してメサをさだめることにより分離
された１対のトレンチ開口アクセス部を基板の中にパタ
ーンに作成する段階と、 前記対のトレンチが前記パターンに作成されたメサ幅に
よって分離されるように、前記対のトレンチ開口アクセ
ス部を貫通しおよび前記基板の中にまで前記対のトレン
チを作成する段階と、 前記目標メサ幅よりも大きいまたは等しい最終的メサ幅
にまで前記メサ幅を増大するために、前記対のトレンチ
の内側にシリコンの層を成長させる段階と、を有する前
記基板の中に作成された１対のトレンチの間のピッチを
減少する方法。 - 【請求項２】 請求項１に記載された方法において、パ
ターンに作成する前記段階が前記基板の前記表面の上に
ハード・マスクを成長する段階と、 前記ハード・マスクの中に前記対のトレンチ開口アクセ
ス部をホトリソグラフィにより定める段階と、を有する
前記方法。 - 【請求項３】 請求項２に記載された方法において、前
記対のトレンチを作成する前記段階が異方的エッチング
を用いて実行される前記方法。 - 【請求項４】 請求項３に記載された方法において、前
記対のトレンチの前記壁の上の欠陥の密度を減少するた
めにおよび前記対のトレンチの頂部および底部の上側の
角および下側の角を丸くするために、シリコン層を成長
する前記段階の前に水素ガスを用いて前記対のトレンチ
の前記壁に焼鈍しを行う段階をさらに有する前記方法。 - 【請求項５】 請求項４に記載された方法において、前
記焼鈍し段階が約９６０℃ないし１１６０℃の範囲の温
度および約４０トルないし２４０トルの範囲の圧力の中
で実行される前記方法。 - 【請求項６】 請求項５に記載された方法において、前
記方法を用いてトレンチ電界効果トランジスタが製造さ
れる前記方法。 - 【請求項７】 第１電荷形の添加不純物を有する半導体
基板を備える段階と、 前記基板の上に同じ第１電荷形の添加不純物を有するベ
ース・シリコン層を成長する段階と、 前記ベース・シリコン層の中に２個またはさらに多数個
のトレンチを作成する段階であって、前記トレンチのお
のおのが前記基板の主要表面によって定められる平面の
中の第１端部と前記ベース・シリコン層の中の予め定め
られた第１深さの第２端部にまで延長された壁とによっ
て定められ、ここで隣接するトレンチを分離するメサが
目標幅よりも小さな初期幅を有する、前記ベース・シリ
コン層の中に２個またはさらに多数個のトレンチを作成
する前記段階と、 前記目標幅よりも大きいまたは等しい最終幅に前記メサ
幅が整合するように、前記トレンチの前記壁の上および
前記メサの上にシリコンの第２層を成長する段階と、を
有するトレンチ電界効果トランジスタをマスクする方
法。 - 【請求項８】 請求項７に記載された方法において、 シリコンの第２層を成長する前記段階の前に前記トレン
チの前記壁の上の欠陥の数を減少するためにおよび前記
トレンチの前記第１端部および前記第２端部の角を丸く
するために、前記トレンチに焼鈍しを行う段階をさらに
有する前記方法。 - 【請求項９】 請求項８に記載された方法において、前
記焼鈍し段階が水素ガスを用いて約９６０℃ないし１１
６０℃の範囲の温度および約４０トルないし２４０トル
の範囲の圧力で実行される前記方法。 - 【請求項１０】 請求項９に記載された方法において、 シリコンの前記第２層の上に誘電体層を成長する段階
と、 前記トレンチ電界効果トランジスタのゲートとなる導電
体を前記誘電体層の上に成長する段階と、 前記トレンチの間に配置されたウエルを作成するため
に、パターンに作成する段階および第２電荷形の添加不
純物を注入する段階と、 前記電界効果トランジスタのソースとなる領域を作成す
るために、パターンに作成する段階および第１電荷形の
添加不純物を注入する段階と、をさらに有する前記方
法。 - 【請求項１１】 第１電荷形の添加不純物を有しおよび
前記トレンチ電界効果トランジスタのドレインとなる半
導体基板と、 第１電荷形の添加不純物を有しおよび前記基板の主要表
面の上に作成されたボディ層と、 前記ボディ層を貫通して延長されおよび前記基板の中に
トレンチ終端深さにまで延長された壁によって定めら
れ、そして前記ボディ層の主要表面に第１端部を有しお
よび前記トレンチ終端深さに第２端部を有する、少なく
とも２個またはさらに多数個のトレンチと、 少なくとも１個の前記トレンチの前記壁を被覆するシリ
コンの層と、 前記シリコン層の内側壁を被覆する誘電体層と、 前記誘電体層の内側壁を被覆しおよび前記トレンチ電界
効果トランジスタのゲートとなる導電体と、 前記誘電体層の外側壁の側面に配置されおよび前記ボデ
ィ層の前記主要表面から前記ボディ層の中の予め定めら
れた第１深さにまで延長された、前記第１電荷形の添加
不純物を有するソース領域と、を有するトレンチ電界効
果トランジスタ。 - 【請求項１２】 請求項１１に記載された電界効果トラ
ンジスタにおいて、前記ソース領域の間に配置されおよ
び前記ボディ層の中の予め定められた第２深さにまで凹
んでいる前記第１電荷形の添加不純物を有する多量の不
純物が添加されたボディ層をさらに有し、ここで多量の
不純物が添加された前記ボディ層が前記ボディ層の添加
不純物濃度よりも大きな添加不純物濃度を有する、前記
電界効果トランジスタ。 - 【請求項１３】 第１電荷形の添加不純物を有する半導
体基板を備える段階と、 前記基板の上に同じ第１電荷形の添加不純物を有するベ
ース・シリコン層を成長する段階と、 前記ベース・シリコン層の中に２個またはさらに多数個
のトレンチを作成する段階であって、前記トレンチのお
のおのが前記基板の主要表面によって定められる平面の
中の第１端部と前記ベース・シリコン層の中の予め定め
られた第１深さの第２端部にまで延長された壁とによっ
て定められ、ここで許容される最小メサ幅よりも小さな
初期幅を隣接するトレンチを分離するメサが有する、前
記ベース・シリコン層の中に２個またはさらに多数個の
トレンチを作成する前記段階と、 シリコンの層を成長する前記段階の前に前記トレンチの
前記壁の上の欠陥の数を減少するためにおよび前記トレ
ンチの前記第１端部および前記第２端部の角を丸くする
ために前記トレンチに焼鈍しを行う段階と、 許容される前記最小メサ幅よりも近似的に大きいまたは
等しい最終幅に前記メサ幅が整合するように、前記トレ
ンチの前記壁の上および前記トレンチの間の前記メサの
上にシリコンの第２層を成長する段階と、 シリコンの前記第２層の上に誘電体層を成長する段階
と、 前記トレンチＭＯＳＦＥＴのゲートとなる導電体を前記
誘電体層の上に成長する段階と、 トレンチの間に配置されたウエルを作成するために、パ
ターンに作成する段階および第２電荷形の添加不純物を
注入する段階と、 前記ＭＯＳＦＥＴのソース領域となる領域を作成するた
めに、パターンに作成する段階および前記第１電荷形の
添加不純物を注入する段階と、を有するトレンチ電界効
果トランジスタをマスクする方法。 - 【請求項１４】 請求項１３に記載された方法におい
て、前記焼鈍し段階が水素ガスを用いて約９６０℃ない
し１１６０℃の範囲の温度および約４０トルないし２４
０トルの範囲の圧力で実行される前記方法。 - 【請求項１５】 前記メサの幅が目標メサ寸法以下の幅
から前記目標メサ寸法よりも大きいまたは等しい幅にま
で増大するように、前記トレンチを定める壁の上にシリ
コンの層を成長する段階を有する、基板の中のメサによ
り分離された２個またはさらに多数個のトレンチを作成
する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US447933 | 1999-11-24 | ||
| US09/447,933 US6291310B1 (en) | 1999-11-24 | 1999-11-24 | Method of increasing trench density for semiconductor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001203218A true JP2001203218A (ja) | 2001-07-27 |
| JP2001203218A5 JP2001203218A5 (ja) | 2007-09-13 |
Family
ID=23778336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000357218A Pending JP2001203218A (ja) | 1999-11-24 | 2000-11-24 | 半導体デバイスのトレンチの集積度を増大する方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6291310B1 (ja) |
| JP (1) | JP2001203218A (ja) |
| TW (1) | TW465023B (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6406982B2 (en) * | 2000-06-05 | 2002-06-18 | Denso Corporation | Method of improving epitaxially-filled trench by smoothing trench prior to filling |
| JP2002231945A (ja) * | 2001-02-06 | 2002-08-16 | Denso Corp | 半導体装置の製造方法 |
| US6800899B2 (en) * | 2001-08-30 | 2004-10-05 | Micron Technology, Inc. | Vertical transistors, electrical devices containing a vertical transistor, and computer systems containing a vertical transistor |
| US20050106794A1 (en) * | 2002-03-26 | 2005-05-19 | Fuji Electric Holdings Co., Ltd. | Method of manufacturing a semiconductor device |
| JP4123961B2 (ja) * | 2002-03-26 | 2008-07-23 | 富士電機デバイステクノロジー株式会社 | 半導体装置の製造方法 |
| US6740571B2 (en) * | 2002-07-25 | 2004-05-25 | Mosel Vitelic, Inc. | Method of etching a dielectric material in the presence of polysilicon |
| JP2004111747A (ja) * | 2002-09-19 | 2004-04-08 | Tokyo Electron Ltd | 半導体基板の処理方法及び半導体素子 |
| US6872606B2 (en) * | 2003-04-03 | 2005-03-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device with raised segment |
| US6911367B2 (en) * | 2003-04-18 | 2005-06-28 | Micron Technology, Inc. | Methods of forming semiconductive materials having flattened surfaces; methods of forming isolation regions; and methods of forming elevated source/drain regions |
| KR100471001B1 (ko) * | 2003-07-02 | 2005-03-14 | 삼성전자주식회사 | 리세스형 트랜지스터 및 그의 제조방법 |
| EP1730771A1 (en) * | 2004-03-23 | 2006-12-13 | Koninklijke Philips Electronics N.V. | Method of manufacturing a semiconductor device and semiconductor device obtained by means of said method |
| US7402863B2 (en) * | 2004-06-21 | 2008-07-22 | International Rectifier Corporation | Trench FET with reduced mesa width and source contact inside active trench |
| KR100689211B1 (ko) * | 2004-12-11 | 2007-03-08 | 경북대학교 산학협력단 | 안장형 엠오에스 소자 |
| US7553740B2 (en) * | 2005-05-26 | 2009-06-30 | Fairchild Semiconductor Corporation | Structure and method for forming a minimum pitch trench-gate FET with heavy body region |
| US7829941B2 (en) * | 2006-01-24 | 2010-11-09 | Alpha & Omega Semiconductor, Ltd. | Configuration and method to form MOSFET devices with low resistance silicide gate and mesa contact regions |
| WO2009129018A1 (en) | 2008-04-16 | 2009-10-22 | Momenta Pharmaceuticals, Inc. | Analysis of amino acid copolymer compositions |
| WO2010115175A1 (en) * | 2009-04-03 | 2010-10-07 | Momenta Pharmaceticals, Inc. | Control of copolymer compositions |
| KR20100111162A (ko) * | 2009-04-06 | 2010-10-14 | 삼성전자주식회사 | 리세스 채널 모스 트랜지스터를 갖는 반도체소자 제조방법 |
| KR101651941B1 (ko) * | 2010-02-16 | 2016-08-30 | 삼성전자주식회사 | 리세스 채널을 포함하는 반도체 소자의 제조방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5607511A (en) * | 1992-02-21 | 1997-03-04 | International Business Machines Corporation | Method and apparatus for low temperature, low pressure chemical vapor deposition of epitaxial silicon layers |
| US5268311A (en) * | 1988-09-01 | 1993-12-07 | International Business Machines Corporation | Method for forming a thin dielectric layer on a substrate |
| JP2891205B2 (ja) * | 1996-10-21 | 1999-05-17 | 日本電気株式会社 | 半導体集積回路の製造方法 |
-
1999
- 1999-11-24 US US09/447,933 patent/US6291310B1/en not_active Expired - Lifetime
-
2000
- 2000-11-23 TW TW089124927A patent/TW465023B/zh not_active IP Right Cessation
- 2000-11-24 JP JP2000357218A patent/JP2001203218A/ja active Pending
-
2001
- 2001-05-01 US US09/846,872 patent/US20010034109A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20010034109A1 (en) | 2001-10-25 |
| US6291310B1 (en) | 2001-09-18 |
| TW465023B (en) | 2001-11-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7994572B2 (en) | MOSFET having recessed channel | |
| JP3870323B2 (ja) | 垂直型トランジスタの製造方法 | |
| US6251764B1 (en) | Method to form an L-shaped silicon nitride sidewall spacer | |
| JP2001203218A (ja) | 半導体デバイスのトレンチの集積度を増大する方法 | |
| US20070085127A1 (en) | Semiconductor device and method of manufacturing the same | |
| KR100850689B1 (ko) | 파워 ｍｏｓｆｅｔ 및 이러한 파워 ｍｏｓｆｅｔ을 제조하는 방법 | |
| US6844602B2 (en) | Semiconductor device, and method for manufacturing the same | |
| US6951783B2 (en) | Confined spacers for double gate transistor semiconductor fabrication process | |
| US7176071B2 (en) | Semiconductor device and fabrication method with etch stop film below active layer | |
| JP3877672B2 (ja) | 半導体装置の製造方法 | |
| KR20020022101A (ko) | 이중-상감 공정을 사용하여 좁은 구조체를 형성하는 방법 | |
| KR100733733B1 (ko) | 반도체 장치 형성 방법 | |
| JP4379013B2 (ja) | 半導体装置の製造方法 | |
| JPH1093042A (ja) | 半導体装置及びその製造方法 | |
| JP4826036B2 (ja) | 半導体装置の製造方法 | |
| CN113113310B (zh) | 半导体器件及其形成方法 | |
| KR100525912B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100551942B1 (ko) | Ｓｏｉ 기판을 이용한 반도체 소자 및 그 제조 방법 | |
| KR100333659B1 (ko) | 게이트패턴변형에의한평탄화방법 | |
| KR0147490B1 (ko) | 스택 캐패시터의 제조방법 | |
| KR100427535B1 (ko) | 반도체 소자의 제조 방법 | |
| JPH0661255A (ja) | 半導体装置の製造方法 | |
| JPH10163322A (ja) | 半導体装置及びその製造方法 | |
| JP2005167144A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2000114510A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070727 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070727 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20101203 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101210 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20110310 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20110315 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20110411 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20110414 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20110510 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20110513 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110609 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120201 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20120501 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20120508 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120601 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120619 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20120831 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20120905 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20130129 |