JP2005167144A - 半導体装置および半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 131
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 30
- 239000000758 substrate Substances 0.000 claims abstract description 52
- 239000012212 insulator Substances 0.000 claims abstract description 10
- 239000002344 surface layer Substances 0.000 claims abstract description 4
- 230000003647 oxidation Effects 0.000 claims description 31
- 238000007254 oxidation reaction Methods 0.000 claims description 31
- 230000001590 oxidative effect Effects 0.000 claims description 12
- 238000000151 deposition Methods 0.000 claims description 10
- 238000001312 dry etching Methods 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 7
- 238000000137 annealing Methods 0.000 claims description 4
- 238000000034 method Methods 0.000 description 22
- 239000012535 impurity Substances 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 6
- 150000004767 nitrides Chemical class 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- -1 phosphorus ions Chemical class 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 4
- 238000002161 passivation Methods 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000011109 contamination Methods 0.000 description 2
- 238000011049 filling Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
- H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
- H01L21/3247—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering for altering the shape, e.g. smoothing the surface
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- Engineering & Computer Science (AREA)
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
【解決手段】 半導体基板1の表面層に形成されたソース領域7とドレイン領域8の間にトレンチ領域2を形成し、トレンチ領域2内に絶縁物を形成し、絶縁物内にX方向(ソース−ドレイン方向)に交差するZ方向に並べて空孔を形成する。
【選択図】 図1
Description
本出願人も、トレンチ内への酸化物の埋め込み技術について、先に出願している(例えば、特許文献1参照。)
この場合、形成したトレンチ間の半導体領域の形状は、トレンチの開口部からトレンチの底部に向かって逆テーパ形状になり、トレンチ開口部の幅とトレンチ底部の幅ではトレンチ底部の幅の方が広くなる。
トレンチ開口部の半導体領域の幅は、トレンチを形成した後、絶縁物で充填するまでの間、曲がったり折れたりなど変形することが無いように、ある程度の幅が必要となる。
逆に、この半導体領域を熱酸化する場合、トレンチ底部の幅を熱酸化するための時間を必要とする。半導体領域を熱酸化するためには、膨大な時間を要するため、トレンチ間の半導体領域の幅はできるだけ小さいことが望ましい。
よって、トレンチを形成する際には、形状を維持するための幅を持ち、前記の順テーパ角が90°にできるだけ近い方が良いことになる。
このような順テーパ角が小さいトレンチを絶縁膜で完全に埋めることは困難であり、トレンチ内に空孔が形成されることになる。このような、トレンチ内に空孔が形成される半導体装置については、特許文献1に記載されていない。
本発明は、上記問題点に鑑みてなされたものであって、トレンチ内に空孔が形成される半導体装置および半導体装置の製造方法を提供することにある。
上記目的を達成するため、本発明にかかる半導体装置の製造方法は、間に半導体領域を有するトレンチを半導体基板に形成する工程と、前記半導体基板を熱酸化することで前記半導体領域を酸化する熱酸化工程と、前記熱酸化工程により形成された酸化膜をエッチングして前記半導体基板表面を露出させるエッチバック工程と、絶縁膜を堆積し前記トレンチの開口部を閉塞する工程とをこの順に行うことする。
また、上記目的を達成するため、本発明にかかる半導体装置のさらに別の製造方法は、間に半導体領域を有するトレンチを半導体基板に形成する工程と、前記半導体基板を還元性雰囲気中でアニールを行う工程と、前記半導体基板を熱酸化することで前記半導体領域を酸化する熱酸化工程と、絶縁膜を堆積し前記トレンチの開口部を閉塞する工程とをこの順に行うこととする。前記熱酸化工程の後に、前記熱酸化工程により形成された酸化膜をエッチングして前記半導体基板表面を露出させるエッチバック工程を行ってもよい。
実施の形態1
図1は、本発明にかかる半導体装置の横型トレンチMOSFETの構成の一例を示す図で、(a)は、断面斜視図であり、(b)は、同図(a)におけるZ方向の要部断面図である。
図1に示すように、横型トレンチMOSFETは、P型の半導体基板1、トレンチ領域2、N-オフセットドレイン領域3、トレンチ領域2内を埋める誘電体領域4、Pウェル領域5、Pベース領域6、N+ソース領域7、N+ドレイン領域8、ゲート酸化膜9およびゲート電極10備えている。
Pベース領域6はPウェル領域5の表面部分に形成されている。N+ソース領域7は、Pベース領域6の表面部分において、N-オフセットドレイン領域3から離れて形成されている。N+ドレイン領域8は、N-オフセットドレイン領域3の、トレンチ領域2に対してドレイン側(ソース側の反対側)の表面部分に形成されている。ゲート酸化膜9はN+ソース領域7からN-オフセットドレイン領域3のソース側部分に至る表面上に形成されている。ゲート電極10はゲート酸化膜9上に形成されている。
本実施の形態では、空孔11がZ方向に平行に複数形成されるが、このように空孔11を形成したものと、空孔11を形成せずに絶縁膜61で充填されたものでは、空孔11を形成した横型MOSFETの方が素子耐圧(Breakdown voltage)が大きいことがシミュレーションにより得られた。
つぎに、図1に示す構成の横型トレンチMOSFETの製造プロセスについて説明する。なお、説明の便宜上、図1に示すように、N+ソース領域7およびN+ドレイン領域8に平行な方向をZ方向とし、N+ソース領域7およびN+ドレイン領域8を横切る方向をX方向とし、基板深さ方向をY方向とする。
まず、P型の半導体基板の表面を酸化し酸化膜21を形成し、その後窒化膜22を堆積し、さらにレジスト23を塗布後、レジスト23を選択的に露光し露光部を除去し、露出した窒化膜22を除去し、露出した酸化膜21を除去し半導体基板1を開口する(図2参照)。
その後、レジスト23を除去した後半導体基板1をエッチングし、X方向の幅がZ方向の幅より広いトレンチ31を複数形成する。
ついで、拡散深さxjがたとえば4μm程度となるようにドライブさせる。このとき、各トレンチ31間の半導体領域33が酸化される。この工程で、各トレンチ31間の半導体領域33が全て酸化されない場合は、完全に酸化されるまで熱酸化をおこなう。これにより、半導体領域33は酸化物41となり幅が大きくなる。このときトレンチ31の幅はその分狭くなる(図4参照)。
また、このドライブおよび熱酸化の際に、各トレンチ31のX方向と交差する側面および底面に注入されていた不純物がZ方向にも拡散する。それによって、各トレンチ31の周囲にできる不純物拡散領域が互いにつながり、トレンチ領域2の周囲に一様なN−オフセットドレイン領域3ができる。半導体領域33の幅によってはつながらない場合もあるが、つながらなくても問題はない。
ついで、各トレンチ31の開口部上部を閉じるためにHTO膜などの絶縁膜61を堆積した後、エッチバックをおこなう。各トレンチ31内が全て絶縁膜6で埋まることはなく、各トレンチ31内部には空孔11が形成される。このようにして酸化物41、絶縁膜61および空孔11により誘電体領域4が形成される(図6参照)。
ついで、レジストを塗布し、前記誘電体領域4を覆う箇所にレジストを残し、半導体基板1上の絶縁膜61を除去し、pウェル領域5、pベース領域6、n+ソース領域7、N+ドレイン領域8、ゲート酸化膜9およびゲート電極10を周知の方法により形成する。そして、層間絶縁膜、ソース電極、ドレイン電極およびパッシベーション膜を形成して、図1に示す構成の横型トレンチMOSFETができあがる。
本実施の形態では、各トレンチ31を熱酸化した後エッチバックをおこなう。これは、空孔11を確実に閉じるためである。図7は、エッチバックせずに絶縁膜61を堆積した場合の図6に対応する縦断面図である。図7(a)に示すように、エッチバックをしない場合は、空孔11の上端が半導体基板1表面より上に形成される。半導体基板1上の酸化物41は後の工程でpウェル領域5などの拡散領域やゲート絶縁膜9などを形成するため除去する必要がある。半導体基板1上の酸化物41を除去した場合、絶縁膜61の表面が高くなり半導体基板1との段差が大きくなると、その後のパターニングが困難になることから、段差は高くても1μm程度が望ましい。よって、絶縁膜61を1μm程度の厚さとするようにエッチバックする必要がある。このエッチバックをおこなうと、図7(b)のように、空孔11が開口されてしまうことがある。空孔11が開口されると、後の工程でレジストを塗布する際に空孔11にレジストが入り込みそのまま除去できず空孔11内に残ってしまい、金属汚染、パーティクル汚染の問題が発生して所望のデバイス作製が困難になる。よって、各トレンチ31を熱酸化した後エッチバックし、その後絶縁膜61を堆積することにより、エッチバックせずに絶縁膜61を堆積する場合に比べて空孔11の上端をエッチバックした分だけ下にずらすことができ前記段差を1μmとしても空孔11の開口を防ぐことができる。好ましくは、空孔11上の絶縁膜の厚さが1μm以上あることが望ましい。絶縁膜61の堆積量を増やし図6に記載の段差cを小さくした後にエッチバックすることで、空孔11上の絶縁膜61の厚さを厚くすることができる。
また、N−オフセットドレイン領域3の形成方法は、イオン注入の他に、各トレンチ31を形成した後、トレンチ31内にリンがドープされたポリシリコンを堆積しドライブをおこなうような固相拡散によっても形成することができる。
実施の形態2
図8〜図10は、図1の半導体装置の製造プロセスを説明するための図であり、半導体装置の製造途中の段階における誘電体領域4におけるZ方向の構造を順に示す縦断面図である。
イオン注入までは、実施の形態1と同様におこない、イオン注入後、CDE(ケミカルドライエッチング)などの等方性ドライエッチングによりエッチングする。これにより、各トレンチ31の内面が平坦化されコーナー部は丸まる。等方性ドライエッチングをおこなうと半導体領域33が全体的にエッチングされるが、半導体基板1の酸化膜21との界面においてもエッチングされるため半導体領域33上部は丸まる。
ついで、酸化膜21および窒化膜22を除去し、実施の形態1と同様にドライブ・熱酸化をおこないN−オフセットドレイン領域3を形成し、各トレンチ31間の半導体領域33を酸化する(図9参照)。
本実施の形態では、実施の形態1とは異なり、熱酸化後にエッチバックをおこなわずに各トレンチ31を閉塞したが、これは、熱酸化前に等方性ドライエッチングにより、半導体領域33の上端部を丸くしたためである。半導体領域33の上端部を丸くすると、この形状を反映して絶縁物41が堆積されるため、空孔11の上端が下方へずれる。よって、実施の形態1のようなエッチバックをおこなった場合と同様の効果を得ることができるものである。また、本実施の形態において、実施の形態1のように熱酸化後のエッチバックをおこなうとさらに空孔11の上端を下にずらすことができる。
実施の形態3.
図11〜図13は、図1の半導体装置の製造プロセスを説明するための図であり、半導体装置の製造途中の段階における誘電体領域4のZ方向の構造を順に示す縦断面図である。
イオン注入までは、実施の形態1と同様におこない、イオン注入後窒化膜22および酸化膜21を除去し、還元性の雰囲気でのアニールたとえば水素アニールによりおこなう。これにより、シリコンの表面が平坦化され各トレンチ31のコーナー部が丸まる(図11参照)。
ついで、各トレンチ31の開口部上部を閉じるためにHTO膜などの絶縁膜を堆積し、絶縁膜61および酸化物41をエッチバックして厚さ1μm程度とする。各トレンチ31内が全て絶縁膜61で埋まることはなく、各トレンチ31内部には空孔11が形成される。このようにして誘電体領域4が形成される(図13参照)。
本実施の形態では、実施の形態1とは異なり、熱酸化後にエッチバックをおこなわずに各トレンチ31を閉塞したが、これは、熱酸化前に還元性雰囲気においてアニールすることにより、半導体領域33の上端部を丸くしたためである。半導体領域33の上端を丸くすると、この形状を反映して絶縁物41が堆積されるため、空孔11の上端が下方へずれる。よって、実施の形態1のようなエッチバックをおこなったと同様の効果を得ることができるものである。また、本実施の形態において、実施の形態1のように熱酸化後のエッチバックをおこなうとさらに効果が得られる。
上記では横型トレンチMOSFETについて説明したが、本発明は、MOSFETに限られるものではなく、種々の横型トレンチ半導体装置において適用できるものである。
[実施例]
実施例として、図1に示した半導体装置を作成した。シリコンからなる濃度5×1014/cm3のP型の半導体基板の表面を酸化し300Åの酸化膜21を形成し、その後窒化膜22を1000Å堆積し、さらにレジスト23を塗布後、レジスト23を選択的に露光し露光部を除去し、露出した窒化膜22を除去し、露出した酸化膜21を除去し半導体基板1を開口する(図2参照)。開口部の幅aおよびマスク幅bは両方1.4μmとした。
熱酸化により図示しない犠牲酸化膜を形成し、除去しトレンチ31内を清浄化する。
熱酸化により図示しないバッファ酸化膜を形成した後、各トレンチ31の側面のうちZ方向に平行な側面に斜め方向からn型不純物としてたとえばリンイオン32を注入する。ついで、各トレンチ31に対して垂直方向からN型不純物としてたとえばリンイオン32を注入する(図3参照)。
ついで、拡散深さxjが4μm程度となるようにドライブさせ表面濃度5.6×1015/cm3のN-オフセットドリフト領域3を形成した。
ついて、熱酸化により各トレンチ31間の半導体領域33を酸化する。酸化された酸化物41の幅は2μm程度になった。半導体基板1上の酸化膜の厚さは1.4μmとなった。
ついで、各トレンチ31の開口部上部を閉じるために減圧CVD法によりHTO膜61を1.5μm堆積した。各トレンチ31の開口部が閉塞され、内部には空孔11が形成される。その後HTO膜61をエッチバックし1μm程度とした。空孔の上のHTO膜61の厚さは約1.2μmであった。
ついで、レジストを塗布し、前記誘電体領域4を覆う箇所にレジストを残し、半導体基板1上の絶縁膜61をウエットエッチングにより除去し、pウェル領域5、pベース領域6、n+ソース領域7、N+ドレイン領域8、ゲート酸化膜9およびゲート電極10を形成する。そして、図示しない層間絶縁膜、ソース電極、ドレイン電極、パッシベーション膜を形成して、図1に示す構成の横型トレンチMOSFETを作製した。
2 トレンチ領域
3 N-オフセットドレイン領域
4 誘電体領域
11 空孔
Claims (5)
- 半導体基板の表面層に互いに平行に形成されたソース領域とドレイン領域を有し、かつ前記ドレイン領域と前記ソース領域との間に前記ソース領域から離れたドレインドリフト領域を備えた半導体装置であって、
前記ソース領域と前記ドレイン領域の間に形成されたトレンチと、
前記トレンチ内に形成された絶縁物と、
前記絶縁物内に、前記ソース領域および前記ドレイン領域の前記平行な方向(以下「第1の方向」という)の長さが、前記ソース領域および前記ドレイン領域を横切る方向の長さよりも小さく前記第1の方向に並ぶように形成された複数の空孔と、
を備え
前記ドレインドリフト領域は前記トレンチに沿って前記半導体基板に形成されたことを特徴とする半導体装置の製造方法。 - 間に半導体領域を有するトレンチを半導体基板に形成する工程と、
前記半導体基板を熱酸化することで前記半導体領域を酸化する熱酸化工程と、
前記熱酸化工程により形成された酸化膜をエッチングして前記半導体基板表面を露出させるエッチバック工程と、
絶縁膜を堆積し前記トレンチの開口部を閉塞する工程と
をこの順に行うことを特徴とする半導体装置の製造方法。 - 間に半導体領域を有するトレンチを半導体基板に形成する工程と、
前記トレンチを形成した前記半導体基板の面に対して等方性ドライエッチングを行う工程と、
前記半導体基板を熱酸化することで前記半導体領域を酸化する熱酸化工程と、
絶縁膜を堆積し前記トレンチの開口部を閉塞する工程と
をこの順に行うことを特徴とする半導体装置の製造方法。 - 間に半導体領域を有するトレンチを半導体基板に形成する工程と、
前記半導体基板を還元性雰囲気中でアニールを行う工程と、
前記半導体基板を熱酸化することで前記半導体領域を酸化する熱酸化工程と、
絶縁膜を堆積し前記トレンチの開口部を閉塞する工程と
をこの順に行うことを特徴とする半導体装置の製造方法。 - 前記熱酸化工程の後に、前記熱酸化工程により形成された酸化膜をエッチングして前記半導体基板表面を露出させるエッチバック工程を行うことを特徴とする請求項3または4のいずれかに記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003407571A JP2005167144A (ja) | 2003-12-05 | 2003-12-05 | 半導体装置および半導体装置の製造方法 |
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Application Number | Priority Date | Filing Date | Title |
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JP2003407571A JP2005167144A (ja) | 2003-12-05 | 2003-12-05 | 半導体装置および半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005167144A true JP2005167144A (ja) | 2005-06-23 |
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Application Number | Title | Priority Date | Filing Date |
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JP2003407571A Withdrawn JP2005167144A (ja) | 2003-12-05 | 2003-12-05 | 半導体装置および半導体装置の製造方法 |
Country Status (1)
Country | Link |
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JP (1) | JP2005167144A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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CN107251232A (zh) * | 2015-12-11 | 2017-10-13 | 马克斯半导体股份有限公司 | 横向半导体功率组件 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107251232A (zh) * | 2015-12-11 | 2017-10-13 | 马克斯半导体股份有限公司 | 横向半导体功率组件 |
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A621 | Written request for application examination |
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|
RD02 | Notification of acceptance of power of attorney |
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RD04 | Notification of resignation of power of attorney |
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|
A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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RD02 | Notification of acceptance of power of attorney |
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|
A761 | Written withdrawal of application |
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