JP2007027738A - 半導体装置及びその製作方法 - Google Patents

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Abstract

【課題】半導体装置及びその製作方法を提供する。
【解決手段】半導体装置は、基板、ゲート構造、ソース領域、ドレイン領域と二つの誘電体バリア層を含む。ゲート構造は基板に形成される。ソース領域とドレイン領域は、ゲート構造のおける基板に形成され、チャネル領域がゲート構造の下においてソース領域とドレイン領域との間に形成される。二つの誘電体バリア層は、それぞれソース領域とドレイン領域との間において、ゲート構造の下における基板に形成される。誘電体バリア層は、ナノメートルスケール装置におけるDIBL効果によるドレインを軽減するために使用される。
【選択図】図２Ａ

Description

本発明は、半導体装置及びその製作方法に関し、具体的に、ナノメートルスケールの金属酸化膜半導体装置及びその製作方法に関する。
集積化された装置の集積度が高まるにつれて、その装置のサイズが減少する。これにより、金属酸化膜半導体（Metal Oxide Semiconductor：MOS）装置のサイズが減少され、チャネル長も短くなる。しかし、MOSトランジスタのチャネルのサイズを無限に減少することができない。チャネル長がある程度まで減少すると、様々な問題が生じる。いわゆる短チャネル効果は、装置の電圧（Vt）閾値を低い、更に、ゲート電圧（Vg）によるMOSトランジスタの制御について問題が生じる。また、MOSトランジスタの操作が突き抜け（Punch-through）効果にも影響される。特に、MOS装置のトランジスタのサイズが更にナノメートルスケールまで減少されると、短チャネル効果と突き抜け効果はより深刻になり、半導体装置の微細化の妨げになる。
短チャネル効果と突き抜け効果を抑えるために、多くの研究が行われる。図１は、従来の半導体装置の断面図である。
図１に示すように、半導体装置は、基板１００、ゲート構造１０２、スペーサ１０８、ソース領域１１０、ドレイン領域１１２、低濃度ドープ（Lightly Doped）領域１１４とポケット注入領域１１６から構成される。ゲート構造１０２は、基板１００に設けられ、ゲート酸素層１０４とゲート導電層１０６からなる。スペーサ１０８は、ゲート構造１０２の側壁に設置される。ソース領域１１０とドレイン領域１１２は、ゲート構造１０２において基板に構成される。低濃度ドープ領域１１４は、スペーサ１０８の下において基板に構成され、ソース領域１１０とドレイン領域１１４と隣接する。ポケット注入領域１１６（ハロ注入（Halo Implant）とも称される）は、低濃度ドープ領域１１４の下に設けられる。半導体装置の短チャネル効果と突き抜け効果を抑えるために、ポケット注入領域１１６のドーパント型は、低濃度ドープ領域１１４とソース１１０／ドレイン１１２領域のドーパント型と異なる。
前述の半導体装置において、低濃度ドープ領域１１４の下に低濃度ドープ領域のドーパント型と異なるドーパント型を用い、ドープ領域（ポケット注入領域）を形成することにより、半導体の短チャネル効果と突き抜け効果を抑えることができる。しかし、このような半導体装置を製作する際に、熱加工を複数回行うことが必要である。これにより、ポケット注入領域においてドーパント拡散が生じるので、短チャネル効果を抑える効力が減少する。更に、ポケット注入領域１１６と低濃度ドープ領域１１４を形成することは、半導体装置の微細化と集積度向上を妨げる。
本発明の目的は、短チャネル効果を軽減することができる半導体装置及びその製作方法を提供することにある。
本発明の他の目的は、低濃度ドープ領域とポケット注入領域を生成せず、集積度を向上でき、ナノメートルスケール装置に適用可能な半導体装置及びその製作方法を提供することにある。
本発明は、基板、ゲート構造、ソース領域、ドレイン領域と二つの誘電体バリア層を有する半導体装置を提供する。ゲート構造は、基板に設けられる。ソース領域とドレイン領域は、それぞれ基板においてゲート構造に構成され、ソース領域とドレイン領域との間におけるゲート構造の下にチャネル領域が設置される。二つの誘電体バリア層は、それぞれゲート構造の下の基板、また、ソース領域とドレイン領域との間に設けられる。
前述の半導体装置において、二つの誘電体バリア層は、ゲート構造に隣接しても良く、或いは、ゲート構造から所定の距離で離れても良い。この二つの誘電体バリア層は、酸化ケイ素を含む。
前述の半導体装置において、二つの誘電体バリア層は、多層構造であり、酸化ケイ素層と窒化ケイ素層を含んでも良く、酸化ケイ素層は、チャネル領域に隣接する。酸化ケイ素層は、ゲート構造に隣接し、酸化ケイ素層と窒化ケイ素層とは、所定の距離を離れる。
前述の半導体装置において、ゲート構造は、ゲート誘電体層、ゲート導電層とキャップ層を含む。また、ゲート構造の側壁もスペーサと共に配置される。
前述の半導体装置における誘電体バリア層が、チャネル領域とソース／ドレイン領域との間に設置されるので、ドレイン領域の電界が低く、短チャネル効果を軽減する。
更に、前述の半導体装置において、低濃度ドープ領域とポケット・注入領域の形成を取り除くので、集積度が向上する。ナノメートルスケール装置におけるDIBL（Drain Induced Barrier Lowering：DIBL）効果によるドレインを減らすことができるので、本発明は、このような装置に適用する。
チャネル領域は、ゲート構造と誘電体バリア層との間におけるギャップを介してソース／ドレイン領域と接続されるので、動作電圧を小さくすることができる。
また、本発明は、基板を含み、ゲート構造がこの基板に形成される半導体装置の製作方法も提供する。更に、ゲート構造をマスクとして用い、基板の一部を除去し、ゲート構造の両サイドにおける基板に所定の深さを有する開口を形成する。そして、第一の誘電体バリア層は、開口から露出される基板に形成され、第二の誘電体バリア層は、ゲート構造の側壁とゲート構造の下の基板に形成される。第二の誘電体層に覆われていない第一の誘電体層を除去し、開口に第一の半導体層を形成する。第一の半導体層は、開口の深さより小さい厚さを有する。第一の導電層の表面の一部より高い第二の誘電体層の一部を除去し、開口に第二の半導体層を形成する。その後、ソース領域とドレイン領域は、第二の半導体層とゲート構造の両サイドにおける第一の半導体層に形成される。
前述の半導体装置の製作方法によれば、第一の半導体層の表面の一部より高い第二の誘電体バリア層の一部を除去した後に、この方法は、第一の導電層の表面より高い第一の誘電体バリア層の一部を除去するステップを更に含む。
前述の半導体装置の製作方法によれば、第一の誘電体バリアの材料は、酸化ケイ素を含む。開口から露出される基板に第一の誘電体バリア層を形成する方法は、熱酸化プロセス或いは化学蒸着プロセスを含む。
前述の半導体装置の製作方法によれば、ゲート構造の下における基板の側壁とゲート構造に第二の誘電体バリア層を形成する方法は、誘電材料層の一部を除去するための異方性のエッチングプロセスを行った後に、基板に誘電材料層を形成するステップを含む。第二の誘電体バリア層の材料は、窒化ケイ素を含む。
前述の半導体装置の製作方法において、第二の半導体層と第一の半導体層は、エピタキシャルのシリコンを含む。第一の半導体層と第二の半導体層は、選択エピタキシャル成長法により形成される。
また、本発明は、基板を含み、ゲート構造がこの基板に形成される半導体装置の製作方法も提供する。更に、ゲート構造をマスクとして用い、基板の一部を除去し、ゲート構造の両サイドにおける基板に所定の深さを有する開口を形成する。そして、誘電体バリア層は、開口に半導体層を形成した後に、ゲート構造の下の基板に形成される。
前述の半導体装置の製作方法において、誘電体バリア層の材料は、酸化ケイ素を含む。
前述の半導体装置の製作方法において、ゲート構造の下における基板の側壁に形成される誘電体バリア層が、例えば、誘電体層を形成し、そして、この誘電体層の一部を除去するための異方性のエッチングプロセスを行うことにより生成される。
前述の半導体装置の製作方法において、半導体層はエピタキシャルのシリコン材料を含む。更に、半導体層は、選択エピタキシャル成長法により形成される。
前述の半導体装置の製作方法において、誘電体バリア層は、ソース領域とドレイン領域との間に形成され、ドレイン領域の電界を小さくし、短チャネル効果を軽減する。
また、本発明の半導体装置、低濃度ドープ領域とポケット注入領域を形成しないので、、装置の集積度が向上する。誘電体バリア層は、ナノメートルスケール装置のDIBL効果によるドレインを軽減することができるので、本発明の半導体装置は、ナノメートルスケール装置に適用できる。
更に、本発明の半導体の製作方法によれば、誘電体バリア層の一部は除去される。ソース／ドレイン領域とチャネル領域とは、ゲート構造と誘電体バリア層との間におけるギャップにより接続される。これにより、動作電圧が低くなる。
本発明は、短チャネル効果を軽減することができる半導体装置及びその製作方法を提供する。
また、本発明は、低濃度ドープ領域とポケット注入領域を生成せず、集積度を向上でき、ナノメートルスケール装置に適用可能な半導体装置及びその製作方法を提供する。
次に、添付した図面を参照しながら、本発明の好適な実施形態を詳細に説明する。
図2Aは、本発明の一実施形態に係る半導体装置の断面図である。
図2Aに示すように、本発明の半導体装置は、基板２００、ゲート構造２０２、ソース領域２０４、ドレイン領域２０６と誘電体バリア層２１０から構成される。
ゲート構造２０２は、基板２００に設けられる。ゲート構造２０２は、ゲート誘電体層２１４、ゲート導電層２１６とキャップ層２１８を含む。ゲート誘電体層２１４は、酸化ケイ素と共に形成される。ゲート誘電体層２１４の材料は、ゲート誘電体層に一般的に使用できる他の誘電体材料であっても良い。ゲート導電層２１６は、注入されたポリシリコンから形成されるものの、これに限ることは無い。ゲート導電層２１６の材料は、金属或いは他の導電材料である。キャップ層２１８の材料は、絶縁材料、例えば酸化ケイ素或いは窒化ケイ素である。キャップ層２１８は、ハード・マスクとして使用しても良い。更に、キャップ層２１８は、単層構造或いは多層構造であっても良い。
ソース領域２０４とドレイン領域２０６は、それぞれゲート構造の両サイドにおける基板２００に設置される。チャネル領域２０８は、ソース領域２０４とドレイン領域２０６との間において、ゲート構造２０２の下に構成される。ソース領域２０４とドレイン領域２０６は、ｎ型の注入領域或いはｐ型の注入領域である。
二つの誘電体バリア層２１０は、それぞれゲート構造の下における基板において、ソース領域２０４とドレイン領域206との間に設置される。誘電体バリア層２１０は、単層構造或いは多層構造であっても良い。本実施形態において、誘電体層２１０は、誘電体バリア層２１０aと誘電体バリア層２１０ｂから構成される。誘電体バリア層２１０ｂとゲート構造２０２とは、距離ｄ１を離れる。誘電体バリア層２１０ｂとゲート構造２０２との距離は、ナノメートルスケール装置におけるDIBL効果によるドレインを軽減することができる。誘電体バリア層２１０が単層であれば、誘電体バリア層２１０aのみが必要である。
ゲート構造の側壁は、スペーサ２２０を設けても良い。スペーサ２２０の材料は、酸化ケイ素を含むものの、これに限られない。
本発明の半導体装置において、誘電体バリア層２１０がソース領域２０４とドレイン領域２０６との間に設置されるので、ドレイン領域の電界が低く、短チャネル効果を軽減する。また、本発明の半導体装置は、低濃度ドープ領域とポケット注入領域の形成を除去するので、集積度が向上する。誘電体バリア層はナノメートルスケール装置のDILB効果によるドレインを軽減することができるので、本発明の半導体装置はナノメートルスケール装置に適用する。
図２Bは、本発明の他の実施形態に係る半導体装置の断面図である。図２Bおいて、図２Aと同じ番号は、図２Aと同じ構成要素を示す。
図２Bの半導体装置と図２Aの半導体装置とを比べると、その相違点は、誘電体バリア層がゲート構造２０２の下における基板２００において、ソース領域２０４とドレイン領域２０６との間に設置されることにある。次の説明には、図２Bの半導体と図２Aの半導体との相違点を述べる。
図２Bに示すように、本発明の半導体装置において、二つの誘電体バリア層２１２は、それぞれゲート構造２０２の下における基板２００において、ソース領域２０４とドレイン領域２０６との間に設置される。本実施形態において、誘電体バリア層は、例えば、誘電体バリア層２１２aと誘電体バリア層２１２ｂとからなる。誘電体バリア層２１２ｂは、誘電体バリア層２１２aとソース領域との間、また、誘電体バリア層２１２aとドレイン領域との間に設けられる。誘電体バリア層２１２（誘電体バリア層２１２aと誘電体バリア層２１２ｂとを含む）とゲート構造２０２は、例えば、距離ｄ２を離れる。言い換えると、半導体装置のチャネル領域２０８とソース２０４／ドレイン２０６領域とが、誘電体バリア層２１２より完全にブロックされることは無い。チャネル領域２０８とソース２０４／ドレイン２０６領域とは、ゲート構造２０２と誘電体バリア２１２との間のギャップを介して接続される。二つの誘電体バリア層２１２が単層構造であれば、誘電体バリア２１２aのみが必要である。
図２Cは、本発明の他の実施形態に係る半導体装置の断面図である。図２Cおいて、図２Aと同じ番号は、図２Aと同じ構成要素を示す。
図２Cの半導体装置と図２Aの半導体装置とを比べると、二つの装置の相違点は、誘電体バリア層２１０にある。次の説明には、図２Cの半導体と図２Aの半導体との相違点を述べる。
図２Cに示すように、本実施形態の半導体装置において、二つの誘電体バリア層２１０は、それぞれゲート構造２０２の下における基板に、また、ソース領域２０４とドレイン領域２０６との間に設けられる。誘電体バリア層２１０は、誘電体バリア層２１２ｃと誘電体バリア層２１２ｂからなる。誘電体バリア層２１２ｃの材料は、例えば、酸化ケイ素を含み、誘電体バリア層２１２ｂの材料は、例えば、窒化ケイ素を含む。更に、誘電体バリア２１２ｃは、スペーサ２２０を覆う。
図２Dは、本発明の他の実施形態に係る半導体装置の断面図である。図２Dおいて、図２A同じ番号は、図２A同じ構成要素を示す。
図２Dに示すように、本実施形態の半導体装置において、二つの誘電体バリア層２１２は、それぞれゲート構造の両サイトにおける基板に、また、ソース領域２０４とドレイン領域２０６との間に設けられる。本実施形態において、誘電体バリア層２１２は、誘電体バリア層２１２ｄと誘電体バリア層２１２ｂから構成される。誘電体バリア層２１２ｄの材料は、酸化ケイ素を含み、誘電体バリア層２１２ｂの材料は、窒化ケイ素を含む。誘電体バリア層２１２ｂは、誘電体バリア層２１２ｄとソール領域２０４との間に、また、誘電体バリア層２１２ｄとドレイン領域２０６との間に設けられる。誘電体バリア層２１２（誘電体バリア層２１２ｄと誘電体バリア層２１２ｂとを含む）とゲート構造２０２とは、距離ｄ２で離れる。言い換えると、半導体装置のチャネル領域２０８とソース２０４／ドレイン２０６領域とが誘電体バリア層２１２により完全にブロックされることは無い。また、チャネル領域２０８とソース２０４／ドレイン２０６領域とは、ゲート構造２０２と誘電体バリア層２１２との間におけるギャップを介して接続される。
本発明の半導体装置において、二つの誘電体バリア層２１２は、ソース領域２０４とドレイン領域２０６との間に設置され、ドレイン領域の電界が低く、DIBL効果を抑える。また、本発明は低濃度ドープ領域とポケット注入領域の生成を徐去し、集積度が向上する。更に、チャネル領域とソース／ドレイン領域とは、ゲート構造と誘電体バリア層との間におけるギャップを介して接続されるので、動作電圧が低くなる。
前述の構造を有する半導体装置の製作方法は、次に説明する。図３Aから図３Eは、本発明の実施形態に係る半導体装置を製作するステップを示す断面図である。
図３Aに示すように、基板３００が提供される。基盤３００は、例えば、シリコン基板である。ゲート構造３０２が基板300上に形成される。ゲート構造３０２は、例えば、ゲート誘電体層３０４、ゲート導電層３０６とキャップ層３０８から構成される。ゲート構造３０２は、例えば、基板３００にゲート誘電体層（図示せず）、導電材料層（図示せず）と絶縁層（図示せず）を順番に形成し、そして、ゲート誘電体層（図示せず）、導電材料層（図示せず）と絶縁層（図示せず）をパターニングすることにより生成される。誘電体層（ゲート誘電体層３０４）の材料は、例えば、酸化ケイ素であり、熱酸化法により形成される。導電材料層（ゲート導電層３０６）は、例えば、ドープされたポリシリコンから形成される。また、この導電材料層は、化学蒸着と同時にイオン注入或いは現場ドーパント注入を実施した後に、注入されていないポリシリコン層に化学蒸着を行うことにより生成される。絶縁層（キャップ層３０８）の材料は、酸化ケイ素或いは窒化ケイ素を含む。絶縁層は、例えば、化学蒸着により形成される。絶縁層（キャップ層３０８）は、単層或いは多層であっても良い。言い換えると、絶縁層（キャップ層３０８）は、酸化ケイ素或いは窒化ケイ素の単層、或いは、酸化ケイ素と窒化ケイ素から形成される多層であっても良い。
図３Bに示すように、ゲート構造３０２の側壁は、スペーサ３１０を含んでも良い。スペーサ３１０は、例えば、基板３００に誘電体層を形成することにより生成される。そして、異方性のエッチングプロセス或いはエッチングバックプロセスが、誘電体層の一部を除去するために行われる。誘電体層（スペーサ３１０）の材料は、酸化ケイ素、窒化ケイ素或いは酸窒化ケイ素を含む。誘電体層は、熱酸化プロセス或いは化学蒸着プロセスにより形成される。誘電体層（スペーサ３１０）は、単層構造或いは多層構造であっても良い。言い換えると、誘電体層（スペーサ３１０）は、酸化ケイ素或いは窒化ケイ素の単層、或いは、酸化ケイ素と窒化ケイ素から構成される多層であっても良い。
その後、ゲート構造３０２とスペーサ310の両サイドにおける基板300の一部を除去し、ゲート構造３０２とスペーサ３１０をマスクとして用い、基板３００に深さがｙ１である開口３１２を生成する。ゲート構造３０２とスペーサ310の両サイドにおける基板300の一部を除去するステップは、反応性イオン・エッチング（Reactive Ion Etching：RIE）方法を含む。
図３Cに示すように、誘電体バリア層３１４は、開口３１２から露出された基板３００に形成される。そして、誘電体バリア層３１６は、ゲート構造３０２の側壁とゲート３０２の下における基板３００に形成される。誘電体バリア層３１４の材料は、酸化ケイ素を含み、誘電体バリア層３１４の厚さは、５〜１００オングストロームである。誘電体バリア層３１６の材料は、酸化ケイ素を含む。誘電体バリア層３１６の厚さは、約５０〜５００オングストロームである。誘電体バリア層３１４と３１６は、例えば、熱酸化を用い基板３００に誘電体層（酸化ケイ素層）を形成し、そして、化学蒸着を用い基板３００にもう一つの誘電体層（窒化ケイ素層）を形成し、その後、異方性のエッチングプロセス或いはエッチングバックプロセスを実施して誘電体層（窒化ケイ素層）の一部を除去することにより形成される。ゲート構造３０２の側壁とゲート構造３０２の下における基板３００に誘電体バリア層を形成した後に、誘電体バリア層３１６により覆われていない誘電体層（酸化ケイ素層）を除去し、誘電体バリア層314を形成する。本実施形態において、異方性のエッチングプロセス或いはエッチングバックプロセスは、誘電体層（酸化ケイ素層と窒化ケイ素層）の部分を除去し、誘電体バリア層３１４と誘電体バリア層３１６を形成することができる。誘電体バリア層３１４と誘電体バリア層３１６は、それぞれ他の材料から構成されても良い。
続いて、図３Dに示すように、半導体層３１８が開口３１２に形成される。半導体層３１８の厚さは、ｙ２であり、ｙ２は、開口３１２の厚さｙ１より小さい。半導体層３１８は、基本的なシリコン材料のように同じ結晶方位を有するエピタキシャルのシリコンから形成される。本実施形態において、半導体層３１８は、基板300の露出された表面に形成される。
その後、半導体層３１８の表面より高い誘電体バリア層３１６の一部が除去され、誘電体層３１４と半導体層３１８との間に誘電体バリア３１６aが残される。誘電体バリア層３１６の一部を除去するステップは、ウェットエッチングプロセスを実施することを含む。誘電体バリア層３１６とゲート構造３０２との間の距離は、ｄである。
図３Eに示すように、導電層320が開口３１２に形成される。導電層３２０の厚さがｙ３であり、ｙ３プラスｙ２の値が開口３１２の深さｙ１より大きい。導電層３２０は、例えば、エピタキシャルのシリコンから形成される。導電層３２０は、エピタキシャルのシリコンがシリコンを含む表面に選択的に成長される選択エピタキシャル成長法により生成される。更に、エピタキシャルのシリコンは、基本的なシリコン材料のような同じ結晶方位を有する。本実施形態において、導電層３２０は、半導体層３１８の露出された表面に形成される。
その後、イオン注入プロセス３２２が実施され、ゲート構造３０２の両サイドにおける半導体層３１８と半導体層３２０にソース領域３２４とドレイン領域３２６を形成する。次の半導体装置の製作プロセスは、当業者にとって周知の技術であるので、ここでは、その説明を省略する。
本発明の半導体の制作方法において、誘電体バリア層３１４と誘電体バリア層３１６aは、ソース領域３１４とドレイン領域３１６との間に形成されるので、ドレイン領域の電界を低くし、短チャネル効果を減少することができる。
また、本発明の製作方法によれば、本発明は、低濃度ドープ領域とポケット注入領域が除去されるので、集積度が向上し、ナノメートルスケール装置に適用できる。
図４Aと図４Bは、本発明の他の実施形態に係る半導体装置を製作するステップを示す断面図である。図４Aと図４Bにおいて、図３Aから図３Cと同じ番号は、図３Aから図３Cと同じ構成要素を示す。
図４Aに示されるプロセスのステップが、図３Cに示されたプロセスのステップの続きである。図４Aに示すように、開口３１２は、半導体層３１８に形成される。半導体層３１８の厚さがｙ２であり、ｙ２が開口３１２の深さより小さい。半導体層３１８の材料は、例えば、エピタキシャルのシリコンを含む。半導体層３１８は、例えば、選択エピタキシャル成長法により形成される。エピタキシャルのシリコンは、シリコンを含む表面に選択的に成長される。更に、エピタキシャルのシリコンは、基本的なシリコン材料のような同じ結晶方位を有する。本実施形態において、導電層３１８は、基板３００の露出された表面に形成される。
続いて、半導体層３１８の表面より高い誘電体バリア層３１６の部分を除去し、誘電体バリア層３１４と半導体層３１８との間に誘電体バリア層３１６aを残す。誘電体層３１６の部分を除去するステップは、ウェットエッチングプロセス（例えば、熱いリン酸をエッチャントとして用いる）を実施することを含む。誘電体バリア層３１６aとゲート構造３０２との間の距離は、ｄである。その後、半導体層３１８の表面より高い誘電体バリア層３１４の一部を更に除去し、誘電体バリア層３１６aと基板３００との間に、誘電体バリア層３１４aを形成する。誘電体バリア層３１４の一部がウェットエッチング（例えば、ヒドロキシル酸をエッチャントとして用いる）により除去される。
続いて、図４Bに示すように、半導体層３２０が開口３１２に形成される。半導体層３２０の厚さがｙ３であり、ｙ３プラスｙ２の値が開口３１２の深さより大きい。半導体層３２０の材料は、例えば、エピタキシャルのシリコンである。半導体層３２０は、シリコンを含む表面にエピタキシャルのシリコンが選択的に成長される選択エピタキシャル成長法により形成される。更に、エピタキシャルのシリコンは、基本的はシリコン材料のような同じ結晶方位を有する。本実施形態において、導電層３２０は、半導体層３１８の露出された表面に形成される。
そして、イオン注入プロセス３２２が実施され、ゲート構造３０２の両サイドの傍における半導体層３２０と半導体層３１８にソース領域３２４とドレイン領域３２６を形成する。ソース領域３２４とドレイン領域３２６とは、誘電体バリア層（３１４aと３１６a）とゲート構造３０２との間におけるギャップを介して接続される。次の半導体装置の製作プロセスは、当業者にとって周知の技術であるので、ここでは、その説明を省略する。
本発明の半導体装置の製作方法において、誘電体バリア層３１４aと誘電体バリア層３１６aは、ソール領域３２４とドレイン領域３２６との間に形成されるので、ドレイン領域の電界を低くし、短チャネル効果を軽減することができる。
更に、本発明の製作方法によれば、本発明は、低濃度ドープ領域とポケット注入領域が除去されるので、集積度が向上し、ナノメートルスケール装置に適用する。
誘電体バリア層３１４の一部を更に除去するので、チャネル領域とソース／ドレイン領域とは、ゲート構造３０２と誘電体バリア層３１４a（誘電体バリア層３１６a）との間におけるギャップを介して接続し、動作電圧を低くする。
図５Aから図５Cは、本発明の他の実施形態に係る半導体装置の製作ステップを示す断面図である。図５Aから図５Cにおいて、図３Aから図３Eと同じ番号は、図３Aから図３Eと同じ構成要素であることを示す。
図５Aに示されるプロセスのステップは、図３Bに示されるプロセスのステップの続きである。図５Aに示すように、誘電体バリア層３１４ｃと誘電バリア層３１６が、ゲート構造３０２の側壁とゲート構造３０２の下における基板３００に形成される。誘電体バリア層３１４ｃは、例えば、酸化ケイ素から形成される。誘電体バリア層３１４ｃの厚さが約５〜１００オングストロームである。誘電体バリア層３１６は、例えば、窒化ケイ素から形成される。誘電体バリア層３１６の厚さが約５０〜５００オングストロームである。誘電体バリア層３１４ｃと誘電体バリア層３１６は、例えば、化学蒸着を用い誘電体層（酸化ケイ素層）ともう一つの誘電体層（窒化ケイ素層）を基板３００に順番に形成し、そして、異方性のエッチングプロセス或いはエッチングバックプロセスを実施して誘電体層（酸化ケイ素層と窒化ケイ素層）の一部を除去することにより生成される。ゲート構造３０２の側壁とゲート構造３０２の下における基板に誘電体バリア層３１６を形成した後に、誘電体バリア層３１６により覆われていない誘電体層（酸化ケイ素層）を除去し、誘電体バリア層３１４ｃを形成する。本実施形態は、異方性のエッチングプロセス或いはエッチングバックプロセスを用い、誘電体バリア３１４と３１６の部分を除去すると共に、誘電体バリア層３１４ｃと誘電体バリア層３１６を生成するステップも含む。誘電体バリア層３１４ｃと誘電体バリア３１６の材料は、他の誘電体材料であっても良い。
続いて、図５Bに示すように、半導体層３１８が開口３１２に形成され、半導体３１８の暑さがｙ２であり、ｙ２は開口３１２の深さｙ１より小さい。半導体層３１８の材料は、エピタキシャルのシリコンを含む。半導体層３１８は、選択エピタキシャル成長法により形成される。エピタキシャルのシリコンは、シリコンを含む表面に選択的に成長される。更に、エピタキシャルのシリコンは、基本的なシリコン材料のような同じ結晶方位を有する。本実施形態において、導電層３１８は、基板３００の露出された表面に形成される。
半導体層３１８の表面より高い誘電体バリア層３１６の一部が除去され、誘電体層３１４と半導体層３１８との間に誘電体バリア３１６aが残される。誘電体バリア層３１６の一部を除去するステップは、ウェットエッチングプロセスを実施することを含む。誘電体バリア層３１６とゲート構造３０２との間の距離は、ｄである。
続いて、図５ｃに示すように、半導体層３２０が開口３１２に形成される。半導体層３２０の厚さがｙ３であり、ｙ３プラスｙ２の値が開口３１２の深さより大きい。半導体層３２０の材料は、エピタキシャルのシリコンである。半導体層３２０は、シリコンを含む表面にエピタキシャルのシリコンが選択的に成長される選択エピタキシャル成長法により形成される。更に、エピタキシャルのシリコンは、基本的はシリコン材料のような同じ結晶方位を有する。本実施形態において、導電層３２０は、半導体層３１８の露出された表面に形成される。
そして、イオン注入プロセス３２２が実施され、ゲート構造３０２の両サイドにおける半導体層３２０と半導体層３１８にソース領域３２４とドレイン領域３２６を形成する。次の半導体装置の製作プロセスは、当業者にとって周知の技術であるので、ここでは、その説明を省略する。
本発明の半導体装置の製作方法において、誘電体バリア層３１４ｃと誘電体バリア層３１６aは、ソール領域３２４とドレイン領域３２６との間に形成されるので、ドレイン領域の電界を低くし、短チャネル効果を軽減することができる。
更に、本発明の製作方法によれば、本発明は、低濃度ドープ領域とポケット注入領域が除去されるので、集積度が向上し、ナノメートルスケール装置に適用できる。
図６Aと図６Bは、本発明の他の実施形態に係る半導体装置を製作するステップを示す断面図である。図６Aと図６Bにおいて、図３Aから図３Eと同じ番号は、図３Aから図３Eと同じ構成要素を示す。
図６Aに示されるプロセスのステップが、図５Bに示されたプロセスのステップの続きである。図６Aに示すように、半導体層３１８の表面より高い誘電体バリア層３１６の一部を除去することにより、誘電体層３１６aを形成した後に、半導体３１８の表面より高い誘電体層３１４ｃの一部を除去し、誘電体層３１６aと基板３００との間に誘電体バリア３１４ｄを残す。
誘電体バリア層３１４ｃの部分を除去することは、ウェットエッチングプロセス（例えば、ヒドロキシル酸をエッチャントとして用いる）により完成される。
続いて、図６Bに示すように、導電層320が開口３１２に形成される。導電層３２０の厚さがｙ３であり、ｙ３プラスｙ２の値が開口３１２の深さｙ１より大きい。導電層３２０は、例えば、エピタキシャルのシリコンから形成される。導電層３２０は、エピタキシャルのシリコンがシリコンを含む表面に選択的に成長される選択エピタキシャル成長法により生成される。更に、エピタキシャルのシリコンは、基本的なシリコン材料のような同じ結晶方位を有する。本実施形態において、導電層３２０は、半導体層３１８の露出された表面に形成される。
そして、イオン注入プロセス３２２が実施され、ゲート構造３０２の両サイドにおける半導体層３２０と半導体層３１８にソース領域３２４とドレイン領域３２６を形成する。ソース領域３２４とドレイン領域３２６とは、誘電体バリア層３１４ｄとゲート構造３０２との間におけるギャップを介して接続される。次の半導体装置の製作プロセスは、当業者にとって周知の技術であるので、ここでは、その説明を省略する。
本発明の半導体装置の製作方法において、誘電体バリア層３１４ｄと誘電体バリア層３１６aは、ソール領域３２４とドレイン領域３２６との間に形成されるので、ドレイン領域の電界を低くし、短チャネル効果を軽減することができる。
また、本発明の製作方法によれば、本発明は、低濃度ドープ領域とポケット・注入領域が取り外されるので、集積度が向上し、ナノメートルスケール装置に適用する。
更に、誘電体バリア層３１４ｃの一部を更に除去するので、チャネル領域とソース／ドレイン領域とは、ゲート構造３０２と誘電体バリア層３１４ｄ（誘電体バリア層３１６a）との間におけるギャップを介して接続し、動作電圧を低くする。
以上、本発明の好ましい実施形態を説明したが、本発明はこの実施形態に限定されず、本発明の趣旨を離脱しない限り、本発明に対するあらゆる変更は本発明の範囲に属する。
従来の半導体装置の断面図である。 本発明の実施形態に係る半導体装置の断面図である。 本発明の他の実施形態に係る半導体装置の断面図である。 本発明の他の実施形態に係る半導体装置の断面図である。 本発明の他の実施形態に係る半導体装置の断面図である。 本発明の実施形態に係る半導体装置を製作するステップを示す断面図である。 本発明の実施形態に係る半導体装置を製作するステップを示す断面図である。 本発明の実施形態に係る半導体装置を製作するステップを示す断面図である。 本発明の実施形態に係る半導体装置を製作するステップを示す断面図である。 本発明の実施形態に係る半導体装置を製作するステップを示す断面図である。 本発明の他の実施形態に係る半導体装置を製作するステップを示す断面図である。 本発明の他の実施形態に係る半導体装置を製作するステップを示す断面図である。 本発明の他の実施形態に係る半導体装置を製作するステップを示す断面図である。 本発明の他の実施形態に係る半導体装置を製作するステップを示す断面図である。 本発明の他の実施形態に係る半導体装置を製作するステップを示す断面図である。 本発明の他の実施形態に係る半導体装置を製作するステップを示す断面図である。 本発明の他の実施形態に係る半導体装置を製作するステップを示す断面図である。
符号の説明
100 基板
102 ゲート構造
108 スペーサ
110 ソース領域
112 ドレイン領域
114 注入領域
116 パケット注入領域
200 基板
202 ゲート構造
204 ソース領域
206 ドレイン領域
210、210a、210b、210c 誘電体バリア層
212、212a、212b、212d 誘電体バリア層
214 ゲート誘電体層
216 ゲート導電層
218 カップ層
300 基板
302 ゲート構造
304 ゲート誘電体層
306 ゲート導電層
308 キャップ層
310 スペーサ
312 開口
314、314a、314c、314d 誘電体バリア層
316、316a 誘電体バリア層
318 半導体層
320 導電層
322 イオン注入プロセス
324 ソース領域
326 ドレイン領域

Claims (22)

  1. 基板に設けられるゲート構造と、
    それぞれ前記基板において前記ゲート構造の両サイドに設置され、前記ゲート構造の下方に形成されたチャネル領域をはさむソース領域とドレイン領域と、
    それぞれ前記基板において前記ソース領域と前記ドレイン領域との間に、前記ゲート構造の下方に設けられる二つの誘電体バリア層と、
    を有する、
    半導体装置。
  2. 前記誘電体バリア層は、前記ゲート構造と隣接する、
    請求項１に記載の半導体装置。
  3. 前記誘電体バリア層と前記ゲート構造とは、所定の距離を離れる、
    請求項１に記載の半導体装置。
  4. 前記誘電体バリア層の材料は、酸化ケイ素を含む、
    請求項１に記載の半導体装置。
  5. 前記誘電体バリア層の材料は、多層構造を含む、
    請求項１に記載の半導体装置。
  6. 前記誘電体バリア層は、酸化ケイ素層と窒化ケイ素層とを含み、当該酸化ケイ素層は、前記チャネル領域と隣接する、
    請求項１に記載の半導体装置。
  7. 前記酸化ケイ素層は、前記ゲート構造と隣接し、前記酸化ケイ素層と前記窒化ケイ素層とは、所定の距離を離れる、
    請求項６に記載の半導体装置。
  8. 前記ゲート構造は、ゲート誘電体層と、ゲート導電層と、キャップ層とを含む、
    請求項１に記載の半導体装置。
  9. 前記ゲート構造の側壁に設けられるスペーサを更に含む、
    請求項１に記載の半導体装置。
  10. 基板を提供する工程と、
    前記基板にゲート構造を形成する工程と、
    前記基板の一部を除去し、前記ゲート構造をマスクとして用い、前記基板において前記ゲート構造の両サイドに所定の深さを有する開口を形成する工程と、
    前記開口から露出された前記基板に第一の誘電体バリア層を形成する工程と、
    前記基板において前記ゲート構造の側壁と前記ゲート構造の下方に第二の誘電体バリア層を形成する工程と、
    前記第二の誘電体バリア層に覆われていない前記第一の誘電体バリア層を除去する工程と、
    前記開口の深さより小さい厚さを有する第一の半導体層を前記開口に形成する工程と、
    第一の導電層の表面より高い前記第二の誘電体バリア層の部分を除去する工程と、
    前記開口に第二の半導体層を形成する工程と、
    前記ゲート構造の両サイドにおける前記第二の半導体層と前記第一の半導体層にソース領域とドレイン領域を形成する工程と、
    を有する、
    半導体装置の製作する方法。
  11. 前記第一の導電層の表面より高い前記第二の誘電体層の部分を除去する工程の後に、前記第一の半導体層の表面より高い前記第一の誘電体バリア層の部分を除去する工程を更に含む、
    請求項１０に記載の半導体装置の製作する方法。
  12. 前記第一の誘電体バリア層の材料は、酸化ケイ素を含む、
    請求項１０に記載の半導体装置の製作する方法。
  13. 前記開口から露出された前記基板に位置する前記第一の誘電体バリア層は、熱酸化プロセスあるいは化学蒸着プロセスにより形成される、
    請求項１０に記載の半導体装置の製作する方法。
  14. 前記ゲート構造の側壁と前記ゲート構造の下方における基板に前記第二の誘電体バリア層を形成する工程は、
    前記基板に誘電体層を形成する工程と、
    異方性のエッチングプロセスを行い、前記誘電体層の一部を除去する工程と、
    を有する、
    請求項１０に記載の半導体装置の製作する方法。
  15. 前記第二の誘電体バリア層の材料は、窒化ケイ素を含む、
    請求項１０に記載の半導体装置の製作する方法。
  16. 前記第一の半導体層と前記第二の半導体層の材料は、エピタキシャルのシリコンを含む、
    請求項１０に記載の半導体装置の製作する方法。
  17. 前記第一の半導体層と前記第二の半導体層を形成する方法は、選択エピタキシャル成長法を含む、
    請求項１５に記載の半導体装置の製作する方法。
  18. 基板を提供する工程と、
    前記基板にゲート構造を形成する工程と、
    前期基板において前記ゲート構造の両サイドに開口を形成し、前記ゲート構造をマスクとして使用する工程と、
    前記ゲート構造の下方における前記基板の側壁に誘電体バリア層を形成する工程と、
    前記開口に半導体層を形成する工程と、
    前記ゲート構造の両サイドにおける半導体層にソース領域とドレイン領域を形成する工程と、
    を有する、
    半導体装置の製作方法。
  19. 前記誘電体バリア層の材料は、酸化ケイ素を含む、
    請求項１８に記載の半導体装置の製作する方法。
  20. 前記基板において前記ゲート構造の側壁と前記ゲート構造の下方に前記基板に前記誘電体バリア層を形成する工程は、
    前記基板に誘電体層を形成する工程と、
    異方性のエッチングプロセスを行い、前記誘電体層の一部を除去する工程と、
    を有する、
    請求項１８に記載の半導体装置の製作する方法。
  21. 前記半導体層は、エピタキシャルのシリコンを含む、
    請求項１８に記載の半導体装置の製作する方法。
  22. 前記半導体層は、選択エピタキシャル成長法により形成される、
    請求項１８に記載の半導体装置の製作する方法。
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