CN102479706B - 晶体管及其制作方法 - Google Patents

Abstract

本发明提供了一种晶体管及其制作方法，所述制作方法包括：提供半导体衬底，所述半导体衬底上形成有隔离结构；在所述半导体衬底上生长外延层，所述外延层覆盖所述隔离结构；在所述外延层上形成栅极结构，所述栅极结构位于所述隔离结构上方；在所述栅极结构两侧的外延层内形成源区和漏区，所述源区和漏区位于隔离结构两侧。本发明改善了晶体管的短沟道效应，提高了晶体管的性能。

Description

晶体管及其制作方法

技术领域

本发明涉及半导体领域，特别涉及晶体管及其制作方法。

背景技术

金属-氧化物-半导体(MOS)晶体管是半导体制造中的最基本器件，其广泛适用于各种集成电路中，根据主要载流子以及制造时的掺杂类型不同，分为NMOS和PMOS晶体管。

现有技术提供了一种晶体管的制作方法。请参考图1至图3，为现有技术的晶体管的制作方法剖面结构示意图。

请参考图1，提供半导体衬底100，所述半导体衬底100上形成栅介质层101和栅极102，所述栅介质层101和栅极102构成栅极结构。

继续参考图1，进行氧化工艺，形成覆盖所述栅极结构的氧化层103。

接着，请参考图2，在栅极结构两侧的半导体衬底内形成轻掺杂区104，所述轻掺杂区104通过离子注入形成。

接着，请参考图3，在栅极结构两侧的半导体衬底上形成栅极结构的侧墙105。进行源/漏区重掺杂注入(S/D)，在栅极结构两侧的半导体衬底100内形成源区106和漏区107。

在公开号为CN101789447A的中国专利申请中可以发现更多关于现有技术的信息。

在实际中发现，现有方法制作的晶体管短沟道效应明显，器件的性能不理想。

发明内容

本发明解决的问题是提供了一种晶体管及其制作方法，抑制了晶体管的短沟道效应，改善了晶体管的性能。

为解决上述问题，本发明提供了一种晶体管的制作方法，包括：

提供半导体衬底，所述半导体衬底上形成有隔离结构；

在所述半导体衬底上生长外延层，所述外延层覆盖所述隔离结构；

在所述外延层上形成栅极结构，所述栅极结构位于所述隔离结构上方；

在所述栅极结构两侧的外延层内形成源区和漏区，所述源区和漏区位于隔离结构两侧。

可选地，所述隔离结构的制作方法包括：

提供半导体衬底，在所述半导体衬底上形成支柱；

在所述半导体衬底上形成覆盖所述支柱的的侧壁和顶部隔离层。

可选地，所述支柱的材质为半导体材质、绝缘材质。

可选地，所述隔离层的材质为氧化硅、氮化硅、碳化硅或氮化硅。

可选地，所述隔离层的厚度范围为5～30纳米。

可选地，所述支柱的宽度范围为5纳米～1微米。

可选地，所述外延层的厚度高于所述隔离结构的高度。

可选地，所述外延层的厚度比所述隔离结构的高度高10～100纳米。

可选地，所述外延层利用外延沉积工艺制作。

相应地，本发明还提供一种晶体管，包括：

半导体衬底；

外延层，位于所述半导体衬底上；

栅极结构，位于所述外延层上；

源区，位于所述栅极结构一侧的外延层内；

漏区，位于所述栅极结构另一侧的外延层内；

隔离结构，位于所述栅极结构下方的外延层内。

可选地，所述隔离结构包括：

支柱，位于所述半导体衬底上；

隔离层，覆盖于所述支柱的侧壁和顶部。

可选地，所述支柱的材质为半导体材质、绝缘材质。

可选地，所述隔离层的材质为氧化硅、氮化硅、碳化硅或氮化硅。

可选地，所述隔离层的厚度范围为3～30纳米。

可选地，所述支柱的宽度范围为5纳米～1微米纳米。

可选地，所述外延层的厚度高于所述隔离结构的高度。

可选地，所述外延层的厚度比所述隔离结构的高度大高10～100纳米。

与现有技术相比，本发明具有以下优点：

通过在半导体衬底上形成隔离结构和外延层，然后，在外延层内形成源区和漏区，所述源区和漏区位于隔离结构两侧，所述隔离结构可以防止源区或漏区的掺杂离子发生横向扩散，改善了晶体管的短沟道效应，并且减小源区或漏区与半导体衬底之间的结电容，减小了结漏电流，提高了器件的性能。

附图说明

图1～图3是现有技术的晶体管制作方法剖面结构示意图。

图4是本发明的晶体管制作方法流程示意图。

图5～图10是本发明一个实施例的晶体管制作方法剖面结构示意图。

具体实施方式

现有方法制作的晶体管的短沟道效应明显，器件的性能不理想。随着半导体工艺的发展，超浅结技术应用于制作源区和漏区，源区和漏区之间的离子横向扩散更加严重，从而使得所述的短沟道效应更加明显，并且源区和漏区与半导体衬底存在较大的结电容和结漏电流，从而降低了器件的响应速度，影响了器件的性能。

为了解决上述问题，发明人提出一种晶体管的制作方法，请参考图4所示的本发明的晶体管制作方法流程示意图，所述方法包括：

步骤S1，提供半导体衬底，所述半导体衬底上形成有隔离结构；

步骤S2，在所述半导体衬底上生长外延层，所述外延层覆盖所述隔离结构；

步骤S3，在所述外延层上形成栅极结构，所述栅极结构位于所述隔离结构上方；

步骤S4，在所述栅极结构两侧的外延层内形成源区和漏区，所述源区和漏区位于隔离结构两侧。

下面结合具体的实施例对本发明的技术方案进行详细地说明。

为了更好地说明本发明的技术方案，请结合图5～图10所示的本发明一个实施例的晶体管制作方法剖面结构示意图。

首先，请参考图5，提供半导体衬底200。所述半导体衬底200材质可以为硅或锗硅。

然后，请参考图6，部分刻蚀所述半导体衬底200，在所述半导体衬底200上形成支柱201。由于所述支柱201为通过对所述半导体衬底200进行部分刻蚀形成，因此，本实施例中，所述支柱201的材质与所述半导体衬底200的材质相同。

在本发明的优选实施例中，所述支柱201的宽度应考虑要形成的晶体管的沟道区的宽度而设计，优选地，所述支柱201的宽度等于或略小于所述沟道区的宽度，在所述支柱201上形成隔离层后，所述支柱201与隔离层的厚度之和与所述沟道区的宽度较为接近，从而所述支柱201与隔离层构成的隔离结构不会影响晶体管的源区、漏区的电阻。作为一个实施例，所述支柱201的宽度范围为5纳米～1微米，例如所述支柱201的宽度可以为5纳米、500纳米或1微米。

接着，请继续参考图6，形成覆盖所述支柱201的侧壁和顶部的隔离层202。所述隔离层202与所述支柱201构成隔离结构。

所述隔离结构位于后续形成的源区和漏区之间，从而所述隔离结构可以防止所述源区和漏区之间的掺杂离子横向扩散，从而可以防止短沟道效应的出现，并且所述隔离结构还可以减小源区和漏区与半导体衬底200之间的结电容。由于所述隔离结构顶部将形成外延层，所述外延层将所述源区和漏区之间的沟道区，从而所述隔离结构不会影响源区和漏区之间的导电沟道。

作为本发明的一个实施例，所述隔离层202的材质为绝缘材质。所述绝缘材质可以为氧化硅、氮化硅、碳化硅或氮化硅等。所述隔离层202可以为单层结构，也可以为多层结构。所述多层结构可以为三层结构，例如为氧化硅-氮化硅-氧化硅沟槽的ONO结构。

本实施例中，所述隔离层202的厚度范围为3～30纳米，优选为5～30纳米，例如所述隔离层202的厚度可以为5纳米、10纳米、20纳米或30纳米，本领域技术人员可以根据实际需要进行具体的设置。

需要说明的是，作为本发明的优选实施例，所述隔离结构的支柱201通过刻蚀半导体衬底200形成，从而在后续工艺中，可以在隔离结构上形成外延层，使得半导体衬底200的厚度基本保持不变。

作为本发明的其他实施例，所述隔离结构的制作方法还可以为：

提供半导体衬底；

在所述半导体衬底上形成绝缘层，所述绝缘层可以为氧化硅、氮化硅、碳化硅或氮化硅等；

部分刻蚀所述绝缘层，形成所述隔离结构。

作为优选的实施例，所述绝缘层宽度范围应根据要形成的晶体管沟道区的长度进行设置，所述绝缘层的宽度优选地等于所述晶体管的沟道区的宽度。

然后，请参考图7，在所述半导体衬底200上生长外延层203，所述外延层203覆盖所述隔离结构。所述外延层203利用外延生长工艺制作。

所述外延层203的厚度应大于所述隔离结构的厚度，从而位于隔离结构203上方的部分外延层203可以作为后续形成的源区和漏区之间的沟道区。在本实施例中，所述外延层203的厚度应大于所述支柱201和隔离层202的厚度之和。作为一个实施例，所述外延层203的厚度比所述隔离结构(即所述支柱201与隔离层202的厚度之和)大10～100纳米，从而位于隔离结构203上方的部分外延层203可以作为后续形成的源区和漏区之间的沟道区。

所述外延层203的宽度应大于等于所述源区和漏区之间的距离。

然后，请参考图8，在所述外延层203上形成栅极结构，所述栅极结构位于所述隔离结构上方。

作为一个实施例，所述栅极结构的制作方法包括：

在所述外延层203上形成栅介质层204，所述栅介质层204位于所述隔离结构上方，所述栅介质层204的材质优选为氧化硅，所述栅介质层204的厚度范围为10～300埃；

所述栅介质层204上形成栅极205，所述栅极205位于所述栅介质层204上方，所述栅极205的材质为多晶硅。

作为本发明的优选实施例，在所述栅极结构形成后，还需要在所述栅极结构外侧形成氧化层206，所述氧化层206用于保护所述栅极结构，防止所述栅极结构受到刻蚀工艺的损伤。本实施例中，所述氧化层206的厚度范围为10～200埃。

然后，请参考图9，在所述栅极结构两侧的外延层203内形成轻掺杂区207。所述轻掺杂区207通过轻掺杂离子注入形成。轻掺杂离子注入作为本领域技术人员的公知技术，在此不做详细的说明。

接着，请参考图10，在所述栅极结构两侧的外延层208表面形成侧墙208。作为一个实施例，所述侧墙208为氧化硅-氮化硅-氧化硅构成的ONO结构。

然后，以所述栅极结构和侧墙208为掩膜，进行源/漏离子注入，在所述栅极结构两侧的外延层203内形成源区209和漏区210。所述源/漏离子注入形成源区209和漏区210的方法作为本领域技术人员的公知技术，在此不做详细的说明。

经过上述方法，形成的晶体管结构请参考图10。所述晶体管包括：

半导体衬底200；

外延层203，位于所述半导体衬底200上；

栅介质层204，位于所述外延层203上；

栅极205，位于所述栅介质层204上，所述栅极205和栅介质层204构成栅极结构；

源区209，位于所述栅极结构一侧的外延层203内；

漏区210，位于所述栅极结构另一侧的外延层203内；

隔离结构，位于所述栅极结构下方的外延层203内。

作为一个实施例，所述隔离结构包括：

支柱201，位于所述半导体衬底200上；

隔离层202，覆盖于所述支柱201的顶部和侧壁。

本实施例中，所述支柱201的材质与所述半导体衬底200的材质相同，所述支柱201与所述隔离层202的材质不同。在其他的实施例中，所述支柱201的材质也可以与所述半导体衬底200的材质不同，例如所述支柱201的材质可以为绝缘材质。

所述隔离层202材质为绝缘材质，例如所述隔离层202的材质为氧化硅、氮化硅、碳化硅或氮化硅。所述隔离层的厚度范围为5～30纳米。

作为其他的实施例，所述隔离结构还可以为绝缘材质构成的柱状结构。

作为本发明的一个实施例，所述支柱的宽度范围为5纳米～1微米。

所述外延层203的厚度高于所述隔离结构的高度，从而位于所述隔离阱结构上方的外延层203可以作为所述源区209和漏区210之间的导电沟道。作为一个实施例，所述外延层203的厚度比所述隔离结构的高度大10～100纳米。

综上，本发明提供的晶体管及其制作方法，在源区和漏区之间形成隔离结构，所述隔离结构可以防止源区和漏区之间的掺杂离子扩散，减小了晶体管的短沟道效应，防止源区和漏区与半导体衬底之间形成结电容，减小了结漏电流，改善了晶体管的性能。

虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (15)

1.一种晶体管的制作方法，其特征在于，包括：

提供半导体衬底，所述半导体衬底上形成有隔离结构；

在所述半导体衬底上生长外延层，所述外延层覆盖所述隔离结构；

在所述外延层上形成栅极结构，所述栅极结构位于所述隔离结构上方；

在所述栅极结构两侧的外延层内形成源区和漏区，所述源区和漏区位于隔离结构两侧；

其中，所述隔离结构的制作方法包括：

提供半导体衬底，在所述半导体衬底上形成支柱；

在所述半导体衬底上形成覆盖所述支柱的侧壁和顶部的隔离层。

2.如权利要求1所述的晶体管的制作方法，其特征在于，所述支柱的材质为半导体材质、绝缘材质。

3.如权利要求1所述的晶体管的制作方法，其特征在于，所述隔离层的材质为氧化硅、氮化硅、碳化硅或氮化硅。

4.如权利要求1所述晶体管的制作方法，其特征在于，所述隔离层的厚度范围为5～30纳米。

5.如权利要求1所述的晶体管的制作方法，其特征在于，所述支柱的宽度范围为5纳米～1微米。

6.如权利要求1所述的晶体管的制作方法，其特征在于，所述外延层的厚度高于所述隔离结构的高度。

7.如权利要求6所述的晶体管的制作方法，其特征在于，所述外延层的厚度比所述隔离结构的高度高10～100纳米。

8.如权利要求1所述晶体管的制作方法，其特征在于，所述外延层利用外延沉积工艺制作。

9.一种晶体管，其特征在于，包括：

半导体衬底；

外延层，位于所述半导体衬底上；

栅极结构，位于所述外延层上；

源区，位于所述栅极结构一侧的外延层内；

漏区，位于所述栅极结构另一侧的外延层内；

隔离结构，位于所述栅极结构下方的外延层内；

其中，所述隔离结构包括：

支柱，位于所述半导体衬底上；

隔离层，覆盖于所述支柱的侧壁和顶部。

10.如权利要求9所述的晶体管，其特征在于，所述支柱的材质为半导体材质、绝缘材质。

11.如权利要求9所述的晶体管，其特征在于，所述隔离层的材质为氧化硅、氮化硅、碳化硅或氮化硅。

12.如权利要求9所述的晶体管，其特征在于，所述隔离层的厚度范围为5～30纳米。

13.如权利要求9所述的晶体管，其特征在于，所述支柱的宽度范围为5纳米～1微米。

14.如权利要求9所述的晶体管，其特征在于，所述外延层的厚度高于所述隔离结构的高度。

15.如权利要求14所述的晶体管，其特征在于，所述外延层的厚度比所述隔离结构的高度高10～100纳米。

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