CN102130058A - Cmos晶体管及其制作方法 - Google Patents

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Abstract

本发明提出一种CMOS晶体管及其制作方法。其中CMOS晶体管的制作方法，包括：提供半导体衬底，所述半导体衬底包括隔离结构、位于隔离结构之间的PMOS有源区和NMOS有源区，PMOS有源区与NMOS有源区相邻，其中，PMOS有源区与NMOS有源区的半导体衬底上分别形成有PMOS晶体管和NMOS晶体管；在PMOS有源区或NMOS有源区的半导体衬底上形成覆盖该区域MOS晶体管的阻挡层；在半导体衬底及阻挡层上形成覆盖PMOS晶体管和NMOS晶体管的应力层。本发明提高了器件电荷载流子的迁移率，进而提高该区域晶体管的运转速度。

Description

CMOS晶体管及其制作方法
技术领域
本发明涉及半导体器件制造领域，尤其涉及CMOS晶体管及其制作方法。
背景技术
互补式金属氧化物半导体(CMOS)晶体管是现代逻辑电路中的基本单元，其中包含PMOS与NMOS，而每一个PMOS(NMOS)晶体管都位于掺杂井上，且都由栅极(Gate)两侧基底中p型(n型)极/漏极区以及源极区与漏极区间的通道(Channel)构成。
现有形成CMOS的工艺如图1至图3，参考图1，首先提供半导体衬底100，所述半导体衬底100内包括n型掺杂阱102、p型掺杂阱104与隔离结构106，其中位于n型掺杂阱102上方与隔离结构106相邻的区域为PMOS有源区108，位于p型掺杂阱104上方与隔离结构106相邻的区域为NMOS有源区110。接着于PMOS有源区108与NMOS有源区110上形成栅介电层112，再于PMOS有源区108与NMOS有源区110的栅介电层112上的形成栅极114a、114b。
参考图2，接着，向PMOS有源区108的半导体衬底100中注入p型离子，于栅极114a两侧的n型掺杂井102中形成p型低掺杂漏极120。向NMOS有源区110的半导体衬底100中注入n型离子，于栅极114b两侧的p型掺杂井104中形成n型低掺杂漏极124。于栅极114a、114b的侧壁形成侧墙126，以形成栅极结构127a、127b；然后，向PMOS有源区108的半导体衬底100中注入p型离子，于栅极114a两侧的n型掺杂井102中形成p型源极/漏极区128a。向NMOS有源区110的半导体衬底100中注入n型离子，于栅极114b两侧的p型掺杂井104中形成n型源极/漏极区128b。
如图3所示，用化学气相沉积法在半导体衬底100上形成高应力层130，且所述高应力层覆盖NMOS晶体管和PMOS晶体管，高应力层130的材料通常为氮化硅。
目前在制作金属氧化物半导体晶体管时，在半导体衬底上形成高应力层后，可通过在高应力层下的掺杂杂质区域产生机械应力，来增加相关半导体元件的速度。这是利用了应力来提高电荷载流子的迁移率，而电荷载流子迁移率的提高可使晶体管，有更高的运转速度。但是如果在PMOS晶体管和NMOS晶体管区域沉积同一类型的高应力层，例如都沉积拉应力层，则与PMOS晶体管所需要的压应力相反，拉应力传导至PMOS晶体管区的沟道中，会降低该区域的电荷载流子迁移率，进而降低了PMOS晶体管的运转速度；而如果都沉积压应力层，则与NMOS晶体管所需要的拉应力相反，压应力传导至NMOS晶体管区的沟道中，会降低该区域的电荷载流子迁移率，进而降低了NMOS晶体管的运转速度。
现有技术通过在PMOS晶体管区沉积压应力层，在NMOS晶体管区沉积拉应力层来解决上述问题，但是采用这种方式需要增加多步沉积、光刻及刻蚀的步骤，使制造成本提高；另外，由于高压力层比较致密，在刻蚀过程中会损伤相邻器件，从而导致相邻器件界面损坏，产生漏电流现象。
发明内容
本发明解决的问题是提供一种CMOS晶体管及其制作方法，防止晶体管区域的电荷载流子迁移率降低，以及制造成本高等缺点。
本发明提供一种CMOS晶体管的制作方法，包括：提供半导体衬底，所述半导体衬底包括隔离结构、位于隔离结构之间的PMOS有源区和NMOS有源区，PMOS有源区与NMOS有源区相邻，其中，PMOS有源区与NMOS有源区的半导体衬底上分别形成有PMOS晶体管和NMOS晶体管；在PMOS有源区或NMOS有源区的半导体衬底上形成覆盖该区域MOS晶体管的阻挡层；在半导体衬底及阻挡层上形成覆盖PMOS晶体管和NMOS晶体管的应力层。
可选的，所述阻挡层的材料为低温氧化硅，厚度为100埃～500埃。形成所述阻挡层为化学气相沉积法。
可选的，所述应力层是压应力层，则在NMOS有源区的半导体衬底上形成覆盖NMOS晶体管的阻挡层。
可选的，所述应力层是拉应力层，则在PMOS有源区的半导体衬底上形成覆盖PMOS晶体管的阻挡层。
可选的，所述应力层的材料为氮化硅，厚度为500埃～1000埃。形成所述应力层为化学气相沉积法。
本发明还提供一种CMOS晶体管，包括：半导体衬底，所述半导体衬底包括隔离结构、位于隔离结构之间的PMOS有源区和NMOS有源区，PMOS有源区与NMOS有源区相邻；分别位于PMOS有源区与NMOS有源区半导体衬底上的PMOS晶体管和NMOS晶体管；位于半导体衬底上且覆盖PMOS晶体管和NMOS晶体管的应力层；位于PMOS有源区或NMOS有源区的半导体衬底与应力层之间的阻挡层。
与现有技术相比，本发明具有以下优点：在所需应力类型与应力层相反的MOS有源区形成阻挡层进行保护，避免了不需要的机械应力传导至沟道中，提高该区域电荷载流子的迁移率，进而提高该区域晶体管的运转速度。
另外，在其中一个MOS有源区形成阻挡层，只需增加一步沉积、光刻和刻蚀步骤，相对于现有在PMOS晶体管区沉积压应力层，在NMOS晶体管区沉积拉应力层，节省了制造成本。
进一步，阻挡层采用低温氧化硅作为材料，由于低温氧化硅材质比较疏松，比较容易刻蚀去除，在刻蚀过程中不会产生损伤相邻器件的情况，避免了相邻器件界面损坏，有效防止漏电流现象。
附图说明
图1至图3是现有工艺形成COMS晶体管的示意图；
图4是本发明形成COMS晶体管的具体实施方式流程图；
图5、图6、图7a、图7b、图8a、图8b是本发明形成COMS晶体管的实施例示意图。
具体实施方式
本发明形成COMS晶体管的具体实施方式流程如图4所示，执行步骤S1，提供半导体衬底，所述半导体衬底包括隔离结构、位于隔离结构之间的PMOS有源区和NMOS有源区，PMOS有源区与NMOS有源区相邻，其中，PMOS有源区与NMOS有源区的半导体衬底上分别形成有PMOS晶体管和NMOS晶体管；执行步骤S2，在PMOS有源区或NMOS有源区的半导体衬底上形成覆盖该区域MOS晶体管的阻挡层；执行步骤S3，在半导体衬底及阻挡层上形成覆盖PMOS晶体管和NMOS晶体管的应力层。
基于上述方法形成的CMOS晶体管，包括：半导体衬底，所述半导体衬底包括隔离结构、位于隔离结构之间的PMOS有源区和NMOS有源区，PMOS有源区与NMOS有源区相邻；分别位于PMOS有源区与NMOS有源区半导体衬底上的PMOS晶体管和NMOS晶体管；位于半导体衬底上且覆盖PMOS晶体管和NMOS晶体管的应力层；位于PMOS有源区或NMOS有源区的半导体衬底与应力层之间的阻挡层。
本发明在所需应力类型与应力层相反的MOS有源区形成阻挡层进行保护，避免了不需要的机械应力传导至沟道中，提高该区域电荷载流子的迁移率，进而提高该区域晶体管的运转速度。
下面结合附图对本发明的具体实施方式做详细的说明。
图5、图6、图7a、图7b、图8a、图8b是本发明形成COMS晶体管的实施例示意图。如图5所示，首先提供半导体衬底200，所述半导体衬底200内包括n型掺杂阱202、p型掺杂阱204、位于n型掺杂阱202和p型掺杂阱204之间的隔离结构206，其中位于n型掺杂阱202上方与隔离结构206相邻的区域为PMOS有源区208，位于p型掺杂阱204上方与隔离结构206相邻的区域为NMOS有源区210；接着于PMOS有源区208与NMOS有源区210的半导体衬底200上形成栅介电层212，栅介电层212的材料可以是氧化硅等，所述形成栅介电层212的方法为热氧化法或化学气相沉积法或物理气相沉积法等；再于PMOS有源区208与NMOS有源区210的栅介电层212上的形成栅极214a、214b，其中，形成栅极214a、214b的工艺为用化学气相沉积或等离子体增强化学气相沉积法在栅介电层212上形成多晶硅层，再于多晶硅层上旋涂图案化第一光刻胶层，定义栅极图形，以图案化第一光刻胶层为掩膜，刻蚀多晶硅层和栅介电层212至露出半导体衬底200，形成栅极214a、214b。
参考图6，于NMOS有源区210上形成第二光刻胶层(未示出)，以第二光刻胶层为掩膜，向PMOS有源区208的半导体衬底200中注入p型离子，于栅极214a两侧的n型掺杂井202中形成p型低掺杂漏极220。
本实施例中，所述p型离子可以是硼离子，但不局限于此。
继续参考图6，用灰化法去除NMOS有源区上的第二光刻胶层；于PMOS有源区208上形成第三光刻胶层(未示出)，再以栅极214b与第三光刻胶层为掩膜向NMOS有源区210的半导体衬底200内注入n型离子，于栅极214b两侧的p型掺杂阱204中形成n型低掺杂漏极224。
本实施例中，所述n型离子可以是砷离子，但不局限于此。
再参照图6，去除第三光刻胶层后，用化学气相沉积法于半导体衬底200及栅极214a、214b上形成掩膜层(未图示)，用于形成后续的侧墙，所述掩膜层的材料可以是氧化硅、氧化硅-氮化硅或氧化硅-氮化硅-氧化硅等；用干法刻蚀法的回蚀工艺刻蚀掩膜层，在栅极214a、214b侧壁形成侧墙226，用以保护栅极214a、214b，所述栅极214a和侧墙226构成栅极结构227a，栅极214b与侧墙226构成栅极结构227b。接着，于NMOS有源区210上形成第四光刻胶层(未图示)，再以栅极结构227a与第四光刻胶层为掩膜注入p型离子，于PMOS有源区208的栅极结构227a两侧的n型掺杂井202中形成p型源极/漏极区228a；去除第四光刻胶层后，于PMOS有源区208上形成第五光刻胶层(未图示)，再以栅极结构227b与第五光刻胶层为掩膜注入n型离子，于栅极结构227b两侧的p型掺杂阱204中形成n型源极/漏极区228b。
如图7a和7b所示，作为一个实例参考图7a，在PMOS有源区208的半导体衬底200上形成厚度为100埃～500埃的阻挡层230，所述阻挡层230覆盖PMOS晶体管，其中阻挡层230的材料为低温氧化硅。具体形成工艺如下：用化学气相沉积法在半导体衬底200上形成阻挡层230，所述阻挡层230覆盖PMOS晶体管和NMOS晶体管；由于后续形成的应力层的性质是与PMOS晶体管所需机械应力相反的拉应力膜，因此在PMOS有源区形成第六光刻胶层；以第六光刻胶层为掩膜，用干法刻蚀法去除NMOS有源区的阻挡层230；去除第六光刻胶层。
作为另一个实例参考图7b，在NMOS有源区208的半导体衬底200上形成厚度为100埃～500埃的阻挡层230，所述阻挡层230覆盖NMOS晶体管，其中阻挡层230的材料为低温氧化硅。具体形成工艺如下：用化学气相沉积法在半导体衬底200上形成阻挡层230，所述阻挡层230覆盖PMOS晶体管和NMOS晶体管；由于后续形成的应力层的性质是与NMOS晶体管所需机械应力相反的压应力膜，因此在NMOS有源区形成第七光刻胶层；以第七光刻胶层为掩膜，用干法刻蚀法去除PMOS有源区的阻挡层230；去除第七光刻胶层。
本实施例中，在所需应力类型与应力层相反的MOS有源区形成阻挡层230进行保护，避免了不需要的机械应力传导至沟道中，提高该区域电荷载流子的迁移率，进而提高该区域晶体管的运转速度。
另外，阻挡层230采用低温氧化硅作为材料，由于低温氧化硅材质比较疏松，比较容易刻蚀去除，在刻蚀过程中不会产生损伤相邻器件的情况，避免了相邻器件界面损坏，有效防止漏电流现象。
如图8a和8b所示，作为与图7a所示相同实例的后续工艺参考图8a，用化学气相沉积法在半导体衬底200、阻挡层230上形成厚度为500埃～1000埃的应力层232，且应力层232覆盖NMOS晶体管，所述应力层232为拉应力膜，其中所述应力层232的材料通常为氮化硅。
作为与图7b所示相同的实例的后续工艺参考图8b，用化学气相沉积法在半导体衬底200、阻挡层230上形成厚度为500埃～1000埃的应力层232，且应力层232覆盖NMOS晶体管，所述应力层232为压应力膜，其中所述应力层232的材料通常为氮化硅。
基于上述实施例形成的CMOS晶体管，包括：半导体衬底200，所述半导体衬底200内包括n型掺杂阱202、p型掺杂阱204与隔离结构206，其中位于n型掺杂阱202上方与隔离结构206相邻的区域为PMOS有源区208，位于p型掺杂阱204上方与隔离结构206相邻的区域为NMOS有源区210；栅介电层212，位于半导体衬底200上；栅极214a，位于PMOS有源区208的栅介电层212上，栅极214b，位于NMOS有源区210的栅介电层212上；侧墙226，位于PMOS有源区208的栅极214a两侧，以及位于NMOS有源区210栅极214b两侧；在NMOS有源区210栅极214b两侧的半导体衬底200内形成有n型低掺杂漏极224和n型源/漏极228b；PMOS有源区208栅极214a两侧的半导体衬底200内形成有p型低掺杂漏极220和p型源/漏极228a。
还包括：阻挡层230，位于PMOS有源区208或NMOS有源区210的半导体衬底200上；如果后续形成的应力层的性质是与PMOS晶体管所需机械应力相反的拉应力膜，则阻挡层230形成于PMOS有源区208的半导体衬底上200且覆盖PMOS晶体管；如果后续形成的应力层的性质是与NMOS晶体管所需机械应力相反的压应力膜，则阻挡层230形成于NMOS有源区210的半导体衬底上200且覆盖NMOS晶体管。
应力层232，位于半导体衬底200和阻挡层232上。
虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (12)

1.一种CMOS晶体管的制作方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包括隔离结构、位于隔离结构之间的PMOS有源区和NMOS有源区，PMOS有源区与NMOS有源区相邻，其中，PMOS有源区与NMOS有源区的半导体衬底上分别形成有PMOS晶体管和NMOS晶体管；
在PMOS有源区或NMOS有源区的半导体衬底上形成覆盖该区域MOS晶体管的阻挡层；
在半导体衬底及阻挡层上形成覆盖PMOS晶体管和NMOS晶体管的应力层。
2.根据权利要求1所述CMOS晶体管的制作方法，其特征在于，所述阻挡层的材料为低温氧化硅，厚度为100埃～500埃。
3.根据权利要求2所述CMOS晶体管的制作方法，其特征在于，形成所述阻挡层为化学气相沉积法。
4.根据权利要求1所述CMOS晶体管的制作方法，其特征在于，所述应力层是压应力层，则在NMOS有源区的半导体衬底上形成覆盖NMOS晶体管的阻挡层。
5.根据权利要求1所述CMOS晶体管的制作方法，其特征在于，所述应力层是拉应力层，则在PMOS有源区的半导体衬底上形成覆盖PMOS晶体管的阻挡层。
6.根据权利要求1所述CMOS晶体管的制作方法，其特征在于，所述应力层的材料为氮化硅，厚度为500埃～1000埃。
7.根据权利要求6所述CMOS晶体管的制作方法，其特征在于，形成所述应力层为化学气相沉积法。
8.一种CMOS晶体管，包括：半导体衬底，所述半导体衬底包括隔离结构、位于隔离结构之间的PMOS有源区和NMOS有源区，PMOS有源区与NMOS有源区相邻；分别位于PMOS有源区与NMOS有源区半导体衬底上的PMOS晶体管和NMOS晶体管；位于半导体衬底上且覆盖PMOS晶体管和NMOS晶体管的应力层；其特征在于，还包括：位于PMOS有源区或NMOS有源区的半导体衬底与应力层之间的阻挡层。
9.根据权利要求8所述CMOS晶体管，其特征在于，所述阻挡层的材料为低温氧化硅，厚度为100埃～500埃。
10.根据权利要求8所述CMOS晶体管，其特征在于，所述应力层是压应力层，则在NMOS有源区的半导体衬底和应力层之间形成有阻挡层。
11.根据权利要求8所述CMOS晶体管，其特征在于，所述应力层是拉应力层，则在PMOS有源区的半导体衬底和应力层之间形成有阻挡层。
12.根据权利要求1所述CMOS晶体管的制作方法，其特征在于，所述应力层的材料为氮化硅，厚度为500埃～1000埃。
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