CN102956557B

CN102956557B - 半导体器件的制作方法

Info

Publication number: CN102956557B
Application number: CN201110242462.0A
Authority: CN
Inventors: 鲍宇; 邓浩; 张彬; 平延磊
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2011-08-23
Filing date: 2011-08-23
Publication date: 2016-06-01
Anticipated expiration: 2031-08-23
Also published as: CN102956557A

Abstract

本发明公开了一种半导体器件的制作方法，包括：a）提供半导体衬底，半导体衬底上形成有位于NMOS区域的第一栅极和位于PMOS区域的第二栅极；b）在NMOS区域和PMOS区域形成侧墙氧化物层和位于侧墙氧化物层上的高应力氮化物层；c）在PMOS区域的高应力氮化物层中掺杂锗；d）对高应力氮化物层进行刻蚀，以在第一栅极和第二栅极的两侧形成侧墙；以及e）执行退火工艺。本发明在减少工艺步骤的前提下，提高了NMOS区域中沟道区域的载流子迁移率，改善了NMOS器件的电学性能，并且不会对PMOS器件的电学性能产生影响。此外，由于根据本发明的方法未对高应力氮化物层分别进行刻蚀，因此保证其在NMOS区域和PMOS区域的厚度相同，进而避免对后续工艺产生不利影响。

Description

半导体器件的制作方法

技术领域

本发明涉及半导体制造工艺，尤其涉及一种半导体器件的制作方法。

背景技术

随着半导体技术发展到65nm技术节点甚至更小，在CMOS工艺中开始使用应力技术来提高半导体器件的性能。应力记忆技术（StressMemorizationTechnology，SMT）作为一种广泛使用的应力技术被用来提高NMOS器件的性能。

在传统的SMT工艺中，通常采用沉积应力层及源/漏退火工艺，以诱发应力于衬底中，提高NMOS器件的沟道内的载流子迁移率，从而改善NMOS器件的电学性能。图1A-1H为现有技术中的采用SMT工艺制作半导体器件过程中各步骤的示意图。

如图1A所示，提供半导体衬底101。半导体衬底101上形成有栅极102A和102B，其中，栅极102A和102B分别包括栅氧化物层和栅极材料层。半导体衬底101可以包括NMOS区域和PMOS区域，NMOS器件的栅极102A位于NMOS区域，PMOS器件的栅极102B位于PMOS区域。在栅极102A和102B两侧的半导体衬底101中分别形成有浅掺杂区103A和103A’以及103B和103B’。

如图1B所示，在半导体衬底101、栅极102A和102B上依次形成侧墙氧化层104和侧墙氮化硅层105。

如图1C所示，对侧墙氧化层104和侧墙氮化硅层105进行刻蚀，以在栅极102A的两侧形成侧墙104A和105A，在栅极102B的两侧形成侧墙104B和105B。

如图1D所示，分别以侧墙104A和105A以及侧墙104B和105B为掩膜进行掺杂，以在栅极102A两侧的半导体衬底101中形成源极106A和漏极106A’，在栅极102B两侧的半导体衬底101中形成源极106B和漏极106B’。

如图1E所示，在图1D所示的半导体器件上依次形成缓冲氧化物层107和高应力氮化物层108。其中，缓冲氧化物层107用于避免所形成的高应力氮化物层108对栅极102A和102B损坏，并可用作高应力氮化物层108的刻蚀停止层。高应力氮化物层108用于在半导体衬底101中的沟道区域诱发相应的应力。

如图1F所示，在NMOS区域上形成光刻胶层109，并以光刻胶层109为掩膜，通过刻蚀去除PMOS区域上的高应力氮化物层108。

如图1G所示，去除光刻胶层109，并进行退火工艺，从而使得上述由于所沉积的高应力氮化物层108所引起的应力被记忆在NMOS区域，提高NMOS区域中沟道内载流子的迁移率。

如图1F所示，去除NMOS区域上的高应力氮化物层108。

在上述工艺流程中，为了完全去除NMOS区域和PMOS区域的高应力氮化物层107，一般需要进行一定量的过刻蚀。即在上述刻蚀过程中，在完成对高应力氮化物层108的刻蚀后，还将对缓冲氧化层107进行一定量的刻蚀。因此，图1F所示的PMOS区域的缓冲氧化层107在完成刻蚀工艺后，PMOS区域内的缓冲氧化层107的厚度将小于NMOS区域上的缓冲氧化层107的厚度。而在图1H所示的去除NMOS区域上的高应力氮化物层108的工艺过程中，也需要进行一定量的过刻蚀，而此时NMOS区域和PMOS区域的缓冲氧化层107的厚度都将在过刻蚀过程中减小，进而将两个区域内的缓冲氧化层107厚度的不等性传递下去。在实际工艺中，PMOS区域的缓冲氧化层207的厚度比NMOS区域的缓冲氧化层207的厚度小55-65埃左右，从而不利于后续的处理工艺的进行。

此外，上述采用SMT工艺制作半导体器件的工艺过程复杂，因此延长了产品生产周期，并且提高的运行成本。

因此，需要一种半导体器件的制作方法，以解决现有技术中存在的问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了解决现有技术中存在的问题，本发明提出了一种半导体器件的制作方法，包括：a）提供半导体衬底，所述半导体衬底上形成有位于NMOS区域的第一栅极和位于PMOS区域的第二栅极；b）在所述NMOS区域和所述PMOS区域形成侧墙氧化物层和位于所述侧墙氧化物层上的高应力氮化物层；c）在所述PMOS区域的高应力氮化物层中掺杂锗；d）对所述高应力氮化物层进行刻蚀，以在所述第一栅极和所述第二栅极的两侧形成侧墙；以及e）执行退火工艺。

优选地，所述a）步骤提供的所述半导体衬底中，在所述第一栅极和所述第二栅极的两侧分别形成有浅掺杂区。

优选地，所述方法在所述d）步骤之后还包括离子注入步骤，以在所述第一栅极和所述第二栅极两侧的所述半导体衬底中形成源极和漏极。

优选地，所述高应力氮化物层所具有的应力为张应力。

优选地，张应力的大小为500-1600兆帕。

优选地，所述高应力氮化物层的厚度为200-600埃。

优选地，所述c）步骤包括：在所述NMOS区域上形成光刻胶层，以覆盖所述NMOS区域的所述高应力氮化物层；在所述NMOS区域和所述PMOS区域进行注入工艺，以在所述PMOS区域的高应力氮化物层中掺杂锗；以及去除所述光刻胶层。

优选地，所述注入工艺中注入的所述锗的剂量为2×10¹⁴-5×10¹⁴/平方厘米。

优选地，所述离子注入工艺的注入能量为100-120KeV。

优选地，所述退火工艺的退火温度为500-1000^oC。

优选地，所述退火工艺所使用的气体为氮气。

本发明使用高应力氮化物层作为侧墙材料层来刻蚀形成PMOS区域和NMOS区域的栅极的侧墙，并在PMOS区域的高应力氮化物层中掺杂锗来释放其应力，因此在减少工艺步骤的前提下，提高了NMOS区域中沟道区域的载流子迁移率，改善了NMOS器件的电学性能，并且不会对PMOS器件的电学性能产生影响。此外，由于根据本发明的方法未对高应力氮化物层分别进行刻蚀，因此保证其在NMOS区域和PMOS区域的厚度相同，进而避免对后续工艺产生不利影响。进一步，与现有技术相比可以看出，本发明的方法将SMT技术与侧墙技术结合起来，因此明显地减少了工艺步骤，进而缩短了生产周期，降低了运行成本。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，

图1A-1H为现有技术中的采用SMT工艺制作半导体器件过程中各步骤的示意图；

图2为根据本发明一个实施方式的采用SMT工艺制作半导体器件的流程图；和

图3A-3F为根据本发明一个实施方式的采用SMT工艺制作半导体器件的工艺流程中各步骤所获得的器件的剖视图。

具体实施方式

接下来，将结合附图更加完整地描述本发明，附图中示出了本发明的实施例。但是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。

图2为根据本发明一个实施方式的采用SMT工艺制作半导体器件的流程图，图3A-3F为根据本发明一个实施方式的采用SMT工艺制作半导体器件的工艺流程中各步骤所获得的器件的剖视图。下面将结合图2和图3A-3F来详细说明本发明的方法。

首先，执行步骤201，提供半导体衬底，该半导体衬底上形成有位于NMOS区域的第一栅极和位于PMOS区域的第二栅极。

如图3A所示，提供半导体衬底301，半导体衬底301可以是以下所提到的材料中的至少一种：硅、绝缘体上硅（SOI）、绝缘体上层叠硅（SSOI）、绝缘体上层叠锗化硅（S-SiGeOI）、绝缘体上锗化硅（SiGeOI）以及绝缘体上锗（GeOI）等。半导体衬底301上形成有第一栅极302A和第二栅极302B，其中，第一栅极302A和第二栅极302B可以分别包括栅氧化物层（未示出）和栅极材料层（未示出）。半导体衬底301可以包括NMOS区域和PMOS区域，NMOS器件的第一栅极302A位于NMOS区域，PMOS器件的第二栅极302B位于PMOS区域。在半导体衬底301中还可以形成有隔离结构（未示出），所述隔离结构可以为浅沟槽隔离（STI）结构或者局部氧化硅（LOCOS）隔离结构等。所述隔离结构例如设置在NMOS区域和PMOS区域之间，用于隔离NMOS器件和PMOS器件。

优选地，在第一栅极302A两侧的半导体衬底301中形成有浅掺杂区303A和303A’，第二栅极302B两侧的半导体衬底301中形成有浅掺杂区303B和303B’，以降低源极和漏极之间的短沟道效应，避免产生沟道漏电流。

接着，执行步骤202，在NMOS区域和PMOS区域形成侧墙氧化物层和位于侧墙氧化物层上的高应力氮化物层。

如图3B所示，在NMOS区域和PMOS区域的半导体衬底301、第一栅极302A和第二栅极302B上形成侧墙氧化物层304。侧墙氧化物层304的材料可以为现有技术中常用的氧化物，例如氧化硅等。在侧墙氧化物层304上形成高应力氮化物层305，以在半导体衬底301中的沟道区域诱发相应的应力，并在退火过程中使高应力氮化物层305所诱发的应力被记忆在NMOS区域，从而提高NMOS区域中沟道内载流子的迁移率。

作为示例，高应力氮化物层305的材料可以为氮化硅，优选地，高应力氮化物层305的厚度为200-600埃。由于后续退火工艺中，张应力将迁移至沟道区域，而压应力则在退火过程中转变为张应力，并且其向沟道区域的迁移现象不明显，因此，优选地，高应力氮化物层305所具有的应力为张应力。优选地，所述张应力的大小为500-1600兆帕。

对于半导体衬底301中的NMOS区域来说，由于高应力氮化硅层305所诱发的应力将提高NMOS区域中沟道区域的载流子迁移率，此时，该载流子迁移率为电子迁移率。但对于半导体衬底301中的PMOS区域来说，由于其载流子迁移率为空穴迁移率，因此高应力氮化硅层305所诱发的应力将降低PMOS区域中沟道区域的载流子迁移率。因此，本发明的方法所提供的接下来的步骤是释放PMOS区域上高应力氮化物层305的应力，以消除高应力氮化硅层305对PMOS区域的空穴迁移率产生的不利影响，进而使得根据本发明的方法可以有效改善NMOS器件的性能，而对PMOS器件的性能不产生影响。

执行步骤203，在PMOS区域的高应力氮化物层中掺杂锗，以释放PMOS区域上高应力氮化物层305的应力。应当注意的是，在PMOS区域的高应力氮化物层中掺杂锗可以采用现有的或可能出现的多种方法来实现，而不限于以下实施方式中所提供的方法。

根据本发明一个实施方式，在PMOS区域的高应力氮化物层中掺杂锗的方法包括：

i）如图3C所示，在NMOS区域上形成光刻胶层306，以覆盖NMOS区域的高应力氮化物层304。光刻胶层306用于遮挡NMOS区域的高应力氮化物层304，以避免后续工艺释放该区域的应力。

ii）如图3D所示，在NMOS区域和PMOS区域进行注入工艺，以在PMOS区域的高应力氮化物层305中掺杂锗。优选地，注入工艺的注入能量为100-120KeV，以使PMOS区域的高应力氮化物层305的应力接近零。优选地，注入工艺中注入的锗的剂量为2×10¹⁴-5×10¹⁴/平方厘米。

iii）去除光刻胶层306。

接着，执行步骤204，对高应力氮化物层进行刻蚀，以在第一栅极和第二栅极的两侧形成侧墙。

如图3E所示，采用现有技术中常用的方法，例如等离子刻蚀法，对NMOS区域和PMOS区域的高应力氮化物层305进行各向异性刻蚀，以在第一栅极302A的两侧形成侧墙305A，在第二栅极302B的两侧形成侧墙305B。

最后，执行步骤205，执行退火工艺。

如图3F所示，执行退火工艺，以使得NMOS区域的高应力氮化硅层305所诱发的应力被记忆在NMOS区域上的沟道区域内，提高NMOS区域中沟道区域的电子迁移率，改善NMOS器件的电学性能。在该退火工艺中，由于PMOS区域的高应力氮化硅层305的应力通过注入工艺得到释放，注入有锗的高应力氮化硅层305不会对PMOS区域内的沟道区域的载流子迁移率产生影响，因此PMOS器件的电学性能不会受到影响。优选地，所述退火工艺的退火温度为500-1000^oC。作为示例，所述退火工艺所使用的气体为氮气。

优选地，所述方法在执行步骤204之后还包括离子注入步骤，以在第一栅极和第二栅极两侧的半导体衬底中形成源极和漏极。如图3E所示，在第一栅极302A两侧的半导体衬底301中注入N型离子，以形成源极306A和漏极306A’；在第二栅极302B两侧的半导体衬底301中注入P型离子，以形成源极306B和漏极306B’。本领域的技术人员可以理解的是，上述两个步骤的执行无次序。由于源/漏极离子注入工艺后还需要执行退火工艺以激活NMOS区域和PMOS区域中掺杂的N型离子和P型离子，因此在步骤204之后、步骤205之前完成源/漏极离子注入可以将源/漏极中掺杂离子的激活与NMOS区域的高应力氮化硅层305的应力诱发联合执行，进而减少工艺步骤。

综上所述，本发明使用高应力氮化物层作为侧墙材料层来刻蚀形成PMOS区域和NMOS区域的栅极的侧墙，并在PMOS区域的高应力氮化物层中掺杂锗来释放其应力，因此在减少工艺步骤的前提下，提高了NMOS区域中沟道区域的载流子迁移率，改善了NMOS器件的电学性能，并且不会对PMOS器件的电学性能产生影响。此外，由于根据本发明的方法未对高应力氮化物层分别进行刻蚀，因此保证其在NMOS区域和PMOS区域的厚度相同，进而避免对后续工艺产生不利影响。进一步，与现有技术相比可以看出，本发明的方法将SMT技术与侧墙技术结合起来，因此明显地减少了工艺步骤，进而缩短了生产周期，降低了运行成本。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims

1.一种半导体器件的制作方法，包括：

a)提供半导体衬底，所述半导体衬底上形成有位于NMOS区域的第一栅极和位于PMOS区域的第二栅极；

b)在所述NMOS区域和所述PMOS区域形成侧墙氧化物层和位于所述侧墙氧化物层上的高应力氮化物层；

c)在所述PMOS区域进行注入工艺，以在所述PMOS区域的高应力氮化物层中掺杂锗，所述注入工艺的注入能量为100-120KeV，以使所述PMOS区域的所述高应力氮化物层的应力接近零；

d)对所述高应力氮化物层进行刻蚀，以在所述第一栅极和所述第二栅极的两侧形成侧墙；以及

e)执行退火工艺。

2.如权利要求1所述的方法，其特征在于，所述a)步骤提供的所述半导体衬底中，在所述第一栅极和所述第二栅极的两侧分别形成有浅掺杂区。

3.如权利要求1所述的方法，其特征在于，所述方法在所述d)步骤之后还包括离子注入步骤，以在所述第一栅极和所述第二栅极两侧的所述半导体衬底中形成源极和漏极。

4.如权利要求1所述的方法，其特征在于，所述高应力氮化物层所具有的应力为张应力。

5.如权利要求4所述的方法，其特征在于，所述张应力的大小为500-1600兆帕。

6.如权利要求1所述的方法，其特征在于，所述高应力氮化物层的厚度为200-600埃。

7.如权利要求1所述的方法，其特征在于，所述c)步骤包括：

在所述NMOS区域上形成光刻胶层，以覆盖所述NMOS区域的所述高应力氮化物层；

在所述NMOS区域和所述PMOS区域进行注入工艺，以在所述PMOS区域的高应力氮化物层中掺杂锗；以及

去除所述光刻胶层。

8.如权利要求7所述的方法，其特征在于，所述注入工艺中注入的所述锗的剂量为2×10¹⁴-5×10¹⁴/平方厘米。

9.如权利要求1所述的方法，其特征在于，所述退火工艺的退火温度为500-1000℃。

10.如权利要求1所述的方法，其特征在于，所述退火工艺所使用的气体为氮气。