CN106910684A - 一种半导体器件及其制造方法 - Google Patents
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Abstract
本发明提供一种半导体器件及其制造方法，所述方法包括：提供半导体衬底，在所述半导体衬底上形成伪栅极结构；对所述伪栅极结构的一侧壁和与所述侧壁位于同侧的半导体衬底的表面进行倾斜离子注入，以形成离子注入层；去除所述离子注入层，以使所述伪栅极结构两侧的半导体衬底的表面具有不同的高度；在所述伪栅极结构两侧的半导体衬底中分别形成源极和漏极，其中，所述源极和所述漏极具有不同的高度。根据本发明的制造方法，在伪栅极结构两侧的半导体衬底中形成具有不同高度的源极和漏极，可降低源极区的串联电阻以及栅极-漏极之间的电容，因此可提高器件的性能和可靠性。
Description
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法。
背景技术
通常MOS晶体管由半导体衬底、源极区和漏极区、栅氧化层以及栅电极等几个主要部分组成，源极区和漏极区对称分布于栅电极两侧的半导体衬底中，其基本结构一般是一个四端器件，它的中间部分是由金属-绝缘体-半导体组成的MOS电容结构，MOS电容的两侧分别是源极区和漏极区，在正常的工作状态下，载流子从源极区流入，从漏极区流出，绝缘层上为栅极，在栅极上施加电压，可以改变绝缘层中的电场强度，控制半导体表面电场，从而改变半导体表面沟道的导电能力。
最近，通过制备不对称晶体管使集成电路晶体管技术取得了很大的进步，例如，不对称晶体管可以减少源极区的串联电阻和栅漏电容，使得晶体管具有优异的性能，而源极区和漏极区高度不同的不对称晶体管，其在晶体管性能提升的表现上尤其突出。
因此，有必要提出一种新的半导体器件的制造方法，以提高晶体管的性能。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了克服目前存在的问题，本发明实施例一提供一种半导体器件的制造方法，其特征在于，包括：
步骤S1：提供半导体衬底，在所述半导体衬底上形成伪栅极结构；
步骤S2：对所述伪栅极结构的一侧壁和与所述侧壁位于同侧的半导体衬底的表面进行倾斜离子注入，以形成离子注入层；
步骤S3：去除所述离子注入层，以使所述伪栅极结构两侧的半导体衬底的表面具有不同的高度；
步骤S4：在所述伪栅极结构两侧的半导体衬底中分别形成源极和漏极，其中，所述源极和所述漏极具有不同的高度。
进一步，在所述步骤S2之前，还包括：在所述伪栅极结构的表面上形成图案化的掩膜层的步骤。
进一步，所述步骤S3包括：
步骤S31：在所述半导体衬底上依次形成伪栅极介电层和多晶硅伪栅极材料层；
步骤S32：在所述多晶硅伪栅极材料层上形成所述图案化的掩膜层；
步骤S33：以所述图案化的掩膜层为掩膜依次刻蚀所述多晶硅伪栅极材料层和伪栅极介电层，以形成所述伪栅极结构。
进一步，在所述步骤S2和所述步骤S3之间还包括进行热退火处理的步骤。
进一步，所述步骤S4包括以下步骤：
步骤S41：进行LDD注入，以在所述伪栅极结构两侧的半导体衬底中形成轻掺杂源极和漏极；
步骤S42：进行源/漏极注入，以在所述伪栅极结构两侧的半导体衬底中形成源极和漏极。
进一步，在所述步骤S4之后，还包括在所述源极和漏极对应的区域形成应力层的步骤。
进一步，所述应力层的材料为SiGe或者SiC。
进一步，在所述步骤S3和步骤S4之间，还包括在所述伪栅极结构的两侧壁上形成侧墙的步骤。
进一步，所述离子包括锗，所述离子注入层为锗化硅层。
本发明实施例二提供一种采用前述的方法制造的半导体器件。
根据本发明的制造方法，在伪栅极结构两侧的半导体衬底中形成具有不同高度的源极和漏极，可降低源极区的串联电阻以及栅极-漏极之间的电容，因此可提高器件的性能和可靠性。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A-图1F示出了根据本发明的一具体实施例中的半导体器件的制造方法的相关步骤实施时所获得器件的剖面示意图；
图2示出了根据本发明的一具体实施例中的半导体器件的制造方法的工艺流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的结构及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
下面结合图1A-图1F和图2对本发明的半导体器件的制造方法做详细描述。
本实施例的半导体器件的制作方法包括：
首先，执行步骤S201，提供半导体衬底100，在所述半导体衬底100上形成伪栅极结构102，如图1A所示。
具体地，半导体衬底100可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。在半导体衬底100中可以形成有隔离结构1001，所述隔离结构1001为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。
在一个示例中，所述伪栅极结构102包括依次层叠的栅极介电层1021和栅极材料层1022，其形成步骤包括：在所述半导体衬底100上依次形成伪栅极介电层1021和多晶硅伪栅极材料层1022；在所述多晶硅伪栅极材料层1022上形成所述图案化的掩膜层101；以所述图案化的掩膜层101为掩膜依次刻蚀所述多晶硅伪栅极材料层1022和伪栅极介电层1021，以形成所述伪栅极结构102。
栅极介电层1021的材料可以包括氧化硅。栅极介电层1021以及多晶硅伪栅极材料层1022优选的形成方法包括化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(LTCVD)、等离子体化学气相沉积(PECVD)，也可使用例如溅镀及物理气相沉积(PVD)等一般相似方法。
掩膜层101可以为本领域技术人员熟知的任何掩膜材料，例如光阻或硬掩膜。硬掩膜可以为氮化硅、氮氧化硅等材料。
在本实施例中，因后续需要消耗部分伪栅极结构的侧壁，在此伪栅极结构的宽度可适当的大于预定形成的伪栅极结构的宽度，以保证栅极结构的尺寸。
接着，进行步骤S202，对所述伪栅极结构102的一侧壁和与所述侧壁位于同侧的半导体衬底100的表面进行倾斜离子注入，以形成离子注入层103，如图1B-1C所示。
具体地，如图1B-1C所示，进行倾斜离子注入，所述离子包括锗，控制其注入方向，使得该倾斜注入只针对伪栅极结构102的一侧壁和与其同侧的半导体衬底，使离子注入半导体衬底中一定深度，锗离子和半导体衬底中的硅以及伪栅极结构中的多晶硅结合为SiGe。
进一步地，如图1C所示，在倾斜锗离子注入之后，还包括进行退火处理的步骤，可采用炉管退火、快速退火、峰值退火等任何合适的方法进行该退火处理，其退火温度范围为300～1100℃，退火处理可使得注入到伪栅极结构102和半导体衬底100中的锗与硅进一步结合，以形成最终的SiGe注入层103，同时还可修复离子注入过程中，对其他区域半导体衬底造成的损伤。
该步骤中，在伪栅极结构102表面形成的图案化的掩膜层101，也可对伪栅极结构102的表面起到保护作用。
接着，进行步骤S203，去除所述离子注入层103，以使所述伪栅极结构102两侧的半导体衬底100的表面具有不同的高度，如图1D所示。
本实施例中，离子注入层103为SiGe注入层，可通过干法刻蚀或者湿法刻蚀方法去除所述SiGe注入层。例如，可采用对SiGe具有高选择性的湿法刻蚀去除SiGe注入层103。
由于去除了SiGe注入层103，使得所述伪栅极结构102两侧的半导体衬底100的表面具有不同的高度。
在此步骤中，可选择性地的将掩膜层101去除，也可将其留作之后步骤中的伪栅极结构表面的保护层。
本实施例中，保留掩膜层101，其宽度大于伪栅极结构的宽度。
之后，如图1E所示，作为示例，在半导体衬底上还可以形成位于伪栅极结构102和掩膜层101两侧且紧靠伪栅极结构102的侧墙104。其中，侧墙104可以包括至少一层氧化物层和/或至少一层氮化物层。需要说明的是，侧墙是可选的而非必需的，其主要用于在后续进行蚀刻或离子注入时保护伪栅极结构的侧壁不受损伤。由于掩膜层101的存在和伪栅极结构两侧的半导体衬底表面高度不同，因此在此步骤中形成的位于伪栅极结构两侧壁上的侧墙的高度和厚度也不同，为不对称的侧墙。示例性地，其中在半导体衬底的表面高度比较低的一侧，对应的侧墙的厚度和高度比另一侧的侧墙的厚度和高度均大。
接着，进行步骤S204，在所述伪栅极结构两侧的半导体衬底中分别形成源极和漏极，其中，所述源极和所述漏极具有不同的高度。
作为示例，首先，进行LDD注入，以在所述伪栅极结构两侧的半导体衬底中形成轻掺杂漏极，接着，进行源/漏极注入，以在所述伪栅极结构两侧的半导体衬底中形成源极和漏极。
紧接着进行退火处理，例如炉管退火或快速升温退火等，本实施例中，进行快速升温退火工艺，利用900至1050℃的高温来活化源极/漏极区域内的掺杂质，并同时修补在各离子注入工艺中受损的半导体衬底表面的晶格结构。此外，亦可视产品需求及功能性考量，选择性地在源极/漏极区域与伪栅极之间分别形成轻掺杂漏极(LDD)。
进一步地，由于形成的侧墙的厚度不同，因此，源极和漏极距离与伪栅极之间的距离也相应不同。
作为示例，也可在LDD注入后，在伪栅极结构两侧的侧壁上形成侧墙104，再进行源/漏极注入和退火处理，形成源极和漏极。
之后，如图1F所示，在所述源极和漏极对应的区域形成应力层105。示例性地，所述应力层105的材料为SiGe或者SiC，可采用本领域技术人员熟知的任何方法形成所述应力层105。由于源极和漏极区域的高度不同，因此在其相应区域形成的应力层105也具有不同的高度。
之后，还可选择性地将掩膜层101去除。
至此完成了本发明的半导体器件的制造方法的主要步骤，为了制作完整的晶体管，还需其他的中间步骤和之后的一些步骤，在此均不再赘述。
综上所述，根据本发明的制造方法，在伪栅极结构两侧的半导体衬底中形成具有不同高度的源极和漏极，可降低源极区的串联电阻以及栅极-漏极之间的电容，因此可提高器件的性能和可靠性。
实施例二
本发明还提供一种采用前述实施例一种方法制造获得的半导体器件。
参考图1F，对本发明的半导体器件进行详细描述，本发明的半导体器件为不对称晶体管。
其包括：半导体衬底100，以及形成于所述半导体衬底100上的伪栅极结构102。
半导体衬底100可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。在半导体衬底100中可以形成有隔离结构1001，所述隔离结构1001为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。
在一个示例中，所述伪栅极结构102包括依次层叠的栅极介电层1021和栅极材料层1022，
栅极介电层1021的材料可以包括氧化硅，栅极材料层1022的材料包括多晶硅。栅极介电层1021以及多晶硅伪栅极材料层1022优选的形成方法包括化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(LTCVD)、等离子体化学气相沉积(PECVD)，也可使用例如溅镀及物理气相沉积(PVD)等一般相似方法。
其中，所述伪栅极结构102两侧的半导体衬底100具有不同的高度。
作为示例，在所述伪栅极结构102的两侧壁上还形成有侧墙104。其中，侧墙104可以包括至少一层氧化物层和/或至少一层氮化物层。位于伪栅极结构两侧壁上的侧墙的高度和厚度也不同，为不对称的侧墙。示例性地，其中在半导体衬底的表面高度比较低的一侧，对应的侧墙的厚度和高度比另一侧的侧墙的厚度和高度均大。
本发明的半导体器件还包括位于所述伪栅极结构102两侧的半导体衬底中的源极和漏极，且源极和漏极具有不同的高度。可选地，在源极和伪栅极结构102之间、漏极和伪栅极结构102之间的半导体衬底中还形成有轻掺杂源极和漏极(LDD)。进一步地，源极和漏极与伪栅极结构102之间的距离不同。
如图1F所示，在所述源极和漏极对应的区域还形成有应力层105。示例性地，所述应力层105的材料为SiGe或者SiC，可采用本领域技术人员熟知的任何方法形成所述应力层105。由于源极和漏极区域的高度不同，因此在其相应区域形成的应力层105也具有不同的高度。
综上所述，本发明的半导体器件为不对称晶体管，其漏极和源极具有不同的高度，因此其具有较低的源极区串联电阻和栅极-漏极之间的电容，因而本发明的半导体器件也具有良好的性能和可靠性。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (10)
1.一种半导体器件的制造方法，其特征在于，包括：
步骤S1：提供半导体衬底，在所述半导体衬底上形成伪栅极结构；
步骤S2：对所述伪栅极结构的一侧壁和与所述侧壁位于同侧的半导体衬底的表面进行倾斜离子注入，以形成离子注入层；
步骤S3：去除所述离子注入层，以使所述伪栅极结构两侧的半导体衬底的表面具有不同的高度；
步骤S4：在所述伪栅极结构两侧的半导体衬底中分别形成源极和漏极，其中，所述源极和所述漏极具有不同的高度。
2.根据权利要求1所述的制造方法，其特征在于，在所述步骤S2之前，还包括：在所述伪栅极结构的表面上形成图案化的掩膜层的步骤。
3.根据权利要求2所述的制造方法，其特征在于，所述步骤S3包括：
步骤S31：在所述半导体衬底上依次形成伪栅极介电层和多晶硅伪栅极材料层；
步骤S32：在所述多晶硅伪栅极材料层上形成所述图案化的掩膜层；
步骤S33：以所述图案化的掩膜层为掩膜依次刻蚀所述多晶硅伪栅极材料层和伪栅极介电层，以形成所述伪栅极结构。
4.根据权利要求1所述的制造方法，其特征在于，在所述步骤S2和所述步骤S3之间还包括进行热退火处理的步骤。
5.根据权利要求1所述的制造方法，其特征在于，所述步骤S4包括以下步骤：
步骤S41：进行LDD注入，以在所述伪栅极结构两侧的半导体衬底中形成轻掺杂源极和漏极；
步骤S42：进行源/漏极注入，以在所述伪栅极结构两侧的半导体衬底中形成源极和漏极。
6.根据权利要求5所述的制造方法，其特征在于，在所述步骤S4之后，还包括在所述源极和漏极对应的区域形成应力层的步骤。
7.根据权利要求6所述的制造方法，其特征在于，所述应力层的材料为SiGe或者SiC。
8.根据权利要求1所述的制造方法，其特征在于，在所述步骤S3和步骤S4之间，还包括在所述伪栅极结构的两侧壁上形成侧墙的步骤。
9.根据权利要求1所述的制造方法，其特征在于，所述离子包括锗，所述离子注入层为锗化硅层。
10.一种采用如权利要求1-9中任一项所述的方法制造的半导体器件。
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