CN102237396B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体器件及其制造方法，涉及半导体制造领域，根据本发明，该半导体器件包括：半导体衬底；栅极区，位于所述半导体衬底上方；源/漏区，位于所述栅极区两侧，所述源/漏区由应力材料形成；其中，所述栅极区与半导体衬底之间包括应力集中区，所述应力集中区包括上面的SOI层和下面的应力释放层，所述SOI层与上方的栅极区相邻，所述应力释放层与下方的半导体衬底相邻。本发明适用于MOSFET的制造。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体技术领域，具体来说，涉及一种能够增强沟道应力的半导体器件及其制造方法。
背景技术
随着半导体技术的不断发展，集成电路集成化程度越来越高，器件的尺寸也不断减小。然而器件尺寸的不断减小导致器件的性能也受到很大的影响。
能够在场效应晶体管中保持适当性能的一个重要因素是载流子迁移率，载流子迁移率会影响能够在半导体器件沟道中流动的电流或电荷量。90nm节点的CMOS(互补型金属氧化物半导体晶体管)技术之后，应力技术开始应用以增强载流子的迁移率从而提高器件的驱动电流。例如MOSFET(金属氧化物半导体场效应管)，可以通过在源/漏之间的沟道上施加应力来改善载流子的迁移率，从而改善集成电路的性能。具体地，对于nMOSFET，沟道中的载流子是电子，沟道两端的拉应力能够增加电子的迁移率；对于pMOSFET，沟道中的载流子是空穴，沟道两端的压应力能够增加空穴的迁移率。
随着集成电路集成度的进一步提高，工业界对半导体器件制造中应力应用的要求也进一步提高了。
发明内容
为了能够进一步提高半导体器件沟道中的应力，根据本发明的一个方面，提出了一种半导体器件，包括：半导体衬底；栅极区，位于半导体衬底上方；源/漏区，位于栅极区两侧，由应力材料形成；其中，栅极区与半导体衬底之间包括应力集中区，应力集中区包括上面的SOI(Silicon OnInsulator，绝缘体上硅)层和下面的应力释放层，SOI层与上方的栅极区相邻，应力释放层与下方的半导体衬底相邻。
优选地，SOI层与应力释放层之间还包括氧化物层；应力释放层与所述半导体衬底之间还包括氧化物层。优选地，应力释放层的玻璃软化温度低于1100℃。
如果半导体器件为nMOSFET，则形成源/漏的材料为拉应力材料，例如Si:C，优选C含量为0.2％～2％；如果半导体器件为pMOSFET，则形成源/漏的材料为压应力材料，例如SiGe，优选Ge含量为15％～60％。
优选地，应力释放层的横向宽度小于所述SOI层以在应力释放层两侧形成底切，并且应力释放层经过900～1100℃的退火软化。优选地，在应力释放层两侧还有侧墙，该侧墙由单晶或多晶SiGe形成，其中SiGe中Ge含量为5％～20％。源/漏可以通过形成侧墙的SiGe外延生长得到。
根据本发明的另一方面，提出了一种半导体器件的制造方法，包括以下步骤：提供半导体衬底；在半导体衬底上形成应力集中区和栅极区，其中应力集中区包括：上下形成的SOI层和应力释放层，SOI层与栅极区上下相邻，应力释放层的玻璃软化温度低于1100℃，并与下方的半导体衬底相邻；在栅极区的两侧采用应力材料形成源/漏区。
优选地，形成应力集中区和栅极区的步骤为：在半导体衬底上淀积应力释放层，在应力释放层上形成SOI层，在SOI层上形成栅极区以及栅极区两侧的第一侧墙；以第一侧墙为界向下刻蚀，形成包括SOI层和应力释放层的应力集中区；为了进一步优化器件性能，还可以进一步侧向刻蚀应力释放层，以使应力释放层与上下相邻的层之间形成底切。
优选地，在半导体衬底上淀积应力释放层之前和之后，还可以在半导体衬底上淀积氧化层，以阻挡应力释放层中的原子扩散到半导体衬底以及SOI区中。
此外，在形成所述应力集中区之后还优选在应力释放层的两侧形成第二侧墙。形成第二侧墙的具体步骤可以包括：淀积一层非晶态SiGe层；对非晶态SiGe层退火形成单晶或多晶SiGe层；刻蚀该SiGe层以在应力释放层的两侧形成第二侧墙。
可以以上面第二侧墙的SiGe为源，在栅极区的两侧外延生长源/漏区。如果要制造nMOSFET，则外延生长拉应力材料，例如Si:C；如果要制造pMOSFET，则外延生长压应力材料，例如SiGe，以形成源/漏区。形成源/漏区后，优选对半导体器件进行900～1100℃退火，以将应力释放层进行软化，并使得源/漏区的应力材料能够向SOI区中的沟道施加拉力或压力。
优选地，应力释放层的玻璃软化温度低于1100℃，可以由硼磷硅玻璃和/或磷硅玻璃形成。
根据本发明的实施例，由于应力释放层在高温下被软化，源/漏区的应力材料能够向SOI沟道区施加拉力或压力，因而能够提高沟道中载流子的迁移率，改善器件性能。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1～图9示出了根据本发明实施例制造半导体器件的流程中各步骤器件的结构剖面图。
具体实施方式
下文的公开提供了许多不同的实施例或例子以实现本发明提供的技术方案。虽然下文中对特定例子的部件和设置进行了描述，但是，它们仅仅为示例，并且目的不在于限制本发明。
此外，本发明可以在不同实施例中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论的各种实施例和/或设置之间的关系。
本发明提供了各种特定工艺和/或材料的例子，但是，本领域普通技术人员可以意识到的其他工艺和/或其他材料的替代应用，显然未脱离本发明要求保护的范围。需强调的是，本文件内所述的各种区域的边界包含由于工艺或制程的需要所作的必要的延展。
图1～10详细示出了根据本发明实施例制造半导体器件流程中各步骤的器件结构的剖面图。以下将参照这些附图对根据本发明实施例的各个步骤以及由此得到的半导体器件予以详细说明。本发明的实施例中制造的是MOSFET。
首先，如图1所示，提供一个半导体衬底1001，例如Si衬底。在该衬底1001上淀积一层氧化层1002，例如SiO2，厚度为5～20nm。在该氧化层1002上形成一层硼磷硅玻璃BPSG1003，厚度约为50～100nm，形成这一层玻璃可以在800～1100℃下形成。这一层玻璃层可以是玻璃软化温度(Glass TransitionTemperature)低于1100℃的材料，例如还可以是磷硅玻璃PSG等。在该硼磷硅玻璃BPSG1003上淀积一层氧化物层1004，例如SiO2，厚度为10～20nm。上面的氧化层1002和1004作为BPSG的扩散阻挡层，以避免其中的B或P扩散到衬底或SOI中。扩散阻挡层还可以是其他的绝缘材料。
然后，如图2所示，可以采用本领域普通技术人员熟知的智能剥离(SmartCutTM)方法在图1所示的结构上形成一层SOI(绝缘体上硅，Silicon onInsulator)1005。智能剥离技术具体为：将一定剂量的氢离子注入另一硅片，将该硅片中注入氢离子的表面与图1所示的硅片上表面通过键合技术结合，在随后的热处理过程中，在注入氢离子的硅片的投影射程处将形成微空腔层，并在该硅片的表面形成SOI层。进一步将上述的SOI层从该表面射程处剥离，使该SOI层转移到图1所示的硅片表面上，从而得到如图2所示的硅片。该SOI层的厚度可以通过氢注入能量来控制。这个步骤与本发明的内容无关，可以查看当前技术得知具体的步骤。
如图3所示，可以根据传统方法在硅片上形成STI(Shallow TrenchIsolation，浅沟槽隔离)，从而将器件之间进行隔离。
如图4所示，通过常规方法在图3所示的结构上形成栅极区。具体的步骤可以是：在SOI层上淀积一层栅介质层1007，例如可以是高k栅介质层。在栅介质层上淀积金属层1008，在金属层上淀积氮化物层，例如可以是Si3N4。对氮化物层进行选择性刻蚀，从而在栅极区的两侧形成氮化物侧墙1010以及在金属层1008上形成氮化物帽层1009。除了使用先栅技术之外，本发明的实施例还可以采用后栅技术。例如可以在源/漏形成之后，或者对于本发明实施例来说，可以在应力集中区形成后再将栅介质层和金属栅去除，重新淀积一层新的栅介质层和金属层，然后在栅金属层1008上形成氮化物帽层1009。本发明的实施例并不受此限制。
如图5所示，形成栅极区后，刻蚀SOI层1005、氧化层1004、BPSG层1003，以及氧化层1002，可以采用RIE(Reactive Ion Etch，反应离子刻蚀)技术，从而基本形成栅极区以及栅极区下方的应力集中区。
如图6所示，优选对BPSG层1003做进一步刻蚀，从而在BPSG层1003中形成底切。从图6中可见，BPSG层的横向宽度小于上方的SOI层1005。这个步骤是可选的。
如图7所示，在应力集中区的外围形成侧墙1011。形成侧墙的具体步骤可以为：在图6所示的器件结构上淀积一层非晶SiGe层，优选厚度为5～15nm，Ge含量为5％～20％，之后将该非晶SiGe层通过退火形成为单晶或多晶SiGe层，这一层单晶或多晶SiGe层至少需要覆盖于相邻STI之间的衬底部分以及SOI层的外侧。之后通过RIE刻蚀SiGe层以形成BPSG层1003的侧墙1011。侧墙能够阻挡BPSG扩散到后面将要形成的源/漏区中，而底切的形成使得侧墙的厚度可以更厚，阻挡的效果更好。侧墙由SiGe形成还有利于后面源/漏区的外延生长。根据本发明的其它实施例，该侧墙还可以由Si、Si:C或其它材料形成。
至此，应力集中区以及BPSG的侧墙都已形成。
然后，如图8所示，如果需要制造nMOSFET，则以BPSG的侧墙为源外延生长Si:C层1012，优选地，其中C的含量为0.2％～2％，具体的量可以根据器件需要的性能来确定。这一层Si:C层即可作为该半导体器件的源/漏区。而对于pMOSFET，则源/漏区采用以BPSG的侧墙为源外延生长SiGe形成，优选该SiGe层中Ge的含量为15％～60％。
之后需要对半导体器件进行退火，优选地，退火温度为900～1100℃，将BPSG层进行软化，如果是nMOSFET，则玻璃的软化以及源/漏区的拉应力导致玻璃层中的应力释放，从而在SOI沟道区的两侧集中了拉应力，拉应力能够提高电子在SOI沟道中的迁移率；如果是pMOSFET，则玻璃的软化以及源/漏区中的压应力导致玻璃层中的应力释放，从而在SOI沟道区的两侧集中了压应力，压应力能够提高空穴在SOI沟道中的迁移率。由于SOI沟道中的载流子的迁移率得到了提高，因此进一步改善器件的性能。
最后，将栅金属层1008上的氮化物帽层1009刻蚀，形成了如图9所示的器件结构。可以根据传统工艺对器件进行后续加工，例如，淀积ILD(层间介质层)形成接触孔以及局部互连结构。
至此，就得到了根据本发明的一个实施例的半导体器件。如图9所示，根据本发明的一个实施例的半导体器件包括：位于半导体衬底1001上的栅极区，应力集中区，源/漏区。其中栅极区可以包括栅介质层1007，栅金属层1008，本发明并不局限于此，栅极区可以包括其它结构，例如在金属层上还可以包括NiSi以减小栅极电阻。源/漏区通过外延生长形成，如果是nMOSFET，则源/漏区由Si:C形成，其中C的含量优选为0.2％～2％；如果是pMOSFET，则优选由SiGe形成，其中Ge的含量优选为15％～60％。应力集中区中包括SOI层1005和应力释放层1003，其中应力释放层1003可以是玻璃软化温度小于1100℃的材料，例如可以是BPSG或PSG等。此外在SOI层1005和应力释放层1003之间可以包括扩散阻挡层1004，优选厚度为10～20nm，BPSG层与衬底1001之间可以包括扩散阻挡层1002，优选厚度为50～100nm。其中，应力释放层1003经过900～1100℃的退火软化，从而源/漏区的SiGe能够向栅极区施加压力，或者是源/漏区Si:C能够向栅极区施加拉力，从而在SOI沟道中产生应力，能够增加载流子的迁移率，提高器件的性能。
优选地，在应力释放层1003的外围可以形成侧墙1011，侧墙1011优选由单晶或多晶SiGe形成，其中Ge含量可以为5％-20％。侧墙能够阻挡应力释放层中的原子例如B或P扩散到源/漏区中。为了进一步阻挡扩散，该应力释放层1003的横向宽度小于SOI层的宽度，从而在应力释放层1003的两侧形成底切，使得侧墙1011的厚度能够更大。侧墙1011还有利于源/漏区的外延生长。
根据本发明的实施例，通过在制造过程中应力释放层的软化以及源/漏区的应力从而能够对器件的沟道施加拉力或压力，增强载流子的迁移率，从而改善器件的性能。此外，本发明的实施例中应力释放层外围的侧墙以及上下的扩散阻挡层阻挡了玻璃中的杂质向外部扩散，在提高载流子迁移率的情况下保证了器件的性能。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过现有技术中的各种手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。
以上参照本发明的实施例对本发明予以了说明。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替换和修改，这些替换和修改都应落在本发明的范围之内。

Claims (23)

1.一种半导体器件，包括：
半导体衬底；
栅极区，位于所述半导体衬底上方；
源/漏区，位于所述栅极区两侧，所述源/漏区由应力材料形成；
其中，所述栅极区与半导体衬底之间包括应力集中区，所述应力集中区包括上面的硅层和下面的应力释放层，所述硅层与上方的栅极区相邻，所述应力释放层与下方的半导体衬底相邻，所述应力释放层在源/漏区之间,所述应力释放层经过退火软化，以使得所述源/漏区的应力材料能够向所述硅层施加拉力或压力。
2.根据权利要求1所述的半导体器件，其中，所述硅层与所述应力释放层之间还包括扩散阻挡层；和/或
所述应力释放层与所述半导体衬底之间还包括扩散阻挡层。
3.根据权利要求1所述的半导体器件，其中，所述应力释放层的横向宽度小于所述硅层的宽度以在所述应力释放层两侧形成底切。
4.根据权利要求1所述的半导体器件，其中，如果所述半导体器件为nMOSFET，则所述应力材料为拉应力材料；如果所述半导体器件为pMOSFET，则所述应力材料为压应力材料。
5.根据权利要求4所述的半导体器件，其中，如果所述半导体器件为nMOSFET，则所述应力材料为Si:C；如果所述半导体器件为pMOSFET，则所述应力材料为SiGe。
6.根据权利要求5所述的半导体器件，如果应力材料为SiGe，则SiGe中Ge含量为15%～60%；如果应力材料为Si:C，则Si:C中C含量为0.2%～2%。
7.根据权利要求1所述的半导体器件，其中，所述应力释放层经过900～1100℃的退火软化。
8.根据权利要求1至7中任一项所述的半导体器件，其中，还包括：形成于所述应力释放层两侧的侧墙。
9.根据权利要求8所述的半导体器件，其中，所述侧墙由SiGe、Si：C或Si中一种或多种的组合形成。
10.根据权利要求9所述的半导体器件，其中形成所述侧墙的SiGe中Ge含量为5%～20%。
11.根据权利要求1至7中任一项所述的半导体器件，所述应力释放层的玻璃软化温度低于1100℃。
12.根据权利要求1至7中任一项所述的半导体器件，其中，所述应力释放层包括硼磷硅玻璃和/或磷硅玻璃。
13.一种半导体器件的制造方法，包括：
提供半导体衬底；
在所述半导体衬底上形成应力集中区和栅极区，其中所述应力集中区包括：上下形成的硅层和应力释放层，所述硅层与所述栅极区上下相邻，所述应力释放层与下方的半导体衬底相邻；
在所述栅极区及应力集中区的两侧采用应力材料形成源/漏区；
将应力释放层进行软化，以使得所述源/漏区的应力材料能够向所述硅层施加拉力或压力。
14.根据权利要求13所述的方法，其中，形成应力集中区和栅极区包括：
在所述半导体衬底上淀积应力释放层；
在所述应力释放层上形成硅层；
在所述硅层上形成栅极区以及栅极区两侧的第一侧墙；
以所述第一侧墙为界向下刻蚀，形成包括硅层和应力释放层的应力集中区。
15.根据权利要求14所述的方法，在所述半导体衬底上淀积应力释放层之前和/或之后，还包括在所述半导体衬底上淀积扩散阻挡层。
16.根据权利要求14所述的方法，其中以所述第一侧墙为界向下刻蚀，形成包括硅层和应力释放层的应力集中区之后，还包括：
侧向刻蚀所述应力释放层以使所述应力释放层与上下相邻的层之间形成底切。
17.根据权利要求14所述的方法，其中，在形成所述应力集中区之后且在形成所述源/漏区之前还包括：在所述应力释放层的两侧形成第二侧墙。
18.根据权利要求17所述的方法，其中形成第二侧墙包括：
淀积一层非晶态SiGe层；
对所述非晶态SiGe层退火形成单晶或多晶SiGe层；
刻蚀所述单晶或多晶SiGe层以在所述应力释放层的两侧形成第二侧墙。
19.根据权利要求13至18中任一项所述的方法，其中，在所述栅极区及应力集中区的两侧采用应力材料形成源/漏区包括：
在所述栅极区及应力集中区的两侧外延生长拉应力材料或压应力材料形成源/漏区。
20.根据权利要求19所述的方法，其中，所述拉应力材料为Si:C，压应力材料为SiGe。
21.根据权利要求13至18中任一项所述的方法，其中，在形成源/漏区后，对半导体器件进行900～1100℃退火，以将所述应力释放层进行所述软化。
22.根据权利要求13至18中任一项所述的方法，其中，所述应力释放层的玻璃软化温度低于1100℃。
23.根据权利要求13至18中任一项所述的方法，其中，所述应力释放层由硼磷硅玻璃和/或磷硅玻璃形成。
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