CN104637815B - Mos晶体管及其制备方法 - Google Patents
Mos晶体管及其制备方法 Download PDFInfo
- Publication number
- CN104637815B CN104637815B CN201310557545.8A CN201310557545A CN104637815B CN 104637815 B CN104637815 B CN 104637815B CN 201310557545 A CN201310557545 A CN 201310557545A CN 104637815 B CN104637815 B CN 104637815B
- Authority
- CN
- China
- Prior art keywords
- region
- mos transistor
- drain region
- source region
- grid
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000002360 preparation method Methods 0.000 title claims abstract description 30
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims abstract description 46
- 239000000463 material Substances 0.000 claims abstract description 42
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 238000000034 method Methods 0.000 claims abstract description 15
- 150000002500 ions Chemical class 0.000 claims description 52
- 238000005530 etching Methods 0.000 claims description 24
- 238000000137 annealing Methods 0.000 claims description 22
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 21
- 229910052710 silicon Inorganic materials 0.000 claims description 20
- 239000010703 silicon Substances 0.000 claims description 20
- 238000002347 injection Methods 0.000 claims description 14
- 239000007924 injection Substances 0.000 claims description 14
- 239000002184 metal Substances 0.000 claims description 14
- 229910052751 metal Inorganic materials 0.000 claims description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 229920005591 polysilicon Polymers 0.000 claims description 8
- 239000004065 semiconductor Substances 0.000 claims description 8
- 238000005224 laser annealing Methods 0.000 claims description 7
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 4
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 claims description 4
- 238000011049 filling Methods 0.000 claims description 3
- 230000000717 retained effect Effects 0.000 claims description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical group [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 2
- 239000001301 oxygen Substances 0.000 claims description 2
- 229910052760 oxygen Inorganic materials 0.000 claims description 2
- 229910003978 SiClx Inorganic materials 0.000 claims 1
- 239000003795 chemical substances by application Substances 0.000 claims 1
- 238000002425 crystallisation Methods 0.000 claims 1
- 230000008025 crystallization Effects 0.000 claims 1
- 238000002955 isolation Methods 0.000 description 13
- 230000000694 effects Effects 0.000 description 9
- 230000008569 process Effects 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 230000008859 change Effects 0.000 description 6
- 229910021332 silicide Inorganic materials 0.000 description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 description 3
- 230000006835 compression Effects 0.000 description 3
- 238000007906 compression Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 230000002708 enhancing effect Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- 238000009616 inductively coupled plasma Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 238000005280 amorphization Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 239000000725 suspension Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/1608—Silicon carbide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- High Energy & Nuclear Physics (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明提供一种的MOS晶体管及其制备方法，在不影响源区及漏区的情况下，本发明通过离子注入的方法改变沟道区材料，形成连接源区和漏区、且区别于Si衬底材料的SiC沟道区或SiGe沟道区，以使所述源区、沟道区及漏区的横截面连接形成哑铃型区域。由于本发明的沟道区材料发生变化，一方面提高沟道本身的载流子迁移率，另一方面，进一步提高沟道区的应力，从而进一步提高沟道区的载流子迁移率，以提高MOS晶体管的工作电流，进而改善其工作特性。
Description
技术领域
本发明属于半导体器件技术领域，涉及一种MOS晶体管及其制备方法。
背景技术
现有的半导体技术中，形成晶体管的方法一般为：提供硅衬底，在硅衬底中形成阱区以及隔离结构；在硅衬底表面上依次形成栅介质层和栅极；在栅介质层和栅极周围形成侧墙；以侧墙、栅介质和栅极为掩膜对硅衬底进行离子注入形成源区和漏区，源区和漏区之间的阱区即为沟道区。
随着半导体技术的发展，集成电路中器件的特征尺寸越来越小。当互补式金属氧化物半导体的制作工艺进展至微米级之后，由于源极/漏极区之间的沟道随之变短，当沟道区的长度减小到一定值时，会产生短沟道效应(Short Channel Effect)与热载流子效应(Hot Carrier Effect)并进而导致元件无法运作。换言之，由于短沟道效应的存在会影响器件的性能，因此也就阻碍了集成电路中器件特征尺寸的进一步缩小。
当前研究集成电路基础技术的目标在于获得更高的单元集成度、更高的电路速度、更低的单位功能的功耗和单位功能成本。在器件尺寸等比缩小的过程中，更高的集成度与工作频率意味着更大的功耗，减小电源电压VDD是减小电路功耗的一般选择，但VDD的降低会导致器件的驱动能力和速度下降。减小阈值电压、减薄栅介质厚度可提高器件的电流驱动能力，但同时会导致亚阈值漏电流和栅极漏电流的增加，从而增大静态功耗，这就是目前IC面临的“功耗-速度”困境。
提高器件沟道迁移率是解决上述困境的关键。在沟道迁移率大幅度提升的基础上，一方面可以采用较低的VDD和较高的阈值漏电压，同时又可以保证器件有足够的电流驱动能力和速度。
已知，在N型金属氧化物半导体场效应晶体管(NMOSFET)的沟道中引入张应力可以提升NMOSFET的沟道迁移率，在P型金属氧化物半导体场效应晶体管(PMOSFET)的沟道中引入压应力可以提升PMOSFET的沟道迁移率。
对于PMOS晶体管来说，嵌入式锗硅(SiGe)技术能有效提高空穴迁移率，从而提高PMOS晶体管的性能。所谓嵌入式锗硅技术是指在紧邻PMOS晶体管沟道的硅衬底中形成SiGe外延层，SiGe外延层会对沟道产生压应力，从而提高空穴的迁移率。
但是，为了实现在更小尺寸的器件中进一步提高载流子迁移率的目的，则需要寻求对器件沟道增强应力方面新的突破。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种MOS晶体管及其制备方法，本发明解决的技术问题是进一步提高晶体管的沟道中载流子迁移率，以增加晶体管的工作电流。
为实现上述目的及其他相关目的，本发明提供一种MOS晶体管的制备方法，所述制备方法至少包括以下步骤：
1）提供MOS晶体管的前端器件，所述前端器件至少包括形成于Si衬底的有源区顶部的源区和漏区、形成于源区和漏区之间的有源区上的且至少包括第一栅极的第一栅区域、以及形成于所述第一栅区域两侧的且覆盖于源区和漏区上的接触孔刻蚀停止层，刻蚀去除所述第一栅极以形成窗口；
2）采用离子注入的方法，通过所述窗口对源区及漏区之间的有源区进行预非晶化掺杂；
3）对所述步骤2）获得的结构进行退火处理，形成连接所述源区和漏区的沟道区；
4）填充所述窗口，形成位于所述沟道区上的第二栅区域。
可选地，所述源区和漏区为SiGe，或所述源区和漏区为SiC。
可选地，所述步骤2）中注入的离子为Ge离子或C离子。
可选地，所述Ge离子注入的剂量范围为5E14～3E15cm-2，所述Ge离子注入的能量范围为40KeV～100KeV；所述C离子注入的剂量范围为1E14～5E14cm-2，所述C离子注入的能量范围为5KeV～30KeV。
可选地，所述步骤2）中还注入N离子。
可选地，所述N离子注入的剂量范围为1E13～1E15cm-2，注入的能量范围为2KeV～20KeV。
可选地，所述退火处理包括低温退火、激光退火或尖峰退火中的任意一种。
可选地，所述第一栅区域还包括位于所述第一栅极下的第一栅介质层。
可选地，所述步骤1）刻蚀去除所述第一栅极直至暴露位于第一栅极下的有源区以形成窗口。
可选地，所述步骤1）刻蚀去除所述第一栅极直至暴露所述第一栅介质层以形成窗口，此时步骤4）中在形成第二栅区域之前还需要去除步骤1）中被保留的第一栅介质层。
可选地，所述第二栅区域包括自下而上依次形成于所述沟道区上的第二栅介质层及第二栅极。
可选地，所述第二栅介质层为高介电常数材料，至少包括HfO2或HfZrO；所述第二栅极为半导体功函数调制金属栅材料，至少包括TiN、TaN、AlN、WN或MoN中的任意一种。
可选地，所述第二栅介质层为氧化硅或氮氧化硅，所述第二栅极为多晶硅。
本发明还提供一种MOS晶体管，所述晶体管至少包括：
区别于Si衬底材料的且形成于Si衬底有源区顶部的源区和漏区；
区别于Si衬底材料的且连接所述源区和漏区的沟道区；
位于所述沟道区上的第二栅区域。
可选地，所述源区和漏区为SiGe，或所述源区和漏区为SiC。
可选地，所述沟道区为SiGe或SiC。
可选地，所述第二栅区域包括自下而上依次形成于所述沟道区上的第二栅介质层及第二栅极。
如上所述，本发明的MOS晶体管及其制备方法，具有以下有益效果：在不影响源区及漏区的情况下，本发明通过离子注入的方法改变沟道区材料，形成连接源区和漏区、且区别于Si衬底材料的SiC沟道区或SiGe沟道区，以使所述源区、沟道区及漏区的横截面连接形成哑铃型区域。由于本发明的沟道区材料发生变化，一方面提高沟道本身的载流子迁移率，另一方面，进一步提高沟道区的应力，从而进一步提高沟道区的载流子迁移率，以提高MOS晶体管的工作电流，进而改善其工作特性。
附图说明
图1显示为本发明的MOS晶体管的制备方法的流程图。
图2至图6显示为本发明MOS晶体管的制备方法在具体实施方式中的相应步骤的结构示意图，其中，图6还显示为本发明MOS晶体管的结构示意图。
元件标号说明
1 Si衬底
2 隔离结构
3 有源区
41 第一栅区域
411 第一栅介质层
412 第一栅极
42 第二栅区域
421 第二栅介质层
422 第二栅极
51 源区
52 漏区
53 沟道区
6 接触孔刻蚀停止层
7 金属硅化物
A 窗口
S1～S4 步骤
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图6。需要说明的是，以下具体实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
对于PMOS晶体管来说，嵌入式锗硅(SiGe)技术能有效提高空穴迁移率，从而提高PMOS晶体管的性能。所谓嵌入式锗硅技术是指在紧邻PMOS晶体管沟道的硅衬底中形成SiGe外延层，SiGe外延层会对沟道产生压应力，从而提高空穴的迁移率。
但是，为了实现在更小尺寸的器件中进一步提高载流子迁移率的目的，则需要寻求对器件沟道增强应力方面新的突破。
有鉴于此，本发明提供了一种MOS晶体管的制备方法，在不影响源区及漏区的情况下，本发明通过离子注入的方法改变沟道区材料，形成连接源区和漏区、且区别于Si衬底材料的SiC沟道区或SiGe沟道区，以使所述源区、沟道区及漏区的横截面连接形成哑铃型区域。由于本发明的沟道区材料发生变化，一方面提高沟道本身的载流子迁移率，另一方面，进一步提高沟道区的应力，从而进一步提高沟道区的载流子迁移率，以提高MOS晶体管的工作电流，进而改善其工作特性。以下将详细阐述本发明的MOS晶体管的制备方法的实施方式，使本领域技术人员不需要创造性劳动即可理解本发明的MOS晶体管的制备方法。
如图6所示，本发明提供一种MOS晶体管，至少包括：源区51、漏区42、沟道区53及第二栅区域42。
所述源区51和漏区52的材料区别于Si衬底1的材料，且所述源区51和漏区52形成于Si衬底有源区3的顶部。其中，所述源区51和漏区52的形状未限制，至少包括U型、V型或Σ型，在本实施例中，如图6所示，优选Σ型源区51和漏区52；所述源区51和漏区52为SiGe，或所述源区51和漏区52为SiC，在本实施例中，所述源区51和漏区52为SiGe。
所述沟道区53的材料为区别于Si衬底1的材料，且所述沟道区53连接所述源区51和漏区52，在沿沟道长度方向的剖面图中（图6），以使所述源区51、沟道区53及漏区52的横截面连接成哑铃型区域，在图6中所述哑铃型区域体现为：连接源区51和漏区52的沟道区53的高度小于所述源区51和漏区52的高度，其中，各该区域的高度是指图6中垂直于沟槽长度方向的纵向方向上的高度；所述沟道区53的材料为SiGe或SiC，在本实施例优选所述沟道区53优选SiGe。
需要指出的是，本发明在不同实施例中的源区51和漏区52及沟道区53的材料分布情况分为以下四类：i）如本实施例中所述的SiGe的沟道区53分别连接SiGe的源区51和SiGe的漏区52；ii）SiC的沟道区分别连接SiGe的源区和SiGe的漏区；iii）SiGe的沟道区分别连接SiC的源区和SiGe的漏区；iv）SiC的沟道区分别连接SiC的源区和SiGe的漏区。
因此，本发明改变了沟道区53的材料，形成连接源区和漏区、且区别于Si衬底材料的SiC沟道区或SiGe沟道区，以使所述源区、沟道区及漏区的横截面连接形成哑铃型区域。由于本发明的沟道区材料发生变化，一方面提高沟道本身的载流子迁移率，另一方面，进一步提高沟道区的应力，从而进一步提高沟道区的载流子迁移率，以提高MOS晶体管的工作电流，进而改善其工作特性。
所述第二栅区域42位于所述沟道区53上，其中，所述第二栅区域42包括自下而上依次形成于所述沟道区53上的第二栅介质层421及第二栅极422；所述第二栅介质层421为高介电常数（high-k）材料，至少包括HfO2或HfZrO，所述第二栅极422为半导体功函数调制金属栅材料，至少包括TiN、TaN、AlN、WN或MoN中的任意一种；所述第二栅介质层421为氧化硅或氮氧化硅，所述第二栅极422为多晶硅。在本实施例中，所述第二栅介质层421为氮氧化硅，所述第二栅极42为多晶硅。
需要说明的是，本实施例的MOS晶体管还包括：金属硅化物7、隔离结构2以及接触孔刻蚀停止层6（Contact Etch Stop Layer，CESL）。
所述隔离结构2将Si衬底1隔离出有源区3，其中，所述隔离结构2为浅沟槽隔离(Shallow Trench Isolation，STI)或绝缘介质隔离，在本实施例中优选浅沟槽隔离。
所述金属硅化物7形成于所述源区51和漏区52上的金属硅化物7，以用于降低源区51和漏区52与接触孔（未图示）内连接金属（未图示）的接触电阻。
所述接触孔刻蚀停止层6形成于所述第二栅区域42两侧的且覆盖于源区51和漏区52上，所述接触孔刻蚀停止层6至少包括氮化硅或氮氧化硅，在本实施例中，所述接触孔刻蚀停止层6优选氮化硅。
如图1至图6所示，本发明还提供一种上述MOS晶体管的制备方法，所述制备方法至少包括以下步骤：
首先执行步骤1），如图1中步骤S1、图2及图3所示，提供一MOS晶体管的前端器件，所述前端器件至少包括形成于Si衬底1的有源区3顶部的源区51和漏区52、形成于源区51和漏区52之间的有源区3上的且至少包括第一栅极412的第一栅区域41、以及形成于所述第一栅区域41两侧的且覆盖于源区51和漏区52上的接触孔刻蚀停止层6（Contact Etch StopLayer，CESL），而后，干法或湿法刻蚀去除所述第一栅极412以形成窗口A。
需要说明的是，所述前端器件还包括将Si衬底1隔离出有源区3的隔离结构2，其中，所述隔离结构2为浅沟槽隔离(Shallow Trench Isolation，STI)或绝缘介质隔离，在本实施例中优选浅沟槽隔离；所述第一栅区域41还包括位于所述第一栅极412下的第一栅介质层411，其中，本实施例中，所述第一栅介质层为氧化硅或氮氧化硅，所述第一栅极为多晶硅；所述源区51和漏区52的形状未限制，至少包括U型、V型或Σ型，在本实施例中，如图2所示，优选Σ型源区51和漏区52；所述源区51和漏区52为SiGe，或所述源区51和漏区52为SiC，在本实施例中，所述源区51和漏区52为SiGe；所述接触孔刻蚀停止层6至少包括氮化硅、或氮氧化硅，在本实施例中，所述接触孔刻蚀停止层6优选氮化硅。
干法刻蚀多晶硅第一栅极412至少包括反应离子刻蚀（RIE）、感应耦合等离子体刻蚀（ICP）或高浓度等离子体刻蚀（HDP）中的任意一种；湿法刻蚀多晶硅第一栅极412至少包括醋酸与硝酸的混合液；在本实施例中，刻蚀所述第一栅极412采用高浓度等离子体刻蚀。
需要进一步说明的是，本实施例中，所述源区51和漏区52上还形成有金属硅化物7，以利于源区51和漏区52降低其与接触孔（未图示）内连接金属（未图示）的接触电阻。
需要指出的是，在本实施例中，所述前端器件的制备方法为：首先，提供硅衬底1，通过隔离结构2将硅衬底隔离出有源区3；而后，在有源区3表面上自下而上依次形成第一栅介质层411和第一栅极412，其中，第一栅区域41至少包括第一栅介质层411和第一栅极412；然后，在所述衬底1顶部预制备所述源区和漏区的位置分别形成沟槽（未图示），外延生长填充所述沟槽以形成源区51和漏区52，其中，所述源区51和漏区52为SiGe，或所述源区51和漏区52为SiC，源区51和漏区52之间的有源区3即为沟道区53；最后，沉积接触孔刻蚀停止层6并平坦化处理位于第一栅区域41上的接触孔刻蚀停止层6直至暴露所述第一栅极412。其中，优选的，在形成6之前，继续外延生长，在所述源区51和漏区52上形成金属硅化物7，用于降低源区51和漏区52与接触孔（未图示）内连接金属（未图示）的接触电阻。
需要特别指出的是，所述步骤1）刻蚀去除所述第一栅极412以形成窗口A时，在本实施例中如图3所示，具体为刻蚀去除所述第一栅极412直至暴露所述第一栅介质层411以形成窗口A，但并不局限于此，在另一实施例中，形成所述窗口时还可以为：刻蚀去除所述第一栅极直至暴露位于第一栅极下的有源区以形成窗口。接着执行步骤2）。
在步骤2）中，如图1中步骤S2及图4所示，采用离子注入的方法，通过所述窗口，对源区51及漏区52之间的有源区3进行超浅结的预非晶化掺杂（Pre-amorphizationImplantation，PAI），即利用高剂量离子注入，在硅表面及一定深度内破坏硅的晶体结构，形成非晶化的硅结构，从而改变后续离子注入特性以及局部应力作用。其中，步骤2）中注入的离子为Ge离子或C离子；所述Ge离子注入的剂量范围为5E14～3E15cm-2，注入的能量范围为40KeV～100KeV；所述C离子注入的剂量范围为1E14～5E14cm-2，注入的能量范围为5KeV～30KeV；进一步，步骤2）中还同时注入N离子，一方面是为了在沟道表面修复非饱和的硅悬挂键及提高沟道界面的可靠性问题，另一方面N离子可以与衬底掺杂及缺陷相互作用，可以起到抑制杂质向沟道表面扩散的作用，提高晶体管工作特性；所述N离子注入的剂量范围为1E13～1E15cm-2，注入的能量范围为2KeV～20KeV。
需要指出的是，所述源区51和漏区52为SiGe时，步骤2）中注入的离子可以为Ge离子或C离子，但并不局限于此，当所述源区51和漏区52为SiC，步骤2）中注入的离子也可以为Ge离子或C离子。
在本实施例中，所述源区51和漏区52为SiGe，优选步骤2）中注入的离子为Ge离子，优选所述Ge离子注入的剂量范围为1.75E15cm-2，注入的能量范围为70KeV；同时，步骤2）中还同时注入N离子，优选所述N离子注入的剂量范围为5E14cm-2，注入的能量范围为11KeV。
需要说明的是，在步骤2）离子注入过程中，所述源区51和漏区52上均形成有接触孔刻蚀停止层6作为阻挡层，因此，步骤2）的离子注入过程对源区51和漏区52没有产生影响。接着执行步骤3）。
在步骤3）中，如图1中步骤S3及图5所示，对所述步骤2）获得的结构进行退火处理，形成连接所述源区51和漏区52的沟道区53，以使所述源区51、沟道区53及漏区52的横截面连接形成哑铃型区域。其中，在图5中所述哑铃型区域体现为：连接源区51和漏区52的沟道区53的高度小于所述源区51和漏区52的高度，其中，各该区域的高度是指图5中垂直于沟槽长度方向的纵向方向上的高度。
需要说明的是，所述退火处理包括低温退火（SPER annealing）、激光退火（Laserannealing，LSA）或尖峰（Spike）退火中的任意一种。其中，所述低温退火的时间范围为1～30min；所述低温退火的温度范围为700～900℃；所述激光退火的时间范围为10～60s；所述激光退火的温度范围为900～1100℃；所述尖峰退火的时间范围为10～60ms；所述尖峰退火的温度范围为1200～1350℃；在本实施例中，优选激光退火，退火时间为40s，退火温度为1000℃。
在本实施例中，经过退火处理之后，如图5所示，步骤2）中离子注入Ge离子的有源区形成SiGe材料的沟道区53，且该SiGe的沟道区53分别连接SiGe的源区51和SiGe的漏区52，形成三者连接之后的横截面（沿沟道长度方向的剖面图中）为哑铃型区域。
需要说明的是，并不局限于此，在其他实施例中，经过退火处理之后，当步骤2）中离子注入C离子时，该C离子注入的有源区形成SiC材料的沟道区。
因此，本发明在不同实施例中的源区51和漏区52及沟道区53的材料分布情况分为以下四类：i）如本实施例中所述的SiGe的沟道区53分别连接SiGe的源区51和SiGe的漏区52；ii）SiC的沟道区分别连接SiGe的源区和SiGe的漏区；iii）SiGe的沟道区分别连接SiC的源区和SiGe的漏区；iv）SiC的沟道区分别连接SiC的源区和SiGe的漏区。
需要进一步说明的是，通过步骤2）的离子注入及步骤3）的退火处理，本发明改变了沟道区材料，形成连接源区和漏区、且区别于Si衬底材料的SiC沟道区或SiGe沟道区，以使所述源区、沟道区及漏区的横截面连接形成哑铃型区域。由于本发明的沟道区材料发生变化，一方面提高沟道本身的载流子迁移率，另一方面，进一步提高沟道区的应力，从而进一步提高沟道区的载流子迁移率，以提高MOS晶体管的工作电流，进而改善其工作特性。接着执行步骤4）。
在步骤4）中，如图1中步骤S4及图6所示，填充所述窗口，形成位于所述沟道区53上的第二栅区域42。其中，所述第二栅区域42包括自下而上依次形成于所述沟道区53上的第二栅介质层421及第二栅极422；所述第二栅介质层421为高介电常数（high-k）材料，至少包括HfO2或HfZrO，所述第二栅极422为半导体功函数调制金属栅材料，至少包括TiN、TaN、AlN、WN或MoN中的任意一种；所述第二栅介质层421为氧化硅或氮氧化硅，所述第二栅极422为多晶硅。在本实施例中，所述第二栅介质层421为氮氧化硅，所述第二栅极42为多晶硅。
需要指出的是，填充所述窗口形成第二栅区域42时，依次沉积第二栅介质层421的材料及第二栅极422的材料，而后进行化学机械抛光直至暴露位于所述接触孔刻蚀停止层6之间的第二栅极422.
需要说明的是，如图6所示，由于本实施例的步骤1）中形成窗口A时，采用刻蚀去除所述第一栅极412直至暴露所述第一栅介质层411的形式，因此，在步骤2）至步骤4）过程中，所述第一栅介质层411仍然保留，但其同时也受到离子注入的影响，因此，在所述沟道区53上形成第二栅区域42之前，需要先去除该被保留的所述第一栅介质层411，而后再依次进行第二栅介质层421及第二栅极42的制备。
但并不局限于此，在另一实施例中，步骤1）中，若采用刻蚀去除所述第一栅极直至暴露位于第一栅极下的有源区以形成窗口，则在步骤2）至步骤4）过程中，所述第一栅介质层411已经去除，此时，步骤4）中可直接在所述沟道区上形成第二栅区域。
综上所述，本发明的MOS晶体管及其制备方法，在不影响源区及漏区的情况下，本发明通过离子注入的方法改变沟道区材料，形成连接源区和漏区、且区别于Si衬底材料的SiC沟道区或SiGe沟道区，以使所述源区、沟道区及漏区的横截面连接形成哑铃型区域。由于本发明的沟道区材料发生变化，一方面提高沟道本身的载流子迁移率，另一方面，进一步提高沟道区的应力，从而进一步提高沟道区的载流子迁移率，以提高MOS晶体管的工作电流，进而改善其工作特性。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (14)
1.一种MOS晶体管的制备方法，其特征在于，所述制备方法至少包括以下步骤：
1)提供MOS晶体管的前端器件，所述前端器件至少包括形成于Si衬底的有源区顶部的源区和漏区、形成于源区和漏区之间的有源区上的且至少包括第一栅极的第一栅区域、以及形成于所述第一栅区域两侧的且覆盖于源区和漏区上的接触孔刻蚀停止层，刻蚀去除所述第一栅极以形成窗口；所述源区和所述漏区通过在所述衬底顶部外延生长填充沟槽形成；
2)采用离子注入的方法，通过所述窗口对源区及漏区之间的有源区进行超浅结的预非晶化掺杂，注入的离子为Ge离子或C离子，同时还注入N离子；
3)对所述步骤2)获得的结构进行退火处理，形成连接所述源区和漏区的沟道区；其中，任一所述源区和所述漏区的横截面形状均包括U型、V型和Σ型中的任意一种，所述源区、所述沟道区以及所述漏区的横截面连接成哑铃型区域；
4)填充所述窗口，形成位于所述沟道区上的第二栅区域。
2.根据权利要求1所述的MOS晶体管的制备方法，其特征在于：所述源区和漏区为SiGe，或所述源区和漏区为SiC。
3.根据权利要求1所述的MOS晶体管的制备方法，其特征在于：所述Ge离子注入的剂量范围为5E14～3E15cm-2，所述Ge离子注入的能量范围为40KeV～100KeV；所述C离子注入的剂量范围为1E14～5E14cm-2，所述C离子注入的能量范围为5KeV～30KeV。
4.根据权利要求1所述的MOS晶体管的制备方法，其特征在于：所述N离子注入的剂量范围为1E13～1E15cm-2，注入的能量范围为2KeV～20KeV。
5.根据权利要求1所述的MOS晶体管的制备方法，其特征在于：所述退火处理包括低温退火、激光退火或尖峰退火中的任意一种。
6.根据权利要求1所述的MOS晶体管的制备方法，其特征在于：所述第一栅区域还包括位于所述第一栅极下的第一栅介质层。
7.根据权利要求6所述的MOS晶体管的制备方法，其特征在于：所述步骤1)刻蚀去除所述第一栅极直至暴露位于第一栅极下的有源区以形成窗口。
8.根据权利要求6所述的MOS晶体管的制备方法，其特征在于：所述步骤1)刻蚀去除所述第一栅极直至暴露所述第一栅介质层以形成窗口，此时步骤4)中在形成第二栅区域之前还需要去除步骤1)中被保留的第一栅介质层。
9.根据权利要求1所述的MOS晶体管的制备方法，其特征在于：所述第二栅区域包括自下而上依次形成于所述沟道区上的第二栅介质层及第二栅极。
10.根据权利要求9所述的MOS晶体管的制备方法，其特征在于：所述第二栅介质层为高介电常数材料，至少包括HfO2或HfZrO；所述第二栅极为半导体功函数调制金属栅材料，至少包括TiN、TaN、AlN、WN或MoN中的任意一种。
11.根据权利要求9所述的MOS晶体管的制备方法，其特征在于：所述第二栅介质层为氧化硅或氮氧化硅，所述第二栅极为多晶硅。
12.一种MOS晶体管，至少包括：
区别于Si衬底材料的且形成于Si衬底有源区顶部的源区和漏区；所述源区和所述漏区通过在所述衬底顶部外延生长填充沟槽形成；
区别于Si衬底材料的且连接所述源区和漏区的沟道区；其中，任一所述源区和所述漏区的横截面形状均包括U型、V型和Σ型中的任意一种，所述源区、所述沟道区以及所述漏区的横截面连接成哑铃型区域，所述沟道区为通过超浅结的预非晶化掺杂形成的SiGe或SiC，且所述沟道区中注入有N离子；
位于所述沟道区上的第二栅区域。
13.根据权利要求12所述的MOS晶体管，其特征在于：所述源区和漏区为SiGe，或所述源区和漏区为SiC。
14.根据权利要求12所述的MOS晶体管，其特征在于：所述第二栅区域包括自下而上依次形成于所述沟道区上的第二栅介质层及第二栅极。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310557545.8A CN104637815B (zh) | 2013-11-11 | 2013-11-11 | Mos晶体管及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310557545.8A CN104637815B (zh) | 2013-11-11 | 2013-11-11 | Mos晶体管及其制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104637815A CN104637815A (zh) | 2015-05-20 |
| CN104637815B true CN104637815B (zh) | 2018-04-17 |
Family
ID=53216412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201310557545.8A Active CN104637815B (zh) | 2013-11-11 | 2013-11-11 | Mos晶体管及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104637815B (zh) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6709935B1 (en) * | 2001-03-26 | 2004-03-23 | Advanced Micro Devices, Inc. | Method of locally forming a silicon/geranium channel layer |
| CN102938375A (zh) * | 2011-08-15 | 2013-02-20 | 中芯国际集成电路制造(上海)有限公司 | 一种场效应晶体管及形成方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060166417A1 (en) * | 2005-01-27 | 2006-07-27 | International Business Machines Corporation | Transistor having high mobility channel and methods |
| KR20120058962A (ko) * | 2010-11-30 | 2012-06-08 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
-
2013
- 2013-11-11 CN CN201310557545.8A patent/CN104637815B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6709935B1 (en) * | 2001-03-26 | 2004-03-23 | Advanced Micro Devices, Inc. | Method of locally forming a silicon/geranium channel layer |
| CN102938375A (zh) * | 2011-08-15 | 2013-02-20 | 中芯国际集成电路制造(上海)有限公司 | 一种场效应晶体管及形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN104637815A (zh) | 2015-05-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE102012110642B3 (de) | Kontaktstruktur einer Halbleitereinrichtung, ein pMOSFET diese enthaltend und ein Verfahren zu deren Herstellung | |
| CN101517741B (zh) | 具有包含性能增进材料成分的受应变沟道区的晶体管 | |
| CN106067479A (zh) | 半导体结构及其制造方法 | |
| KR100924549B1 (ko) | 반도체 소자 및 그의 제조방법 | |
| JP2006019727A (ja) | 勾配付き組み込みシリコン−ゲルマニウムのソース−ドレイン及び／又は延長部をもつ、歪みｐ型ｍｏｓｆｅｔの構造及びこれを製造する方法 | |
| KR20120035699A (ko) | 급경사 접합 프로파일을 갖는 소스/드레인 영역들을 구비하는 반도체 소자 및 그 제조방법 | |
| CN103545213A (zh) | 半导体器件及其制造方法 | |
| CN103426769B (zh) | 半导体器件制造方法 | |
| CN103985634B (zh) | 一种pmos晶体管的制造方法 | |
| CN110047754A (zh) | 半导体器件及其制造方法 | |
| CN104037083B (zh) | 一种半导体器件的制造方法 | |
| US20060001105A1 (en) | Semiconductor device having optimized shallow junction geometries and method for fabrication thereof | |
| CN103985633B (zh) | 一种pmos晶体管的制备方法 | |
| CN103871887A (zh) | Pmos晶体管、nmos晶体管及其各自的制作方法 | |
| CN109755297A (zh) | 半导体器件及其制造方法 | |
| CN110176402A (zh) | 一种fdsoi pmos浅掺杂离子注入方法 | |
| CN103985635B (zh) | 一种mos晶体管的制备方法 | |
| US20090114957A1 (en) | Semiconductor device and method of manufacturing the same | |
| CN106328505A (zh) | 半导体结构的形成方法 | |
| CN104637815B (zh) | Mos晶体管及其制备方法 | |
| KR100840684B1 (ko) | 반도체 소자의 제조방법 | |
| CN108281485A (zh) | 半导体结构及其形成方法 | |
| CN109427681A (zh) | 半导体结构及其形成方法 | |
| CN108122758A (zh) | 半导体结构及其形成方法 | |
| CN105097698A (zh) | 一种半导体器件及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |