DE102012110642B3 - Kontaktstruktur einer Halbleitereinrichtung, ein pMOSFET diese enthaltend und ein Verfahren zu deren Herstellung - Google Patents

Kontaktstruktur einer Halbleitereinrichtung, ein pMOSFET diese enthaltend und ein Verfahren zu deren Herstellung Download PDF

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Abstract

Die Offenbarung betrifft eine Halbleitereinrichtung. Eine beispielhafte Struktur für eine Kontaktstruktur für eine Halbleitereinrichtung umfasst ein Substrat mit einer Hauptoberfläche und einer Kavität unter der Hauptoberfläche; ein gestrecktes Material in der Kavität, wobei die Gitterkonstante des gestreckten Materials anders ist als die Gitterkonstante des Substrats; eine Ge-haltige dielektrische Schicht über dem gestreckten Material und eine Metallschicht über der Ge-haltigen dielektrischen Schicht.

Description

  • Technisches Gebiet
  • Die Offenbarung bezieht sich auf die Herstellung integrierter Schaltkreise und spezieller auf eine Halbleitereinrichtung oder ein Halbleiterbauteil mit einer Kontaktstruktur.
  • HINTERGRUND
  • Mit dem Eindringen der Halbleiterindustrie in Nanometer-Technologieknoten (nanometer technology process nodes) zur Erzielung höherer Bauteildichten, höherer Leistung und geringerer Kosten haben die Herausforderungen im Hinblick auf die Herstellung und das Design zur Entwicklung von dreidimensionalen Designs geführt, wie FIN-Feldeffekttransistoren (FinFET). Ein typischer FinFET wird mit einem dünnen Grat oder einer Gratstruktur (Englisch: „Fin”) hergestellt, der sich ausgehend von einem Substrat erstreckt und z. B. durch Wegätzens eines Teils einer Siliziumschicht des Substrats gebildet ist. Der Kanal des FinFET wird in diesem vertikalen Grat gebildet. Ein Gate ist über dem Grat vorgesehen (z. B. durch Umhüllen des Grats). Das Vorsehen eines Gates auf beiden Seiten des Kanals erlaubt eine Gatesteuerung des Kanals von beiden Seiten. Zusätzlich können gestreckte (strained) Materialien in Source/Drain(S/D)-Bereichen des FinFET, welche selektiv gewachsenes Siliziumgermanium (SiGe) verwenden, zur Verbesserung der Trägermobilität eingesetzt werden.
  • US 2012/0168830 A1 beschreibt FinFETs mit verspannten Schichten und einer Kontaktstruktur mit einem Substrat und einer vergrabenen Oxidschicht auf dem Substrat, wobei ein gestrecktes Halbleitermaterial auf der Oxidschicht und ein Gate-Isolationsfilm auf dem gestreckten Halbleitermaterial ausgebildet sind. Über dem Gate-Isolationsfilm ist eine Gate-Elektrode aus Polysilizium oder ein Metallfilm ausgebildet.
  • Die US 2010/0148217 A1 beschreibt einen Mehrfach-Gate-Transistor, der gestrecktes Halbleitermaterial in Kavitäten aufweist, ohne jedoch eine Ge-haltige dielektrische Schicht zu bilden.
  • Die US 7 078 300 B2 behandelt die Herstellung von GeON-Schichten als Gate-Oxid mit einem zweistufigen Verfahren aus Nitridation und Oxidation.
  • Es gibt jedoch Herausforderungen bei der Umsetzung solcher Merkmale und Prozesse in der Herstellung komplementärer Metalloxidhalbleiter (CMOS). Die Silizidbildung auf gestreckten Materialien erzeugt z. B. einen hohen Kontaktwiderstand der Source/Drain-Bereiche des FinFET, wodurch die Leistungsfähigkeit des Bauteils abnimmt.
  • ÜBERBLICK ÜBER DIE ERFINDUNG
  • Die vorliegende Erfindung sieht eine Kontaktstruktur mit den Merkmalen von Anspruch 1, einen p-Metalloxidhalbleiter-Feldeffekt-Transistor mit den Merkmalen von Anspruch 6 und ein Verfahren gemäß Anspruch 7 vor.
  • Die vorliegende Erfindung sieht eine Kontaktstruktur für einen niedrigen Kontaktwiderstand zu Source/Drain-Bereichen einer Halbleitereinrichtung vor, mit folgenden Merkmalen: ein Substrat mit einer Hauptoberfläche und einer Kavität unter der Hauptoberfläche; ein gestrecktes Material in der Kavität, wobei eine Gitterkonstante des gestreckten Materials anders ist als eine Gitterkonstante des Substrats; eine Ge-haltige dielektrische Schicht über dem gestreckten Material; und eine Metallschicht über der Ge-haltigen dielektrischen Schicht.
  • In einer oder mehreren Ausgestaltungen umfasst das gestreckte Material SiGe oder SiGeB.
  • In einer oder mehreren Ausgestaltungen hat die Ge-haltige dielektrische Schicht eine Dicke im Bereich von ungefär 1 nm bis ungefähr 10 nm.
  • In einer oder mehreren Ausgestaltungen umfasst die Ge-haltige dielektrische Schicht GeNx.
  • In einer oder mehreren Ausgestaltungen umfasst die Ge-haltige dielektrische Schicht GeOx oder GeOxNy.
  • In einer oder mehreren Ausgestaltungen umfasst die Metallschicht Co, Ni oder TiN.
  • In einer oder mehreren Ausgestaltungen hat die Metallschicht eine Dicke im Bereich von ungefähr 5 nm bis ungefähr 10 nm.
  • Die Erfindung sieht auch einen p-Metalloxidhalbleiter-Feldeffekttransistor (pMOSFET) vor, mit folgenden Merkmalen: ein Substrat, das eine Hauptoberfläche und eine Kavität unter der Hauptoberfläche aufweist; ein Gatestapel auf der Hauptoberfläche des Substrats; ein flacher Grabenisolations(STI)-Bereich, der auf einer Seite des Gatestapels angeordnet ist, wobei der STI-Bereich innerhalb des Substrats liegt; und eine Kontaktstruktur, die zwischen den Gatestapel und dem STI-Bereich verteilt ist, wobei die Kontaktstruktur eine beliebige Kombination der Merkmale der oben beschriebenen Kontaktstruktur aufweist.
  • Die Erfindung sieht auch ein Verfahren zum Herstellen einer Halbleitereinrichtung vor, mit den Verfahrensschritten: Vorsehen eines Substrats, das eine Hauptoberfläche und eine Kavität unter der Hauptoberfläche aufweist. Epitaktisches Wachsenlassen eines gestreckten Materials in der Kavität, wobei eine Gitterkonstante des gestreckten Materials anders ist als eine Gitterkonstante des Substrats; epitaktisches Wachsenlassen einer Ge-Schicht über dem gestreckten Material; Behandeln der Ge-Schicht zum Ausbilden einer Ge-haltigen Schicht über dem gestreckten Material; und Ausbilden einer Metallschicht über der Ge-haltigen dielektrischen Schicht.
  • Das Verfahren kann fernem folgende Schritte umfassen: Trimmen des gestreckten Materials vor dem epitaktischen Wachstum der Ge-Schicht über dem gestreckten Material, wobei der Schritt der Trimmens des gestreckten Materials unter Verwendung von HCl als Ätzgas durchgeführt werden kann.
  • Der Schritt des Behandelns der Ge-Schicht kann durchgeführt werden, indem die Ge-Schicht einem Dampf ausgesetzt wird, welcher N2, NH3, H2O, O2 oder O3 enthält.
  • Der Schritt des Behandelns der Ge-Schicht kann durch Plasma-Dotieren oder Ionenimplantation erfolgen.
  • Der Schritt des Ausbildens einer Metallschicht über der dielektrischen Schicht kann durch CVD (chemische Dampfabscheidung), ALD (Atomlagenabscheidung) oder Sputtern erfolgen
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Vorliegende Offenbarung wird am besten verständlich mit Bezug auf die folgende detaillierte Beschreibung und die Zeichnungen. Es sei betont, dass gemäß der Standardpraxis dieser Technologie zahlreiche Merkmale nicht maßstäblich gezeichnet sind und nur der Erläuterung dienen. Die Abmessungen der verschiedenen Merkmale können zur deutlicheren Darstellung willkürlich vergrößert und verkleinert sein.
  • 1 zeigt ein Ablaufdiagramm eines Verfahrens zum Herstellen einer Kontaktstruktur einer Halbleitereinrichtung gemäß verschiedenen Aspekten der vorliegenden Offenbarung;
  • 2A–12 zeigen perspektivische Darstellungen und Schnittdarstellungen einer Halbleitereinrichtung, welche eine Kontaktstruktur in verschiedenen Stadien der Herstellung gemäß verschiedenen Ausführungen der vorliegenden Offenbarung aufweist.
  • BESCHREIBUNG
  • Man wird verstehen, dass die folgende Offenbarung viele verschiedene Ausgestaltungen oder Beispiele zur Realisierung verschiedener Merkmale der Offenbarung vorsieht. Die spezifischen Beispiele der Komponenten und Anordnungen sind hier zum Zwecke der Vereinfachung der Offenbarung beschrieben. Dies sind natürlich nur Beispiele und sollen die Erfindung nicht beschränken. Die Ausbildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung kann somit Ausführungen umfassen, bei denen das erste und das zweite Merkmal in direktem Kontakt gebildet sind, sowie andere Ausführungen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet sind, sodass das erste und das zweite Merkmal nicht in direktem Kontakt sind. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen in den verschieden Beispielen wiederholen. Diese Wiederholung dient der einfacheren und klareren Darstellung und erfordert an sich nicht eine Beziehung zwischen den verschiedenen Ausgestaltungen und Konfigurationen.
  • 1 zeigt ein Ablaufdiagramm eines Verfahrens 100 zum Herstellen einer Kontaktstruktur einer Halbleitereinrichtung gemäß verschiedenen Aspekten der vorliegenden Offenbarung. Das Verfahren 100 beginnt mit einem Schritt 102, in dem ein Substrat mit einer Hauptoberfläche und einer Kavität unter der Hauptoberfläche vorgesehen wird. Das Verfahren 100 wird fortgesetzt mit einem Schritt 104, in dem ein gestrecktes Material in der Kavität epitaktisch wachsengelassen wird, wobei eine Gitterkonstante des gestreckten Materials anders ist als eine Gitterkonstante des Substrats. Das Verfahren 100 wird fortgesetzt im Schritt 106, in dem eine Ge-Schicht über dem gestreckten Material epitaktisch wachsengelassen wird. Das Verfahren 100 fährt fort im Schritt 108, in dem die Ge-Schicht behandelt wird, um eine Ge-haltige dielektrische Schicht über dem gestreckten Material zu bilden. Das Verfahren 100 fährt fort im Schritt 110, in dem eine Metallschicht über der Ge-haltigen dielektrischen Schicht gebildet wird. Die folgende Erörterung illustriert Ausführungen von Halbleiterbauteilen, die gemäß dem Verfahren 100 der 1 hergestellt werden können.
  • 2A–12 sind perspektivische Darstellungen und Schnittdarstellungen eines Halbleiterbauteils 200 mit einer Kontaktstruktur 230 in verschiedenen Stufen der Herstellung gemäß verschiedenen Ausführungen der vorliegenden Offenbarungen. Die hier beschriebenen Ausgestaltungen beziehen sich auf einen Fin-Feldeffekttransistor (FinFET). Ein FinFET bezeichnet einen Grat(Fin)-basierten mehrfachen Gate-Transistor. In einigen alternativen Ausgestaltungen beziehen sich Ausführungsformen, wie die hier beschriebenen, auf einen planaren Metalloxidhalbleiter-Feldeffekttransistor (planarer MOSFET). Das Halbleiterbauteil 200 kann in einem Mikroprozessor, einer Speicherzelle und/oder anderen integrierten Schaltkreisen (IC) vorgesehen sein.
  • Es sei bemerkt, dass in einigen Ausgestaltungen die Durchführung der in 1 genannten Schritte nicht zu einem vollständigen Halbleiterbauteil 200 führt. Ein vollständiges Halbleiterbauteil 200 kann unter Einsatz von Prozessen der CMOS-Technologie hergestellt werden. Man wird somit verstehen, dass zusätzliche Prozesse vor, während und/oder nach dem Verfahren 100 der 1 vorgesehen werden können, wobei einige zusätzliche Prozesse in dieser Offenbarung nur kurz beschrieben sein können. 2A bis 12 sind auch zur besseren Darstellung der Konzepte der vorliegenden Offenbarung vereinfacht. Obwohl die Figuren das Halbleiterbauteil 200 zeigen, wird man zum Beispiel verstehen, dass der IC eine Vielzahl anderer Bauteile umfassen kann, wie Widerstände, Kondensatoren, Induktoren, Sicherungen etc.
  • Mit Bezug auf die 2A und 2B und Schritt 102 in 1 wird ein Substrat 202 vorgesehen. 2A ist eine perspektivische Darstellung des Halbleiterbauteils 200 mit einem Substrat 202 in einer der verschiedenen Stufen der Herstellung gemäß einer Ausgestaltung, und 2B ist eine Schnittdarstellung des Halbleiterbauteils 200 entlang der Linie a-a in 2A. In wenigstens einer Ausgestaltung umfasst das Substrat 202 ein kristallines Siliziumsubstrat (z. B. Wafer). Das Substrat 202 kann verschiedene dotierte Bereiche aufweisen, abhängig von den Designanforderungen (z. B. ein p-Substrat oder ein n-Substrat). In einigen Ausgestaltungen können die dotierten Bereiche mit p- oder n-Dotanden dotiert sein. Die dotierten Bereiche können zum Beispiel mit p-Dotanden dotiert sein, wie Bor oder BF2; mit n-Dotanden, wie Phosphor oder Arsen; und/oder mit Kombinationen hiervon. Die dotierten Bereiche können für einen n-MOSFET oder alternativ für einen p-MOSFET konfiguriert sein.
  • In einigen alternativen Ausgestaltungen kann das Substrat 202 aus einem anderen geeigneten Halbleiterelement, wie Diamant oder Germanium; aus einem geeigneten Verbindungs-Halbleiter, wie Galliumarsenid, Siliciumcarbid, Indiumarsenid oder Indiumphosphid; oder aus einem geeigneten Legierungs-Halbleiter, wie Siliziumgermaniumcarbid, Galliumarsenphosphid oder Galliumindiumphosphid hergestellt sein. Das Substrat 202 kann ferner eine epitaktische Schicht (epi-Schicht) aufweisen, kann zur Verbesserung der Leistung gestreckt sein und/oder kann eine Silizium-auf-Isolator(SOI)-Struktur aufweisen.
  • In einer Ausgestaltung sind eine Pad-Schicht 204a und eine Maskenschicht 204b auf einer Hauptoberfläche 202s des Halbleitersubstrats 200 ausgebildet. Die Pad-Schicht 204a kann ein Dünnfilm sein, der Siliziumoxid aufweist und zum Beispiel durch einen thermischen Oxidationsprozess hergestellt ist. Die Pad-Schicht 204a kann als eine Haftschicht zwischen dem Halbleitersubstrat 202 und der Maskenschicht 204b dienen. Die Pad-Schicht 204a kann auch als eine Ätzstopp-Schicht zum Ätzen der Maskenschicht 204b dienen. In einer Ausgestaltung ist die Maskenschicht 204b aus Siliziumnitrid gebildet, indem zum Beispiel ein chemisches Niederdruck-Dampfabscheidungsverfahren (LPCVD) oder ein Plasma-verstärktes chemisches Dampfabscheidungsverfahren (PECVD) eingesetzt werden. Die Maskenschicht 204b wird während der nachfolgenden photolithographischen Prozesse als Hartmaske eingesetzt. Eine lichtempfindliche Schicht 206 ist auf der Maskenschicht 204b ausgebildet und wird dann strukturiert, wobei Öffnungen 208 in der lichtempfindlichen Schicht 206 ausgebildet werden.
  • Mit Bezug auf die 3A und 3B wird nach der Herstellung der Öffnungen 208 in der lichtempfindlichen Schicht 206 die Struktur der 3A und 3B hergestellt, indem in dem Substrat 202 eine Vielzahl Grate 212 gebildet wird. 3A ist eine perspektivische Darstellung des Halbleiterbauteils 200 in einer von verschiedenen Stufen der Herstellung gemäß einer Ausführung, und 3B ist eine Schnittdarstellung des Halbleiterbauteils 200 entlang der Linie a-a in 3A. Die Maskenschicht 204b und die Pad-Schicht 204a werden durch die Öffnungen 208 geätzt, um das darunterliegende Halbleitersubstrat 202 freizulegen. Das freiliegende Halbleitersubstrat 202 wird dann geätzt, um Gräben 210 zu bilden, die tiefer sind als die Hauptoberfläche 202s des Halbleitersubstrats 202. Teile des Halbleitersubstrats 202 zwischen den Gräben 210 bilden Halbleitergrate (fins) 212.
  • In der gezeigten Ausgestaltung erstrecken sich die Halbleitergrate 212 von der Substrat-Hauptoberfläche 202s bis zu einer ersten Höhe H1nach unten. Die Gräben 210 können zueinander parallele Streifen sein (gesehen von der Oberseite des Halbleiters), und nahe beieinander liegen. Die Gräben 210 haben jeweils eine Breite W, die erste Höhe H1und einen Abstand zu benachbarten Gräben von S. Der Abstand S zwischen den Gräben 210 kann zum Beispiel kleiner sein als ungefähr 30 nm. Dann wird die lichtempfindliche Schicht 206 entfernt. Als nächstes kann ein Reinigungsschritt durchgeführt werden, um natives Oxid des Halbleitersubstrats 202 zu entfernen. Die Reinigung kann mit einer verdünnten Fluorwasserstoffsäure (DHF-Säure) durchgeführt werden.
  • In einigen Ausführungen kann die erste Höhe H1 der Gräben 210 im Bereich von ungefähr 210 nm bis ungefähr 250 nm liegen, während die Breite der Gräben 210 im Bereich von ungefähr 30 nm bis ungefähr 150 nm liegt. In einigen Ausführungsbeispielen ist das Seitenverhältnis (H/W) der Gräben 210 größer als ungefähr 7,0. In eigen anderen Ausführungen kann das Seitenverhältnis sogar größer sein als ungefähr 8,0. In noch anderen Ausführungen ist das Seitenverhältnis niedriger als 7,0 oder zwischen 7,0 und 8,0. Ein Fachmann wird jedoch verstehen, dass die Abmessungen und Werte, die in dieser Beschreibung angegeben sind, lediglich als Beispiel dienen und verändert werden können, um sie an unterschiedlich große integrierte Schaltkreise anzupassen.
  • Anschließend wird optional Auskleidungsoxid (nicht gezeigt) in den Gräben 210 gebildet. In einem Ausführungsbeispiel kann das Auskleidungsoxid ein thermisches Oxid mit einer Dicke im Bereich von ungefähr 2 nm bis ungefähr 50 nm sein. In einigen Ausführungen kann das Auskleidungsoxid durch eine Dampferzeugung vor Ort (in-situ steam generation; ISSG) oder dergleichen gebildet werden. Die Ausbildung des Auskleidungsoxids rundet die Ecken der Gräben 210 ab, wodurch die elektrischen Felder reduziert werden, und verbessert somit die Leistungsfähigkeit der resultierenden integrierten Schaltung.
  • 4A ist eine perspektivische Darstellung des Halbleiterbauteils 200 in einer von zahlreichen Stufen der Herstellung gemäß einer Ausgestaltung, und 4B ist eine Schnittdarstellung des Halbleiterbauteils 200 entlang der Linie a-a in 4A. Die Gräben 210 werden mit einem dielektrischen Material 214 gefüllt. Das dielektrische Material 214 kann Siliziumoxid aufweisen und wird in der vorliegenden Offenbarung somit als Oxid 214 bezeichnet. In einigen Ausgestaltungen können andere dielektrische Materialien verwendet werden, wie Siliziumnitrid, Siliziumoxinitrid, Fluorsilikatglas (FSG) oder ein dielektrisches Material mit niedriger Dielektrizitätskonstante (low-k). In einer Ausgestaltung kann das Oxid 214 mithilfe eines chemischen Dampfabscheidungsprozesses (CVD-Prozess), bei dem ein Plasma hoher Dichte (high-density-plasma; HDP) erzeugt wird, unter Verwendung von Silan (SiH4) und Sauerstoff (O2) als Reaktions-Precursor gebildet werden. In anderen Ausgestaltungen kann das Oxid 214 durch einen Unterdruck-CVD-Prozess (sub-atmospheric CVD; SACVD) oder durch einen High-Aspect-Ratio-Prozess (HARP) gebildet werden, wobei Prozessgase Tetraethylorthosilikat (TEOS) und Ozon (O3) umfassen können. In noch einer anderen Ausgestaltung kann das Oxid 214 in einem Spin-on-Dielektrikum-Prozess (SOD) gebildet werden, zum Beispiel mit Sauerstoff-Silsesquioxane (HSQ) oder Methyl-Silsesquioxane (MSQ).
  • 4A und 4B zeigen die resultierende Struktur nach der Abscheidung des dielektrischen Materials 214. Anschließend wird chemisch-mechanisches Polieren durchgeführt, gefolgt von der Entfernung der Maskenschicht 204b und der Pad-Schicht 204a. Die resultierende Struktur ist in den 5A und 5B gezeigt. 5A ist eine perspektivische Darstellung des Halbleiterbauteils 200 in einer von verschieden Stufen der Herstellung gemäß einer Ausführung, und 5B ist eine Schnittdarstellung des Halbleiterbauteils entlang der Linie a-a in 5A. Die verbleibenden Teile des Oxids 214 in den Gräben 210 werden im Folgenden als Isolationsschicht 216 bezeichnet. In einer Ausgestaltung ist die Maskenschicht 204b aus Siliziumnitrid gebildet, und die Maskenschicht 204b kann durch ein Nassverfahren unter Verwendung von heißem H3PO4 entfernt werden, während die Pad-Schicht 204a unter Verwendung von verdünnter Fluorwasserstoffsäure oder Flusssäure (HF-Säure) entfernt werden kann, wenn sie aus Siliziumoxid gebildet ist. In alternativen Ausgestaltungen kann die Entfernung der Maskenschicht 204b und der Pad-Schicht 204a durchgeführt werden, nachdem die Isolationsschichten 216 ausgenommen wurden, wobei der Schritt des Ausnehmens in den 6A und 6B gezeigt ist.
  • Wie in den 6A und 6B gezeigt, werden nach der Entfernung der Maskenschicht 204b und der Pad-Schicht 204a die Isolationsschichten 216 durch einen Ätzschritt ausgenommen (mit Ausnehmung versehen), woraus sich Ausnehmungen 218 ergeben, wobei die verbleibende Isolationsschicht 216a eine Oberseite 216t aufweist. 6A ist eine perspektivische Darstellung des Halbleiterbauteils 200 in einer von verschiedenen Stufen der Herstellung gemäß einer Ausführung, und 6B ist eine Schnittdarstellung des Halbleitebauteils 200 entlang der Linie a-a in 6A. In allen Ausgestaltungen kann der Schritt des Ätzens durch einen Nassätzprozess ausgeführt werden, indem zum Beispiel das Substrat 202 in Fluorwasserstoffsäure (HF) getaucht wird. In anderen Ausgestaltungen kann der Schritt des Ätzens durch einen Trockenätzprozess ausgeführt werden, wobei der Trockenätzprozess zum Beispiel unter Verwendung von CHF3 oder BF3 als Ätzgas durchgeführt wird.
  • In der gezeigten Ausgestaltung erstrecken sich die oberen Teile 222 der Grate 212 unter die Substrathauptfläche 202s zur Oberfläche 216t bis auf eine zweite Höhe H2, die geringer ist als die erste Höhe H1, nach unten und somit über die Oberseite 216t der Isolationsschicht 212 hinaus. In einer Ausgestaltung beträgt das Verhältnis des zweiten Höhe H2 zur ersten Höhe H1 von ungefähr 0,2 bis ungefähr 0,5. Die zweite Höhe H2 des oberen Teils 222 der Grate 212 kann zwischen ungefähr 15 nm und ungefähr 50 nm liegen, wobei sie auch größer oder kleiner sein kann. In der gezeigten Ausgestaltung können die oberen Teile 222 der Grate 212 Kanalabschnitte 222a und Source/Drain(S/D)-Abschnitte 222b aufweisen. Die Kanalabschnitte 222a werden dazu eingesetzt, Kanalbereiche des Halbleiterbauteils 200 zu bilden.
  • 7A ist eine perspektivische Darstellung des Halbleiterbauteils 200 in einer von verschiedenen Stufen der Herstellung gemäß einer Ausgestaltung, und 7B ist eine Schnittdarstellung des Halbleiterbauteils 200 entlang der Linie a-a in 7A. Über den Kanalabschnitten 222a des oberen Teils 222 der Grate 212 ist ein Gatestapel 220 gebildet, der sich zur Oberseite 216t der Isolationsschicht 216a erstreckt. In einigen Ausgestaltungen umfasst der Gatestapel 220 üblicherweise eine dielektrische Gateschicht 220a und eine Gate-Elektrodenschicht 220b über der dielektrischen Gateschicht 220a.
  • In den 7A und 7B ist ein Gatedielektrikum 220a so ausgebildet, dass es die Kanalabschnitte 222a des oberen Teils 222 der Grate 212 überdeckt. In einigen Ausgestaltungen kann die dielektrische Gateschicht 220a Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid oder ein Dielektrikum mit hoher Dielektrizitätskonstante (high-k) aufweisen. High-k-Dielektrika umfassen Metalloxide. Beispiele für Metalloxide, die als High-k-Dielektrika verwendet werden, umfassen Oxide aus Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu und Mischungen hiervon. In der vorliegenden Ausgestaltung ist die dielektrische Gateschicht 220a eine Schicht aus einem High-k-Dielektrikum mit einer Dicke im Bereich von ungefähr 1 bis 3 nm. Die dielektrische Gateschicht 220a kann mit geeigneten Verfahren hergestellt werden, wie Atomlagenabscheidung (atomic layer deposition; ALD), chemische Dampfabscheidungen (CVD), physikalische Dampfabscheidung (PVD), thermische Oxidation, UV-Ozon-Oxidation oder Kombinationen hiervon. Die dielektrische Gateschicht 220a kann ferner eine Grenzflächenschicht (nicht gezeigt) aufweisen, um Beschädigungen zwischen der dielektrischen Gateschicht 220a und den Kanalabschnitten 222a der oberen Teile 222 der Grate 212 zu vermindern. Die Grenzflächenschicht kann Siliziumoxid aufweisen.
  • Die Gate-Elektrodenschicht 220b wird anschließend auf der dielektrischen Gateschicht 220a gebildet. In einer Ausgestaltung überdeckt die Gate-Elektrodenschicht 220b die oberen Teile 222 von mehr als einem Halbleitergrat 212, sodass das resultierende Halbleiterbauteil 200 mehr als einen Grat aufweist. In einigen alternativen Ausgestaltungen kann jeder der oberen Teile 222 der Halbleitergrate 212 zum Ausbilden eines getrennten Halbleiterbauteils 200 genutzt werden. In einigen Ausgestaltungen kann die Gate-Elektrodenschicht 220b eine einlagige oder eine mehrlagige Struktur aufweisen. In der vorliegenden Ausgestaltung kann die Gate-Elektrodenschicht 220b Polysilizium aufweisen. Die Gate-Elektrodenschicht 220b kann ferner dotiertes Polysilizium mit einer gleichmäßigen oder ungleichmäßigen Dotierung sein. In einigen alternativen Ausgestaltungen kann die Gate-Elektrodenschicht 220b ein Metall aufweisen, wie zum Beispiel Al, Cu, W, Ti, Ta, TiN, TiAl, TiAlN, TaN, NiSi, CoSi, oder andere leitende Materialien mit einer zu dem Substrat materialkompatiblen Austrittsarbeit (work funktion), oder Kombinationen hiervon. In der vorliegenden Ausgestaltung hat die Gate-Elektrodenschicht 220b eine Dicke im Bereich von ungefähr 30 nm bis ungefähr 60 nm. Die Gate-Elektrodenschicht 220b kann ferner mit einem geeigneten Prozess hergestellt werden, wie ALD, CVD, PVD, Platieren oder Kombinationen hiervon.
  • Noch immer mit Bezug auf 7A umfasst das Halbleiterbauteil 200 ferner eine dielektrische Schicht 224, die über dem Substrat 202 und entlang der Seite des Gatestapels ausgebildet ist. In einigen Ausgestaltungen kann die dielektrische Schicht 224 Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid oder ein anderes geeignetes Material aufweisen. Die dielektrische Schicht 224 kann eine einlagige oder eine mehrlagige Struktur aufweisen. Eine Deckschicht der dielektrischen Schicht 224 kann durch CVD, PVD, ALD oder eine andere geeignete Technik ausgebildet sein. Anschließend wird ein anisotroper Ätzvorgang an der dielektrischen Schicht 224 ausgeführt, um zwei Abstandshalter auf zwei Seiten des Gatestapels 220 auszubilden. Die dielektrische Schicht 224 hat eine Dicke im Bereich von ungefähr 5 bis 15 nm.
  • 8A ist eine perspektivische Darstellung des Halbleiterbauteils 200 in einer von verschiedenen Stufen der Herstellung gemäß einer Ausgestaltung, und 8B ist eine Schnittdarstellung des Halbleiterbauteils 200 entlang der Linie b-b in 8A. Unter Verwendung des Gatestapels 220 und der dielektrischen Schicht 224 als Hartmasken wird ein vorgespannter (biased) Ätzprozess ausgeführt, um S/D-Abschnitte 222b der oberen Teile 222 der Grate 212, die nicht geschützt sind oder freiliegen, auszunehmen und so die S/D-Kavitäten 228 unter der Hauptoberfläche 202s zu bilden. In einer Ausgestaltung kann der Ätzprozess unter Verwendung einer Substanz als Ätzgas durchgeführt werden, welche ausgewählt ist aus NF3, CF4 und SF6. In einer alternativen Ausgestaltung kann der Ätzprozess unter Verwendung einer Lösung durchgeführt werden, welche NH4OH und H2O2 umfasst.
  • Mit Bezug auf die 9A und 9B und Schritt 104 in 1 wird nach der Herstellung der S/D-Kavitäten 228 in den S/D-Abschnitten 222b die Struktur der 9A und 9B durch epitaktisches Wachstum eines gestreckten Materials 226 in den S/D-Kavitäten 228 erzeugt, wobei sich die Gitterkonstante des gestreckten Materials 226 von der Gitterkonstante des Substrats 202 unterscheidet. 9A ist eine perspektivische Darstellung des Halbleiterbauteils 200 in einer von verschiedenen Stufen der Herstellung gemäß einer Ausgestaltung, und 9B ist eine Schnittdarstellung des Halbleiterbauteils 200 entlang der Linie b-b in 9A. In der gezeigten Ausgestaltung ist eine Oberseite 226t des gestreckten Materials 226 höher als die Oberseite 216t. In einigen Ausgestaltungen umfasst das gestreckte Material 226 SiGe oder SiGeB für einen p-dotierten Metalloxidhalbleiter-Feldeffekttransistor (pMOSFET).
  • In der gezeigten Ausgestaltung kann ein Vorreinigungsprozess durchgeführt werden, um die S/D-Kavitäten 228 mit HF oder einer anderen geeigneten Lösung zu Reinigen. Dann wird das gestreckte Material 226, wie Siliziumgermanium (SiGe), mittels eines LPCVD-Prozesses selektiv wachsengelassen, um die S/D-Kaviäteten 228 zu füllen. In einigen Ausgestaltungen wird der LPCVD-Prozess bei einer Temperatur von ungefähr 660 bis 700°C und einem Druck von ungefähr 17 bis 66 hPa (13 bis 50 Torr) durchgeführt, wobei SiH2Cl2, HCl, GeH4, B2H6 und/oder H2 als Reaktionsgase verwendet werden.
  • Die Prozessschritte bis zu diesem Punkt haben das Substrat 202 ergeben, welches das gestreckte Material 226 in den S/D-Kavitäten 228 aufweist. Gewöhnlich können Silizidbereiche über dem gestreckten Material 226 durch Aufbringen oder Abscheiden einer dünnen Schicht aus einem Metallwerkstoff, wie Nickel, Titan, Kobalt und Kombinationen hiervon gebildet werden. Anschließend wird das Substrat 202 erwärmt, sodass das Silizium mit dem Metall dort reagiert, wo sie in Kontakt sind. Nach der Reaktion wird eine Schicht aus Metall-Silizid zwischen dem siliziumhaltigen Material und dem Metall gebildet. Das nichtreagierte Metall wird mithilfe eines Ätzmittels, welches das Metallmaterial, nicht aber Silizid angreift, selektiv entfernt. Fermi-Level-Pinning zwischen dem Metallsilizid und dem gestreckten Material 226 führt jedoch zu einer festen Schottky-Barierrenhöhe (SBH). Diese feste SBH bewirkt einen hohen Kontaktwiderstand der S/D-Bereiche des Halbleiterbauteils und verschlechtert somit die Leistungsfähigkeit des Bauteils.
  • Die unten mit Bezug auf die 10 bis 12 beschriebene Verarbeitung kann daher eine Kontaktstruktur bilden, die eine Ge-haltige dielektrische Schicht aufweist, um die Silizidbereiche zu ersetzen. Die Ge-haltige dielektrische Schicht kann als eine niederomige Zwischenschicht dienen und das hochohmige Metallsilizid ersetzen. Die Kontaktstruktur kann somit einen niedrigen Kontaktwiderstand der S/D-Bereiche des Halbleiterbauteils vorsehen und dadurch die Leistungsfähigkeit des Bauteils verbessern.
  • Wie in 10 und Schritt 106 in 1 gezeigt, wird zur Herstellung einer Kontaktstruktur (wie eine in 12 gezeigte Kontaktstruktur 230) des Halbleiterbauteils 200 die Struktur in 10 hergestellt, indem über dem gestreckten Material 226 eine Ge-Schicht 232 durch epitaktisches Wachstum gebildet wird. 10 ist eine Schnittdarstellung des Halbleiterbauteils 200 entlang der Linie b-b in 9 in einer von verschiedenen Stufen der Herstellung gemäß einer Ausführung. In einigen Ausführungen hat die Ge-Schicht 232 eine Dicke im Bereich von ungefähr 1 nm bis ungefähr 10 nm. In einigen Ausführungen umfasst der Schritt zum Herstellen der Kontaktstruktur 230 ferner das Trimmen oder Beschneiden des gestreckten Materials 226 vor dem epitaktischen Wachstum der Ge-Schicht 232, um eine Verschmelzung zwischen benachbarten Ge-Schichten 232 zu vermeiden. In einigen Ausführungen wird der Schritt des Trimmens des gestreckten Materials 226 mithilfe von HCl als Ätzgas durchgeführt.
  • In einer Ausgestaltung kann der epitaktische Ge-Prozess bei einem Druck von ungefähr 1,3 Pa bis 13 Pa (10 mTorr bis 100 mTorr), bei einer Temperatur von ungefähr 350°C bis 450°C und unter Verwendung von GeH4, GeH3CH3 und/oder (GeH3)2CH2 als epitaktische Gase durchgeführt werden. Optional kann nach dem epitaktischen Prozess ein Härtungsglühprozess bei einer Temperatur von ungefähr 550°C bis 750°C ausgeführt werden, um Versetzungs- oder Dislozierungsdefekte an der Schnittstelle des gestreckten Materials 226 zu der epitaktischen Ge-Schicht 232 zu begrenzen.
  • 11 ist eine Schnittdarstellung des Halbleiterbauteils 200 entlang der Linie b-b in 9A in einer von verschiedenen Stufen der Herstellung gemäß einer Ausführung. Die in 11 gezeigte Struktur wird dann durch Behandeln 240 der Ge-Schicht 232 gebildet, um eine Ge-haltige dielektrische Schicht 234 über dem gestreckten Material 226 zu bilden (Schritt 108 in 1). In einigen Ausgestaltungen umfasst die Ge-haltige dielektrische Schicht 234 GeNx, GeOx oder GeOxNy. In einigen Ausführungen hat die Ge-haltige dielektrische Schicht 234 eine erste Dicke t1 im Bereich von ungefähr 1 nm bis ungefähr 10 nm.
  • In einigen Ausführungen wird der Schritt des Behandelns 240 der Ge-Schicht 232 zum Bilden einer Ge-haltigen dielektrischen Schicht 234 über dem gestreckten Material 262 durch thermische Nitridation oder thermische Oxidation ausgeführt, wobei eine Oberfläche der Ge-Schicht 232 einem Dampf ausgesetzt wird, welcher N2, NH3, H2O, O2, oder O3 enthält. In einigen Ausführungen wird der Schritt des Behandelns 240 der Ge-Schicht 232 zum Bilden einer Ge-haltigen dielektrischen Schicht 234 über dem gestreckten Material 226 durch Plasmadotierung oder Ionenimplantation ausgeführt, wobei N2 und/oder O2 als Dotiergas verwendet wird. Die Dotierkonzentration liegt zwischen ungefähr 1015 bis ungefähr 1022 Atome/cm3. Dann wird die in 11 gezeigte Struktur durch Glühen (Annealing) des Substrats 202 gebildet, um die dotierte Ge-Schicht 232 in die Ge-haltige dielektrische Schicht 234 umzuwandeln. In der gezeigten Ausgestaltung kann die Ge-haltige dielektrische Schicht 234 die feste SBH reduzieren und als eine niederohmige Schicht dienen, um hochohmiges Metallsilizium zu ersetzen, wodurch die Leistungsfähigkeit das Bauteils verbessert wird.
  • 12 ist eine Schnittdarstellung des Halbleiterbauteils 200 entlang der Linie b-b von 9A in einer von verschiedenen Stufen der Herstellung gemäß einer Ausgestaltung. Im Bezug auf 12 wird nach der Herstellung der Ge-haltigen dielektrischen Schicht 234 eine erste Metallschicht 236 über der Ge-haltigen dielektrischen Schicht 234 gebildet (Schritt 110 in 1), sodass diese eine zweite Dicke t2 im Bereich von ungefähr 5 nm bis ungefähr 10 nm hat. In einigen Ausgestaltungen umfasst die erste Metallschicht 236 Co, Ni oder TiN. Die erste Metallschicht 236 kann durch CVD, ALD oder Sputtern hergestellt werden. In der gezeigten Ausgestaltung werden die erste Metallschicht 236, die Ge-haltige dielektrische Schicht 234, das gestreckte Material 226 und das Substrat 202 kombiniert und insgesamt als Kontaktstruktur 230 des Halbleiterbauteils 200 bezeichnet.
  • Dann wird eine zweite Metallschicht 238 über der ersten Metallschicht 236 gebildet. In der gezeigten Ausgestaltung umfasst die zweite Metallschicht 238 Al, Cu oder W. In einigen Ausgestaltungen kann die zweite Metallschicht 238 durch CVD, PVD, ALD oder eine andere geeignete Technik hergestellt werden. Nachdem die in 1 gezeigten Schritte, die des Weiteren mit Bezug auf die in den 2A bis 12 gezeigten Beispiele erläutert wurden, ausgeführt sind, werden üblicherweise weitere Prozesse, welche Verbindungstechnik umfassen, ausgeführt, um die Herstellung des Halbleiterbauteils 200 abzuschließen.
  • Gemäß einer Ausgestaltung umfasst eine Kontaktstruktur für ein Halbleiterbauteil ein Substrat mit einer Hauptoberfläche und einer Kavität unter der Hauptoberfläche; ein gestrecktes Material in der Kavität, wobei die Gitterkonstante des gestreckten Materials anders ist als die Gitterkonstante des Substrats; eine Ge-haltige dielektrische Schicht über dem gestreckten Material; und eine Metallschicht über der Ge-haltigen dielektrischen Schicht.
  • Gemäß einer anderen Ausgestaltung umfasst ein p-dotierter Metalloxidhalbleiter-Feldeffekttransistor (pMOSFET) ein Substrat mit einer Hauptoberfläche und einer Kavität unter der Hauptoberfläche; einen Gatestapel auf der Hauptoberfläche des Substrats; einen flachen Grabenisolations(STI)-Bereich, der auf einer Seite des Gatestapels aufgebracht ist, wobei der STI-Bereich innerhalb des Substrats liegt; und eine Kontaktstruktur, die zwischen dem Gatestapel und dem STI-Bereich verteilt ist, wobei die Kontaktstruktur ein gestrecktes Material in der Kavität aufweist, wobei die Gitterkonstante des gestreckten Materials anders ist als die Gitterkonstante des Substrats; und des Weiteren eine Ge-haltige dielektrische Schicht über dem gestreckten Material und eine Metallschicht über der Ge-haltigen dielektrischen Schicht aufweist.
  • Gemäß einer weiteren Ausführung umfasst ein Verfahren zum Herstellen eines Halbleiterbauteils das Vorsehen eines Substrats mit einer Hauptoberfläche und einer Kavität unter der Hauptoberfläche; das epitaktische Wachstum eines gestreckten Materials in der Kavität, wobei die Gitterkonstante des gestreckten Materials anders ist als die Gitterkonstante des Substrats; das epitaktische Wachstum einer Ge-Schicht über dem gestreckten Material; die Behandlung der Ge-Schicht zur Bildung einer Ge-haltigen dielektrischen Schicht über dem gestreckten Material; und das Ausbilden einer Metallschicht über der Ge-haltigen dielektrischen Schicht.

Claims (10)

  1. Kontaktstruktur für einen niedrigen Kontaktwiderstand zu Source/Drain-Bereichen einer Halbleitereinrichtung, mit folgenden Merkmalen: ein Substrat (202), welches eine Hauptoberfläche (202s) und eine Kavität (228) unter der Hauptoberfläche (202s) aufweist; ein gestrecktes Material (226) in der Kavität (228), wobei die Gitterkonstante des gestreckten Materials (226) anders ist als die Gitterkonstante des Substrats (202); eine Ge-haltige dielektrische Schicht (234) über dem gestreckten Material (226); und eine Metallschicht (236) über der Ge-haltigen dielektrischen Schicht (234).
  2. Kontaktstruktur nach Anspruch 1, wobei das gestreckte Material (226) SiGe oder SiGeB umfasst.
  3. Kontaktstruktur nach Anspruch 1 oder 2, wobei die Ge-haltige dielektrische Schicht (234) eine Dicke im Bereich von ungefähr 1 nm bis ungefähr 10 nm hat und wobei die Metallschicht (236) eine Dicke im Bereich von ungefähr 5 nm bis ungefähr 10 nm hat.
  4. Kontaktstruktur nach einem der vorangehenden Ansprüche, wobei die Ge-haltige dielektrische Schicht (234) eines der folgenden Materialien aufweist: GeNx, GeOx und GeOxNy.
  5. Kontaktstruktur nach einem der vorangehenden Ansprüche, wobei die Metallschicht (236) Co, Ni, oder TiN aufweist.
  6. P-Typ-Metalloxid-Halbleiter-Feldeffekttransistor (pMOSFET), mit folgenden Merkmalen: ein Substrat (202) mit einer Hauptoberfläche (202s) und einer Kavität (228) unter der Hauptoberfläche (202s); ein Gatestapel (220) auf der Hauptoberfläche (202s) des Substrats (202); ein flacher Grabenisolations(STI)-Bereich (210), der auf einer Seite des Gatestapels (220) angeordnet ist, wobei der STI-Bereich innerhalb des Substrats (202) liegt; und eine Kontaktstruktur (230), die zwischen dem Gatestapel (220) und dem dem STI-Bereich (210) verteilt ist, wobei die Kontaktstruktur (230) die Merkmale nach einem der vorangehenden Ansprüche aufweist.
  7. Verfahren zum Herstellen einer Halbleitereinrichtung, mit folgenden Verfahrensschritten: Vorsehen eines Substrats (202), das eine Hauptoberfläche (202s) und eine Kavität (228) unter der Hauptoberfläche (202s) aufweist; epitaktisches Wachsenlassen eines gestreckten Materials (226) in der Kavität (228), wobei eine Gitterkonstante des gestreckten Materials (226) anders ist als eine Gitterkonstante des Substrats (202); epitaktisches Wachsenlassen einer Ge-Schicht (232) über dem gestreckten Material (226); Behandeln der Ge-Schicht (232) zum Bilden einer Ge-haltigen dielektrischen Schicht (234) über dem gestreckten Material; und Ausbilden einer Metallschicht (236) über der Ge-haltigen dielektrischen Schicht (234).
  8. Verfahren nach Anspruch 7, mit dem weiteren Schritt: Trimmen des gestreckten Materials (226) vor dem epitaktischen Wachsenlassen der Ge-Schicht (232) über dem gestreckten Material (226).
  9. Verfahren nach Anspruch 8, wobei der Schritt des Trimmens des gestreckten Materials (226) unter Verwendung von HCl als Ätzgas ausgeführt wird.
  10. Verfahren nach einem der Ansprüche 7 bis 9, wobei der Schritt des Behandeln der Ge-Schicht (232) ausgeführt wird, indem die Ge-Schicht (232) einem Dampf ausgesetzt wird, welcher N2, NH3, H2O, O2, oder O3 aufweist.
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