DE102013100029B3 - Kontaktstruktur für ein Halbleiterbauteil und ein MOSFET diese aufweisend und ein Herstellungsverfahren dafür - Google Patents

Kontaktstruktur für ein Halbleiterbauteil und ein MOSFET diese aufweisend und ein Herstellungsverfahren dafür Download PDF

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Abstract

Die Erfindung betrifft eine Kontaktstruktur eines Halbleiterbauteils. Eine beispielhafte Struktur einer Kontaktstruktur für ein Halbleiterbauteil weist ein Substrat auf, das aufweist: eine Hauptoberfläche und einen Graben unterhalb der Hauptoberfläche; ein verspanntes Material, das den Graben füllt, wobei sich eine Gitterkonstante des verspannten Materials von einer Gitterkonstante des Substrats unterscheidet; eine Zwischenschicht-Dielektrikums(ILD)-Schicht, die eine Öffnung über dem verspannten Material aufweist, wobei die Öffnung dielektrische Seitenwände und einen verspannten Materialboden aufweist; eine dielektrische Schicht, die die Seitenwände und den Boden der Öffnung beschichtet, wobei die dielektrische Schicht eine Dicke zwischen 1 nm und 10 nm aufweist; und eine Metallschicht, die eine beschichtete Öffnung der dielektrischen Schicht beschichtet.

Description

  • Technisches Gebiet
  • Die Offenbarung betrifft die Herstellung integrierter Schaltkreise und genauer ein Halbleiterbauteil mit einer Kontaktstruktur.
  • Hintergrund
  • Mit der Fortentwicklung der Halbleiterindustrie zu Nanometertechnologie-Prozessknoten in dem Streben nach höheren Bauteildichten, höherer Leistungsfähigkeit und niedrigeren Kosten, haben Herausforderungen sowohl bei der Herstellung als auch beim Design zu der Entwicklung von dreidimensionalen Designs von Halbleiterbauteilen geführt, wie Fin-Feldeffekttransistoren (FinFET). Ein typischer FinFET wird mithilfe einer dünnen vertikalen „Finne” (oder Finnenstruktur), welche sich von einem Substrat aus erstreckt, beispielsweise durch Wegätzen eines Anteils einer Siliziumschicht auf dem Substrat hergestellt. Der Kanal des FinFET wird in dieser vertikalen Finne ausgebildet. Ein Gate wird über drei Seiten der Finne (zum Beispiel durch eine Umpackung) bereitgestellt. Ein Gate auf beiden Seiten des Kanals erlaubt die Gate-Steuerung des Kanals von beiden Seiten. Weitere Vorteile des Fin-FET sind die Reduzierung des Kurzkanaleffekts und ein höherer Stromfluss.
  • Bei der Herstellung komplementärer Metalloxidhalbleiter (CMOS) bestehen jedoch Hürden hinsichtlich der Umsetzung solcher Merkmale und Prozesse. Beispielsweise erzeugt die Silizidausbildung auf verspannten Materialien hohe Kontaktwiderstände der Source-Drain-Bereiche des FinFET, wodurch die Bauteilleistungsfähigkeit herabgesetzt wird. Die US 2010/0123198 A1 behandelt die Silizidausbildung auf verspanntem Material für CMOS Bauteile. Die US 2010/0200928 A1 bildet für CMOS Bauteile TiSiNO Barrieren durch Nitridieren eines Titan-Films auf einem Siliziumsubstrat ohne Verspannungen dazu.
  • Kurze Beschreibung der Zeichnungen
  • Die vorliegende Offenbarung wird am besten anhand der nachstehenden genauen Beschreibung verstanden, wenn diese mit den begleitenden Figuren gelesen wird. Es wird betont, dass gemäß der üblichen Praxis in der Industrie verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind und lediglich zur Veranschaulichung verwendet werden. Tatsächlich können für die Klarheit der Diskussion die Abmessungen verschiedener Merkmale willkürlich vergrößert oder verkleinert sein.
  • 1 ist ein Flussdiagramm, das ein Verfahren für die Herstellung einer Kontaktstruktur eines Halbleiterbauteils gemäß verschiedenen Aspekten der vorliegenden Offenbarung veranschaulicht; und
  • 2–12 sind schematische Querschnittsansichten eines Halbleiterbauteils, das eine Kontaktstruktur aufweist, bei unterschiedlichen Herstellungsstadien gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
  • Beschreibung
  • Es sollte verstanden werden, dass die nachstehende Offenbarung viele unterschiedliche Ausführungsformen oder Beispiele für die Umsetzung verschiedener Merkmale der Offenbarung bereitstellt. Nachstehend sind bestimmte Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dies sind jedoch lediglich Beispiele und sie sind nicht dazu vorgesehen, zu beschränken. Beispielsweise kann die Ausbildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachstehenden Beschreibung Ausführungsformen umfassen, bei welchen das erste und das zweite Merkmal in unmittelbarem Kontakt miteinander stehen und kann ebenso Ausführungsformen umfassen, bei welchen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet sind, so dass das erste und das zweite Merkmal nicht unmittelbar miteinander in Kontakt stehen. Darüber hinaus kann die vorliegende Offenbarung Bezugszeichen und/oder -buchstaben in verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Vereinfachung und Klarheit und soll selbst keine Beziehung zwischen den verschiedenen Ausführungsformen und/oder den diskutierten Konfigurationen vorgeben.
  • 1 zeigt ein Flussdiagramm eines Verfahrens 100 für die Herstellung einer Kontaktstruktur eines Halbleiterbauteils gemäß verschiedenen Aspekten der vorliegenden Offenbarung. Das Verfahren 100 beginnt mit dem Schritt 102, bei welchem ein Substrat, das eine Hauptoberfläche und einen Graben unterhalb der Hauptoberfläche aufweist, bereitgestellt wird. Das Verfahren 100 setzt mit dem Schritt 104 fort, bei welchem ein verspanntes Material mittels Epitaxi (Epi) in dem Graben aufgewachsen wird, wobei sich eine Gitterkonstante des verspannten Materials von einer Gitterkonstante des Substrats unterscheidet. Das Verfahren 100 setzt mit dem Schritt 106 fort, bei welchem eine Zwischenschicht-Dielektrikums(ILD)-Schicht über dem verspannten Material ausgebildet wird. Das Verfahren setzt mit dem Schritt 108 fort, bei welchem eine Öffnung in der ILD-Schicht ausgebildet wird, um einen Anteil des verspannten Materials freizulegen. Das Verfahren 100 setzt mit dem Schritt 110 fort, bei welchem eine erste Metallschicht ausgebildet wird, um das Innere der Öffnung zu beschichten, wobei sich die erste Metallschicht über die ILD-Schicht erstreckt. Das Verfahren 100 setzt mit dem Schritt 112 fort, bei welchem die erste Metallschicht behandelt wird, um eine dielektrische Schicht über der verspannten Schicht auszubilden. Das Verfahren 100 setzt mit dem Schritt 114 fort, bei welchem eine zweite Metallschicht in einer beschichteten Öffnung der dielektrischen Schicht ausgebildet wird. Die nachstehende Diskussion veranschaulicht Ausführungsformen von Halbleiterbauteilen, welche entsprechend dem Verfahren 100 gemäß 1 hergestellt werden können.
  • Die 2–12 sind schematische Querschnittsansichten eines Halbleiterbauteils 200, das eine Kontaktstruktur 230 aufweist, bei verschiedenen Herstellungsstadien und gemäß verschiedenen Aspekten der vorliegenden Offenbarung. In der vorliegenden Offenbarung bezieht sich der Ausdruck Halbleiterbauteil 200 auf einen Fin-Feldeffekttransistor (FinFET). Der Ausdruck FinFET bezieht sich auf irgendeinen Finnen-basierten Multi-Gate-Transistor. Bei manchen alternativen Ausführungsformen bezieht sich der Ausdruck Halbleiterbauteil 200 auf einen planaren Metalloxidhalbleiterfeldeffekttransistor (MOSFET). Andere Transistorstrukturen und analoge Strukturen befinden sich innerhalb des betrachteten Umfangs dieser Offenbarung. Das Halbleiterbauteil 200 kann in einen Mikroprozessor, eine Speicherzelle und/oder in anderen integrierten Schaltkreisen (IC) aufgenommen sein.
  • Es wird darauf hingewiesen, dass bei manchen Ausführungsformen die Durchführung der in 1 genannten Operationen kein fertig gestelltes Halbleiterbauteil 200 hervorbringt. Ein fertiggestelltes Halbleiterbauteil 200 kann unter Verwendung komplementärer Metalloxidhalbleiter(CMOS)-Technologieverarbeitung hergestellt werden. Dementsprechend sollte verstanden werden, dass zusätzliche Prozesse vor, während und/oder nach dem Verfahren 100 gemäß 1 bereitgestellt sein können, und dass manche andere Prozesse hier nur kurz beschrieben sein können. Darüber hinaus sind die 2–12 für ein besseres Verständnis des Konzepts der vorliegenden Offenbarung vereinfacht. Beispielsweise sollte verstanden werden, dass, obwohl die Figuren das Halbleiterbauteil 200 veranschaulichen, der IC eine Mehrzahl anderer Bauteile, die Widerstände, Kondensatoren, Spulen, Sicherungen, usw. umfassen, aufweist.
  • Mit Bezug auf 2 und den Schritt 102 gemäß 1 wird ein Substrat 20, das eine Hauptoberfläche 20s aufweist, bereitgestellt. Bei zumindest einer Ausführungsform weist das Substrat 20 ein kristallines Siliziumsubstrat (zum Beispiel einen Wafer) auf. Das Substrat 20 kann verschiedene dotierte Bereiche in Abhängigkeit von Designanforderungen (z. B. ein p-Typ-Substrat oder ein n-Typ-Substrat) aufweisen. Bei manchen Ausführungsformen können die dotierten Bereiche mit p-Typ- oder n-Typ-Dotanten dotiert sein. Beispielsweise können die dotierten Bereich mit p-Typ-Dotanten, wie Bor oder BF2, mit n-Typ-Dotanten, wie Phosphor oder Arsen, und/oder Kombinationen dieser dotiert sein. Die dotierten Bereiche können für einen n-Typ-FinFET oder planaren MOSFET oder alternativ für einen p-Typ-FinFET oder einen planaren MOSFET konfiguriert sein.
  • Das Substrat 20 kann alternativ aus einem anderen geeigneten elementaren Halbleiter wie Diamant oder Germanium, einem geeigneten Verbindungshalbleiter wie Galliumarsenid, Siliziumkarbid, Indiumarsenid oder Indiumphosphid, oder aus einem geeigneten Legierungshalbleiter wie Silizium-Germanium-Karbid, Gallium-Arsen-Phosphid, oder Gallium-Indium-Phosphid hergestellt sein. Weiterhin kann das Substrat 20 eine epitaktische Schicht (Epi-Schicht) umfassen, zur Leistungssteigerung verspannt sein, und/oder eine Silizium-auf-Nichtleiter(SOI)-Struktur aufweisen.
  • Bei der gezeigten Ausführungsform weist das Substrat 20 weiterhin eine Finnenstruktur 202 auf. Die Finnenstruktur 202, die auf dem Substrat 20 ausgebildet ist, weist eine Finne oder mehrere Finnen auf. Bei der vorliegenden Ausführungsform weist die Finnenstruktur 202 zur Vereinfachung eine einzige Finne auf. Die Finne weist irgendein geeignetes Material auf, beispielsweise kann die Finne Silizium, Germanium oder einen Verbindungshalbleiter aufweisen. Die Finnenstruktur 202 kann weiter eine Deckschicht (nicht dargestellt), die auf der Finne angeordnet ist, aufweisen, wobei diese eine Silizium-Deckschicht sein kann.
  • Die Finnenstruktur 202 wird unter Verwendung irgendeines geeigneten Prozesses, umfassend verschiedene Abscheidetechnologien, Fotolithografie und/oder Ätzprozesse, ausgebildet. Ein beispielhafter Fotolithografieprozess kann das Ausbilden einer Fotolackschicht (Fotolack), die das Substrat 20 überdeckt (beispielsweise auf einer Siliziumschicht), das Belichten des Fotolacks gemäß einem Muster, das Durchführen eines der Belichtung nachgeschalteten Backprozesses und das Entwickeln des Fotolacks umfassen, um ein Maskenelement, das den Fotolack umfasst, auszubilden. Die Siliziumschicht kann dann unter Verwendung reaktiver Ionenätz(RIE)-Prozesse oder anderer geeigneter Prozesse geätzt werden. Gemäß einem Beispiel werden die Siliziumfinnen der Finnenstruktur 202 unter Verwendung von Strukturieren und Ätzen eines Abschnitts des Siliziumsubstrats 20 ausgebildet. Gemäß einem anderen Beispiel können die Siliziumfinnen der Finnenstruktur 202 unter Verwendung von Strukturieren und Ätzen einer Siliziumschicht, die derart abgeschieden ist, dass sie eine Nichtleiter-Schicht überdeckt (beispielsweise eine obere Siliziumschicht auf einem Silizium-Nichtleiter-Siliziumstapel eines SOI-Substrats), ausgebildet werden. Bei noch anderen Ausführungsformen wird die Finnenstruktur durch Ausbilden einer dielektrischen Schicht über einem Substrat, das Öffnen von Gräben in der dielektrischen Schicht und das epitaktische Aufwachsen von Finnen auf dem Substrat in den Gräben, um die Finnen auszubilden, ausgebildet. Bei der angegebenen Ausführungsform werden Isolationsbereiche innerhalb des Substrats 20 ausgebildet, um verschiedene Finnen der Finnenstruktur 202 festzulegen und elektrisch zu isolieren. Bei einem Beispiel umfassen die Isolationsbereiche Shallow-Trench-Isolation(STI)-Bereiche 204 (aufweisend 204a und 204b). Die Isolationsbereiche können Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, fluordotiertes Silikatglas (FSG), ein dielektrisches Material mit niedrigem k-Wert und/oder Kombinationen dieser aufweisen. Die Isolationsbereiche, und in der vorliegenden Ausführungsform auch die STI-Bereiche 204, können mithilfe irgendeines geeigneten Prozesses ausgebildet werden. Beispielsweise umfasst die Ausbildung der STI-Bereiche 204 das Füllen der Gräben zwischen den Finnen (beispielsweise unter Verwendung eines chemischen Dampfabscheidungsprozesses) mit einem dielektrischen Material. Bei manchen Ausführungsformen kann der gefüllte Graben eine Multilager-Struktur aufweisen, wie zum Beispiel eine thermische Oxidabdichtschicht, die mit Siliziumnitrid oder Siliziumoxid gefüllt ist.
  • Weiter mit Bezug auf 2 wird ein Gate-Stapel 210 auf der Hauptoberfläche 20s des Substrats 20 ausgebildet (d. h. auf einer Oberseite der Finnenstruktur 202) zwischen den STI-Bereichen 204. Obwohl sich in der in den Figuren gezeigten Ebene der Gate-Stapel 210 lediglich auf der Oberseite der Finne erstreckt, wird der Fachmann erkennen, dass sich in einer anderen Ebene des Bauteils (die nicht in den Zeichnungen gezeigt ist) der Gate-Stapel 210 entlang der Seitenwände der Finnenstruktur 202 erstreckt. Bei manchen Ausführungsformen weist der Gate-Stapel 210 eine dielektrische Gate-Schicht 212 und eine Gate-Elektrodenschicht 214 über der dielektrischen Gate-Schicht 212 auf. Bei manchen Ausführungsformen ist ein Paar Seitenwandabstandshalter 216 auf zwei Seiten des Gate-Stapels 210 ausgebildet. Bei der dargestellten Ausführungsform kann der Gate-Stapel 210 unter Verwendung irgendeines geeigneten Prozesses einschließlich der hier beschriebenen Prozesse ausgebildet werden.
  • Gemäß einem Beispiel werden die dielektrische Gate-Schicht 212 und die Gate-Elektrodenschicht 214 nacheinander über dem Substrat 20 abgeschieden. Bei manchen Ausführungsformen kann die dielektrische Gate-Schicht 212 Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid oder Dielektrika mit hoher dielektrischer Konstante (hohem k-Wert) aufweisen. Dielektrika mit hohem k-Wert weisen Metalloxide auf. Beispiele für Metalloxide, welche für Dielektrika mit hohem k-Wert verwendet werden, umfassen Oxide von Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu und Mischungen dieser. Bei der vorliegenden Ausführungsform ist die dielektrische Gate-Schicht 212 eine dielektrische Schicht mit hohem k-Wert mit einer Dicke im Bereich von ungefähr 1 nm (10 Ångström) bis ungefähr 3 nm (30 Ångström). Die dielektrische Gate-Schicht 212 kann unter Verwendung eines geeigneten Prozesses wie atomarer Schichtabscheidung (ALD), chemischer Dampfabscheidung (CVD), physikalischer Dampfabscheidung (PVD), thermischer Oxidation, UV-Ozonoxidation oder Kombinationen dieser ausgebildet sein. Die dielektrische Gate-Schicht 212 kann weiterhin eine Grenzflächenschicht (nicht gezeigt) aufweisen, um Zerstörungen zwischen der dielektrischen Gate-Schicht 212 und der Finnenstruktur 202 zu verringern. Die Grenzflächenschicht kann Siliziumoxid aufweisen.
  • Bei manchen Ausführungsformen kann die Gate-Elektrodenschicht 214 eine Single-Layer- oder eine Multilager-Struktur aufweisen. Bei zumindest einer Ausführungsform weist die Gate-Elektrodenschicht 214 Polysilizium auf. Weiterhin kann die Gate-Elektrodenschicht 214 mit Polysilizium dotiert sein, bei einheitlicher oder bei uneinheitlicher Dotierung. Bei einer alternativen Ausführungsform weist die Gate-Elektrodenschicht 214 ein Metall auf, das aus der Gruppe bestehend aus W, Cu, Ti, Ag, Al, TiAl, TiAlN, TaC, TaCN, TaSiN, Mn und Zr ausgewählt ist. Bei einer alternativen Ausführungsform weist die Gate-Elektrodenschicht 214 ein Metall auf, das aus einer Gruppe bestehend aus TiN, WN, TaN und Ru ausgewählt ist. Bei der vorliegenden Ausführungsform weist die Gate-Elektrodenschicht 214 eine Dicke in dem Bereich zwischen ungefähr 30 nm und ungefähr 60 nm auf. Die Gate-Elektrodenschicht 214 kann unter Verwendung eines geeigneten Prozesses wie ALD, CVD, PVD, Plattieren oder Kombinationen dieser ausgebildet werden.
  • Danach wird eine Schicht eines Fotolacks (nicht gezeigt) über der Gate-Elektrodenschicht 214 mithilfe eines geeigneten Prozesses wie Spin-on-Beschichtung ausgebildet und mithilfe eines angemessenen Lithografiestrukturierungsverfahrens strukturiert, um einen strukturierten Fotolack auszubilden. Bei zumindest einer Ausführungsform liegt eine Breite des strukturierten Fotolacks zwischen ungefähr 5 nm und ungefähr 45 nm. Der strukturierte Fotolack kann dann unter Verwendung eines Trockenätzprozesses zu der darunterliegenden Schicht (d. h. zu der Gate-Elektrodenschicht 214 und der dielektrischen Gate-Schicht 212) überführt werden, um den Gate-Stapel 210 auszubilden. Danach kann die Fotolackschicht abgezogen werden.
  • Immer noch mit Bezug auf 2 weist das Halbleiterbauteil 200 weiterhin eine dielektrische Schicht auf, die über dem Gate-Stapel 210 und dem Substrat 20 ausgebildet ist und die Seitenwände des Gate-Stapels 210 bedeckt. Die dielektrische Schicht kann Siliziumoxid, Siliziumnitrid oder Siliziumoxinitrid aufweisen. Die dielektrische Schicht kann eine einzige Schicht oder eine Multilager-Struktur aufweisen. Die dielektrische Schicht kann mithilfe von CVD, PVD, ALD oder anderen geeigneten Techniken ausgebildet werden. Die dielektrische Schicht weist eine Dicke zwischen ungefähr 5 nm und ungefähr 15 nm auf. Danach wird ein anistropisches Ätzen auf die dielektrische Schicht angewendet, um ein Paar Seitenwandabstandshalter 216 auf zwei Seiten des Gate-Stapels 210 auszubilden.
  • Mit Bezug auf 3 und den Schritt 102 in 1 werden Anteile der Finnenstruktur 202 (andere als diejenigen, wo der Gate-Stapel 210 und das Paar Seitenwandabstandshalter 216 darüber ausgebildet worden sind) ausgespart, um Source- und Drain-(S/D)Gräben 206 (welche 206a und 206b aufweisen) unterhalb der Hauptoberfläche 20s des Substrats 20 angrenzend an den Gate-Stapel 210 zu bilden. In der dargestellten Ausführungsform ist jeder der S/D-Gräben 206 zwischen dem Gate-Stapel 210 und einem der STI-Bereiche 204 angeordnet.
  • Somit grenzt der S/D-Graben 206a an den Gate-Stapel 210, während der STI-Bereich 204a auf einer Seite des S/D-Grabens 206a dem Gate-Stapel 210 gegenüberliegend angeordnet ist. Daher grenzt der S/D-Graben 206b an den Gate-Stapel 210, während der STI-Bereich 204d auf einer Seite des S/D-Grabens 206b dem Gate-Stapel 210 gegenüberliegend angeordnet ist.
  • Bei der dargestellten Ausführungsform wird unter Verwendung des Gate-Stapels 210 und des Paars Seitenwandabstandshalter 216 als Hartmasken ein Ätzprozess unter Vorspannung auf den Graben der Hauptoberfläche 20s des Substrats 20, welche ungeschützt oder freigelegt ist, angewendet, um die S/D-Gräben 206 auszubilden. Bei einer Ausführungsform kann der Ätzprozess unter Verwendung eines Drucks von ungefähr 0,133 Pa (1 mTorr) bis ungefähr 133,3 Pa (1000 mTorr), bei einer Leistung von ungefähr 50 W bis ungefähr 1000 W, einer Vorspannung von ungefähr 20 V bis ungefähr 500 V, bei einer Temperatur von ungefähr 40°C bis ungefähr 60°C unter Verwendung von HBr und/oder Cl2 als Ätzgas durchgeführt werden.
  • Wie in 4 und Schritt 104 gemäß 1 gezeigt ist, wird nach der Ausbildung der S/D-Graben 206 unterhalb der Hauptoberfläche 20s des Substrats 20 die in 4 gezeigte Struktur durch Epi-Aufwachsen eines verspannten Materials 208 in dem S/D-Graben 206 hergestellt, wobei sich eine Gitterkonstante des verspannten Materials 208 von einer Gitterkonstante des Substrats 20 unterscheidet. Damit ist der Kanalbereich des Halbleiterbauteils 200 verspannt oder gespannt, um die Ladungsträgermobilität des Bauteils zu erhöhen.
  • Bei manchen Ausführungsformen weist das verspannte Material 208 Si, Ge, SiGe, SiC, SiP (Silizium Phosphid) oder III-V-Halbleitermaterial auf. Bei der dargestellten Ausführungsform kann ein Vorabreinigungsprozess durchgeführt werden, um die S/D-Gräben 206 mit HF oder anderen geeigneten Lösungen zu reinigen. Danach wird das verspannte Material 208, wie Silizium-Germanium (SiGe), selektiv mittels eines Niederdruck-CVD(LPCVD)-Prozesses aufgewachsen, um die S/D-Gräben 206 zu füllen. Bei einer Ausführungsform ist eine obere Oberfläche des verspannten Materials 208 niedriger angeordnet als eine Hauptoberfläche 20s (nicht dargestellt). Bei einer anderen Ausführungsform erstreckt sich das verspannte Material 208, welches die S/D-Graben füllt, nach oben über die Hauptoberfläche 20s. Bei der dargestellten Ausführungsform ist der LPCVD-Prozess bei einer Temperatur von ungefähr 400 bis ungefähr 800°C und unter einem Druck von ungefähr 133 bis 2000 Pa (1 bis 15 Torr) unter Verwendung von SiH2Cl2, HCl, GeH4, B2H6 und H2 als Reaktionsgase durchgeführt.
  • Die Prozessschritte bis zu diesem Punkt haben das Substrat 20 bereitgestellt, welches das verspannte Material 208 in den S/D-Gräben 206 aufweist. Bei manchen Anwendungen können Silizidbereiche über dem verspannten Material 208 durch Deckabscheidung einer dünnen Metallschicht wie Nickel, Titan, Kobalt und Kombinationen dieser ausgebildet werden. Das Substrat 20 wird daraufhin erwärmt, was dazu führt, dass das Silizium an den Stellen mit dem Metall reagiert, wo es dieses berührt. Nach der Reaktion wird eine Schicht Metallsilizid zwischen dem Silizium enthaltenden Material und dem Metall ausgebildet. Das unreagierte Metall wird durch die Verwendung einer Ätze, welche das Metall, jedoch nicht das Silizid angreift, selektiv entfernt. Das Fermi-Level-Pinning zwischen dem Metallsilizid und dem verspannten Material 208 führt jedoch zu einer festen Schottky-Barrierenhöhe (SBH). Diese feste SBH bedingt einen hohen Kontaktwiderstand der S/D-Bereiche des Halbleiterbauteils und setzt damit die Bauteilleistungsfähigkeit herab.
  • Demnach kann die nachstehend mit Bezug auf die 5–12 diskutierte Weiterverarbeitung eine Kontaktstruktur ausbilden, welche eine leitfähige dielektrische Schicht aufweist, um die Silizidbereiche zu ersetzen. Die leitfähige dielektrische Schicht kann als Zwischenschicht mit niedrigem Widerstand dienen, um das Metallsilizid mit hohem Widerstand zu ersetzen. Daher kann die Kontaktstruktur einen niedrigen Kontaktwiderstand der S/D-Bereiche des Halbleiterbauteils bereitstellen, wodurch die Bauteilleistungsfähigkeit verbessert wird.
  • Wie in den 5 und 6 und Schritt 106 gemäß 1 dargestellt ist, wird für die Herstellung einer Kontaktstruktur (wie eine in 12 gezeigte Kontaktstruktur 230) des Halbleiterbauteils 200 die Struktur gemäß 5 mittels Ausbilden einer dielektrischen Zwischenschicht (ILD) 218 über dem verspannten Material 208, dem Gate-Stapel 210, dem Paar Seitenwandabstandshalter 216 und dem Isolationsbereich 204 hergestellt.
  • Die ILD-Schicht 218 weist ein dielektrisches Material auf Das dielektrische Material kann Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, Phosphorsilikatglass (PSG), Borphosporsilikatglas (BPSG), Spin-on-Glas (SOG), fluoriertes Silikatglas (FSG), kohlenstoffdotiertes Siliziumoxid (z. B. SiCOH), und/oder Kombinationen dieser aufweisen. Bei manchen Ausführungsformen kann die ILD-Schicht 218 über dem verspannten Material 208 mittels CVD, CVD mit hochdichtem Plasma (HDP), subatmosphärischem CVD (SACVD), Spin-on, Sputterdeposition oder anderen geeigneten Verfahren ausgebildet werden. Bei der vorliegenden Ausführungsform weist die ILD-Schicht 218 eine Dicke zwischen ungefähr 400 nm bis 800 nm (4000 bis 8000 Å) auf.
  • Es sollte verstanden werden, dass die ILD-Schicht 218 eine oder mehrere dielektrische Materialien und/oder eine oder mehrere dielektrische Schichten aufweisen kann.
  • Danach wird die ILD-Schicht 218 unter Verwendung eines CMP-Prozesses planarisiert, bis eine Oberseite der Gate-Elektrodenschicht 214 freigelegt oder erreicht wird (in 6 gezeigt). Der CMP-Prozess weist eine hohe Selektivität auf, um eine im Wesentlichen planare Oberfläche für die Gate-Elektrodenschicht 214 und die ILD-Schicht 218 bereitzustellen.
  • Darauffolgende auf das Halbleiterbauteil 200 gemäß 6 angewandte CMOS-Verarbeitungsschritte weisen das Ausbilden einer Kontaktöffnung durch die ILD-Schicht 218 auf, um elektrische Kontakte mit den S/D-Bereichen des Halbleiterbauteils 200 bereitzustellen. Mit Bezug auf 7 wird die in 7 gezeigte Struktur durch Ausbilden einer Öffnung 220 in der ILD-Schicht 218 hergestellt, um einen Abschnitt des verspannten Materials 208 (Schritt 108 in 1) freizulegen. Die Ausbildung der Öffnung 220 umfasst beispielsweise das Ausbilden einer Fotolackschicht (nicht gezeigt) über der ILD-Schicht 218 mithilfe eines geeigneten Prozesses, wie Spin-on-Beschichten, Strukturieren der Fotolackschicht, um einen strukturierten Fotolack mithilfe eines geeigneten Lithografieverfahrens auszubilden, und Ätzen der freigelegten ILD-Schicht 218 (beispielsweise unter Verwendung eines Trockenätz-, eines Nassätz- und/oder eines Plasmaätzprozesses), um Anteile der ILD-Schicht 218 zu entfernen, um einen Anteil des verspannten Materials freizulegen. Daher ist die Öffnung 220 oberhalb des verspannten Materials 208 angeordnet, wobei die Öffnung 220 dielektrische Seitenwände 220a und einen verspannten Materialboden 220b aufweist. Die strukturierte Fotolackschicht kann danach abgezogen werden.
  • Mit Bezug auf 8 und den Schritt 110 in 1 wird nach der Ausbildung der Öffnung 220 in der ILD-Schicht 218 die Struktur gemäß 8 durch Ausbilden einer ersten Metallschicht 222, die das Innere der Öffnung 220 beschichtet und sich über die ILD-Schicht 218 und den Gate-Stapel 210 erstreckt, hergestellt. Bei manchen Ausführungsformen kann die erste Metallschicht 222 Ti, Al, Zr, Hf, Ta, In, Ni, Be, Mg, Ca, Y, Ba, Sr, Sc oder Ga aufweisen und sie kann unter Verwendung eines Verfahrens wie CVD, ALD oder Sputterdeposition ausgebildet werden. Bei manchen Ausführungsformen weist die erste Metallschicht 222 eine erste Dicke t1 auf, die zwischen ungefähr 1 nm und ungefähr 4 nm liegt.
  • Mit Bezug auf die 9 und 10 sowie den Schritt 112 gemäß 1 wird nach der Ausbildung der ersten Metallschicht 222 die Struktur gemäß 10 durch Behandeln der ersten Metallschicht 222, um eine dielektrische Schicht 226 über dem verspannten Material 208 auszubilden, hergestellt. In den gezeigten Ausführungsformen wird der Behandlungsschritt der ersten Metallschicht 222 zunächst durch Aussetzen einer Oberfläche der ersten Metallschicht 222 einer Sauerstoff enthaltenden Umgebung wie Luft oder einer abgedichteten Kammer bei einem Sauerstoffdruck von ungefähr 133,3·10–10 Pa (1·10–10 Torr) bis ungefähr 10,13·104 Pa (760 Torr) durchgeführt, was zu einem Sauerstoff enthaltenden Film 224 mit adsorbierter Deckschicht führt, welche oberhalb einer Oberfläche der ersten Metallschicht 222 (in 9 gezeigt) ausgebildet ist. Bei manchen Ausführungsformen weist die Sauerstoff enthaltende Umgebung H2O, O2 oder O3 auf.
  • Nach dem Aussetzen der Oberfläche der ersten Metallschicht 222 einer Sauerstoff enthaltenden Umgebung weist der Behandlungsschritt der ersten Metallschicht 222 weiterhin das Aussetzen der Oberfläche der ersten Metallschicht 222 einem Inertgas, bei einer Temperatur von ungefähr 200°C bis ungefähr 800°C auf. Bei manchen Ausführungsformen weist das Inertgas N2, He oder Ar auf. Bei der dargestellten Ausführungsform reagiert der Sauerstoff enthaltende Film mit absorbierter Deckschicht 224 mit der ersten Metallschicht 222, welche sich in Kontakt mit diesem befindet, um die dielektrische Schicht 226 über dem verspannten Material 208 auszubilden. Bei manchen Ausführungsformen bildet die dielektrische Schicht 226, welche das Innere der Öffnung 220 beschichtet, eine beschichtete Öffnung 220a.
  • Bei manchen Ausführungsformen weist die dielektrische Schicht 226 eine zweite Dicke t2 auf, welche zwischen ungefähr 1 nm und ungefähr 10 nm liegt, wodurch die dielektrische Schicht 226 leitfähig gemacht wird. Daher wird im Folgenden die dielektrische Schicht 226 als eine leitfähige dielektrische Schicht 226 bezeichnet. Bei zumindest einer Ausführungsform weist die leitfähige dielektrische Schicht 226 TiO, TiO2 oder Ti2O3 auf. Bei einer alternativen Ausführungsform weist die leitfähige dielektrische Schicht 226 Al2O3 auf. Bei einer alternativen Ausführungsform ist die leitfähige dielektrische Schicht aus einem Oxid der Gruppe bestehend aus Zr, Hf, Ta, In, Ni, Be, Mg, Ca, Y, Ba, Sr, Sc, Ga und Mischungen dieser ausgebildet. Bei der gezeigten Ausführungsform kann die leitfähige dielektrische Schicht 226 die feste SBH verringern und als eine Zwischenschicht mit niedrigem Widerstand dienen, um die Metallsilizide mit hohem Widerstand zu ersetzen, wodurch die Bauteilleistungsfähigkeit verbessert wird.
  • Mit Bezug auf die 11 und 12 und den Schritt 114 gemäß 1 werden nach der Ausbildung der leitfähigen dielektrischen Schicht 226 die Strukturen in 11 durch Ausbilden einer zweiten Metallschicht 228 in der beschichteten Öffnung 220a der leitfähigen dielektrischen Schicht 226 hergestellt. In der gezeigten Ausführungsform wird die zweite Metallschicht 228 über der leitfähigen dielektrischen Schicht 226 abgeschieden, um die beschichtete Öffnung 220a der leitfähigen dielektrischen Schicht 226 zu füllen. Bei manchen Ausführungsformen weist die zweite Metallschicht 228 Ta, Ti, Hf, Zr, Ni, W, Co, Cu oder Al auf. Bei manchen Ausführungsformen kann die zweite Metallschicht 228 mittels CVD, PVD, Plattieren, ALD oder anderen geeigneten Techniken ausgebildet werden. Bei manchen Ausführungsformen kann die zweite Metallschicht 228 ein Laminat aufweisen. Das Laminat kann weiterhin eine Grenzmetallschicht, eine Deckmetallschicht oder eine Benetzungsmetallschicht aufweisen. Weiterhin wird die Dicke der zweiten Metallschicht 228 von der Tiefe der beschichteten Öffnung 220a abhängen. Die zweite Metallschicht 228 wird somit soweit abgeschieden, bis die beschichtete Öffnung 220a im Wesentlichen gefüllt und überfüllt ist.
  • Danach wird ein weiterer CMP-Prozess durchgeführt, um die zweite Metallschicht 228 nach dem Auffüllen der beschichteten Öffnung 220a (in 12 gezeigt) zu planarisieren. Da der CMP-Prozess einen Anteil der zweiten Metallschicht 228 außerhalb der beschichteten Öffnung 220a entfernt, kann der CMP-Prozess beendet werden, wenn die ILD-Schicht 218 erreicht wird, wodurch eine im Wesentlichen planare Oberfläche bereitgestellt wird.
  • Bei manchen Ausführungsformen weist mit Bezug auf das in den 2–12 gezeigte Beispiel die Kontaktstruktur 230 für das Halbleiterbauteil 200 somit das Substrat 20 auf, welches aufweist: die Hauptoberfläche 20s und den Graben 206 unterhalb der Hauptoberfläche 20s (in 3 gezeigt); das verspannte Material 208, welches den Graben 206 füllt, wobei sich eine Gitterkonstante des verspannten Materials von einer Gitterkonstante des Substrats 20 unterscheidet (in 4 gezeigt); die Zwischenschicht-Dielektrikums(ILD)-Schicht 218, welche die Öffnung 220 über dem verspannten Material 208 aufweist, wobei die Öffnung 208 dielektrische Seitenwände 220a und den verspannten Materialboden 220b (in 7 gezeigt) aufweist; eine dielektrische Schicht 226, die Seitenwände 220a und den Boden 220b der Öffnung 220 beschichtet, wobei die dielektrische Schicht 226 die Dicke t2 zwischen ungefähr 1 nm und 10 nm aufweist (in 10 gezeigt); und die Metallschicht 228, die die beschichtete Öffnung 220a der dielektrischen Schicht 226 füllt (in 12 gezeigt).
  • Bei der gezeigten Ausführungsform wird der Gate-Stapel 210 unter Verwendung eines Gate-First-Prozesses hergestellt. Bei einer alternativen Ausführungsform kann der Gate-Stapel 210 unter Verwendung eines Gate-Last-Prozesses hergestellt werden, bei dem zunächst ein Dummy-Gate-Stapel ausgebildet wird. Bei manchen Ausführungsformen weist der Gate-Last-Prozess das Ausbilden einer ILD-Schicht auf, welche den Dummy-Gate-Stapel umgibt, das Entfernen einer Dummy-Gate-Elektrodenschicht, um einen Graben in der ILD-Schicht auszubilden, und daraufhin das Füllen des Grabens mit einer leitfähigen Gate-Elektrodenschicht. Bei manchen Ausführungsformen weist der Gate-Last-Prozess das Ausbilden einer ILD-Schicht auf, welche den Dummy-Gate-Stapel umgibt, das Entfernen einer Dummy-Gate-Elektrodenschicht und einer dielektrischen Dummy-Gate-Schicht, um einen Graben in der ILD-Schicht auszubilden, daraufhin das Füllen des Grabens mit einer dielektrischen Gate-Schicht und einer leitfähigen Gate-Elektrodenschicht.
  • Nachdem die in 1 gezeigten und mit Bezug auf die in den 2–12 dargestellten Beispiele weiter veranschaulichten Schritte durchgeführt worden sind, werden Nachfolgeprozesse, einschließlich der Bearbeitung von Verbindungen, durchgeführt, um die Herstellung des Halbleiterbauteils 200 zu vervollständigen. Es konnte beobachtet werden, dass die Kontaktstrukturen 230, welche eine leitfähige dielektrische Schicht 226 aufweisen, einen Pfad mit niedrigem Widerstand für Verbindungen bereitstellen können, so dass die Bauteilleistungsfähigkeit verbessert wird.
  • Gemäß Ausführungsformen weist eine Kontaktstruktur für ein Halbleiterbauteil ein Substrat auf, das aufweist: eine Hauptoberfläche und einen Graben unterhalb der Hauptoberfläche; ein verspanntes Material, das den Graben füllt, wobei sich eine Gitterkonstante des verspannten Materials von einer Gitterkonstante des Substrats unterscheidet; eine Zwischenschicht-Dielektrikums(ILD)-Schicht, die eine Öffnung über dem verspannten Material aufweist, wobei die Öffnung dielektrische Seitenwände und einen verspannten Materialboden aufweist; eine dielektrische Schicht, welche die Seitenwände und den Boden der Öffnung beschichtet, wobei die dielektrische Schicht eine Dicke zwischen ungefähr 1 nm und 10 nm aufweist; und eine Metallschicht, die eine beschichtete Öffnung der dielektrischen Schicht füllt.
  • Gemäß anderen Ausführungsformen weist ein Metalloxidhalbleiterfeldeffekttransistor (MOSFET) ein Substrat auf, das aufweist: eine Hauptoberfläche; einen Gate-Stapel auf der Hauptoberfläche des Substrats; einen Graben unterhalb der Hauptoberfläche angrenzend an den Gate-Stapel; einen Shallow-Trench-Isolations(STI)-Bereich, welcher auf einer Seite des Grabens gegenüber dem Gate-Stapel angeordnet ist, wobei der STI-Bereich innerhalb des Substrats angeordnet ist; und eine Kontaktstruktur, die ein verspanntes Material aufweist, das den Graben füllt, wobei sich eine Gitterkonstante des verspannten Materials von einer Gitterkonstante des Substrats unterscheidet; eine Zwischenschicht-Dielektrikums(ILD)-Schicht, welche eine Öffnung über dem verspannten Material aufweist, wobei die Öffnung dielektrische Seitenwände und einen verspannten Materialboden aufweist; eine dielektrische Schicht, welche die Seitenwände und den Boden der Öffnung beschichtet, wobei die dielektrische Schicht eine Dicke zwischen ungefähr 1 nm und 10 nm aufweist; und eine Metallschicht, welche eine beschichtete Öffnung der dielektrischen Schicht füllt.
  • Gemäß anderen Ausführungsformen weist ein Verfahren für die Herstellung eines Halbleiterbauteils die Schritte auf: Bereitstellen eines Substrats, das eine Hauptoberfläche und einen Graben unterhalb der Hauptoberfläche aufweist; Epi-Aufwachsen eines verspannten Materials in dem Graben, wobei sich eine Gitterkonstante des verspannten Materials von einer Gitterkonstante des Substrats unterscheidet; Ausbilden einer Zwischenschicht-Dielektrikums(ILD)-Schicht über dem verspannten Material; Ausbilden einer Öffnung in der ILD-Schicht, um einen Anteil des verspannten Materials freizulegen; Ausbilden einer ersten Metallschicht, welche das Innere der Öffnung beschichtet und sich über die ILD-Schicht erstreckt; Behandeln der ersten Metallschicht, um eine dielektrische Schicht über dem verspannten Material auszubilden; und Ausbilden einer zweiten Metallschicht in einer beschichteten Öffnung der dielektrischen Schicht.

Claims (10)

  1. Kontaktstruktur für ein Halbleiterbauteil, die aufweist: ein Substrat, das eine Hauptoberfläche und einen Graben unterhalb der Hauptoberfläche aufweist; ein verspanntes Material, das den Graben füllt, wobei sich eine Gitterkonstante des verspannten Materials von einer Gitterkonstante des Substrats unterscheidet; eine Zwischenschicht-Dielektrikums(ILD)-Schicht, die eine Öffnung über dem verspannten Material aufweist, wobei die Öffnung dielektrische Seitenwände und einen verspannten Materialboden aufweist; eine dielektrische Schicht, welche die Seitenwände und den Boden der Öffnung beschichtet, wobei die dielektrische Schicht eine Dicke zwischen 1 nm und 10 nm aufweist; und eine Metallschicht, die eine beschichtete Öffnung der dielektrischen Schicht füllt.
  2. Kontaktstruktur nach Anspruch 1, bei der das verspannte Material Si, Ge, SiGe, SiC, SiP oder III-V-Halbleitermaterial aufweist.
  3. Kontaktstruktur nach Anspruch 1 oder 2, bei der sich das verspannte Material, das den Graben füllt, nach oben über die Hauptoberfläche erstreckt.
  4. Kontaktstruktur nach einem der vorangegangenen Ansprüche, bei der die dielektrische Schicht eines von TiO, TiO2, Ti2O3 oder Al2O3 aufweist, oder aus einem Oxid der Gruppe bestehend aus Zr, Hf, Ta, In, Ni, Be, Mg, Ca, Y, Ba, Sr, Sc, Ga und Mischungen dieser ausgewählt ist.
  5. Kontaktstruktur nach einem der vorangegangenen Ansprüche, bei dem die Metallschicht Ta, Ti, Hf, Zr, Ni, W, Co, Cu oder Al aufweist.
  6. Metalloxidhalbleiterfeldeffekttransistor (MOSFET), der aufweist: ein Substrat, das eine Hauptoberfläche aufweist; einen Gate-Stapel auf der Hauptoberfläche des Substrats; einen Graben unterhalb der Hauptoberfläche angrenzend an den Gate-Stapel; einen Shallow-Trench-Isolation(STI)-Bereich, der auf einer Seite des Grabens gegenüber dem Gate-Stapel angeordnet ist, wobei der STI-Bereich innerhalb des Substrats angeordnet ist; und eine Kontaktstruktur gemäß einem der vorangegangenen Ansprüche.
  7. Verfahren für die Herstellung eines Halbleiterbauteils, das aufweist: Bereitstellen eines Substrats, das eine Hauptoberfläche und einen Graben unterhalb der Hauptoberfläche aufweist; Epi-Aufwachsen eines verspannten Materials in dem Graben, wobei sich eine Gitterkonstante des verspannten Materials von einer Gitterkonstante des Substrats unterscheidet; Ausbilden einer Zwischenschicht-Dielektrikums-(ILD)-Schicht über dem verspannten Material; Ausbilden einer Öffnung in der ILD-Schicht, um einen Anteil des verspannten Materials freizulegen; Ausbilden einer ersten Metallschicht, die das Innere der Öffnung beschichtet und sich über die ILD-Schicht erstreckt; Behandeln der ersten Metallschicht, um eine dielektrische Schicht über dem verspannten Material auszubilden; und Ausbilden einer zweiten Metallschicht in einer beschichteten Öffnung der dielektrischen Schicht.
  8. Verfahren nach Anspruch 7, bei dem der Behandlungsschritt der ersten Metallschicht durch Aussetzen einer Oberfläche der ersten Metallschicht einer Sauerstoff enthaltenden Umgebung durchgeführt wird, wobei die Sauerstoff enthaltende Umgebung vorzugsweise H2O, O2 oder O3 aufweist.
  9. Verfahren nach Anspruch 8, bei dem der Behandlungsschritt der ersten Metallschicht weiterhin aufweist: Aussetzen der Oberfläche der ersten Metallschicht einem Inertgas nach dem Aussetzen der Oberfläche der ersten Metallschicht einer Sauerstoff enthaltenden Umgebung, wobei das Inertgas vorzugsweise N2, He oder Ar aufweist.
  10. Verfahren nach Anspruch 9, bei dem das Aussetzen der Oberfläche der ersten Metallschicht einem Inertgas bei einer Temperatur von ungefähr 200°C bis ungefähr 800°C durchgeführt wird.
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Cited By (1)

* Cited by examiner, † Cited by third party
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100123198A1 (en) * 2008-11-20 2010-05-20 Samsung Electronics Co., Ltd. Semiconductor devices and methods of manufacturing the same
US20100200928A1 (en) * 2009-02-12 2010-08-12 Renesas Technology Corp. Semiconductor device, and manufacturing method thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100123198A1 (en) * 2008-11-20 2010-05-20 Samsung Electronics Co., Ltd. Semiconductor devices and methods of manufacturing the same
US20100200928A1 (en) * 2009-02-12 2010-08-12 Renesas Technology Corp. Semiconductor device, and manufacturing method thereof

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015142438A3 (en) * 2014-03-19 2015-12-17 Qualcomm Incorporated Methods of forming a metal-insulator-semiconductor (mis) structure and a dual contact device

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