DE102014109562A1 - Kontaktstrukturen und Verfahren ihrer Ausbildung - Google Patents

Kontaktstrukturen und Verfahren ihrer Ausbildung Download PDF

Info

Publication number
DE102014109562A1
DE102014109562A1 DE102014109562.6A DE102014109562A DE102014109562A1 DE 102014109562 A1 DE102014109562 A1 DE 102014109562A1 DE 102014109562 A DE102014109562 A DE 102014109562A DE 102014109562 A1 DE102014109562 A1 DE 102014109562A1
Authority
DE
Germany
Prior art keywords
layer
opening
dielectric layer
contact
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102014109562.6A
Other languages
English (en)
Other versions
DE102014109562B4 (de
Inventor
Yu-Hung Lin
Sheng-Hsuan Lin
Chih-Wei Chang
You-Hua Chou
Chia-Lin Hsu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102014109562A1 publication Critical patent/DE102014109562A1/de
Application granted granted Critical
Publication of DE102014109562B4 publication Critical patent/DE102014109562B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32051—Deposition of metallic or metal-silicide layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02576—N-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)

Abstract

Ausführungsformen der vorliegenden Offenbarung umfassen Kontaktstrukturen und Verfahren zum Ausbilden derselben. Eine Ausführungsform besteht aus einem Verfahren zum Ausbilden einer Halbleitervorrichtung, wobei das Verfahren das Ausbilden eines Kontaktbereichs über einem Substrat, das Ausbilden einer dielektrischen Schicht über dem Kontaktbereich und dem Substrat und das Ausbilden einer Öffnung durch die dielektrische Schicht umfasst, um Abschnitte des Kontaktbereichs freizulegen. Das Verfahren umfasst weiter das Ausbilden einer Metall-Silizid-Schicht auf den freigelegten Abschnitten des Kontaktbereichs und entlang Seitenwänden der Öffnung; und Füllen der Öffnung mit einem leitenden Material, um einen leitenden Stöpsel in der dielektrischen Schicht auszubilden, wobei der leitenden Stöpsel mit dem Kontaktbereich elektrisch verbunden ist.

Description

  • HINTERGRUND
  • Halbleitervorrichtungen werden in einer Vielzahl von elektronischen Anwendungen verwendet, beispielsweise PCs, Mobiltelefonen, Digitalkameras und anderer elektronischer Ausrüstung. Halbleitervorrichtungen werden üblicherweise hergestellt, indem isolierende oder dielektrische Schichten, leitende Schichten und Halbleiterschichten verschiedener Materialien nach einander über einem Halbleitersubstrat abgeschieden werden und die verschiedenen Materialschichten mittels Lithographie strukturiert werden, um Schaltungskomponenten und Elemente darauf auszubilden.
  • Die Halbleiterbranche verbessert fortlaufend die Integrationsdichte von verschiedenen elektronischen Komponenten (z. B. Transistoren, Dioden, Widerständen, Kondensatoren etc.), indem die minimale Merkmalgröße fortlaufend verringert wird, was es ermöglicht, dass mehr Komponenten in eine vorgegebene Fläche integriert werden.
  • Leitende Materialien, etwa Metalle oder Halbleiter werden in Halbleitervorrichtungen verwendet, um elektrische Verbindungen für die integrierten Schaltungen herzustellen. Während sich Vorrichtungen in der Größe verringert haben, haben sich die Anforderungen an die Leiter und Isolatoren verändert.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Figuren gelesen wird. Man beachte, dass in Übereinstimmung mit dem üblichen Vorgehen in der Branche verschiedene Merkmale nicht im Maßstab gezeichnet sind. In Wirklichkeit können die Abmessungen der verschiedenen Merkmale zur Klarheit der Beschreibung beliebig vergrößert oder verkleinert werden.
  • 1 zeigt eine Schnittansicht einer Halbleitervorrichtung, in Übereinstimmung mit manchen Ausführungsformen.
  • 2A bis 2G sind Schnittansichten von Zwischenstufen bei der Herstellung von Halbleitervorrichtungen, in Übereinstimmung mit manchen Ausführungsformen.
  • 3 zeigt eine Schnittansicht einer anderen Halbleitervorrichtung, in Übereinstimmung mit manchen Ausführungsformen.
  • 4 zeigt ein Verfahrensfluss-Diagramm des Verfahrens, das in 2A bis 2G gezeigt ist, in Übereinstimmung mit manchen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele vor, um verschiedene Merkmale des angegebenen Gegenstands zu implementieren. Spezielle Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend wirken. Das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung kann beispielsweise Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmals ausgebildet sein können, so dass das erste und das zweite Merkmal nicht in direktem Kontakt sein müssen. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und erzwingt als solche keine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
  • Weiter können räumlich relative Begriffe, wie „unten”, „unter”, „unterer”, „über”, „oberer” und Ähnliche, hier zur Einfachheit der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals mit einem oder mehreren anderen Elementen oder Merkmalen zu beschreiben, wie sie in den Figuren gezeigt sind. Die räumlich relativen Begriffe sollen verschiedene Orientierungen der Vorrichtung, die verwendet oder betrieben wird, zusätzlich zu der in den Figuren gezeigten Orientierung umfassen. Die Vorrichtung kann anders orientiert sein (um 90 Grad gedreht oder in einer anderen Orientierung) und die räumlich relativen Begriffe, die hier verwendet werden, können ebenfalls demgemäß interpretiert werden.
  • Allgemein können, unter Verwendung von Ausführungsformen der vorliegenden Offenbarung, Halbleitervorrichtungen einen Silizid-Kontakt mit niedrigem Widerstand mit verbesserter Verfahrensstabilität einsetzen. Insbesondere bildet die vorliegende Offenbarung das Silizid in der Kontaktöffnung aus, nachdem die Kontaktöffnung ausgebildet wurde, anstatt das Silizid auszubilden, bevor der Kontakt ausgebildet wurde. Bei diesem Verfahren wird eine Deckschicht in der Kontaktöffnung ausgebildet und eine Metallschicht wird über der Deckschicht ausgebildet. Diese Schichten werden dann ausgeheilt, um die Silizid-Schicht auszubilden. Indem die Deckschicht ausgebildet wird, nachdem die Kontaktöffnung ausgebildet wurde, werden die Eigenschaften der Deckschicht nicht durch das Ätzverfahren der Kontaktöffnung, das Ausbilden der dielektrischen Schicht oder andere Verfahren, die ausgeführt werden, bevor die Deckschicht ausgebildet wurde, beeinflusst. Dies verbessert das Verfahrensfenster für die Ausbildung der Deckschicht und verbessert auch die Verfahrensstabilität für das Ausbilden des Kontakts. Zusätzlich kann die Deckschicht Schäden reparieren, die durch das Ätzen der Kontaktöffnung hervorgerufen wurden.
  • 1 zeigt eine Schnittansicht einer Halbleitervorrichtung 100, in Übereinstimmung mit manchen Ausführungsformen. Die Halbleitervorrichtung 100 umfasst ein Substrat 20, aktive oder passive Vorrichtungen 22, eine Kontaktschicht 24, eine dielektrische Schicht 26 und eine Kontaktstruktur 50. Die Kontaktstruktur umfasst eine Metall-Silizid-Schicht 40, eine nicht umgesetzte Metallschicht 32', eine Haftschicht 34 und einen leitenden Stöpsel 42'.
  • Das Substrat 20 kann Teil eines Wafers sein und kann ein Halbleitermaterial umfassen, wie Silizium, Germanium, Diamant oder Ähnliches. Alternativ können Verbundmaterialien wie Silizium-Germanium, Siliziumkarbid, Galliumarsenid, Indiumarsenid, Indiumphosphid, Silizium-Germanium-Karbid, Galliumarsenidphosphid, Galliumindiumphosphid, Kombinationen daraus und Ähnliches auch verwendet werden. Zusätzlich kann das Substrat 20 ein Silizium-auf-Isolator-(SOI)-Substrat umfassen. Im Allgemeinen umfasst ein SOI-Substrat eine Schicht eines Halbleitermaterials, etwa epitaktischem Silizium, Germanium, Silizium-Germanium, SOI, Silizium-Germanium-auf-Isolator (SGOI) oder Kombinationen daraus. Das Substrat 20 kann mit einem p-Dotierungsmittel dotiert sein, etwa Bor, Aluminium, Gallium oder Ähnlichem, obwohl das Substrat alternativ mit einem n-Dotierungsmittel dotiert sein kann, wie in der Branche bekannt ist.
  • Das Substrat 20 kann aktive und passive Vorrichtungen 22 umfassen. Wie ein Fachmann erkennen wird, können eine breite Vielfalt von Vorrichtungen, etwa Transistoren, Kondensatoren, Widerstände, Kombinationen daraus und Ähnliches, verwendet werden, um die strukturellen und funktionalen Anforderungen an das Design für die Halbleitervorrichtung 100 zu erfüllen. Die aktiven und passiven Vorrichtungen 22 können mittels jedes geeigneten Verfahrens ausgebildet werden. Nur ein Teil des Substrats 20 in den Figuren gezeigt, da dies ausreicht, um die beispielhaften Ausführungsformen vollständig zu beschreiben.
  • Eine Kontaktschicht 24 ist über dem Substrat 20 ausgebildet. Die Kontaktschicht 24 kann einen dotierten Bereich über dem Substrat 20 umfassen. In manchen Ausführungsformen ist die Kontaktschicht 24 direkt auf oder in einer oberen Fläche des Substrats 20 ausgebildet. Die dielektrische Schicht 26 ist über der Kontaktschicht 24 ausgebildet. Die dielektrische Schicht 26 kann aus Oxiden, etwa Siliziumoxid, Low-k-Dielektrika, Polymeren, Ähnlichem oder einer Kombination daraus ausgebildet sein.
  • Die Kontaktstruktur 50 ist so ausgebildet, dass sie sich durch die dielektrische Schicht 26 zu der Kontaktschicht 24 erstreckt. Die Kontaktstruktur 50 kann in einer Öffnung in der dielektrischen Schicht 26 ausgebildet sein (siehe 2A bis 2F, die unten beschrieben sind). Die Kontaktstruktur 50 umfasst die Metall-Silizid-Schicht 40, die direkt an die Kontaktschicht 24 und die dielektrische Schicht 26 angrenzt. Die Metall-Silizid-Schicht 40 stellt einen Kontakt mit niedrigem Widerstand zu der Kontaktschicht 24 und eine gute Haftung mit der Kontaktschicht 24 bereit. In manchen Ausführungsformen erstreckt sich die Metall-Silizid-Schicht 40 im Wesentlichen entlang der gesamten Seitenwand der Kontaktstruktur 50 von der Kontaktschicht 24 zu einer oberen Fläche 26A der dielektrischen Schicht 26. Die Metall-Silizid-Schicht 40 kann eine Oberfläche des Abschnitts 40A aufweisen, die sich niedriger erstreckt als eine obere Fläche 24A der Kontaktschicht 24, da ein Teil der Kontaktschicht 24 während des Silizidierungsverfahrens verbraucht werden kann, um die Metall-Silizid-Schicht 40 auszubilden.
  • Die nicht umgesetzte Metallschicht 32' liegt auf der Metall-Silizid-Schicht 40. Die nicht umgesetzte Metallschicht 32' ist die Metallschicht, die nicht während der Ausbildung der Metall-Silizid-Schicht 40 verbraucht wurde. In manchen Ausführungsformen existiert die nicht umgesetzte Metallschicht 32' nicht, da im Wesentlichen die gesamte Metallschicht während der Ausbildung der Metall-Silizid-Schicht 40 verbraucht wird. Die Haftschicht 34 ist über der nicht umgesetzten Metallschicht 32' ausgebildet. Die Haftschicht 34 verbessert die Haftung zwischen dem nachfolgend ausgebildeten leitenden Stöpsel 42' und verhindert auch Oxidierung der nicht umgesetzten Metallschicht 32' (und der Metallschicht 32 vor dem Silizidierungsverfahren, beispielsweise in 2D).
  • Der leitende Stöpsel 42' ist auf der Haftschicht 34 ausgebildet und kann im Wesentlichen den verbleibenden Abschnitt der Öffnung in der dielektrischen Schicht 26 füllen. In manchen Ausführungsformen hat der leitende Stöpsel 42' eine obere Fläche 42A, die im Wesentlichen koplanar mit der oberen Fläche 26A der dielektrischen Schicht 26 ist.
  • 2A bis 2G sind Schnittansichten von Zwischenstufen bei der Herstellung der Halbleitervorrichtung 100, in Übereinstimmung mit manchen Ausführungsformen, und 4 ist ein Verfahrensfluss-Diagramm des Verfahrens, das in 2A bis 2G gezeigt ist. Mit Bezug auf 2A ist die Halbleitervorrichtung 100 in einer Zwischenstufe der Verarbeitung gezeigt, einschließlich der Kontaktschicht 24, der dielektrischen Schicht 26 und einer Öffnung 28. Obwohl nicht in 2A gezeigt, kann die Kontaktschicht 24 über oder auf dem Substrat 20 ausgebildet sein (Schritt 302).
  • Die Kontaktschicht 24 kann einen dotierten Bereich über dem Substrat 20 umfassen. Die Kontaktschicht kann aus Silizium, Silizium-Germanium, Siliziumphosphid, Siliziumkarbid, Ähnlichem, oder einer Kombination daraus ausgebildet sein. Die Kontaktschicht 24 kann von dem Substrat 20 oder von einer anderen Zwischenstruktur epitaktisch aufgewachsen sein. In manchen Ausführungsformen ist die Kontaktschicht 24 epitaktisch in einer Vertiefung aufgewachsen, die in dem Substrat 20 ausgebildet ist. In anderen Ausführungsformen wird die Kontaktschicht 24 ausgebildet, indem ein Abschnitt des Substrats 20 mit einem Implantationsverfahren dotiert wird. Die Kontaktschicht 24 kann beispielsweise ein Source-Bereich oder ein Drain-Bereich eines Transistors sein.
  • Die dielektrische Schicht 26 wird über der Kontaktschicht 24 ausgebildet (Schritt 304). Die dielektrische Schicht 26 kann aus Oxiden ausgebildet sein, etwa Siliziumoxid, Borphosphorsilikatglas (BPSG), undotiertem Silikatglas (USG), fluoriertem Silikatglas (FSG), Low-k-Dielektrika wie mit Kohlenstoff dotierten Oxiden, Extremely-Low-k-Dielektrika wie mit porösem Kohlenstoff dotiertem Siliziumdioxid, einem Polymer wie Polyimid, Ähnlichem, oder einer Kombination daraus. Die Low-k-Dielektrika können k-Werte haben, die niedriger als 3,9 sind. Die dielektrische Schicht 26 kann durch chemische Gasphasenabscheidung (CVD), physikalische Gasphasenabscheidung (PVD), Atomlagenabscheidung (ALD), einer Dielektrikum-Rotationsbeschichtung (SOD), Ähnlichem oder einer Kombination daraus abgeschieden werden. In manchen Ausführungsformen ist die dielektrische Schicht 26 eine dielektrische Zwischenschicht (ILD).
  • Nachdem die dielektrische Schicht 26 ausgebildet wurde, kann eine Öffnung 28 durch die dielektrische Schicht 26 zu einer oberen Fläche 24A der Kontaktschicht 24 ausgebildet werden (Schritt 306). Die Öffnung 28 kann mittels geeigneter Photolithographie- und Ätztechniken ausgebildet werden, wie beispielsweise einer anisotropen Trockenätzung.
  • In manchen Ausführungsformen umfasst das Ausbilden der Öffnung ein Maskierungsmaterial, wie ein Photoresist. In diesen Ausführungsformen kann das Photoresist (nicht gezeigt) über der dielektrischen Schicht abgeschieden und strukturiert werden. Das Photoresist kann ein herkömmliches Photoresistmaterial umfassen, etwa ein UV-Laser-(DUV)-Photoresist, und kann auf der oberen Fläche der dielektrischen Schicht 26 abgeschieden werden, beispielsweise indem ein Rotationsbeschichtungsverfahren verwendet wird, um das Photoresist zu platzieren. Jedes andere geeignete Material oder Verfahren zur Ausbildung oder Platzierung des Photoresist kann jedoch alternativ verwendet werden. Nachdem das Photoresist ausgebildet wurde, kann das Photoresist Strahlung, z. B. Licht, durch ein strukturiertes Zwischennegativ ausgesetzt werden, um eine Reaktion in den Bereichen des Photoresist hervorzurufen, die der Strahlung ausgesetzt sind. Das Photoresist kann dann entwickelt werden und Teile des Photoresist können entfernt werden, was Öffnungen in dem Photoresist bildet, um Teile einer oberen Fläche der dielektrischen Schicht 26 durch die Öffnungen freizulegen. Nachdem das Photoresist strukturiert wurde, kann die dielektrische Schicht 26 strukturiert werden, um die Öffnung 28 auszubilden.
  • Nachdem die Öffnung 28 ausgebildet wurde, kann ein optionales Reinigungsverfahren ausgeführt werden, um das Eigenoxid oder alle Rückstände von dem Ätzverfahren auf der Kontaktschicht 24 zu entfernen (Schritt 308). Das Reinigungsverfahren kann mittels einer HCl-Lösung ausgeführt werden und die Reinigungszeit kann beispielsweise etwa eine Minute betragen. In manchen Ausführungsformen kann das Eigenoxid vermieden werden, indem die freiliegende Kontaktschicht 24 in einem Vakuum oder in einer sauerstoff- oder oxidationsmittelfreien Umgebung gehalten wird.
  • 2B zeigt das Ausbilden einer Deckschicht 30 über der dielektrischen Schicht 26 und der Kontaktschicht 24 und in der Öffnung 28 (Schritt 310). In manchen Ausführungsformen wird die Deckschicht 30 im Wesentlichen durch das nachfolgende Verfahren des Ausbildens der Metall-Silizid-Schicht 40 verbraucht. Die Deckschicht 30 kann alle Schäden an der Kontaktschicht 24 und der dielektrischen Schicht 26 reparieren, die durch das Ätzen der Öffnung 28 hervorgerufen wurden. Zusätzlich kann die Deckschicht 30 die Haftung zwischen der Kontaktstruktur 50 (siehe 2G) und der dielektrischen Schicht 26 erhöhen.
  • Die Deckschicht 30 kann aus Silizium, Germanium, Silizium-Germanium, Siliziumkarbid, Siliziumphosphid, Ähnlichem oder einer Kombination daraus ausgebildet sein. In manchen Ausführungsformen hat die Deckschicht 30 im Wesentlichen die gleiche Materialzusammensetzung wie die Kontaktschicht. In einer Ausführungsform beispielsweise, in der die Kontaktschicht 24 aus Silizium-Germanium ausgebildet ist, ist die Deckschicht 30 auch aus Silizium-Germanium ausgebildet.
  • In einer Ausführungsform, in der die Kontaktschicht 24 Teil eines n-Metalloxid-Halbleiter-Feldeffekttransistors (NMOS) ist, ist die Deckschicht 30 aus Silizium, Siliziumphosphid, Siliziumkarbid, Ähnlichem, oder einer Kombination daraus hergestellt. In einer Ausführungsform, in der die Kontaktschicht 24 Teil eines p-Metalloxid-Halbleiter-Feldeffekttransistors (PMOS) ist, ist die Deckschicht 30 aus Silizium, Germanium, Silizium-Germanium, Ähnlichem, oder einer Kombination daraus hergestellt. Wie in 2B gezeigt ist, umfasst die Deckschicht 30 einen Abschnitt 30A, der an die Kontaktschicht 24 angrenzt, Abschnitte 30B, die sich entlang Seitenwänden der Öffnung 28 erstrecken und an die dielektrische Schicht 26 angrenzen, und Abschnitte 30C, die sich über die dielektrische Schicht 26 erstrecken und an diese angrenzen. In manchen Ausführungsformen wird die Deckschicht 30 durch CVD, ALD, PVD, Ähnliches oder eine Kombination daraus mit einer Dicke von etwa 10 Å bis etwa 200 Å ausgebildet. Die Deckschicht 30 kann gleichmäßig abgeschieden werden, so dass sie eine im Wesentlichen einheitliche Dicke entlang des Bodens und Seitenwänden der Öffnung 28 und über der dielektrischen Schicht 26 hat.
  • Nachdem die Deckschicht 30 ausgebildet wurde, wird die Metallschicht 32 über der Deckschicht 30 und in der Öffnung ausgebildet, wie in 2C gezeigt ist (Schritt 312). In manchen Ausführungsformen wird die Metallschicht 32 im Wesentlichen durch das nachfolgende Verfahren des Ausbildens der Metall-Silizid-Schicht 40 verbraucht. Die Metallschicht 32 kann aus Nickel, Kobalt, Titan, Wolfram, Ähnlichem oder einer Kombination daraus ausgebildet sein. Wie in 2C gezeigt ist, umfasst die Metallschicht 32 einen Abschnitt 32A an dem Boden der Öffnung, Abschnitte 32B, die sich entlang Seitenwänden der Öffnung erstrecken, und Abschnitte 32C, die sich über die dielektrische Schicht 26 erstrecken. In manchen Ausführungsformen wird die Metallschicht 32 durch PVD, ALD, Sputtern, Ähnlichem oder einer Kombination daraus mit einer Dicke von etwa 30 Å bis etwa 300 Å ausgebildet. Die Metallschicht 32 kann gleichmäßig abgeschieden werden, so dass sie eine im Wesentlichen einheitliche Dicke entlang dem Boden und Seitenwänden der Öffnung und über der dielektrischen Schicht 26 hat.
  • Nachdem die Metallschicht 32 ausgebildet wurde, wird die Haftschicht 34 über der Metallschicht 32 und in der Öffnung ausgebildet, wie in 2D gezeigt ist (Schritt 314). Die Haftschicht 34 verbessert die Haftung zwischen dem nachfolgend ausgebildeten leitenden Stöpsel 42' (siehe 2G) und verhindert auch die Oxidation der Metallschicht 32. Die Haftschicht 34 kann aus Titannitrid, Tantalnitrid, Ähnlichem oder einer Kombination daraus ausgebildet sein. Wie in 2D gezeigt ist, umfasst die Haftschicht 34 einen Abschnitt 34A an dem Boden der Öffnung, Abschnitte 34B, die sich entlang Seitenwänden der Öffnung erstrecken, und Abschnitte 34C, die sich über die dielektrische Schicht 26 erstrecken. In manchen Ausführungsformen wird die Haftschicht 34 durch CVD, PVD, ALD, Ähnlichem oder einer Kombination daraus mit einer Dicke von etwa 5 Å bis etwa 50 Å ausgebildet. Die Haftschicht 34 kann gleichmäßig abgeschieden werden, so dass sie eine im Wesentlichen einheitliche Dicke entlang dem Boden und Seitenwänden der Öffnung und über der dielektrischen Schicht 26 hat.
  • 2E zeigt das Silizidierungsverfahren, um die Metall-Silizid-Schicht 40 aus der Deckschicht 30 und der Metallschicht 32 auszubilden (Schritt 316). Das Ausbilden der Metall-Silizid-Schicht 40 umfasst das Anwenden eines Ausheilverfahrens auf die Halbleitervorrichtung 100. Das Ausheilverfahren führt dazu, dass die Deckschicht 30 mit der Metallschicht 32 reagiert, um die Metall-Silizid-Schicht 40 auszubilden. In manchen Ausführungsformen wird das Ausheilverfahren mittels thermischer Tränkung, Impulsausheilen (engl. „spike annealing”), Blitzausheilen („flash annealing”), Laser-Ausheilen, Ähnlichem oder einer Kombination daraus ausgeführt. In manchen Ausführungsformen wird das Ausheilverfahren bei eine Temperatur von etwa 100°C bis etwa 900°C in einer Atmosphäre, die Prozessgase umfasst, wie Ar, N2, Ähnliches oder eine Kombination daraus und bei einem Druck von 770 Torr bis etwa 1000 Torr ausgeführt.
  • Nachdem die Metall-Silizid-Schicht 40 ausgebildet wurde, verbleibt in manchen Ausführungsformen eine nicht umgesetzte Metallschicht 32', die nicht in die Metall-Silizid-Schicht 40 umgewandelt wurde. Wie in 2E gezeigt ist, umfasst die Metall-Silizid-Schicht 40 einen Abschnitt 40A am Boden der Öffnung und angrenzend an die Kontaktschicht 24, Abschnitte 40B, die sich entlang Seitenwänden der Öffnung und angrenzend an die dielektrische Schicht 26 erstrecken, und Abschnitte 40C, die sich über die dielektrische Schicht 26 erstrecken und an sie angrenzen. In manchen Ausführungsformen hat der untere Abschnitt 40A der Metall-Silizid-Schicht 40 eine Dicke von etwa 30 Å bis etwa 300 Å und die Seitenwand-Abschnitte 40B der Metall-Silizid-Schicht 40 haben eine Dicke von etwa 3 Å bis etwa 30 Å.
  • 2F zeigt das Füllen der Öffnung in der dielektrischen Schicht 26 mit dem leitenden Material 42 (Schritt 318). In manchen Ausführungsformen füllt das leitende Material 42 die Öffnung und erstreckt sich auch über die dielektrische Schicht 26. Das leitende Material 42 bildet den nachfolgend ausgebildeten leitenden Stöpsel 42' (siehe 2G). In manchen Ausführungsformen ist das leitende Material 42 aus Wolfram ausgebildet. In alternativen Ausführungsformen umfasst das leitende Material 42 ein oder mehrere andere Metalle oder Metalllegierungen, etwa Aluminium, Kupfer, Titannitrid, Tantalnitrid, Ähnliches oder eine Kombination daraus. Das Ausbilden des leitenden Materials kann mittels CVD, ALD, PVD, Sputtern, Ähnlichem oder einer Kombination daraus ausgeführt werden.
  • In den Ausführungsformen, in denen sich das leitenden Material 42 über die dielektrische Schicht 26 erstreckt, kann ein Planarisierungsverfahren auf das leitende Material 42 angewendet werden, um den leitenden Stöpsel 42' auszubilden, wie in 2G gezeigt ist (Schritt 320). In manchen Ausführungsformen ist das Planarisierungsverfahren ein chemisch-mechanisches Polier-(CMP)-Verfahren, ein Ätzverfahren, Ähnliches oder eine Kombination daraus. Nach dem Planarisierungsverfahren ist die obere Fläche 42A des leitenden Stöpsels 42' im Wesentlichen koplanar mit der oberen Fläche 26A der dielektrischen Schicht 26. Wie in 2G gezeigt ist, bilden die Metall-Silizid-Schicht 40, die nicht umgesetzte Metallschicht 32' (wenn vorhanden), die Haftschicht 34 und der leitende Stöpsel 42' die Kontaktstruktur 50.
  • 3 zeigt eine Schnittansicht einer Halbleitervorrichtung 200, in Übereinstimmung mit manchen Ausführungsformen. Die Halbleitervorrichtung 200 umfasst eine aktive Vorrichtung 150, die auf einem Substrat 202 ausgebildet ist. In der gezeigten Ausführungsform ist die aktive Vorrichtung 150 ein Transistor, obwohl andere Ausführungsformen verschiedene andere aktive und passive Vorrichtungen umfassen können, wie Widerstände, Kondensatoren, Induktionsspulen, Dioden, Varaktoren, Ähnliches oder eine Kombination daraus. In einer Ausführungsform ist die aktive Vorrichtung 150 ein Fin-Feldeffekttransistor (FinFET).
  • Das Substrat 202 kann Teil eines Wafers sein und kann ein Halbleitermaterial umfassen, wie Silizium, Germanium, Diamant oder Ähnliches. Alternativ können Verbundmaterialien wie Silizium-Germanium, Siliziumkarbid, Galliumarsenid, Indiumarsenid, Indiumphosphid, Silizium-Germanium-Karbid, Galliumarsenphosphid, Galliumindiumphosphid, Kombinationen daraus und Ähnliches auch verwendet werden. Zusätzlich kann das Substrat 202 ein SOI-Substrat umfassen. Im Allgemeinen umfasst ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, etwa epitaktischem Silizium, Germanium, Silizium-Germanium, SOI, SGOI oder Kombinationen daraus. Das Substrat 202 kann mit einem p-Dotierungsmittel dotiert sein, etwa Bor, Aluminium, Gallium oder Ähnlichem, obwohl das Substrat alternativ mit einem n-Dotierungsmittel dotiert sein kann, wie in der Branche bekannt ist. Nur ein Teil des Substrats 202 ist in den Figuren gezeigt, da dies ausreicht, um diese beispielhafte Ausführungsform vollständig zu beschreiben. In manchen Ausführungsformen ist das Substrat 202 ein Halbleitergrat, der sich von einem Substrat erstreckt.
  • Die aktive Vorrichtung 150 umfasst Source/Drain-Bereiche 210, ein Gate-Dielektrikum 204, eine Gate-Elektrode 206, Gate-Abstandhalter 208, eine dielektrische Schicht 212 und Kontaktstrukturen 50. Das Ausbilden der aktiven Vorrichtung 150 kann mit dem Ausbilden einer dielektrischen Gate-Schicht (nicht gezeigt) und einer Gate-Elektrodenschicht (nicht gezeigt) beginnen. Die dielektrische Gate-Schicht kann durch thermische Oxidation, CVD, Sputtern oder alle anderen geeigneten Verfahren ausgebildet werden, um ein Gate-Dielektrikum auszubilden. In anderen Ausführungsformen umfasst die dielektrische Gate-Schicht Dielektrika mit hoher dielektrischer Konstante (k-Wert), beispielsweise größer als 3,9. Die Materialien können Siliziumnitride, Oxinitride, Metalloxide wie HfO2, HfZrOx, HfSiOx, HfTiOx, HfAlOx und Ähnliches und Kombinationen und Mehrschicht-Strukturen daraus umfassen. In einer anderen Ausführungsform kann die dielektrische Gate-Schicht eine Deckschicht aufweisen, die aus Metallnitrid-Materialien wie Titannitrid, Tantalnitrid oder Molybdännitrid ausgewählt ist.
  • Die Gate-Elektrodenschicht (nicht gezeigt) kann über der dielektrischen Gate-Schicht ausgebildet sein. Die Gate-Elektrodenschicht kann ein leitendes Material umfassen und kann aus einer Menge ausgewählt sein, die polykristallines Silizium (Poly-Si), polykristallines Silizium-Germanium (Poly-SiGe), Metallnitride, Metallsilizide, Metalloxide und Metalle umfasst. Beispiele von Metallnitriden umfassen Wolframnitrid, Molybdännitrid, Titannitrid und Tantalnitrid, Ähnliches oder eine Kombination daraus. Beispiele von Metallsiliziden umfassen Wolframsilizid, Titansilizid, Kobaltsilizid, Nickelsilizid, Platinsilizid, Erbiumsilizid, Ähnliches oder eine Kombination daraus. Beispiele von Metalloxiden umfassen Rutheniumoxid, Indiumzinnoxid, Ähnliches oder eine Kombination daraus. Beispiele von Metallen umfassen Wolfram, Titan, Aluminium, Kupfer, Molybdän, Nickel, Platin, Ähnliches oder eine Kombination daraus.
  • Die Gate-Elektrodenschicht kann durch CVD, Sputtern oder andere geeignete Techniken, um leitenden Materialien abzuscheiden, abgeschieden werden. Die Dicke der Gate-Elektrodenschicht kann im Bereich von etwa 200 Å bis etwa 4000 Å liegen. Die obere Fläche der Gate-Elektrodenschicht hat üblicherweise eine nichtplanare obere Fläche und kann vor dem Strukturieren der Gate-Elektrodenschicht oder dem Ätzen des Gates planarisiert werden, beispielsweise durch ein CMP-Verfahren. Ionen können in die Gate-Elektrodenschicht zu diesem Zeitpunkt eingeführt werden, beispielsweise durch Ionen-Implantationsverfahren, müssen aber nicht.
  • Nachdem die Gate-Elektrodenschicht ausgebildet wurde, können die Gate-Elektrodenschicht und die dielektrische Gate-Schicht strukturiert werden, um die Gate-Elektrode 206 und das Gate-Dielektrikum 204 auszubilden. Das Strukturierverfahren des Gates kann das Abscheiden und Strukturieren einer Gate-Maske (nicht gezeigt) auf der Gate-Elektrodenschicht mittels geeigneter Abscheidungs- und Photolithographietechniken umfassen. Die Gate-Maske kann üblicherweise verwendete Maskierungsmaterialien umfassen, etwa (nicht beschränkt auf) Photoresist-Material, Siliziumoxid, Siliziumoxinitrid und/oder Siliziumnitrid. Die Gate-Elektrodenschicht und die dielektrische Gate-Schicht können mittels Plasmaätzen geätzt werden, um die Gate-Elektrode 206 und das Gate-Dielektrikum 204 auszubilden, wie in 3 gezeigt ist.
  • Nachdem die Gate-Elektrode 206 und das Gate-Dielektrikum 204 ausgebildet wurden, können die Source/Drain-Bereiche 210 ausgebildet werden. Die Source/Drain-Bereiche 210 können ausgebildet werden, indem Abschnitte des Substrats 202 durch ein Implantationsverfahren dotiert werden, um geeignete Dotierungsmittel zu implantieren, um die Dotierungsmittel in dem Substrat 202 zu ergänzen. In einer Ausführungsform, in der das Substrat 202 mit p-Dotierungsmitteln wie Bor, Gallium, Indium oder Ähnlichem implantiert wird, werden die Source/Drain-Bereiche 210 mit n-Dotierungsmitteln implantiert, wie Phosphor, Arsen, Antimon oder Ähnlichem. Die Source/Drain-Bereiche 210 können mittels der Gate-Elektrode 206 als Maske implantiert werden. In manchen Ausführungsformen können die dotierten Source/Drain-Bereiche 210 ausgeheilt werden, um Diffusion der Dotierungsmittel-Unreinheiten in das Substrat 202 zu fördern.
  • In einer anderen Ausführungsform können die Source/Drain-Bereiche 210 ausgebildet werden, indem Vertiefungen (nicht gezeigt) in dem Substrat 202 ausgebildet werden und Material in den Vertiefungen aufgewachsen wird. In einer Ausführungsform können die Vertiefungen durch ein anisotropes Ätzen ausgebildet werden. Alternativ können die Vertiefungen durch ein von isotroper Orientierung abhängiges Ätzverfahren ausgebildet werden, wobei Tetramethylammoniumhydroxid (TMAH) oder Ähnliches als Ätzmittel verwendet werden kann. Nachdem die Vertiefungen ausgebildet wurden, können die Source/Drain-Bereiche 210 ausgebildet werden, indem Material in den Vertiefungen epitaktisch aufgewachsen wird. Während des Epitaxieverfahrens kann Ätzgas, etwa HCl-Gas, zu dem Prozessgas (als Ätzgas) hinzugefügt werden, so dass die Source/Drain-Bereiche 210 selektiv in den Vertiefungen aufgewachsen werden, nicht jedoch auf der Gate-Elektrode 206. In alternativen Ausführungsformen wird kein Ätzgas hinzugefügt oder die Menge des Ätzgases ist gering, so dass eine dünne Schicht der Source/Drain-Bereiche 210 auf dem Substrat 202 und der Gate-Elektrode ausgebildet wird. In noch einer anderen Ausführungsform können die Gate-Elektrode 206 und das Substrat 202 mit einer Opferschicht (nicht gezeigt) bedeckt sein, um epitaktisches Wachstum darauf zu verhindern. Die Source/Drain-Bereiche 210 können entweder durch ein Implantationsverfahren, wie oben beschrieben, oder sonst durch Dotierung vor Ort dotiert werden, während das Material aufgewachsen wird.
  • Die Ausbildungsverfahren der Source/Drain-Bereiche 210 können ALD, CVD, etwa CVD mit reduziertem Druck (RPCVD), metallorganische chemische Gasphasenabscheidung (MOCVD) oder andere anwendbare Verfahren umfassen. Abhängig von der angestrebten Zusammensetzung der Source/Drain-Bereiche 210 können die Vorprodukte für das epitaktische Wachstum SiH4, GeH4, CH3, PH3 und/oder Ähnliches umfassen und der Partialdruck der Si-enthaltenden Gase, der Ge-enthaltenden Gase, der C-enthaltenden Gase und der P-enthaltenden Gase wird angepasst, um das atomare Verhältnis von Germanium/Kohlenstoff/Phosphor zu Silizium zu modifizieren.
  • In manchen Ausführungsformen werden die Source/Drain-Bereiche 210 so ausgebildet, dass sie eine Verspannung (engl. „strain”) auf den Kanalbereich unter der Gate-Elektrode 206 übertragen. In einer Ausführungsform, in der das Substrat 202 aus Silizium ausgebildet ist, können die Source/Drain-Bereiche 210 dann durch ein selektives epitaktisches Wachstums-(SEG)-Verfahren mit einem Material ausgebildet werden, etwa Silizium-Germanium, Silizium-Kohlenstoff oder Ähnlichem, das eine andere Gitterkonstante als das Silizium hat. Die Diskrepanz der Gitterkonstante zwischen dem verspannenden Material in den Source/Drain-Bereichen 210 und dem Kanalbereich, der unter der Gate-Elektrode 206 ausgebildet ist, überträgt eine Verspannung in den Kanalbereich, die die Trägerbeweglichkeit und die Gesamtleistungsfähigkeit der Vorrichtung erhöht. Die Source/Drain-Bereiche 210 können entweder durch ein Implantationsverfahren, wie oben beschrieben, oder sonst durch Dotierung vor Ort dotiert werden, während das Material aufgewachsen wird.
  • Die Gate-Abstandhalter 208 können durch gleichmäßiges Abscheiden einer Abstandhalter-Schicht (nicht gezeigt) über der Gate-Elektrode 206 und dem Substrat 202 ausgebildet werden. Die Abstandhalter-Schicht kann SiN, Oxinitride, SiC, SiON, Oxide und Ähnliches umfassen und kann durch Verfahren ausgebildet werden, die verwendet werden, um eine solche Schicht auszubilden, etwa CVD, CVD im Plasma, Sputtern, Ähnliches oder eine Kombination daraus. Die Gate-Abstandhalter 208 werden dann strukturiert, vorzugsweise durch anisotropes Ätzen, um die Abstandhalter-Schicht von den horizontalen Oberflächen der Gate-Elektrode 206 und des Substrats 202 zu entfernen.
  • In manchen Ausführungsformen umfassen die Source/Drain-Bereiche 210 leicht dotierte Bereiche (nicht gezeigt) und stark dotierte Bereiche. In dieser Ausführungsform können, bevor die Gate-Abstandhalter 208 ausgebildet werden, die Source/Drain-Bereiche 210 leicht dotiert werden. Nachdem die Gate-Abstandhalter 208 ausgebildet wurden, können die Source/Drain-Bereiche stark dotiert werden. Dies bildet leicht dotierte Bereiche und stark dotierte Bereiche aus. Die leicht dotierten Bereiche liegen vorzugsweise unter den Gate-Abstandhaltern 208 während die stark dotierten Bereiche außerhalb der Gate-Abstandhalter 208 entlang des Substrats 202 liegen.
  • Nach dem Ausbilden der Gate-Elektrode 206, der Source/des Drains 210 und der Gate-Abstandhalter 208 wird die dielektrische Schicht 212 ausgebildet. Die dielektrische Schicht 212 kann aus Oxiden, etwa Siliziumoxid, BPSG, USG, FSG, Low-k-Dielektrika wie kohlenstoffdotierten Oxiden, Extremely-Low-k-Dielektrika wie mit porösem Kohlenstoff dotiertem Siliziumdioxid, einem Polymer wie einem Polyimid, Ähnlichem oder einer Kombination daraus ausgebildet werden. Die Low-k-Dielektrika können k-Werte haben, die niedriger als 3,9 sind. Die dielektrische Schicht 26 kann durch CVD, PVD, ALD, einem SOD-Verfahren, Ähnliches oder eine Kombination daraus abgeschieden werden. Die dielektrische Schicht 212 kann auch als ILD 212 bezeichnet werden.
  • Nachdem die dielektrische Schicht 212 ausgebildet wurde, werden Öffnungen (nicht gezeigt) durch die dielektrische Schicht 212 ausgebildet, um einen Teil der Source/des Drains 210 freizulegen. Die Öffnungen können mittels geeigneter Photolithographie- und Ätztechniken ausgebildet werden, beispielsweise einer anisotropen Trockenätzung.
  • Nachdem die Öffnungen in der dielektrischen Schicht 212 ausgebildet wurden, werden die Kontaktstrukturen 50 in den Öffnungen ausgebildet. Die Kontaktstrukturen 50 werden in einer ähnlichen Weise ausgebildet, wie sie oben in 2A bis 2G beschrieben ist, und die Beschreibung wird hier nicht wiederholt. Die Kontaktstrukturen 50 verbinden die Source/Drain-Bereiche 210 elektrisch mit darüber liegenden Strukturen (nicht gezeigt), etwa leitenden Verbindungen/Durchkontaktierungen und/oder anderen aktiven und passiven Vorrichtungen. Eine Verbindungsstruktur, die beispielsweise alternierende Schichten von Dielektrika und leitendem Material umfasst, kann über den Kontaktstrukturen 50 und der dielektrischen Schicht 212 ausgebildet werden. Die Kontaktstrukturen 50 können die Source/Drain-Bereiche 210 mit dieser Verbindungsstruktur elektrisch verbinden.
  • Gemäß den Ausführungsformen der vorliegenden Offenbarung umfassen Vorteile einen Silizid-Kontakt mit niedrigem Widerstand mit verbesserter Verfahrensstabilität. Insbesondere bildet die vorliegende Offenbarung das Silizid in der Kontaktöffnung aus, nachdem die Kontaktöffnung ausgebildet wurde, anstatt das Silizid auszubilden, bevor der Kontakt ausgebildet wurde. In diesem Verfahren wird eine Deckschicht in der Kontaktöffnung ausgebildet und eine Metallschicht wird über der Deckschicht ausgebildet. Diese Schichten werden dann ausgeheilt, um die Silizid-Schicht auszubilden. Indem die Deckschicht ausgebildet wird, nachdem die Kontaktöffnung ausgebildet wurde, werden die Eigenschaften der Deckschicht nicht durch das Ätzverfahren der Kontaktöffnung, das Ausbilden der dielektrischen Schicht oder irgendwelche anderen Verfahren, die vor dem Ausbilden der Deckschicht ausgeführt werden, beeinflusst. Dies verbessert das Verfahrensfenster für die Ausbildung der Deckschicht und verbessert auch die Verfahrensstabilität für das Ausbilden des Kontakts. Zusätzlich kann die Deckschicht Schäden reparieren, die durch das Ätzen der Kontaktöffnung hervorgerufen wurden.
  • Eine Ausführungsform besteht aus einem Verfahren zum Ausbilden einer Halbleitervorrichtung, wobei das Verfahren das Ausbilden eines Kontaktbereichs über einem Substrat, das Ausbilden einer dielektrischen Schicht über dem Kontaktbereich und dem Substrat und das Ausbilden einer Öffnung durch die dielektrische Schicht umfasst, um einen Teil des Kontaktbereichs freizulegen. Das Verfahren umfasst weiter das Ausbilden einer Metall-Silizid-Schicht auf den freigelegten Abschnitten des Kontaktbereichs und entlang Seitenwänden der Öffnung und das Füllen der Öffnung mit einem leitenden Material, um einen leitenden Stöpsel in der dielektrischen Schicht auszubilden, wobei der leitende Stöpsel mit dem Kontaktbereich elektrisch verbunden ist.
  • Eine andere Ausführungsform besteht aus einem Verfahren zum Ausbilden einer Kontaktstruktur, wobei das Verfahren das Ausbilden einer Kontaktschicht über einem Substrat, das Abscheiden einer dielektrischen Schicht über der Kontaktschicht und dem Substrat, das Strukturieren der dielektrischen Schicht, um eine Öffnung durch die dielektrische Schicht auszubilden, wobei zumindest ein Teil der Kontaktschicht in der Öffnung freigelegt wird, und das Abscheiden einer Deckschicht in der Öffnung entlang der freigelegten Kontaktschicht und Seitenwänden der dielektrischen Schicht und über der dielektrischen Schicht umfasst. Das Verfahren umfasst weiter das Abscheiden einer Metallschicht auf der Deckschicht in der Öffnung und über der dielektrischen Schicht, das Abscheiden einer Haftschicht auf der Metallschicht in der Öffnung und über der dielektrischen Schicht und nach dem Abscheiden der Haftschicht das Ausheilen der Deckschicht und der Metallschicht, um eine Metall-Silizid-Schicht in der Öffnung entlang der Kontaktschicht und den Seitenwänden der dielektrischen Schicht und über der dielektrischen Schicht auszubilden.
  • Eine weitere Ausführungsform besteht aus einem Verfahren zum Ausbilden einer Kontaktstruktur, wobei das Verfahren das Ausbilden eines Kontaktbereichs in einem Substrat, das Ausbilden einer dielektrischen Schicht über dem Kontaktbereich, das Ausbilden einer Öffnung in der dielektrischen Schicht, um zumindest eine Oberfläche des Kontaktbereichs freizulegen, und das gleichmäßige Abscheiden einer Silizium enthaltenden Deckschicht entlang der freigelegten Oberfläche des Kontaktbereichs und Seitenwänden der Öffnung umfasst. Das Verfahren umfasst weiter das gleichmäßige Abscheiden einer Metallschicht auf der Silizium enthaltenden Deckschicht in der Öffnung, das gleichmäßige Abscheiden einer Haftschicht auf der Metallschicht in der Öffnung und das Ausheilen der Silizium enthaltenden Deckschicht und der Metallschicht, um eine Metall-Silizid-Schicht in der Öffnung entlang des Kontaktbereichs und der Seitenwände der dielektrischen Schicht auszubilden.
  • Das Vorangegangene beschreibt Merkmale von mehreren Ausführungsformen, so dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte anerkennen, dass er die vorliegende Offenbarung leicht als Basis verwenden kann, um andere Verfahren und Strukturen zu entwerfen oder modifizieren, um die gleichen Ziele zu erreichen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen zu realisieren. Der Fachmann sollte auch erkennen, dass solche äquivalenten Konstruktionen nicht von dem Geist und Schutzumfang der vorliegenden Offenbarung abweichen und dass er verschiedene Änderungen, Ersetzungen und Modifikationen hier vornehmen kann, ohne von dem Geist und Schutzumfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Verfahren zum Ausbilden einer Halbleitervorrichtung, wobei das Verfahren Folgendes umfasst: Ausbilden eines Kontaktbereichs über einem Substrat; Ausbilden einer dielektrischen Schicht über dem Kontaktbereich und dem Substrat; Ausbilden einer Öffnung durch die dielektrische Schicht, um Abschnitte des Kontaktbereichs freizulegen; Ausbilden einer Metall-Silizid-Schicht auf den freigelegten Abschnitten des Kontaktbereichs und entlang Seitenwänden der Öffnung; und Füllen der Öffnung mit einem leitenden Material, um einen leitenden Stöpsel in der dielektrischen Schicht auszubilden, wobei der leitende Stöpsel mit dem Kontaktbereich elektrisch verbunden ist.
  2. Verfahren nach Anspruch 1, wobei das Ausbilden der Metall-Silizid-Schicht Folgendes umfasst: Ausbilden einer Silizium enthaltenden Deckschicht entlang der freigelegten Abschnitte des Kontaktbereichs, den Seitenwänden der Öffnung und über der dielektrischen Schicht; Ausbilden einer Metallschicht auf der Silizium enthaltenden Deckschicht in der Öffnung und über der dielektrischen Schicht; Ausbilden einer Haftschicht auf der Metallschicht in der Öffnung und über der dielektrischen Schicht; und Ausführen eines Silizidierungsverfahrens, um zumindest Teile der Silizium enthaltenden Deckschicht und der Metallschicht reagieren zu lassen, um die Metall-Silizid-Schicht auszubilden.
  3. Verfahren nach Anspruch 2, wobei das Ausbilden der Silizium enthaltenden Deckschicht Silizium, Germanium, Silizium-Germanium, Siliziumkarbid, Siliziumphosphid oder Kombinationen daraus umfasst.
  4. Verfahren nach Anspruch 2 oder 3, wobei die Metallschicht Nickel, Kobalt, Titan, Wolfram oder eine Kombination daraus umfasst.
  5. Verfahren nach einem der Ansprüche 2 bis 4, wobei die Haftschicht Titannitrid, Tantalnitrid oder eine Kombination daraus umfasst.
  6. Verfahren nach einem der Ansprüche 2 bis 5, wobei das Ausführen des Silizidierungsverfahrens Folgendes umfasst: Anwenden eines Ausheilverfahrens auf das Substrat bei einer Temperatur von etwa 100°C bis etwa 900°C mit Prozessgasen, die Ar, N2 oder eine Kombination daraus umfassen, und bei einem Druck von 770 Torr bis etwa 1000 Torr.
  7. Verfahren nach einem der vorangegangenen Ansprüche, wobei das Ausbilden der Metall-Silizid-Schicht auf den freigelegten Abschnitten des Kontaktbereichs und entlang der Seitenwände der Öffnung zumindest einen Teil des Kontaktbereichs verbraucht.
  8. Verfahren nach einem der vorangegangenen Ansprüche, das weiter Folgendes umfasst: Planarisieren des leitenden Materials, um den leitenden Stöpsel auszubilden, wobei nach dem Planarisierungsschritt eine obere Fläche des leitenden Stöpsels im Wesentlichen koplanar mit einer oberen Fläche der dielektrischen Schicht ist.
  9. Verfahren nach einem der vorangegangenen Ansprüche, wobei das Substrat ein Halbleitergrat für einen Fin-Feldeffekttransistor (FinFET) und der Kontaktbereich ein Source/Drain-Bereich für den FinFET ist und wobei das Ausbilden des Kontaktbereichs Folgendes umfasst: Ätzen einer Vertiefung in einem Halbleitergrat; epitaktisches Aufwachsen eines Halbleitermaterials in der Vertiefung; und Dotieren des Halbleitermaterials mit mindestens einem Dotierungsmittel, um einen Source/Drain-Bereich auszubilden.
  10. Verfahren nach einem der vorangegangenen Ansprüche, wobei der Kontaktbereich Silizium, Silizium-Germanium, Siliziumphosphid, Siliziumkarbid oder eine Kombination daraus umfasst.
  11. Verfahren nach einem der vorangegangenen Ansprüche, wobei die Metall-Silizid-Schicht sich im Wesentlichen entlang der Seitenwände der Öffnung von einer oberen Fläche des Kontaktbereichs zu einer oberen Fläche der dielektrischen Schicht erstreckt.
  12. Verfahren nach einem der vorangegangenen Ansprüche, wobei die Metall-Silizid-Schicht eine erste Dicke entlang des Kontaktbereichs und eine zweite Dicke entlang der Seitenwände der Öffnung aufweist, wobei die erste Dicke von etwa 30 Angstrom (Å) bis etwa 300 Å und die zweite Dicke von etwa 3 Å bis etwa 30 Å reicht.
  13. Verfahren zum Ausbilden einer Kontaktstruktur, wobei das Verfahren Folgendes umfasst: Ausbilden einer Kontaktschicht über einem Substrat; Abscheiden einer dielektrischen Schicht über der Kontaktschicht und dem Substrat; Strukturieren der dielektrischen Schicht, um einer Öffnung durch die dielektrische Schicht auszubilden, wobei zumindest Abschnitte der Kontaktschicht in der Öffnung freigelegt werden; Abscheiden einer Deckschicht in der Öffnung entlang der freigelegten Kontaktschicht und Seitenwänden der dielektrischen Schicht und über der dielektrischen Schicht; Abscheiden einer Metallschicht auf der Deckschicht in der Öffnung und über der dielektrischen Schicht; Abscheiden einer Haftschicht auf der Metallschicht in der Öffnung und über der dielektrischen Schicht; und nach dem Abscheiden der Haftschicht, Ausheilen der Deckschicht und der Metallschicht, um eine Metall-Silizid-Schicht in der Öffnung entlang der Kontaktschicht und der Seitenwände der dielektrischen Schicht und über der dielektrischen Schicht auszubilden.
  14. Verfahren nach Anspruch 13, das weiter Folgendes umfasst: Füllen eines leitenden Materials auf die Haftschicht in der Öffnung und über die dielektrische Schicht; und Ausführen eines Planarisierungsverfahrens, um einen leitenden Stöpsel in der dielektrischen Schicht auszubilden, wobei das Planarisierungsverfahren das leitende Material, die Haftschicht und die Metall-Silizid-Schicht über der dielektrischen Schicht entfernt.
  15. Verfahren nach Anspruch 13 oder 14, wobei nach dem Ausheilen der Deckschicht und der Metallschicht, um die Metall-Silizid-Schicht auszubilden, ein Teil der Metallschicht nicht umgesetzt bleibt und zwischen der Metall-Silizid-Schicht und der Haftschicht angeordnet ist.
  16. Verfahren nach Anspruch 15, wobei der Teil der Metallschicht, der nicht umgesetzt bleibt, eine Dicke von etwa 3 Angstrom (Å) bis etwa 30 Å hat.
  17. Verfahren nach einem der Ansprüche 13 bis 16, wobei die Deckschicht im Wesentlichen eine gleiche Materialzusammensetzung wie die Kontaktschicht aufweist.
  18. Verfahren zum Ausbilden einer Kontaktstruktur, wobei das Verfahren Folgendes umfasst: Ausbilden eines Kontaktbereichs in einem Substrat; Ausbilden einer dielektrischen Schicht über dem Kontaktbereich; Ausbilden einer Öffnung in der dielektrischen Schicht, um zumindest eine Oberfläche des Kontaktbereichs freizulegen; gleichmäßiges Abscheiden einer Silizium enthaltenden Deckschicht entlang der freigelegten Oberfläche des Kontaktbereichs und Seitenwänden der Öffnung; gleichmäßiges Abscheiden einer Metallschicht auf der Silizium enthaltenden Deckschicht in der Öffnung; gleichmäßiges Abscheiden einer Haftschicht auf der Metallschicht in der Öffnung; und Ausheilen der Silizium enthaltenden Deckschicht und der Metallschicht, um eine Metall-Silizid-Schicht in der Öffnung entlang des Kontaktbereichs und der Seitenwände der dielektrischen Schicht auszubilden.
  19. Verfahren nach Anspruch 18, wobei der Schritt des Ausheilens der Silizium enthaltenden Deckschicht und der Metallschicht nach dem Schritt des gleichmäßigen Abscheidens einer Haftschicht auf der Metallschicht in der Öffnung ausgeführt wird.
  20. Verfahren nach Anspruch 18 oder 19, wobei die Metall-Silizid-Schicht eine Oberfläche hat, die sich unter einer oberen Fläche des Kontaktbereichs erstreckt.
DE102014109562.6A 2014-07-01 2014-07-09 Verfahren zum Ausbilden einer Halbleitervorrichtung und Verfahren zum Ausbilden einer Kontaktstruktur Active DE102014109562B4 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/321,366 US9620601B2 (en) 2014-07-01 2014-07-01 Contact structures and methods of forming the same
US14/321,366 2014-07-01
US41/321,366 2014-07-01

Publications (2)

Publication Number Publication Date
DE102014109562A1 true DE102014109562A1 (de) 2016-01-07
DE102014109562B4 DE102014109562B4 (de) 2018-03-22

Family

ID=55017585

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102014109562.6A Active DE102014109562B4 (de) 2014-07-01 2014-07-09 Verfahren zum Ausbilden einer Halbleitervorrichtung und Verfahren zum Ausbilden einer Kontaktstruktur

Country Status (5)

Country Link
US (3) US9620601B2 (de)
KR (1) KR101697826B1 (de)
CN (1) CN105304556B (de)
DE (1) DE102014109562B4 (de)
TW (1) TWI564995B (de)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102246880B1 (ko) 2015-02-10 2021-04-30 삼성전자 주식회사 집적회로 소자 및 그 제조 방법
US9627498B2 (en) * 2015-05-20 2017-04-18 Macronix International Co., Ltd. Contact structure for thin film semiconductor
TWI686351B (zh) 2016-04-01 2020-03-01 聯華電子股份有限公司 奈米線電晶體及其製作方法
EP3513435A4 (de) * 2016-09-15 2020-04-22 Applied Materials, Inc. Kontaktintegration und selektive silizidbildungsverfahren
US10366918B2 (en) * 2016-10-04 2019-07-30 International Business Machines Corporation Self-aligned trench metal-alloying for III-V nFETs
CN108538838B (zh) * 2017-03-01 2019-11-26 联华电子股份有限公司 制作半导体元件的方法
US10347720B2 (en) 2017-10-30 2019-07-09 Taiwan Semiconductor Manufacturing Co., Ltd. Doping for semiconductor device with conductive feature
CN107871755A (zh) * 2017-11-08 2018-04-03 德淮半导体有限公司 图像传感器及其制造方法
US10504834B2 (en) * 2018-03-01 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Contact structure and the method of forming the same
US11031286B2 (en) * 2018-03-01 2021-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Conductive feature formation and structure
WO2020060751A1 (en) 2018-09-18 2020-03-26 Applied Materials, Inc. In-situ integrated chambers
US11195923B2 (en) * 2018-12-21 2021-12-07 Applied Materials, Inc. Method of fabricating a semiconductor device having reduced contact resistance
US11152479B2 (en) 2019-02-08 2021-10-19 Applied Materials, Inc. Semiconductor device, method of making a semiconductor device, and processing system
CN112397531A (zh) * 2019-08-13 2021-02-23 联华电子股份有限公司 半导体元件及其制造方法
DE102020101246A1 (de) * 2019-08-29 2021-03-04 Taiwan Semiconductor Manufacturing Co. Ltd. Leitfähiger kontakt für ionen-substratdurchkontaktierung
US11398516B2 (en) 2019-08-29 2022-07-26 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive contact for ion through-substrate via
US11256114B2 (en) * 2020-02-11 2022-02-22 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and method of making
US11798846B2 (en) * 2020-08-14 2023-10-24 Taiwan Semiconductor Manufacturing Co., Ltd. Contact plug
CN114242688A (zh) * 2020-09-09 2022-03-25 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US11626495B2 (en) 2021-02-26 2023-04-11 Taiwan Semiconductor Manufacturing Company, Ltd. Protective liner for source/drain contact to prevent electrical bridging while minimizing resistance
CN114042192B (zh) * 2021-11-11 2022-09-02 南京欧赛尔齿业有限公司 一种用于活动义齿的轻质支架钛基复合材料

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5899741A (en) 1998-03-18 1999-05-04 Taiwan Semiconductor Manufacturing Company Ltd. Method of manufacturing low resistance and low junction leakage contact
US6117768A (en) 1998-06-19 2000-09-12 Wu; Shye-Lin Void-free tungsten-plug contact for ULSI interconnection
US6376368B1 (en) 1999-08-05 2002-04-23 Samsung Electronics Co., Ltd. Method of forming contact structure in a semiconductor device
US20050280118A1 (en) 2004-06-18 2005-12-22 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing metal-silicide features
US20140154846A1 (en) 2012-11-30 2014-06-05 International Business Machines Corporation Semiconductor device with raised source/drain and replacement metal gate

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6294420B1 (en) * 1997-01-31 2001-09-25 Texas Instruments Incorporated Integrated circuit capacitor
TW363225B (en) 1998-02-25 1999-07-01 Taiwan Semiconductor Mfg Co Ltd Manufacturing method for metal contact with low resistance and low current leakage
US20030073304A1 (en) 2001-10-16 2003-04-17 Applied Materials, Inc. Selective tungsten stud as copper diffusion barrier to silicon contact
TWI304635B (de) 2002-01-30 2008-12-21 Promos Technologies Inc
WO2006102180A2 (en) 2005-03-18 2006-09-28 Applied Materials, Inc. Contact metallization methods and processes
JP2007088255A (ja) * 2005-09-22 2007-04-05 Toshiba Corp 半導体装置の製造方法
KR100780766B1 (ko) * 2005-12-29 2007-11-30 주식회사 하이닉스반도체 반도체 소자의 콘택 형성 방법
US20090026618A1 (en) * 2007-07-25 2009-01-29 Samsung Electronics Co., Ltd. Semiconductor device including interlayer interconnecting structures and methods of forming the same
KR20090012027A (ko) * 2007-07-25 2009-02-02 삼성전자주식회사 층간 연결 구조물을 포함하는 반도체 소자 및 그 제조 방법
KR101378469B1 (ko) 2008-05-07 2014-03-28 삼성전자주식회사 콘택 구조물의 형성 방법 및 이를 이용한 반도체 장치의제조 방법
DE102010064288B4 (de) 2010-12-28 2012-12-06 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Halbleiterbauelement mit Kontaktelementen mit silizidierten Seitenwandgebieten
US8603915B2 (en) * 2011-11-28 2013-12-10 International Business Machines Corporation Multi-stage silicidation process
US8664060B2 (en) 2012-02-07 2014-03-04 United Microelectronics Corp. Semiconductor structure and method of fabricating the same
TWI575654B (zh) 2012-12-05 2017-03-21 聯華電子股份有限公司 具有接觸插栓的半導體結構與其形成方法
US20140306290A1 (en) * 2013-04-11 2014-10-16 International Business Machines Corporation Dual Silicide Process Compatible with Replacement-Metal-Gate

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5899741A (en) 1998-03-18 1999-05-04 Taiwan Semiconductor Manufacturing Company Ltd. Method of manufacturing low resistance and low junction leakage contact
US6117768A (en) 1998-06-19 2000-09-12 Wu; Shye-Lin Void-free tungsten-plug contact for ULSI interconnection
US6376368B1 (en) 1999-08-05 2002-04-23 Samsung Electronics Co., Ltd. Method of forming contact structure in a semiconductor device
US20050280118A1 (en) 2004-06-18 2005-12-22 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing metal-silicide features
US20140154846A1 (en) 2012-11-30 2014-06-05 International Business Machines Corporation Semiconductor device with raised source/drain and replacement metal gate

Also Published As

Publication number Publication date
CN105304556B (zh) 2018-07-17
US20160005824A1 (en) 2016-01-07
US9620601B2 (en) 2017-04-11
DE102014109562B4 (de) 2018-03-22
KR20160003539A (ko) 2016-01-11
US9859390B2 (en) 2018-01-02
KR101697826B1 (ko) 2017-02-01
US20170338318A1 (en) 2017-11-23
CN105304556A (zh) 2016-02-03
TWI564995B (zh) 2017-01-01
US10263088B2 (en) 2019-04-16
TW201603187A (zh) 2016-01-16
US20180145140A1 (en) 2018-05-24

Similar Documents

Publication Publication Date Title
DE102014109562B4 (de) Verfahren zum Ausbilden einer Halbleitervorrichtung und Verfahren zum Ausbilden einer Kontaktstruktur
DE102019116730B4 (de) Teilweise barrierefreie Durchkontaktierungen für kobaltbasierte Verbindungen und Verfahren zu deren Herstellung
DE102006040764B4 (de) Halbleiterbauelement mit einem lokal vorgesehenem Metallsilizidgebiet in Kontaktbereichen und Herstellung desselben
DE102017127095B4 (de) Gesteuerte luftspalte unter kontaktmerkmalen zwischen finnen von finfets
DE102017118199A1 (de) Finfet-vorrichtung und ausbildungsverfahren
DE102020107101B3 (de) Verfahren zur Herstellung einer Halbleitervorrichtung
DE102015113184A1 (de) Behandlung vor der Abscheidung und Atomlagenabscheidungs- (ALD) -Prozess und dabei gebildete Strukturen
DE102019117656A1 (de) Gate structures having interfacial layers
DE102019116328B4 (de) Halbleiterbauelement und verfahren
DE112018003323T5 (de) Verwenden eines mehrschichtigen gate-abstandshalters zur reduzierung der erosion eines halbleiter-fin während einer abstandshalter-strukturierung
DE102017127708A1 (de) Schwellenspannungsabstimmung für finnenbasierte integrierte Schaltungsvorrichtung
DE102019109861A1 (de) Gatestapel-Behandlung
DE102019117011B4 (de) Halbleitervorrichtung und herstellungsverfahren
DE102019109857A1 (de) Halbleiter-bauelement und herstellungsverfahren
DE102017124779A1 (de) Halbleitervorrichtung und ihr Herstellungsverfahren
DE102019118061A1 (de) Selektive doppelsilizidherstellung unter verwendung eines maskenlosen herstellungsprozessablaufs
DE102019113425B4 (de) Finfet-aufbau und verfahren mit reduzierter finnenknickung
DE102019128758A1 (de) Verfahren zur herstellung von halbleitervorrichtungen undhalbleitervorrichtungen
DE102018103163B4 (de) Verfahren zur Herstellung einer integrierten Schaltung
DE102021107846A1 (de) Halbleitervorrichtung und verfahren
DE102016113819B4 (de) Verfahren zur Herstellung eines Halbleiter-Bauelements
DE102019129768B4 (de) Verfahren zur herstellung von halbleitervorrichtungen und halbleitervorrichtung
DE102021105456A1 (de) Halbleitervorrichtung und verfahren
DE102018106581B4 (de) Halbleiter-Bauelement und Verfahren zu dessen Herstellung
DE102021113003A1 (de) Nano-fet-halbleiterbauelement und verfahren zur bildung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final