CN114242688A - 半导体器件及其形成方法 - Google Patents

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Abstract

本发明提供一种半导体器件及其形成方法，方法包括：提供基底，在基底上形成介质层；刻蚀所述介质层，在所述介质层内形成接触孔，暴露出所述基底表面；在所述接触孔底部暴露出的所述基底的表面形成金属硅化物层和阻挡层，所述阻挡层覆盖所述金属硅化物层的表面；形成位于所述阻挡层表面的插塞层，所述插塞层填充满所述接触孔；利用阻挡层将金属硅化物层与插塞层进行分离，避免金属硅化物层与插塞层中的扩散离子进行反应而对插塞层造成的损伤，从而提高了形成的插塞层质量，使得形成的半导体器件的电学性能和使用性能都得到提高。

Description

半导体器件及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体器件及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，及更高的集成度的方向发展。器件作为最基本的半导体器件，目前正被广泛应用，传统的平面器件对沟道电流的控制能力变弱，产生短沟道效应而导致漏电流，最终影响半导体器件的电学性能。
在半导体器件的制作过程中，通常通过金属连接结构实现电流的导通，进而实现半导体器件的特定功能。一般的，在不同半导体器件之间连接有金属插塞，分别与栅极和源漏区相连接。但是目前形成金属插塞的形成质量差，导致形成的半导体器件也具有较差的电学性能。
如何形成质量高的金属插塞，从而保证形成的半导体器件具有良好的性能，这是目前急需解决的问题。
发明内容
本发明解决的问题是提供一种半导体器件及其形成方法，使得形成的金属插塞具有较好的成形质量，保证形成的半导体器件具有良好的性能和良率。
为解决上述问题，本发明提供一种半导体器件，包括：基底；介质层，位于所述基底上；接触孔，位于所述介质层内，底部暴露出所述基底的表面；金属硅化物层，位于所述接触孔底部的所述基底的表面；阻挡层，位于所述金属硅化物层的表面；插塞层，位于阻挡层上且填充满所述接触孔。
可选的，还包括：粘附层，所述粘附层位于所述阻挡层与所述插塞层之间。
可选的，所述粘附层的厚度为
Figure BDA0002674146720000011
至
Figure BDA0002674146720000012
可选的，所述阻挡层的材料为钛-硅合金或者钴-钛合金。
相应的，本发明还提供一种半导体器件的形成方法包括：提供基底，在基底上形成介质层；刻蚀所述介质层，在所述介质层内形成接触孔，暴露出所述基底表面；在所述接触孔底部暴露出的所述基底的表面形成金属硅化物层和阻挡层，所述阻挡层覆盖所述金属硅化物层的表面；形成位于所述阻挡层表面的插塞层，所述插塞层填充满所述接触孔。
可选的，所述金属硅化物层和所述阻挡层的形成步骤包括：在所述接触孔底部暴露出的所述基底的表面形成金属层；在所述金属层上形成反应层；在所述反应层上形成所述插塞层之后，进行退火处理，在所述基底的表面形成所述金属硅化物层和覆盖所述金属硅化物层的所述阻挡层。
可选的，所述反应层的材料为硅烷、硅或者钴。
可选的，当所述反应层的材料为硅烷时，所述反应层的形成工艺参数包括：采用硅烷气体，所述硅烷气体的气体流量为100sccm～3000sccm、反应温度为200℃～500℃、反应压强为5托～50托。
可选的，当所述反应层的材料为硅或者钴时，形成所述反应层的工艺为化学气相沉积工艺、原子层沉积工艺或者物理气相沉积工艺。
可选的，在形成所述插塞层之前，还包括：在所述阻挡层上和所述接触孔的侧壁上形成粘附层。
可选的，形成所述插塞层的步骤包括：在所述粘附层上形成插塞籽层，在所述插塞籽层上形成初始插塞层，所述初始插塞层、所述插塞籽层以及所述粘附层进行平坦化，至暴露出所述介质层表面，在所述接触孔内形成所述插塞层。
可选的，所述粘附层的厚度为
Figure BDA0002674146720000021
至
Figure BDA0002674146720000022
可选的，所述插塞籽层的厚度小于
Figure BDA0002674146720000023
可选的，在形成所述粘附层之后，在形成所述插塞层之前，对所述基底进行热处理，在所述基底的表面形成所述金属硅化物层。
可选的，所述退火处理的具体工艺参数包括：采用的气体包括氮气，所述氮气的气体流量为500sccm至3000sccm、温度为600℃至1200℃。
可选的，所述插塞层的材料包括钨。
可选的，所述金属层的材料包括钛。
可选的，所述阻挡层的材料为钛-硅合金或者钴-钛合金。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的形成方法中，在金属硅化物层上形成阻挡层，阻挡层覆盖金属硅化物层的表面，在阻挡层上形成插塞层，插塞层填满接触孔；利用阻挡层将金属硅化物层与插塞层进行分离，避免金属硅化物层与插塞层中的扩散离子进行反应而对插塞层造成的损伤，从而提高了形成的插塞层质量，使得形成的半导体器件的电学性能和使用性能都得到提高。
进一步，所述金属硅化物层和所述阻挡层的形成步骤包括：在接触孔暴露出的基底表面形成金属层，在金属层上形成反应层，在反应层上形成插塞层，形成插塞层之后，进行退火处理，从而保证形成质量高的插塞层，使得形成的半导体器件的电学性能和使用性能得到提高。这是因为在基底表面形成金属层后，金属层与基底相互作用形成金属硅化物层，此时还有残留的金属层，残留的金属层能够与反应层继续反应，从而将残留的金属层消耗掉，这样残留的金属层不能够与插塞层中的扩散离子进行反应，有效阻止由于扩散离子与残留金属层之间的反应对插塞层造成的损伤，从而提高了形成的插塞层质量，相应的半导体器件的电学性能和使用性能都得到提高。
附图说明
图1至图5是一实施例中半导体器件形成过程的结构示意图；
图6至图10是本发明一实施例中半导体器件形成过程的结构示意图。
具体实施方式
目前在利用金属层形成金属插塞的过程中，金属插塞的质量差，容易产生裂痕，使得形成的金属插塞具有较差的质量，影响半导体器件的电学性能和使用性，限制了半导体器件的使用，具体的形成过程请参考图1至图5。
首先参考图1，提供衬底100，所述衬底100内具有源漏掺杂层101，位于衬底100和源漏掺杂层101上的介质层102。
请参考图2，刻蚀介质层102，在所述介质层102内形成接触孔103，所述接触孔103的底部暴露出所述源漏掺杂层101顶部表面。
请参考图3，在所述接触孔103底部暴露出的所述源漏掺杂层101的顶部表面形成钛层104’。
请参考图4，在所述钛层104’上和所述接触孔103的侧壁上形成粘附层106。
形成所述粘附层106之后，进行退火处理，所述钛层104’与所述衬底100和所述源漏掺杂层101之间进行反应，在所述源漏掺杂层101表面形成金属硅化物层105，还有残留的钛层104。
请参考图5，在所述粘附层106上形成插塞层107。
发明人发现，这种方法形成的半导体器件的使用性能的稳定性差，容易出现失效等现象，限制了半导体器件的使用。这是因为在源漏掺杂层101的顶部表面形成钛层104’之后，钛层104’与衬底进行反应形成金属硅化物层105后，此时还有残留的钛层104，当形成所述插塞层107之后，插塞层107中的扩散离子如F离子能够与残余的钛层104进行剧烈的反应，从而造成所述插塞层107内的炸裂(即图中箭头指向的部分)，从而使得所述插塞层107具有较差的质量，相应的形成的半导体器件的电学性能和使用性能都得到降低。
发明人研究发现，在金属硅化物层上形成阻挡层，阻挡层覆盖金属硅化物层的表面，在阻挡层上形成插塞层，插塞层填满接触孔；利用阻挡层将金属硅化物层与插塞层进行分离，避免金属硅化物层与插塞层中的扩散离子进行反应而对插塞层造成的损伤，从而提高了形成的插塞层质量，使得形成的半导体器件的电学性能和使用性能都得到提高。。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细地说明。
图6至图10是本发明一实施例中半导体器件形成过程的结构示意图。
首先参考图6，提供基底200底上形成介质层203。
在本实施例中，所述基底200包括衬底201和位于所述衬底201内的源漏掺杂层202。
在本实施例中，所述衬底201的材料为硅；在其他实施例中，所述衬底201的材料还可多晶硅、非晶硅、锗、锗化硅、砷化镓、绝缘体上硅(SOI)、绝缘体上锗(GOI)等半导体材料，或者Ⅲ-Ⅴ族元素构成的多元半导体材料，包括：InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP等。
在本实施例中，所述衬底201上还可形成有鳍部和栅极结构等器件，在图中未示出。
在本实施例中，形成所述源漏掺杂层202的步骤包括：刻蚀所述衬底201，在所述衬底201内形成源漏凹槽(图中未示出)，在所述源漏凹槽内外延生长源漏掺杂层的材料，对源漏掺杂层的材料进行源漏离子的原位掺杂，从而形成所述源漏掺杂层202。
在本实施例中，当所述半导体器件为P型器件时，所述源漏掺杂层202的材料包括：硅、锗或硅锗；所述源漏离子为P型离子，所述源漏离子包括硼离子、BF2-离子或铟离子；
当所述半导体结构为N型器件时，所述源漏掺杂层202的材料包括：硅、砷化镓或铟镓砷；所述源漏离子为N型离子，所述源漏离子包括磷离子或砷离子。
在本实施例中，所述介质层203的材料为碳化硅；在其他实施例中，所述介质层203的材料还可为氮化硅、氧化硅或碳氧化硅等绝缘材料。
在本实施例中，形成所述介质层203的形成步骤包括：在所述衬底201和所述源漏掺杂层202的表面形成初始介质层，对所述初始介质层进行平坦化，初始介质层的表面齐平，从而形成所述介质层203。
在本实施例中，形成所述介质层203的工艺为化学气相沉积工艺；在其他实施例中，还可采用原子层沉积工艺、物理气相沉积工艺或者化学气相沉积工艺中的一种或者多种组合。
在本实施例中，形成所述介质层203的工艺参数包括:采用的气体包括氢气、HCl气体、SiH2Cl2和PH3，氢气的流量为2000sccm～20000sccm，HCl气体的流量为30sccm～150sccm，SiH2Cl2的流量为50sccm～1000sccm，PH3的流量为10sccm～2000sccm，腔室压强为10torr～600torr，温度为650摄氏度～850摄氏度。
请参考图7，刻蚀所述介质层203，在所述介质层203内形成接触孔204，暴露出所述基底200表面。
在本实施例中，所述接触孔204的底部暴露出所述源漏掺杂层202的顶部表面。
在本实施例中，形成所述接触孔204的步骤包括：在所述介质层203上形成图形化层(图中未示出)，所述图形化层中具有开口，所述开口对准所述源漏掺杂层201的位置，以所述图形化层为掩膜，刻蚀所述介质层203，至暴露出所述源漏掺杂层202的顶部表面。
在本实施例中，刻蚀所述介质层203的工艺为干法刻蚀工艺；在其他实施例中，还可采用湿法刻蚀工艺或者湿法刻蚀工艺与干法刻蚀工艺相结合的工艺。
在本实施例中，采用干法刻蚀工艺刻蚀所述介质层203形成所述接触孔204的原因在于，所述干法刻蚀在纵向的刻蚀速率大于横向的刻蚀速率，这样可以在纵向上形成表面质量好的所述接触孔204，而不会在横向上对其他的器件造成损伤。
在本实施例中，干法刻蚀工艺的具体参数包括：采用的气体包括CF4气体、CH3F气体和O2，CF4气体的流量为5sccm～100sccm，CH3F气体的流量为8sccm～50sccm，O2的流量为10sccm～100sccm，腔室压强为10mtorr～2000mtorr，射频功率为50W～300W，偏置电压为30V～100V，时间为4秒～50秒。
在所述接触孔底部暴露出的所述基底的表面形成金属硅化物层和阻挡层，所述阻挡层覆盖所述金属硅化物层的表面，所述金属硅化物层和所述阻挡层的形成过程请参考图8至图10。
请参考图8，在所述接触孔204底部暴露出的所述基底200的表面形成金属层，在所述金属层上形成反应层207，在所述反应层207上和所述接触孔204的侧壁上形成粘附层208。
在本实施例中，形成所述金属层的目的在于为形成所述金属硅化物层提供金属源。
在本实施例中，在形成所述粘附层208之后，在形成所述插塞层之前，进对所述基底进行热处理，在所述基底表面即在所述源漏掺杂层202的顶部表面先形成金属硅化物层205。
在其他实施例中，还可在形成插塞层之后，在退火处理的过程中一同在所述源漏掺杂层202的顶部表面形成金属硅化物层205。
在本实施例中，由于所述金属层与所述基底之间相互作用，在暴露出的所述源漏掺杂层202的顶部表面形成所述金属硅化物层205。
在本实施例中，形成所述金属硅化物层205的步骤包括：在所述源漏掺杂层202的顶部表面形成金属层(图中标记出)，对形成所述金属层后的基底进行快速热退火处理(RTA)，从而形成所述金属硅化物层205。
由于在形成所述金属硅化物层205的过程中，所述金属层没有完全被消耗完，所以存在残留的金属层206。
在本实施例中，所述金属层的材料包括钛(Ti)；其他实施例中，还可为钴、NiPt等。
优选钛(Ti)作为金属层的材料的原因在于，钛作为金属层可以适用于更小的节点或者更小特征尺寸的半导体器件的制作，而且钛在半导体器件中的扩散方向具有确定性，可以控制；而钴、NiPt不能适用于小节点或者小特征尺寸的半导体器件的制作，且钴、NiPt的扩散具有不确定性，从而不好控制。
在本实施例中，所述金属层的材料采用单质钛，即所述残留的金属层206的材料为钛。
在本实施例中，即在残留的金属层206上形成所述反应层207。
在本实施例中，所述反应层207的材料为硅烷、硅或者钴。
当所述反应层207的材料为硅烷(SiH4)时，所述反应层207的形成工艺参数包括：采用硅烷气体，所述硅烷气体的气体流量为100sccm～3000sccm、反应温度为200℃～500℃、反应压强为5托～50托。
在本实施例中，所述硅烷(SiH4)在高温下会发生裂解形成单质硅，后续退火处理中，形成的单质硅能够与残留的金属层206进行化学反应，从而将残留的金属层206消耗掉，这样就不存在残留的金属层206与后续形成的插塞层中的扩散离子(如F离子)进行反应的过程，避免由于残留的金属层206与扩散离子之间的剧烈反应而对形成的插塞层造成的损伤，能够提高后续形成的插塞层的质量。
当所述反应层207的材料为硅或者钴的时候，形成所述反应层的工艺为化学气相沉积工艺、原子层沉积工艺或者物理气相沉积工艺。
当所述反应层207的材料为硅或者钴的时候，优选的形成工艺采用的是物理气相沉积工艺，具体的参数包括：分别采用硅或者钴作为靶材，反应气体为氩气(Ar)、反应气体的流量为50sccm～500sccm、源射频功率为100瓦～500瓦、偏置功率为500瓦～5000瓦、压强为10毫托～100毫托。
在本实施例中，采用物理气相沉积工艺形成所述反应层207的原因在于：物理气相沉积形成所述反应层207在所述介质层203和所述接触孔204上形成少，不需要额外的工艺将多余的所述反应层207去除，简化工艺的同时能够减少对器件的损伤。
在本实施例中，后续退火处理中，利用沉积的硅能够与残留的金属层206进行化学反应形成钛-硅合金，从而将残留的金属层206消耗掉，避免由于残留的金属层206与扩散离子之间发生的剧烈反应而对形成的插塞层造成的损伤，能够提高后续形成的插塞层的质量。
在本实施例中，后续退火处理中，利用沉积的钴与残留的金属层206形成钴-钛合金，这种钴-钛合金具有很高的致密度，能够将残留的金属层206与扩散离子进行隔离，不让残留的金属层206与扩散离子接触，这样就避免残留的金属层206与扩散离子之间的剧烈反应，就不会对形成的插塞层造成的损伤，能够提高后续形成的插塞层的质量。
在本实施例中，所述粘附层208的材料为氮化钛(TiN)；在其他实施例中，所述粘附层208的材料还可为TaN等。
在本实施例中，所述粘附层208具有三个作用，一是可以作为过渡层，能够为后续形成的插塞层提供较好的形成界面，从而提高最终形成的插塞层的质量；二是可以起到阻挡插塞层中的扩散离子的作用；三是可以防止插塞层的金属原子往介质层中扩散。
在本实施例中，由于在形成所述粘附层208之前，形成了所述反应层207，所述反应层207可以将残留的金属层206消耗或者将残留的金属层206与后续形成的插塞层中的扩散离子进行隔离，使得残留的金属层206与扩散离子就不发生反应，这就起到阻挡插塞层中的扩散离子的作用，此时所述粘附层208的厚度可以相应的减薄，从而可以减少形成的半导体器件的Rs值和Rc值，提高形成的半导体器件的电学性能。
在本实施例中，所述粘附层208的厚度为
Figure BDA0002674146720000091
至
Figure BDA0002674146720000092
当所述粘附层208的厚度小于
Figure BDA0002674146720000093
此时形成的所述粘附层208的厚度太薄，在形成插塞层的过程中，不能起到过渡作用，从而导致形成的插塞层与所述接触孔204的表面之间不能够充分的粘附，存在空隙，导致形成的插塞层的质量差，同时不能起到防止插塞层的金属原子往介质层中扩散作用，影响最终形成的半导体器件的质量；当所述粘附层208的厚度大于
Figure BDA0002674146720000094
时，此时形成的所述粘附层208的厚度太厚，虽然能够起到很好的过渡作用，能够为后续形成的插塞层提高较好的形成界面和阻挡插塞层的金属原子往介质层中扩散的作用，但是此时形成的所述粘附层208的厚度太厚，使得形成的半导体器件对应的Rs值和Rc值升高，使得形成的半导体器件的电学性能降低。
请参考图9，在所述粘附层208上形成插塞层210，所述插塞层210填充满所述接触孔204。
形成所述插塞层210的步骤包括：在所述粘附层208上形成插塞籽层209，所述插塞籽层209上形成初始插塞层，所述初始插塞层、所述插塞籽层209以及所述粘附层208进行平坦化，至暴露出所述介质层203表面，在所述接触孔204内形成所述插塞层210。
实际过程中，所述插塞籽层209在形成初始插塞层之后，与初始插塞层融为一体，是看不出来的，图9为了清楚显示所述插塞层210的形成过程，将所述插塞籽层209标注出来。
在本实施例中，所述插塞籽层209的厚度小于
Figure BDA0002674146720000101
由于所述反应层207的存在，能够使得所述插塞籽层209的形成厚度得到减少，这是因为由于反应层207存在，已经起到阻挡所述插塞层210中的扩散离子与残留的所述金属层206之间的反应对所述插塞层210造成的损伤了，而所述插塞籽层209也具有阻挡所述插塞层210中的扩散离子作用，因为在形成所述插塞籽层209之前已经阻挡了扩散离子，此时所述插塞籽层209的厚度就可以相对减薄，从而可以为形成的所述插塞层210提供空间，增大形成的所述插塞层210的体积，有助于减少Rs和Rc的值。使得半导体器件的电学性能得到提高。
在本实施例中，形成所述初始插塞层的工艺为化学气相沉积工艺；在其他实施例中，还可采用选择性生长工艺、物理气相沉积工艺、原子层沉积工艺或者化学气相沉积工艺中的一种或者多种组合。
所述插塞籽层209与所述插塞层210的材料相同。
在本实施例中，所述插塞层210的材料包括钨。
在本实施例中，形成所述插塞层210的工艺参数包括：反应气体包括WF6气体和H2，其中所述WF6气体的气体流量为50～1000sccm、所述H2的气体流量为500～20000sccm；反应温度为100～400℃；腔室压强为2～100托。
由于形成所述插塞层210的过程中采用WF6气体，使得形成的所述插塞层210内具有扩散离子，如F离子。
在本实施例中，由于所述粘附层208和所述插塞籽层209的厚度都得到减薄，这样使得形成的所述插塞层210的体积得到增加，从而能够减少接触电阻，而使得形成的半导体器件的电学性能得到提高。
请参考图10，形成所述插塞层210之后，进行退火处理。
在本实施例中，箭头表示退火处理。
在本实施例中，所述退火处理的具体工艺参数包括：采用的气体包括氮气，所述氮气的气体流量为500sccm至3000sccm、温度为600℃至1200℃。
在本实施例中，在所述退火处理中，当所述反应层207的材料为硅烷(SiH4)时，所述硅烷(SiH4)在高温下会发生裂解形成单质硅，形成的单质硅能够与残留的金属层206进行化学反应，从而将残留的金属层206消耗掉，这样就不存在残留的金属层206与所述插塞层210中的扩散离子(如F离子)进行反应的过程，避免由于残留的金属层206与扩散离子之间的剧烈反应而对所述插塞层210造成的损伤，能够提高后续形成的所述插塞层210的质量，相应的使得形成的所述半导体器件的性能得到提升。
在本实施例中，在所述退火处理中，当所述反应层207的材料为硅，同样利用单质硅能够与残留的金属层206进行化学反应，从而将残留的金属层206消耗掉，这样就不存在残留的金属层206与所述插塞层210中的扩散离子(如F离子)进行反应的过程，避免由于残留的金属层206与扩散离子之间的剧烈反应而对所述插塞层210造成的损伤。
在本实施例中，当所述反应层207的材料为钴的时候，钴能够与残留的金属层206形成钴-钛合金，这种钴-钛合金具有很高的致密度，能够将残留的金属层206与所述插塞层210中的扩散离子进行隔离，不让残留的金属层206与扩散离子接触，这样就避免残留的金属层206与扩散离子之间的剧烈反应，就不会对形成的所述插塞层210造成的损伤，能够提高后续形成的插塞层的质量。
在本实施例中，经过退火处理后，形成覆盖所述金属硅化物层205的所述阻挡层211，所述阻挡层211位于所述金属硅化物层205与所述粘附层208之间。
所述阻挡层211即为残留的金属层206与所述反应层207的反应产物。
所述阻挡层211的材料为钛-硅合金或者钴-钛合金。
相应的，本发明还提供一种半导体器件，包括：基底200；介质层203，位于所述基底200上；接触孔204，位于所述介质层203内，底部暴露出所述基底200的表面；金属硅化物层205，位于所述接触孔204底部的所述基底200的表面；阻挡层211，位于所述金属硅化物层205的表面；插塞层210，位于阻挡层211上且填充满所述接触孔204。
在本实施例中，利用所述阻挡层211将所述插塞层210与所述金属硅化物层205表面进行隔离，对所述插塞层210中的扩散离子进行阻挡，防止由于其扩散与其他的介质之间的相互反应对所述插塞层210造成损伤，从而使得形成的所述插塞层210的质量得到提高，相应的使得形成的半导体器件的电学性能和质量都得到提高。
可选的，还包括：粘附层208，所述粘附层208位于所述阻挡层211与所述插塞层210之间。
在本实施例中，所述粘附层208具有三个作用，一是可以作为过渡层，能够为后续形成的插塞层提供较好的形成界面，从而提高最终形成的插塞层的质量；二是可以起到阻挡插塞层中的扩散离子的作用；三是可以防止插塞层的金属原子往介质层中扩散。
所述粘附层208的厚度为
Figure BDA0002674146720000121
至
Figure BDA0002674146720000122
在本实施例中，所述粘附层208的厚度为
Figure BDA0002674146720000123
至
Figure BDA0002674146720000124
当所述粘附层208的厚度小于
Figure BDA0002674146720000125
此时形成的所述粘附层208的厚度太薄，在形成插塞层的过程中，不能起到过渡作用，从而导致形成的插塞层与所述接触孔204的表面之间不能够充分的粘附，存在空隙，导致形成的插塞层的质量差，同时不能起到防止插塞层的金属原子往介质层中扩散作用，影响最终形成的半导体器件的质量；当所述粘附层208的厚度大于
Figure BDA0002674146720000126
时，此时形成的所述粘附层208的厚度太厚，虽然能够起到很好的过渡作用，能够为后续形成的插塞层提高较好的形成界面和阻挡插塞层的金属原子往介质层中扩散的作用，但是此时形成的所述粘附层208的厚度太厚，使得形成的半导体器件对应的Rs值和Rc值升高，使得形成的半导体器件的电学性能降低。
所述阻挡层211的材料为钛-硅合金或者钴-钛合金。
在本实施例中，经过退火处理后，在所述金属硅化物层205与所述粘附层208之间形成阻挡层211。
所述阻挡层211即为残留的金属层206与所述反应层207的反应产物。
所述反应层207的材料为硅烷、硅或者钴，所述残留的金属层206的材料为钛，所述阻挡层211的材料为钛-硅合金或者钴-钛合金。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (18)

1.一种半导体器件，其特征在于，包括：
基底；
介质层，位于所述基底上；
接触孔，位于所述介质层内，底部暴露出所述基底的表面；
金属硅化物层，位于所述接触孔底部的所述基底的表面；
阻挡层，位于所述金属硅化物层的表面；
插塞层，位于阻挡层上且填充满所述接触孔。
2.如权利要求1所述的半导体器件，其特征在于，还包括：粘附层，所述粘附层位于所述阻挡层与所述插塞层之间。
3.如权利要求2所述的半导体器件，其特征在于，所述粘附层的厚度为
Figure FDA0002674146710000011
至
Figure FDA0002674146710000012
4.如权利要求1所述的半导体器件，其特征在于，所述阻挡层的材料为钛-硅合金或者钴-钛合金。
5.一种半导体器件的形成方法，其特征在于，包括：
提供基底，在基底上形成介质层；
刻蚀所述介质层，在所述介质层内形成接触孔，暴露出所述基底表面；
在所述接触孔底部暴露出的所述基底的表面形成金属硅化物层和阻挡层，所述阻挡层覆盖所述金属硅化物层的表面；
形成位于所述阻挡层表面的插塞层，所述插塞层填充满所述接触孔。
6.如权利要求5所述的形成方法，其特征在于，所述金属硅化物层和所述阻挡层的形成步骤包括：
在所述接触孔底部暴露出的所述基底的表面形成金属层；
在所述金属层上形成反应层；
在所述反应层上形成所述插塞层之后，进行退火处理，在所述基底的表面形成所述金属硅化物层和覆盖所述金属硅化物层的所述阻挡层。
7.如权利要求6所述的形成方法，其特征在于，所述反应层的材料为硅烷、硅或者钴。
8.如权利要求7所述的形成方法，其特征在于，当所述反应层的材料为硅烷时，所述反应层的形成工艺参数包括：采用硅烷气体，所述硅烷气体的气体流量为100sccm～3000sccm、反应温度为200℃～500℃、反应压强为5托～50托。
9.如权利要求7所述的形成方法，其特征在于，当所述反应层的材料为硅或者钴时，形成所述反应层的工艺为化学气相沉积工艺、原子层沉积工艺或者物理气相沉积工艺。
10.如权利要求5所述的形成方法，其特征在于，在形成所述插塞层之前，还包括：在所述阻挡层上和所述接触孔的侧壁上形成粘附层。
11.如权利要求10所述的形成方法，其特征在于，形成所述插塞层的步骤包括：在所述粘附层上形成插塞籽层，在所述插塞籽层上形成初始插塞层，所述初始插塞层、所述插塞籽层以及所述粘附层进行平坦化，至暴露出所述介质层表面，在所述接触孔内形成所述插塞层。
12.如权利要求10所述的形成方法，其特征在于，所述粘附层的厚度为
Figure FDA0002674146710000021
至
Figure FDA0002674146710000022
13.如权利要求11所述的形成方法，其特征在于，所述插塞籽层的厚度小于
Figure FDA0002674146710000023
14.如权利要求10所述的形成方法，其特征在于，在形成所述粘附层之后，在形成所述插塞层之前，对所述基底进行热处理，在所述基底的表面形成所述金属硅化物层。
15.如权利要求6所述的形成方法，其特征在于，所述退火处理的具体工艺参数包括：采用的气体包括氮气，所述氮气的气体流量为500sccm至3000sccm、温度为600℃至1200℃。
16.如权利要求5所述的形成方法，其特征在于，所述插塞层的材料包括钨。
17.如权利要求6所述的形成方法，其特征在于，所述金属层的材料包括钛。
18.如权利要求5所述的形成方法，其特征在于，所述阻挡层的材料为钛-硅合金或者钴-钛合金。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114242688A (zh) * 2020-09-09 2022-03-25 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010055440A (ko) * 1999-12-10 2001-07-04 박종섭 반도체 소자의 금속배선 형성방법
US6277739B1 (en) * 2000-10-30 2001-08-21 Vanguard International Semiconductor Corporation Method of forming a barrier layer underlying a tungsten plug structure in a high aspect ratio contact hole
KR20030057719A (ko) * 2001-12-29 2003-07-07 주식회사 하이닉스반도체 반도체 소자의 금속배선 및 그 형성방법
CN108615705A (zh) * 2018-04-25 2018-10-02 武汉新芯集成电路制造有限公司 接触插塞的制造方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6174806B1 (en) * 1997-01-28 2001-01-16 Micron Technology, Inc. High pressure anneals of integrated circuit structures
US5929526A (en) * 1997-06-05 1999-07-27 Micron Technology, Inc. Removal of metal cusp for improved contact fill
US5990011A (en) * 1997-09-18 1999-11-23 Micron Technology, Inc. Titanium aluminum alloy wetting layer for improved aluminum filling of damescene trenches
US6184130B1 (en) * 1997-11-06 2001-02-06 Industrial Technology Research Institute Silicide glue layer for W-CVD plug application
US6177338B1 (en) * 1999-02-08 2001-01-23 Taiwan Semiconductor Manufacturing Company Two step barrier process
US6884692B2 (en) * 2002-08-29 2005-04-26 Micron Technology, Inc. Method for forming conductive material in opening and structures regarding same
KR100476939B1 (ko) * 2003-06-05 2005-03-16 삼성전자주식회사 반도체 저항 소자의 콘택 형성방법
KR100583637B1 (ko) * 2003-08-19 2006-05-26 삼성전자주식회사 반도체 소자의 텅스텐 콘택 형성 방법 및 텅스텐 콘택형성 장비
US7285842B2 (en) * 2004-04-27 2007-10-23 Polyset Company, Inc. Siloxane epoxy polymers as metal diffusion barriers to reduce electromigration
KR100578221B1 (ko) * 2004-05-06 2006-05-12 주식회사 하이닉스반도체 확산방지막을 구비하는 반도체소자의 제조 방법
KR100873894B1 (ko) * 2007-06-29 2008-12-15 삼성전자주식회사 반도체 장치의 제조 방법
US8642477B2 (en) * 2008-05-30 2014-02-04 United Microelectronics Corp. Method for clearing native oxide
US9620601B2 (en) * 2014-07-01 2017-04-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structures and methods of forming the same
TWI620234B (zh) * 2014-07-08 2018-04-01 聯華電子股份有限公司 一種製作半導體元件的方法
CN105470293B (zh) * 2014-08-28 2020-06-02 联华电子股份有限公司 半导体元件及其制作方法
CN105789306B (zh) * 2015-01-12 2020-12-08 台湾积体电路制造股份有限公司 半导体器件及其制造方法
US11309217B2 (en) * 2018-03-01 2022-04-19 Taiwan Semiconductor Manufacturing Co., Ltd. Contact plug and method of formation
CN108538712B (zh) * 2018-04-25 2020-08-25 武汉新芯集成电路制造有限公司 接触孔的制造方法
CN108831859A (zh) * 2018-06-15 2018-11-16 武汉新芯集成电路制造有限公司 通孔的制造方法
US11769729B2 (en) * 2018-06-21 2023-09-26 Intel Corporation Metal structures, devices, and methods
TWI814888B (zh) * 2019-08-15 2023-09-11 聯華電子股份有限公司 一種製作半導體元件的方法
CN113809083A (zh) * 2020-06-11 2021-12-17 联华电子股份有限公司 静态随机存取存储器及其制作方法
CN114242688A (zh) * 2020-09-09 2022-03-25 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
KR20220111792A (ko) * 2021-02-02 2022-08-10 삼성전자주식회사 반도체 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010055440A (ko) * 1999-12-10 2001-07-04 박종섭 반도체 소자의 금속배선 형성방법
US6277739B1 (en) * 2000-10-30 2001-08-21 Vanguard International Semiconductor Corporation Method of forming a barrier layer underlying a tungsten plug structure in a high aspect ratio contact hole
KR20030057719A (ko) * 2001-12-29 2003-07-07 주식회사 하이닉스반도체 반도체 소자의 금속배선 및 그 형성방법
CN108615705A (zh) * 2018-04-25 2018-10-02 武汉新芯集成电路制造有限公司 接触插塞的制造方法

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