KR102109899B1 - 반도체 디바이스 및 방법 - Google Patents

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양 리앙-유에 오우
유-팅 린
칭-황 수
밍-싱 차이
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Abstract

개시하는 방법은, 기판 위의 유전층에 제1 개구를 형성하는 단계; 제1 개구의 측벽 및 저부를 전도성 배리어층으로 라이닝하는 단계; 및 전도성 배리어층 위에 시드층을 성막하는 단계를 포함한다. 그 방법은 또한, 시드층을 플라즈마 프로세스로 처리하는 단계; 및 시드층을 처리한 후에 상기 제1 개구를 전도성 재료로 채우는 단계를 포함한다.

Description

반도체 디바이스 및 방법{SEMICONDUCTOR DEVICE AND METHOD}
본 개시는 일반적으로는 반도체 디바이스 제조에 관한 것으로, 특정 실시예는 반도체 디바이스에서의 콘택(콘택 플러그로도 지칭함)의 형성에 관한 것이다.
반도체 산업은 각종 전자 컴포넌트(예를 들면, 트랜지스터, 다이오드, 레지스터, 커패시터 등)의 집적 밀도에서의 지속적인 개선으로 인해 급속한 성장을 겪어왔다. 대부분의 경우, 그러한 집적 밀도의 개선은 최소 피처 사이즈의 반복된 감소에 기인한 것으로, 이는 주어진 면적에 보다 많은 컴포넌트를 집적할 수 있게 한다.
트랜지스터 사이즈가 감소함에 따라, 각 피처의 사이즈도 감소한다. 발전된 처리 기법에서, 나중에 콘택 플러그를 형성하도록 채워질 콘택 개구의 높은 애스팩트 비는 콘택 개구를 채우는 데에 이용되는 종래의 갭 충전 방법에 대한 어려움을 야기할 수 있다. 따라서, 발전된 처리 기법에서 작은 피처 사이즈를 허용할 수 있는 처리 기법에 대한 필요성이 당업계에 존재한다.
몇몇 실시예에서, 방법은, 기판 위의 유전층에 제1 개구를 형성하는 단계; 제1 개구의 측벽 및 저부를 전도성 배리어층으로 라이닝하는 단계; 및 전도성 배리어층 위에 시드층을 성막하는 단계를 포함한다. 그 방법은 또한, 시드층을 플라즈마 프로세스로 처리하는 단계; 및 시드층을 처리한 후에 제1 개구를 전도성 재료로 채우는 단계를 더 포함한다.
다른 실시예에서, 반도체 디바이스에 콘택을 형성하는 방법은, 반도체 디바이스의 유전층의 개구의 측벽 및 저부 위에 전도성 배리어층을 성막하는 단계; 전도성 배리어층 위에 전도성 삽입층을 형성하는 단계; 전도성 삽입층 위에 시드층을 형성하는 단계로서, 그 시드층은 구멍이 있는 것인 단계; 및 시드층 위에 전도성 재료를 도금하여 개구를 채우는 단계를 포함한다.
또 다른 실시예에서, 핀 전계 효과 트랜지스터(FinFET)를 형성하는 방법은, 기판 위로 돌출하는 핀을 형성하는 단계; 핀 위에 유전층을 형성하는 단계; 핀의 소스/드레인 영역을 노출시키는 제1 개구를 유전층에 형성하는 단계; 및 제1 개구를 라이닝하는 전도성 배리어층을 형성하는 단계를 포함한다. 전도성 배리어층을 형성하는 단계는, 제1 개구의 측벽 및 저부 위에 제1 전도성층을 성막하는 단계; 및 제1 전도성층과는 상이한 제2 전도성층을 제1 전도성층 위에 성막하는 단계를 포함한다. 그 방법은 또한, 전도성 배리어층을 형성한 후에 열 어닐링 프로세스를 수행하는 단계; 전도성 배리어층 위에 탄소를 포함하는 시드층을 성막하는 단계; 시드층 내의 탄소 비율을 감소시키도록 시드층을 처리하는 단계; 및 시드층 위에 전도성 재료를 도금하여 제1 개구를 채우는 단계를 포함한다.
본 개시 및 그 이점의 보다 완벽한 이해를 위해, 이하에서는 첨부 도면과 함께 고려한 후속한 상세한 설명을 참조한다.
도 1은 핀 전계 효과 트랜지스터의 사시도이며,
도 2 내지 도 16은 실시예에 있어서의 다양한 제조 단계에서의 FinFET 디바이스의 단면도이며,
도 17 내지 도 19는 실시예에 있어서의 다양한 제조 단계에서의 FinFET 디바이스의 단면도이며,
도 20은 몇몇 실시예에 따른 반도체 디바이스를 제조하는 방법의 흐름도를 도시한다.
이하의 개시는 본 발명의 다양한 특징을 구현하기 위한 수많은 상이한 실시예 또는 예를 제공한다. 본 개시를 간략화하기 위하여 컴포넌트 및 장치의 특정 예를 아래에서 설명한다. 물론, 이들은 단순히 예이며, 한정을 의도하진 않는다. 예를 들어, 이하의 상세한 설명에서 제2 피처 위에 또는 그 상에 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한, 제1 및 제2 피처가 직접 접촉하지 않을 수 있도록, 추가 피처들이 제1 및 제2 피처 사이에 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 다양한 예에서 도면 부호 및/또는 기호를 반복할 수 있다. 이러한 반복은 단순 명료를 위한 것으로, 자체로 논의된 다양한 실시예 및/또는 구성 사이의 관계를 말하는 것은 아니다.
또한, "밑에", "아래에", "하부", "위에", "상부" 등과 같은 공간과 관련된 용어가 도면에서 도시한 바와 같은 한 요소 또는 피처의 다른 요소(들) 또는 피처(들)에 대한 관계를 설명하는 데에 있어서 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 그러한 공간과 관련된 용어는 도면에 도시된 배향에 더하여 사용 또는 작동 중인 장치의 상이한 배향을 아우르고자 한 것이다. 장치는 달리(90도 회전되거나 다른 배향 배향으로) 배향될 수 있으며, 여기에서 사용된 공간적으로 상대적인 기술어(descriptor)가 이에 따라 유사하게 해석될 수 있다.
본 개시의 실시예들은 FinFET 디바이스를 형성하는 맥락에서, 특히 FinFET 디바이스의 콘택 플러그를 형성하는 맥락에서 논의한다. 하지만, 당업자라면 본 개시에서 개시하는 방법이 기타 디바이스 또는 용례, 예를 들면 평면 디바이스에 이용될 수도 있다는 점을 이해할 것이다.
도 1은 FinFET(30)의 일례를 사시도로 도시한다. FinFET(30)은 핀(36)을 갖는 기판(32)을 포함한다. 기판(32)은 아이솔레이션 영역(isolation region)(34)을 구비하고, 핀(36)은 인접하는 아이솔레이션 영역(34)들 사이로부터 그 위로 돌출한다. 게이트 유전체(38)가 핀(36)의 측벽을 따라, 그리고 그 상면 위에서 위치하며, 그 게이트 전극(40)이 게이트 유전체(38) 위에 있다. 소스/드레인 영역(42, 44)들이 핀(36)에서 게이트 유전체(38)와 게이트 전극(40)의 서로 대향한 측부에 있다. 도 1은 또한 후속 도면들에서 이용될 기준 단면을 도시하고 있다. 단면 B-B는 FinFET(30)의 게이트 전극(40)의 종방향 축선을 따라 연장한다. 단면 C-C는 단면 B-B에 평행하며 소스/드레인 영역(42)을 가로지른다. 단면 A-A는 단면 B-B에 수직한 것으로, 핀(36)의 종방향 축선을 따르며, 예를 들면, 소스/드레인 영역(42, 44) 사이에서 전류 흐름의 방향으로 취한 것이다. 후속 도면은 명료성을 위해 그 기준 단면들을 참조한다.
도 2 내지 도 16은 하나의 실시예에 따른 다양한 제조 단계에서의 FinFET 디바이스(100)의 단면도이다. FinFET 디바이스(100)는 복수의 핀을 제외하면 도 1의 FinFET(30)과 유사하다. 도 2 내지 도 5는 단면 B-B를 따른 FinFET 디바이스(100)의 단면도를 도시하며, 도 6 내지 도 16은 단면 A-A를 따른 단면도를 도시한다.
도 2는 기판(50)의 단면도를 도시한다. 기판(50)은 도핑되거나(예를 들면 p형 또는 n형 도펀트에 의해) 도핑되지 않았을 수 있는 벌크 반도체, 반도체-온-인슐레이터(SOI) 기판 등의 반도체 기판일 수 있다. 기판(50)은 실리콘 웨이퍼 등의 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체층 상에 형성된 반도체 재료의 층을 포함한다. 절연체층은 예를 들면 매립 산화물(buried oxide: BOX) 층 또는 실리콘 산화물층 등일 수 있다. 그 절연체층은 기판 상에, 통상 실리콘 또는 유리 기판 상에 마련된다. 다층 또는 그래디언트 기판(gradient substrate) 등의 기타 기판이 이용될 수도 있다. 몇몇 실시예에서, 기판(50)의 반도체 재료는, 실리콘; 게르마늄; 실리콘 탄화물, 갈륨비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 비롯한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP을 비롯한 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
기판(50)은 집적 회로 디바이스(도시 생략)를 포함할 수 있다. 당업자라면 인식하는 바와 같이, 트랜지스터, 다이오드, 커패시터, 레지스터 또는 그 조합 등의 각종 다양한 집적 회로 디바이스가 기판(50) 내에 및/또는 그 상에 형성되어, FinFET을 위한 설계의 구조적 및 기능적 요건을 생성한다. 집적 회로 디바이스는 임의의 적절한 방법을 이용하여 형성될 수 있다.
도 3을 참조하면, 도 2에 도시한 기판(50)은 예를 들면 포토리소그래피 및 에칭 기법을 이용하여 패터닝된다. 예를 들면, 패드 산화물층(52) 및 그 위에 놓인 패드 질화물층(56) 등의 마스크층이 기판(50) 위에 형성된다. 패드 산화물층(52)은 예를 들면 열 산화 프로세스를 이용하여 형성된 실리콘 산화물을 포함한 박막일 수 있다. 패드 산화물층(52)은 기판(50)과 그 위에 놓인 패드 질화물층(56) 사이의 접착층으로서 기능할 수 있고, 패드 질화물층(56)을 에칭하기 위한 에치 스톱층으로서 기능할 수 있다. 몇몇 실시예에서, 패드 질화물층(56)은 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 실리콘 탄질화물 등 또는 그 조합으로 형성되며, 일례로서 저압 화학적 기상 성막(LPCVD) 또는 플라즈마 향상 화학적 기상 성막(PECVD)을 이용하여 형성될 수 있다.
그 마스크층은 포토리소그래피 기법을 이용하여 패터닝될 수 있다. 일반적으로, 포토리소그래피 기법은, 성막되고 조사(노출)되고 현상되어 그 일부가 제거되는 포토레지스트 물질(도시 생략)을 이용한다. 남은 포토레지스트 물질이, 본 예에서는 마스크층 등의 그 아래에 놓인 재료를, 에칭 등의 후속 처리 단계로부터 보호한다. 본 예에서, 포토레지스트 물질을 이용하여, 패드 산화물층(52) 및 패드 질화물층(56)을 패터닝하여, 도 3에 도시한 바와 같은 패터닝 마스크(58)를 형성한다.
그 후에, 패터닝 마스크(58)를 이용하여, 기판(50)의 노출된 부분을 패터닝하여 트렌치(61)를 형성하고, 이에 의해 도 3에 도시한 바와 같이 인접한 트렌치(61)들 사이에 반도체 스트립(60)을 형성한다. 몇몇 실시예에서, 반도체 스트립(60)은 예를 들면 반응성 이온 에칭(RIE), 중성 비임 에칭(NBE) 등 또는 그 조합을 이용하여 기판(50)에 트렌치를 형성함으로써 형성된다. 에칭은 이방성일 수 있다. 몇몇 실시예에서, 트렌치(61)는 서로 평행하게 서로에 대해 근접하게 이격된 스트립(상면도에서 볼 때)들일 수 있다. 몇몇 실시예에서, 트렌치(61)는 연속적이고 반도체 스트립(60)을 둘러쌀 수 있다. 반도체 스트립(60)이 형성된 후에, 패터닝 마스크층(58)은 에칭 또는 적절한 기법에 의해 제거될 수 있다.
도 4는 아이솔레이션 영역을 형성하기 위해 이웃하는 반도체 스트립(60)들 사이에 절연 재료를 형성하는 것을 도시하고 있다. 절연 재료는 실리콘 산화물 등의 산화물, 질화물 등 또는 그 조합일 수 있으며, 고밀도 화학적 기상 성막(HDP-CVD), FCVD(flowable CVD)(예를 들면, 원격 플라즈마 시스템에서 CVD계 재료 성막 및 후 경화(post-curing)하여, 산화물 등의 다른 재료로의 전환) 등 또는 그 조합에 의해 형성될 수 있다. 기타 절연 재료 및/또는 기타 형성 프로세스가 이용될 수도 있다. 도시한 실시예에서, 절연 재료는 FCVD 프로세스에 의해 형성된 실리콘 산화물이다. 절연 재료가 형성되고 나면, 어닐링 프로세스가 수행될 수 있다. 화학 기계적 폴리싱(CMP) 등의 평탄화 프로세스가 임의의 과잉의 절연 재료(또한 존재한다면 패터닝 마스크층(58))를 제거하여, 동일 평면을 이루는 아이솔레이션 영역(62)의 상면과 반도체 스트립(60)의 상면을 형성할 수 있다(도시 생략).
몇몇 실시예에서, 아이솔레이션 영역(62)은 그 아이솔레이션 영역(62)과 기판(50)/반도체 스트립(60) 사이의 계면에 라이너 산화물(도시 생략) 등의 라이너를 포함한다. 몇몇 실시예에서, 라이너 산화물은 기판(50)과 아이솔레이션 영역(62) 사이의 계면에서 결정 결함을 감소시키도록 형성된다. 마찬가지로, 라이너 산화물은 반도체 스트립(60)과 아이솔레이션 영역(62) 사이의 계면에서 결정 결함을 감소시키는 데에도 이용될 수 있다. 라이너 산화물(예를 들면, 실리콘 산화물)은 기판(50)의 표면층의 열 산화를 통해 형성된 열 산화물일 수 있지만, 기타 적절한 기법이 라이너 산화물을 형성하는 데에 이용될 수 있다.
이어서, 아이솔레이션 영역(62)은 리세스되어, STI(Shallow Trench Isolation) 영역(62)을 형성한다. 아이솔레이션 영역(62)은, 반도체 스트립(60)의 상부가 이웃하는 아이솔레이션 영역(62)들 사이로부터 돌출하여 반도체 핀(64)(핀(64)으로도 지칭함)을 형성하도록 리세스된다. 아이솔레이션 영역(62)의 상면은 (도시한 바와 같은) 편평한 표면, 볼록면, 오목면(접시형(dishing)) 또는 그 조합을 가질 수 있다. 아이솔레이션 영역(62)의 상면은 적절한 에칭에 의해 편평하게, 볼록하게, 및/또는 오목하게 형성될 수 있다. 아이솔레이션 영역(62)은 아이솔레이션 영역(62)의 재료에 대해 선택되는 프로세스 등의 허용 가능한 에칭 프로세스를 이용하여 리세스될 수 있다. 예를 들면, CERTAS® 에치, Applied Materials SICONI 툴, 또는 희석 불화수소(dHF) 산을 이용한 화학적 산화물 제거가 이용될 수 있다.
도 2 내지 도 4는 핀(64)을 형성하는 실시예를 도시하지만, 그 핀은 다양한 상이한 프로세스에서 형성될 수도 있다. 하나의 예에서, 유전층이 기판의 상면 위에 형성될 수 있으며, 트렌치가 그 유전층을 통과해 에칭될 수 있으며, 호모에피택시 구조가 그 트렌치 내에 에피택시 성장될 수 있으며, 유전층은 호모에피택시 구조가 유전층으로부터 돌출하여 핀을 형성하도록 리세스될 수 있다. 다른 예에서, 핀을 위해 헤테로에피택시 구조가 이용될 수도 있다. 예를 들면, 반도체 스트립이 리세스되고, 반도체 스트립과는 다른 재료가 그곳에서 에피택시 성장될 수 있다.
또 다른 예에서, 유전층이 기판의 상면 위에 형성될 수 있으며, 트렌치가 그 유전층을 통과해 에칭될 수 있으며, 헤테로에피택시 구조가 기판과는 상이한 재료를 이용하여 트렌치 내에 에피택시 성장될 수 있으며, 유전층은 헤테로에피택시 구조가 유전층으로부터 돌출하여 핀을 형성하도록 리세스될 수 있다.
호모에피택시 또는 헤테로에피택시 구조가 에피택시 성장되는 몇몇 실시예에서, 성장되는 재료는 사전 또는 후속 주입(implantation)을 제거할 수 있는 인시튜(in-situ) 도핑으로 성장 중에 도핑될 수 있지만, 인시튜 및 주입 도핑이 함께 이용될 수도 있다. 또한, PMOS 영역의 재료와는 상이한 NMOS 영역의 재료를 에피택시 성장시키는 것이 유리할 수 있다. 다양한 실시예에서, 핀은 실리콘 게르마늄(SixGe1-x, 여기서 x는 대략 0과 1 사이일 수 있다), 실리콘 탄화물, 순수 또는 실질적으로 순수 게르마늄, III-V족 화합물 반도체, II-VI족 화합물 반도체 등을 포함할 수 있다. 예를 들면, III-V족 화합물 반도체를 형성하기 위한 이용 가능 재료는 InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP 등을 포함하며 이들에 한정되지 않는다.
도 5는 반도체 핀(64) 위에 더미 게이트 구조체(75)를 형성하는 것을 도시한다. 더미 게이트 구조체(75)는 몇몇 실시예에서 게이트 유전체(66) 및 게이트(68)를 포함한다. 더미 게이트 구조체(75)는 마스크(70)를 더 포함할 수 있다. 더미 게이트 구조체(75)를 형성하기 위해, 유전층(66)이 반도체 핀(64) 및 아이솔레이션 영역(62) 상에 형성된다. 유전층(58)은 예를 들면, 실리콘 산화물, 실리콘 질화물, 이들의 다층 등일 수 있고, 허용 가능한 기법에 따라 성막 또는 열 성장될 수 있다. 몇몇 실시예에서, 유전층(66)은 고-k 유전 재료일 수 있으며, 이들 실시예에서, 유전층(66)은 약 7.0보다 큰 k값을 가질 수 있으며, Hf, Al, Zr, La, Mg, Ba, Ti, Pb의 금속 산화물 또는 실리케이트 또는 이들의 다층을 포함할 수 있다. 유전층(66)의 형성 방법은 분자 비임 성막(MBD), 원자층 성막(ALD), PECVD(plasma-enhanced CVD) 등을 포함할 수 있다.
유전층(66) 위에 게이트층(68)이 형성되며, 이 게이트층(68) 위에 마스크층(70)이 형성된다. 게이트층(68)은 유전층(66) 위에 성막되고, 이어서 CMP 등에 의해 평탄화될 수 있다. 마스크층(70)은 게이트층(68) 위에 성막될 수 있다. 게이트층(68)은 예를 들면 폴리실리콘으로 형성될 수 있으며, 다른 재료가 이용될 수도 있다. 몇몇 실시예에서, 게이트층(68)은 TiN, TaN, TaC, Co, Ru, Al, 그 조합 등의 금속 함유 재료 또는 그 다층으로 이루어질 수 있다. 마스크층(70)은 예를 들면 실리콘 질화물 등으로 형성될 수 있다.
그러한 층들(예를 들면, 66, 68, 70)이 형성된 후에, 마스크층(70)은 허용 가능한 포토리소그래피 및 에칭 기법을 이용하여 패터닝되어 마스크(70)를 형성할 수 있다. 이어서, 마스크(70)의 패턴이 허용 가능한 에칭 기법에 의해 게이트층(68)과 유전층(66)에 전사되어, 게이트(68) 및 게이트 유전체(66)를 각각 형성할 수 있다. 게이트(66) 및 게이트 유전체(66)는 반도체 핀(64)의 해당 채널 영역을 덮는다. 게이트(68)는 또한 해당 반도체 핀(64)의 길이 방향에 실질적으로 직교하는 길이방향을 가질 수 있다.
도 6 내지 도 16은 단면 A-A(핀의 종방향 축선)를 따른 FinFET 디바이스(100)의 추가적 처리의 단면도를 도시한다. 도 6에 도시한 바와 같이, 저농도 도핑 트레인(lightly doped drain: LDD) 영역(65)이 핀(64)에 형성된다. LDD 영역(65)은 플라즈마 도핑 프로세스에 의해 형성될 수 있다. 플라즈마 도핑 프로세스는 N형 또는 P형 불순물을 핀(64)에 주입하여 LDD 영역(65)을 형성할 수 있다. 몇몇 실시예에서, LDD 영역(65)은 FinFET 디바이스(100)의 채널 영역과 맞대진다. LDD 영역(65)의 일부분이 게이트(68) 아래에서 FinFET 디바이스(100)의 채널 영역 내로 연장한다. 도 6은 LDD 영역(65)의 비한정적인 예를 도시한다. LDD 영역(65)의 다른 구성, 형상 및 형성 방법도 가능하고 완전히 본 개시의 범위 내에 포함될 것이다. 예를 들면, LDD 영역(65)은 제1 게이트 스페이서(72)가 형성된 후에 형성될 수도 있다.
도 6을 여전히 참조하면, LDD 영역(65)이 형성된 후에, 게이트 스페이서(87)가 게이트 구조체 상에 형성된다. 게이트 스페이서(87)는 제1 게이트 스페이서(72)와 제2 게이트 스페이서(86)를 포함할 수 있다. 도 6의 예에서, 제1 게이트 스페이서(72)는 게이트(68)의 대향한 측벽과 게이트 유전체(66)의 대향한 측벽 상에 형성된다. 제1 게이트 스페이서(72)는 반도체 핀(64)의 상면과 아이솔레이션 영역(62)의 상면 위에서 연장한다(도 5 참조). 제2 게이트 스페이서(86)는 도 6에 도시한 바와 같이 제1 게이트 스페이서(72) 상에 형성된다. 제1 게이트 스페이서(72)는 실리콘 질화물, 실리콘 산질화물 등의 질화물, 실리콘 탄화물, 실리콘 탄질화물 등 또는 그 조합으로 형성될 수 있고, 열 산화, CVD 또는 기타 적절한 성막 프로세스를 이용하여 형성될 수 있다. 제2 게이트 스페이서(86)는 적절한 성막법을 이용하여 실리콘 질화물, SiCN, 또는 그 조합으로 형성될 수 있다.
예시적인 실시예에서, 게이트 스페이서(87)는 먼저 컨포멀 제1 게이트 스페이서층(72)을 FinFET 디바이스(100) 위에 컨포멀 성막하고 이에서 성막된 제1 게이트 스페이서층(72) 상에 제2 게이트 스페이서층(86)을 컨포멀 성막함으로써 형성된다. 이어서, 건식 에칭 프로세스 등의 이방성 에칭 프로세스를 수행하여, 게이트 구조체의 측벽을 따라 배치된 제2 게이트 스페이서층(86)의 제2 부분은 유지한 채 FinFET 디바이스(100)의 상면(예를 들면, 반도체 핀(64)의 상면)에 배치된 제2 게이트 스페이서층(86)의 제1 부분을 제거한다. 비등방성 에칭 프로세스 후에 잔류하는 제2 게이트 스페이서층(86)의 제2 부분이 제2 게이트 스페이서(86)를 형성한다. 비등방성 에칭 프로세스는 또한 제2 게이트 스페이서(86)의 측벽의 외측에 배치된 제1 게이트 스페이서층(72)의 부분을 제거하고, 제1 게이트 스페이서층(72)의 나머지 부분이 제1 게이트 스페이서(72)를 형성한다.
도 6에 도시한 바와 같은 제1 게이트 스페이서(72) 및 제2 게이트 스페이서(86)의 형상 및 형성 방법은 단지 비한정적인 예이며, 다른 형상 및 형성 방법도 가능하다. 예를 들면, 제2 게이트 스페이서(86)는 에피택시 소스/드레인 영역(80)(도 7 참조)이 형성된 후에 형성될 수 있다. 몇몇 실시예에서, 도 7에 도시한 에피택시 소스/드레인 영역(80)의 에피택시 프로세스 전에 더미 게이트 스페이서가 제1 게이트 스페이서(72) 상에 형성되고, 그 더미 게이트 스페이서는 에피택시 소스/드레인 영역(80)이 형성된 후에 제거되고 제2 게이트 스페이서(86)로 대체된다.
이어서, 도 7에 도시한 바와 같이, 소스/드레인 영역(80)이 형성된다. 소스/드레인 영역(80)은, 핀(64)을 에칭하여 리세스를 형성하고, 금속 유기 CVD(MOCVD), 분자 비임 에피택시(MBE), 액상 에피택시(LPE), 기상 에피택시(VPE), 선택적 에피택시 성장(SEG) 등 또는 그 조합 등의 적절한 방법을 이용하여 그 리세스 내에 재료를 에피택시 성장시킴으로써 형성된다. 소스/드레인 영역(80)의 에피택시 성장 후에, 마스크(70)가 에칭 등의 적절한 방법에 의해 제거될 수 있다.
도 7에 도시한 바와 같이, 에피택시 소스/드레인 영역(80)은 핀(64)의 해당 표면 융기된 표면(예를 들면, 핀(64)의 리세스되지 않은 부분 위로 융기)을 구비하고 파셋(facet)을 구비할 수 있다. 인접한 핀(64)들의 소스/드레인 영역(80)은 병합되어 연속한 에피택시 소스/드레인 영역(80)을 형성할 수 있다. 몇몇 실시예에서, 인접한 핀(64)들을 위한 소스/드레인 영역(80)들은 함께 병합되지 않고 별개의 소스/드레인 영역(80)을 유지한다. 생성되는 FinFET이 n형 FinFET인 몇몇 예시적인 실시예에서, 소스/드레인 영역(80)은 실리콘 탄화물(SiC), 실리콘 인(SiP), 인 도핑 실리콘 탄소(SiCP) 등을 포함한다. 생성되는 FinFET이 p형 FinFET인 대안적인 예시적인 실시예에서, 소스/드레인 영역(80)은 SiGE, 및 붕소 또는 인듐 등의 p형 불순물을 포함한다.
에피택시 소스/드레인 영역(80)은 소스/드레인 영역(80)을 형성하도록 도펀트가 주입되고 그 후에 어닐링될 수 있다. 주입 프로세스는 주입 프로세스로부터 보호되어야 할 FinFET의 영역을 덮도록 포토레지스트 등의 마스크를 형성 및 패터닝하는 것을 포함할 수 있다. 소스/드레인 영역(80)은 약 1E19㎝-3 내지 1E21㎝-3 범위의 불순물(예를 들면, 도펀트) 농도를 가질 수 있다. 다른 실시예에서, 에피택시 소스/드레인 영역은 성장 중에 인시튜 도핑될 수도 있다.
이에서, 도 8에 도시한 바와 같이, 제1 층간 유전체(ILD)(90)가 도 7에 도시한 구조 상 위에 형성되고 게이트 라스트 프로세스(gate-last process)(때로는 대체 게이트 프로세스로도 지칭함)가 수행된다. 게이트 라스트 프로세스에서, 게이트(68) 및 게이트 유전체(66)(도 7 참조)는 더미 구조체로 간주되며, 제거되어 능동 게이트 또는 능동 게이트 유전체로 대체된다.
몇몇 실시예에서, 제1 ILD(90)는 포스포실리케이트 유리(PSG), 보로실리케이트 유리(BSG), 붕소 도핑 포스포실리케이트 유리(BPSG), 미도핑 실리케이트 유리(USG) 등의 유전 재료로 형성되며, CVD, PECVD 또는 FCVD 등의 임의의 적절한 방법에 의해 성막될 수 있다. CMP 프로세스 등의 평탄화 프로세스를 수행하여, 제1 ILD(90)의 상면이 게이트(68)(도 7 참조)의 상면과 동일 높이로 되도록 제1 ILD(90)의 상면을 평탄화시킬 수 있다. 따라서, CMP 프로세스 후에, 몇몇 실시예에서는 게이트(68)의 상면이 노출된다.
몇몇 실시예에 따르면, 게이트(68) 및 이 게이트(68) 바로 아래의 게이트 유전체(66)는 에칭 단계(들)에서 제거되어, 각 핀(64)에 리세스(도시 생략)가 형성된다. 각 리세스는 해당 핀(64)의 채널 영역을 노출시킨다. 각 채널 영역은 에피택시 소스/드레인 영역(80)들의 인접하는 쌍들 사이에 배치된다. 더미 게이트의 제거 중에, 더미 게이트 유전층(66)은 더미 게이트(68)가 에칭될 때에 에치 스톱층으로서 이용될 수 있다. 이어서, 더미 게이트 유전층(66)이 더미 게이트(68)의 제거 후에 제거된다.
또한, 도 8에서, 게이트 유전층(96), 배리어층(94) 및 게이트 전극(98)이 대체 게이트(97)를 위해 형성된다. 게이트 유전층(96)은 리세스(90) 내에서 핀(64)의 상면과 측벽, 게이트 스페이서(72)의 측벽 및 제1 ILD(90)(도시 생략)의 상면 등에 컨포멀 성막된다. 몇몇 실시예에 따르면, 게이트 유전층(96)은 실리콘 산화물, 실리콘 질화물 또는 이들의 다층을 포함한다. 다른 실시예에서, 게이트 유전층(96)은 고-k 유전 재료를 포함하며, 이들 실시예에서, 게이트 유전층(96)은 약 7.0보다 큰 k값을 가질 수 있으며, Hf, Al, Zr, La, Mg, Ba, Ti, Pb 또는 그 조합의 금속 산화물 또는 실리케이트를 포함할 수 있다. 게이트 유전층(96)의 형성 방법은 MBD, ALD, PECVD 등을 포함할 수 있다.
이어서, 배리어층(94)이 게이트 유전층(96) 위에 컨포멀 형성된다. 배리어층(94)은 티타늄 질화물 등의 전기 전도성 재료를 포함할 수 있지만, 대안적으로는 탄탈 질화물, 티타늄, 탄탈 등의 기타 재료가 이용될 수도 있다. 배리어층(94)은 플라즈마 향상 CVD(PECVD) 등의 CVD 프로세스를 이용하여 형성될 수 있다. 하지만, 스퍼터링, 금속 유기 화학적 기상 성막(MOCVD), 또는 원자층 성막(ALD) 등의 기타 대안적인 프로세스가 대안적으로 이용될 수도 있다.
이어서, 게이트 전극(98)이 배리어층(94) 위에 성막되어, 리세스(90)의 나머지 부분을 채운다. 게이트 전극(98)은 TiN, TaN, TaC, Co, Ru, Al, 그 조합 등의 금속 함유 재료 또는 그 다층으로 이루어질 수 있고, 예를 들면, 전기도금, 무전해 도금 또는 기타 적절한 방법에 의해 형성될 수 있다. 게이트 전극(98)의 형성 후에, CMP 등의 평탄화 프로세스를 수행하여, 게이트 유전층(96) 및 배리어층(94)의 과잉의 부분과, 게이트 전극(98)에 있어서의 제1 ILD(90)의 상면 위의 과잉의 부분의 재료를 제거할 수 있다. 따라서, 이에 따른 게이트 전극(98), 배리어층(94) 및 게이트 유전층(96)의 재료의 나머지 부분들이 생성되는 FinFET 디바이스(100)의 대체 게이트(97)를 형성한다.
이어서, 도 9에서, 제2 ILD(95)가 제1 ILD(90) 위에 성막된다. 하나의 실시예에서, 제2 ILD(95)은 FCVD(flowable CVD)법에 의해 형성된 유동 가능 막(flowable film)이다. 몇몇 실시예에서, 제2 ILD(95)는 PSG, BSG, BPSG, USG 등의 유전 재료로 형성되며, CVD 및 PECVD 등의 임의의 적절한 방법에 의해 성막될 수 있다. 콘택(102)(도 15 또는 도 19 참조)을 위한 콘택 개구(91, 93)가 제1 ILD(90) 및/또는 제2 ILD(95)를 통과해 형성된다. 예를 들면, 콘택 개구(91)는 제2 ILD(95)를 통과해 형성되어 대체 게이트(97)를 노출시키는 한편, 콘택 개구(93)는 제1 ILD(90) 및 제2 ILD(95)를 통과해 형성되어, 소스/드레인 영역(80)을 노출시킨다.
이어서, 도 10에서, 배리어층(104)이 제2 ILD(95) 위에 형성된다. 몇몇 실시예에서, 배리어층(104)은 제2 ILD(95) 위에 컨포멀 형성되어, 콘택 개구(91/93)의 측벽 및 저부를 라이닝한다. 배리어층(104)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈(Ta), 탄탈 질화물(TaN) 등의 전기 전도성 재료를 포함할 수 있고, 플라즈마 향상 CVD(PECVD) 등의 CVD 프로세스를 이용하여 형성될 수 있다. 하지만, 스퍼터링, 금속 유기 화학적 기상 성막(MOCVD), 물리적 기상 성막(PVD) 또는 원자층 성막(ALD) 등의 기타 대안적인 프로세스가 이용될 수도 있다. 배리어층(104)은 본 개시에서 전도성(예를 들면, 전기 전도성) 배리어층으로서 지칭될 수도 있다.
몇몇 실시예에서, 배리어층(104)은 재료의 1개보다 많은 층들을 포함한다. 예를 들면, 배리어층(104)은 제1 층(개별적으로 도시하진 않음) 및 제2 층(개별적으로 도시하진 않음)을 포함할 수 있다. 제1 층은 제1 전기 전도성층을 포함하고, 제2 층은 제1 전기 전도성층과는 다른 제2 전기 전도성층을 포함한다. 배리어층(104)의 제1 층은 콘택 개구(91/93)에 의해 노출된 ILD(90/95)의 측벽 및 제2 ILD(95)의 상면과 접촉하며, 제1 층은 또한 에피택시 소스/드레인 영역(80) 및 금속 게이트(97)와도 접촉할 수 있다. 배리어층(104)의 제2 층은 제1 층이 제1 ILD(90) 또는 제2 ILD(95)와 제2 층 사이에 배치된 상태로 배리어층(104)의 제1 층 위에 컨포멀 형성될 수 있다. 배리어층(104)의 제1 층은, 니켈, 코발트, 티타늄, 탄탈, 백금, 텅스텐, 기타 귀금속, 기타 내화 금속, 희토류 금속 또는 그 합금 등의 실리사이드 또는 게르마나이드(germanide) 영역을 형성하도록 반도체 재료(예를 들면, 실리콘 또는 게르마늄)와 반응할 수 있는 제1 금속을 포함할 수 있다. 배리어층(104)의 제1 층은 몇몇 실시예에서는 후속 열 어닐링 프로세스에서 에피택시 소스/드레인 영역(80)과 반응하여 실리사이드 또는 게르마나이드를 형성한다. 배리어층(104)의 제2 층은 금속층(100)(도 14 참조)의 확산을 방지하는 적절한 재료(예를 들면, TaN, TiN)를 포함할 수 있다. 예시적인 실시예에서, 배리어층(104)의 제1 층은 금속(예를 들면, Ta, Ti)을 포함하고, 배리어층(104)의 제2 층은 금속 질화물(예를 들면, TaN, TiN)을 포함한다.
도 11을 참조하며, 급속 열 어닐링(rapid thermal anneal: RTA) 프로세스 등의 열 어닐링 프로세스(510)가 배어리층(104)이 형성된 후에 수행된다. 열 어닐링 프로세스(510)는 몇몇 실시예에서에서는 에피택시 소스/드레인 영역(80)(예를 들면, 에피택시 실리콘 영역)과 배리어층(104) 사이의 계면에 실리사이드 영역(82)을 형성한다. 다른 실시예에서, 열 어닐링 프로세스(510)는 에피택시 소스/드레인 영역(80)(예를 들면, 에피택시 게르마늄 영역)과 배리어층(104) 사이의 계면에 게르마나이드 영역(82)을 형성한다. 또 다른 실시예에서, 열 어닐링 프로세스(510)는 에피택시 소스/드레인 영역(80)(예를 들면, 실리콘과 게르마늄을 포함하는 에피택시 영역)과 배리어층(104) 사이의 계면에 실리콘 게르마나이드 영역(82)(예를 들면, 실리사이드와 게르마나이드를 포함하는 영역)을 형성한다. 도시한 실시예에서, ILD(90/95)와 배리어층(104) 사이의 계면에 실리사이드, 게르마나이드, 또는 실리콘 게르마나이드가 형성되지 않는다. 배리어층(104)이 실리사이드 또는 게르마나이드를 형성할 수 있는 금속(예를 들면, Ti 또는 Ta)을 포함한 제1 층을 포함하지 않는 실시예에서, 열 어닐링 프로세스(510)는 생략될 수 있다.
이어서, 도 12에 도시한 바와 같이 제2 ILD(95)의 상면(95U) 위에 그리고 콘택 개구(91/93)의 측벽을 따른 배리어층(104)의 부분이 제거된다. 배리어층(104)의 그러한 부분의 제거는 습식 에칭 프로세스를 이용할 수 있지만, 기타 적절한 제거 방법도 이용될 수 있다. 하나의 실시예에서, 포토레지스트 등의 마스크층(도시 생략)이 콘택 개구(91/93)의 저부에 형성되어, 콘택 개구(91/93)의 하부 측벽 및 저부에 배치된 배리어층(104)의 부분들이 마스크층에 의해 덮이도록 콘택 개구(91/93)를 부분적으로 채운다. 이어서, 습식 에칭 프로세스를 수행하여 마스크층에 의해 덮이지 않은 배리어층(104)의 부분을 제거한다. 습식 에칭 프로세스 후에, 애싱(ashing) 등의 적절한 프로세스에 의해 마스크층이 제거될 수 있다.
몇몇 실시예에서, 제2 ILD(95)의 상면(95U)과 콘택 개구(93) 내의 배리어층(104)의 잔류 부분의 상면 사이의 제1 거리(D1)는 약 20㎚ 내지 약 35㎚이지만, 제1 거리(D1)를 위한 다른 치수도 가능하고 예를 들면 프로세스 기술 및 설계에 의해 결정될 수 있다. 몇몇 실시예에서, 제2 ILD(95)의 상면(95U)과 콘택 개구(91) 내의 배리어층(104)의 잔류 부분의 상면 사이의 제2 거리(D2)는 약 20㎚ 내지 약 35㎚이지만, 제2 거리(D2)를 위한 다른 치수도 가능하고 예를 들면 프로세스 기술 및 설계에 의해 결정될 수 있다. 몇몇 실시예에서, 제1 거리(D1)와 제2 거리(D2)는 동일할 수 있다. 다른 실시예에서, 제1 거리(D1)와 제2 거리(D2)는 서로 상이할 수 있다.
이어서, 도 13에 도시한 바와 같이, 제2 ILD(95)와 배리어층(104)의 잔류 부분 위에 제2 배리어층이 컨포멀 형성된다. 몇몇 실시예에서, 제2 배리어층은 배리어층(104)과 동일한 재료(예를 들면, TiN, TaN)를 포함하며, 따라서, 제2 배리어층과 배리어층(104)의 잔류 부분이 도 13에 배리어층(105)으로서 도시되어 있다. 콘택 개구(91/93)의 하부에 있는 배리어층(104)의 잔류 부분(도 12 참조)으로 인해, 배리어층(105)은 배리어층(105)의 상부에 대해 제1 폭(T1)과 배리어층(105)의 하부에 대해 제2 폭(T2)을 가지며, T2는 T1보다 크다는 점을 유념해야 한다. 배리어층(105)의 상부는 제2 ILD(95) 위의 배리어층(105)의 부분 및/또는 D1(콘택 개구(93) 내) 또는 D2(콘택 개구(91) 내) 이하의 깊이로 콘택 개구(91/93) 내로 연장하는 배리어층(105)의 부분을 가리킬 수 있다. 배리어층(105)의 하부는 D1(콘택 개구(93) 내) 또는 D2(콘택 개구(91) 내)보다 큰 깊이로 콘택 개구(91/93) 내로 연장하는 배리어층(105)의 부분을 가리킬 수 있다.
도 13에 도시한 바와 같이, 배리어층(105)은 배리어층(105)의 상부가 배리어층(105)의 하부에 인접한 곳에 계단 형상을 갖는다. 배리어층(105)의 대향한 상부들 사이에서 측정되는 콘택 개구(93)의 제1 폭(W1)은 배리어층(105)의 대향한 하부들 사이에서 측정되는 콘택 개구(93)의 제2 폭(W2)보다 크다. 마찬가지로, 배리어층(105)의 대향한 상부들 사이에서 측정되는 콘택 개구(91)의 제3 폭(W3)은 배리어층(105)의 대향한 하부들 사이에서 측정되는 콘택 개구(91)의 제4 폭(W4)보다 크다.
발전된 반도체 프로세스에서, 개구(예를 들면, 콘택 개구(91/93))의 높은 애스팩트 비는 PVD 또는 CVD 등의 성막 방법을 이용하여 개구 내에 층(예를 들면, 컨포멀 시드층)을 형성하는 데에 어려움을 야기할 수 있다. 콘택 개구(91/93)의 상부에서 보다 넓은 개구(예를 들면, W1 및 W3)는 성막 재료가 콘택 개구(91/93) 내로 들어가 삽입층(106)(도 14 참조) 및 시드층(108)(도 15 참조) 등의 성막층을 형성하는 것을 보다 용이하게 하는 한편, 콘택 개구(91/93)의 하부에서 보다 두꺼운 배리어층(105)은 보다 양호한 금속(예를 들면, 구리) 확산 제어를 달성할 수 있다.
이어서, 도 14에 도시한 바와 같이, 전기 전도성 삽입층(106)이 배리어층(105) 위에 컨포멀 형성된다. 몇몇 실시예에서, 삽입층(106)은 화학적 반응(예를 들면, 산화)에 견딜 수 있는 귀금속을 포함한다. 삽입층(106)은 텅스텐 질화물(WN), 티타늄 질화물(TiN), 루테늄(Ru), 백금(Pt) 등을 포함할 수 있고, 일례로서 PVD, CVD 또는 ALD 등의 임의의 적절한 형성 방법에 의해 형성될 수 있다. 예시적인 실시예에서, 배리어층(105)은 TiN으로 형성되며, 삽입층(106)은 WN으로 형성된다. 몇몇 실시예에서, 전도성 삽입층(106)의 두께는 약 5옹스트롬 내지 약 15옹스트롬이다. 몇몇 실시예에서, 삽입층(106)은 후속하여 형성되는 시드층(108)(예를 들면, Co를 포함하는 시드층)의 거칠기를 감소시키는 데에 도움을 주어, 후속 처리에서 형성되는 콘택 플러그(102)의 전도성층(110)(도 16 및 도 19 참조)에서 공극(예를 들면, 빈 공간)을 방지 또는 감소시키며, 그 세부 사항은 아래에서 설명할 것이다. 특정 이론에 한정하고자 하는 것은 아니자만, 산화물층 위에 형성되는 시드층은 거친 시드 입자를 갖는 경향이 있고, 이는 시드층 위에 형성되는 전도성층 내에 공극을 야기할 수 있는 것으로 여겨진다. 삽입층(예를 들면, 귀금속)을 구비함으로써, 산화가 감소 또는 회피되며, 이에 의해 시드 입자 사이즈를 감소시키고 그 결과 시드층을 평활하게 하며, 이는 또한 시드층 상에 형성되는 전도성층 내에 공극을 감소 또는 방지한다.
삽입층(106)이 형성된 후에, 시드층(108)이 도 15에 도시한 바와 같이 삽입층(106) 위에 형성된다. 시드층(108)은 PVD, ALD 또는 CVD에 의해 성막될 수 있고, 텅스텐, 구리, 또는 구리 합금으로 형성될 수 있지만, 다른 적절한 방법 및 재료가 대안적으로 이용될 수도 있다. 예시적인 실시예에서, 시드층(108)은 코발트(Co)를 포함하며, ALD 프로세스를 이용하여 형성된다. 도시한 실시예에서, 코발트 시드층(108)을 형성하는 ALD 프로세스는 H2와 디코발트 헥사카르보닐 테르트-부틸아세틸렌(CCTBA)을 포함한 전구체를 이용하여 수행되며, 여기서 CCTBA의 분자 구조는 Co2(CO)6(HCC(CH3))이다. ALD 프로세스에 이용되는 전구체 CCTBA는 몇몇 실시예에서는 액체 상태이다. 몇몇 실시예에 따르면, 코발트 시드층(108)을 형성하는 ALD 프로세스는, 175℃ 등의 약 150℃ 내지 약 200℃의 온도와 15torr 등의 약 10torr 내지 약 20torr의 압력의 Ar 캐리어 가스를 이용하여 수행된다. 몇몇 실시예에서, H2의 유량은 약 4000sccm(standard cubic center meter per minute) 등의 약 2000sccm 내지 약 8000sccm이고, 캐리어 가스 Ar의 유량은 약 400sccm 등의 약 200sccm 내지 약 600sccm이다.
시드층(108)이 형성되고 나면, 전도성 재료(110)가 도 16에 도시한 바와 같이 시드층(108) 상에 형성될 수 있다. 전도성 재료(110)는 텅스텐을 포함할 수 있지만, 알루미늄, 구리, 텅스텐 질화물, 루테늄, 은, 금, 로듐, 몰리브덴, 니켈, 코발트, 카드뮴, 아연, 이들의 합금, 그 조합 등의 기타 적절한 재료가 대안적으로 이용될 수도 있다. PVD, CVD, ALD, 도금(예를 들면, 전기 도금) 및 리플로우 등의 임의의 적절한 성막 방법이 전도성 재료(110)를 형성하는 데에 이용될 수 있다. 예시적인 실시예에서, 전도성 재료(110)는 코발트(Co)이며, 전도성 재료(110)는 전도성 재료(110)를 시드층(108) 상에 전기 도금하고, 콘택 개구(91/93)를 필링 및 오버필링(overfilling)함으로써 형성된다.
콘택 개구(91/93)가 채워지고 나면, 콘택 개구(91/93) 외측의 과잉의 배리어층(105), 삽입층(106), 시드층(108) 및 전도성 재료(110)는 화학 기계적 폴리싱(CMP) 등의 평탄화 프로세스를 통해 제거될 수 있지만, 임의의 적절한 제거 프로세스가 이용될 수도 있다. 이와 같이, 콘택 플러그(102)가 콘택 개구(91/93) 내에 형성된다.
몇몇 실시예에서, 시드층(108)이 예를 들면 ALD 또는 CVD 프로세스를 이용하여 형성될 때, 시드층(108)은 높은 탄소 비율을 가질 수 있다(예를 들면, 약 20원자%보다 높다), 시드층(108) 내의 탄소는 시드층(108)의 성막 프로세스에서 이용된 전구체(예를 들면, CCTBA)로부터 온 것이다. 그러한 탄소의 높은 비율(예를 들면, 20원자%보다 높은 비율)은 시드 입자(예를 들면, Co 입자)가 거칠게 할 수 있다(예를 들면, 약 2㎚ 내지 약 10㎚보다 큰 사이즈 또는 직경을 갖게 함). 거친 시드 입자는 불연속한 시드층(108)을 야기할 수 있다. 예를 들면, 시드층(108)은 시드층(108) 아래의 층(예를 들면, 삽입층(106))을 노출시키는 구멍 또는 불연속부를 가질 수 있다. 이하의 논의에서 시드층(108)의 구멍 및 불연속부는 교체 가능하게 이용될 수 있으며, 구멍 또는 불연속부를 갖는 시드층(108)을 불연속한 것으로서 설명할 수 있다. 삽입층(106) 없이 도금하는 경우, 구멍/불연속부 위에 전도성층(110)을 도금하는 데에 있어서의 어려움으로 인해, 공극(예를 들면, 빈 공간)이 시드층(108)의 구멍/불연속부에 인접한(예를 들면, 그 위에 있는) 전도성 재료(110)의 부분에 형성될 수 있다. 콘택 플러그(102) 내의 공극은 콘택 플러그의 전기 저항을 증가시키며, 형성된 반도체 디바이스의 전기적 연결의 신뢰성에 부정적으로 영향을 미친다.
본 개시는 배리어층(104)과 시드층(108) 사이에 삽입층(106)을 형성함으로써 콘택 플러그(102)의 전도성 재료(110)에 공극이 형성되는 것을 감소 또는 방지한다. 도금 프로세스 중에, 전도성 재료(110)는 시드층(108)과, 이 시드층(108)의 구멍/불연속부에 의해 노출된 삽입층(106)의 부분 위에 도금될 수 있으며, 따라서, 전도성 금속(110)은 시드층(108)에 구멍 또는 불연속부가 존재하는 지의 여부에 관계없이 시드층(108)의 표면 위에 연속적으로(공극이 없거나 감소된 공극을 갖고) 형성될 수 있다. 본 개시에서 형성된 콘택 플러그(102)는 공극이 없거나 거의 없으며, 따라서, 낮은 전기 저항을 가지며 형성된 반도체 디바이스에 신뢰성 있는 전기적 연결을 제공한다.
도 17 내지 도 19는 다른 실시예에 따른 다양한 제조 단계에서의 FinFET 디바이스(100)의 단면도를 도시한다. 도 17에 도시한 처리 단계는 도 13에 도시한 단계에 후속하는 것으로, 따라서, 도 2 내지 도 13 및 도 17 내지 도 19가 다른 실시예의 처리 단계를 나타낸다.
도 17에 도시한 바와 같이, 배리어층(105)이 형성된 후에, 시드층(108)이 배리어층(105) 위에 형성된다. 시드층(108)은 PVD, ALD 또는 CVD에 의해 성막될 수 있고, 텅스텐, 구리, 또는 구리 합금으로 형성될 수 있지만, 다른 적절한 방법 및 재료가 대안적으로 이용될 수도 있다. 예시적인 실시예에서, 시드층(108)은 코발트(Co)를 포함하며, ALD 프로세스를 이용하여 형성된다. 몇몇 실시예에서, 코발트 시드층(108)을 형성하는 ALD 프로세스는 H2 및 CCTBA(예를 들면, 액체 상태의 CCTBA)를 포함한 전구체를 이용하고, 또한 175℃ 등의 약 150℃ 내지 약 200℃의 온도와 15torr 등의 약 10torr 내지 약 20torr의 압력의 Ar 캐리어 가스를 이용하여 수행된다. 몇몇 실시예에서, H2의 유량은 약 4000sccm 등의 약 2000sccm 내지 약 8000sccm이고, 캐리어 가스 Ar의 유량은 약 400sccm 등의 약 200sccm 내지 약 600sccm이다.
이어서, 도 18에서, 프로세스(610)가 수행되어, 시드층(108) 내의 탄소 비율을 감소시키도록 시드층(108)을 처리한다. 예를 들면, 하나 이상의 반응성 종을 이용한 플라즈마 프로세스를 수행하고, 그 반응성 종은 시드층(108)의 탄소와 반응하여, 성막 챔버로부터 용이하게 제거할 수 있는 생성물(예를 들면, 가스상 생성물)을 형성하며, 이에 의해 시드층(108)에서의 탄소 비율을 감소시킨다. 프로세스(610)(예를 들면, 플라스마 프로세스)가 완료된 후에, 시드층(108)은 처리된 시드층(109)으로 전환된다. 몇몇 실시예에서, 플라즈마 프로세스(610)는 H2 플라즈마를 이용하여 수행된다. 플라즈마 프로세스(610)에서 이용되는 플라즈마는 하나의 실시예에 따르면 성막 챔버 내에서 생성된다. H2의 유량은 4000sccm 등의 약 2000sccm 내지 약 8000sccm일 수 있다. 플라즈마 프로세스(610)를 위한 압력은 5torr 등의 약 2torr 내지 약 10torr일 수 있고, 플라즈마 프로세스를 위한 RF 파워는 400와트 등의 약 200와트 내지 약 600와트일 수 있다. 몇몇 실시예에서, H2 플라즈마는 시드층(108)의 탄소와 반응하여, 성막 챔버로부터 배기되는 가스상 생성물(예를 들면, CO)을 생성한다. H2를 이용한 플라즈마 프로세스(610)를 위한 화학 반응식은 아래와 같다.
Co(CO)X (HC≡CtBu) + H2 → Co + xCO + (HC=HC-tBu)H (1)
시드층(108)이 예를 들면 ALD 또는 CVD 프로세스를 이용하여 형성될 때, 시드층(108)은 높은 탄소 비율을 가질 수 있다(예를 들면, 약 20원자%보다 높다). 앞서 논의한 바와 같이, 그러한 높은 탄소 비율은 거친 시드 입자(예를 들면, Co 시드 입자)로 인해 후속하여 형성되는 콘택 플러그에 공극을 야기할 수 있다. 본 명세서에서 개시하는 플라즈마 프로세스(610)는 시드층의 탄소 비율을 감소시킨다. 몇몇 실시예에서, 플라즈마 프로세스(610) 후에, 처리된 시드층(109)의 탄소 비율은 약 20원자% 미만이다. 탄소 비율을 낮춤으로써, 시드 입자의 거칠기(예를 들면, 크기)가 감소되며, 이는 또한 처리된 시드층(109)에서의 불연속부 또는 구멍을 감소시킨다. 그 결과, 콘택 플러그(102) 내에서의 공극이 감소 또는 방지된다.
이어서, 도 19에서, 전도성 재료(110)가 처리된 시드층(109) 상에 형성될 수 있다. 전도성 재료(110)는 텅스텐을 포함할 수 있지만, 알루미늄, 구리, 텅스텐 질화물, 루테늄, 은, 금, 로듐, 몰리브덴, 니켈, 코발트, 카드뮴, 아연, 이들의 합금, 그 조합 등의 기타 적절한 재료가 대안적으로 이용될 수도 있다. PVD, CVD, ALD, 전기 도금 및 리플로우 등의 임의의 적절한 성막 방법이 전도성 재료(110)를 형성하는 데에 이용될 수 있다. 예시적인 실시예에서, 전도성 재료(110)는 코발트(Co)이며, 전도성 재료(110)는 전도성 재료(110)를 처리된 시드층(109) 상에 전기 도금하고, 콘택 개구(91/93)를 필링 및 오버필링(overfilling)함으로써 형성된다.
콘택 개구(91/93)가 채워지고 나면, 콘택 개구(91/93) 외측의 과잉의 배리어층(105), 처리된 시드층(109) 및 전도성 재료(110)는 화학 기계적 폴리싱(CMP) 등의 평탄화 프로세스를 통해 제거될 수 있지만, 임의의 적절한 제거 프로세스가 이용될 수도 있다. 이와 같이, 콘택 플러그(102)가 콘택 개구(91/93) 내에 형성된다.
본 개시의 실시예들의 변형예 및 수정예가 가능하다. 예를 들면, 대체 게이트(97)의 형성이 콘택 플러그(102)를 형성하기 위한 앞서 논의한 바와 유사한 처리 단계에 후속할 수 있다. 일례로서, 도 8을 참조하면, 게이트 유전층(96)이 형성된 후에, 시드층(예를 들면, Co 시드층)이 예를 들면 ALD 성막을 이용하여 형성될 수 있고, 그 성막된 시드층은 도 17 내지 도 19에 도시한 처리와 유사하게 도금 프로세스를 이용하여 처리된 시드층 위에 게이트 전극(98)을 형성하기 전에 플라즈마 프로세스(예를 들면, 플라즈마 프로세스(610))를 이용하여 처리되어, 그 탄소 비율(이에 따른 시드 입자의 거칠기)을 감소시킬 수 있다. 다른 예로서, 역시 도 8을 참조하면, 게이트 유전층(96)이 형성된 후에, 도 10 내지 도 16에 도시한 처리와 유사하게 도금 프로세스를 이용하여 게이트 전극(98)을 형성하기 전에 배리어층, 삽입층 및 시드층이 순차적으로 게이트 유전층(96) 위해 형성된다. 선택적 열 어닐링 프로세스(510)가 예를 들면 설계에 따라 수행되거나 수행되지 않을 수도 있다.
또 다른 예로서, 도 17 내지 도 19에 도시한 실시예는 도 2 내지 도 16에 도시한 실시예와 조합될 수도 있다. 특히, 시드층(108)이 삽입층(106)(도 15 참조) 위에 형성된 후, 전도성 재료(110)(도 16 참조)의 형성 전에, 도 18의 플라즈마 프로세스(610)와 유사한 플라즈마 프로세스를 수행하여 시드층(108)의 탄소 비율을 감소시킬 수 있다. 플라즈마 프로세스가 완료된 후에, 전도성 재료(110)가 플라즈마 처리된 시드층 위에 형성될 수 있다. 본 명세서에서 개시하는 방법 실시예의 전술한 것은 물론 기타 변형예 또는 수정예도 가능하며, 완전히 본 개시의 범위 내에 포함될 것이다.
도 20은 몇몇 실시예에 따른 반도체 구조체를 제조하는 방법의 흐름도를 도시한다. 도 20에 도시한 방법 실시예는 수많은 가능한 방법 실시예의 단지 일례이라는 점을 이해할 것이다. 당업자라면 수많은 변형예, 대안예 및 수정예를 인식할 것이다. 예를 들면, 도 20에 도시한 바와 같은 다양한 단계들은 추가되고, 제거되고, 대체되고, 재배치되고 반복될 수 있다.
도 20을 참조하면, 단계(1010)에서, 제2 개구가 기판 위의 유전층에 형성된다. 단계(1020)에서, 제1 개구의 측벽 및 저부가 전도성 배리어층으로 라이닝된다. 단계(1030)에서, 시드층이 전도성 배리어층 위에 성막된다. 단계(1040)에서, 시드층은 플라즈마 프로세스로 처리된다. 단계(1050)에서, 시드층이 처리된 후에 제1 개구가 전도성 재료로 채워진다.
실시예들은 이하의 이점을 달성할 수 있다. 하나의 실시예에서, 성막된 시드층을 도금 전에 플라즈마 프로세스로 처리함으로써, 처리된 시드층의 탄소 비율이 감소된다(예를 들면 약 20원자% 미만으로). 탄소 비율이 낮을수록 시드 입자의 거칠기를 감소시키며, 따라서, 처리된 시드층의 구멍/불연속부를 감소시키며, 이는 또한 콘택 플러그에서의 공극의 형성을 감소 또는 방지한다. 다른 실시예에서, 전도성 삽입층이 배리어층과 시드층 사이에 형성된다. 전도성 삽입층은 시드층에 구멍/불연부의 존재의 여부에 관계없이 시드층 위에 연속적으로 전도성 재료(예를 들면, 전도성 재료(110))를 도금하는 것을 용이하게 할 수 있다. 그 결과, 공극이 없거나 거의 없는 콘택 플러그가 본 개시에서 개시하는 방법에 의해 형성된다. 공극이 없거나 거의 없는 콘택 플러그는 형성되는 디바이스에 신뢰성 있는 전기적 연결을 제공하고 낮은 전기 저항을 갖는다.
이상, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 개시 내용의 양태를 더 잘 이해할 수 있도록 여러 실시예들의 특징들을 기술하였다. 당업자들은 본 명세서에서 소개된 실시예들의 동일한 목적을 수행하거나 및/또는 동일한 이점을 달성하기 위하여 다른 공정 및 구조를 설계하거나 수정하기 위한 기초로서 본 개시를 용이하게 이용할 수 있다는 점을 이해할 것이다. 또한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 이러한 균등한 구조가 본 개시 내용의 기술적 사상 및 범위로부터 벗어나지 않고, 본 개시 내용의 기술적 사상 및 범위를 벗어나지 않으면서 다양한 변화, 대체 및 변경을 할 수 있다는 것을 이해하여야 한다. 본 개시를 예시적인 실시예들을 참조하여 설명하였지만, 그 상세한 설명은 한정적인 의미로 해석되어서는 안 될 것이다. 예시적인 실시예들의 다양한 수정예 및 조합은 물론 본 개시의 기타 실시예들도 상세한 설명을 참조할 시에 당업자에게 자명할 것이다. 첨부된 청구 범위는 그러한 수정예 또는 실시예를 포괄할 것이다.
<부기>
1. 방법으로서:
기판 위의 유전층에 제1 개구를 형성하는 단계;
상기 제1 개구의 측벽 및 저부를 전도성 배리어층으로 라이닝하는 단계;
상기 전도성 배리어층 위에 시드층을 성막하는 단계;
상기 시드층을 플라즈마 프로세스로 처리하는 단계; 및
상기 시드층을 처리한 후에 상기 제1 개구를 전도성 재료로 채우는 단계
를 포함하는 방법.
2. 상기 1에 있어서, 상기 전도성 배리어층은 제1 금속을 포함한 제1 층과 금속 질화물을 포함한 제2 층을 포함하며, 상기 제1 층은 상기 유전층과 상기 시드층 사이에 있는 것인 방법.
3. 상기 2에 있어서, 라이닝 후에 열 어닐링 프로세스를 수행하는 단계를 더 포함하는 것인 방법.
4. 상기 1에 있어서, 상기 시드층은 코발트를 포함하며, 상기 플라즈마 프로세스는 상기 시드층 내의 탄소 비율을 감소시키는 것인 방법.
5. 상기 4에 있어서, 상기 플라즈마 프로세스는 상기 시드층의 탄소 비율을 약 20원자% 미만으로 감소시키는 것인 방법.
6. 상기 4에 있어서, 상기 시드층을 처리하는 단계는 H2를 이용하여 플라즈마 프로세스를 수행하는 것을 포함하는 것인 방법.
7. 상기 1에 있어서, 상기 제1 개구를 채우는 단계는 상기 제1 개구를 채우도록 도금 프로세스를 수행하는 것을 포함하는 것인 방법.
8. 상기 1에 있어서, 전도성 삽입층을 상기 전도성 배리어층과 상기 시드층 사이에 형성하는 단계를 더 포함하는 것인 방법.
9. 상기 8에 있어서, 상기 전도성 배리어층은 TiN을 포함하며, 상기 전도성 삽입층은 WN을 포함하는 것인 방법.
10. 상기 1에 있어서, 상기 시드층을 성막한 후에, 상기 시드층은 구멍 또는 불연속부를 갖고 있고, 상기 시드층을 처리하는 단계는 상기 시드층의 구멍 또는 불연속부를 감소시키는 것인 방법.
11. 반도체 디바이스에 콘택을 형성하는 방법으로서:
상기 반도체 디바이스의 유전층의 개구의 측벽 및 저부 위에 전도성 배리어층을 성막하는 단계;
상기 전도성 배리어층 위에 전도성 삽입층을 형성하는 단계;
상기 전도성 삽입층 위에 시드층을 형성하는 단계로서, 상기 시드층은 구멍이 있는 것인 단계; 및
상기 시드층 위에 전도성 재료를 도금하여 상기 개구를 채우는 단계
를 포함하는 방법.
12. 상기 11에 있어서, 상기 도금은 상기 시드층의 구멍에 의해 노출된 상기 전도성 삽입층의 부분 위에 상기 전도성 재료를 도금하는 것을 포함하는 것인 방법.
13. 상기 11에 있어서, 상기 전도성 삽입층은 WN, TiN, Ru 또는 Pt을 포함하는 것인 방법.
14. 상기 11에 있어서, 상기 전도성 배리어층을 형성하는 단계는,
실리사이드 또는 게르마나이드를 형성할 수 있는 제1 금속을 포함한 제1 층을 상기 개구의 측벽 및 저부 위에 형성하는 단계; 및
상기 제1 층 위에 금속 질화물을 포함한 제2 층을 형성하는 단계
를 포함하는 것인 방법.
15. 상기 14에 있어서, 상기 성막 후에 어닐링 프로세스를 수행하는 단계를 더 포함하며, 상기 어닐링 프로세스는 실리사이드, 게르마나이드, 또는 실리콘 게르마나이드를 형성하는 것인 방법.
16. 상기 11에 있어서, 상기 시드층을 형성한 후 상기 전도성 재료를 도금하기 전에, 상기 시드층의 탄소 비율을 감소시키도록 플라즈마 프로세스를 수행하는 단계를 더 포함하는 것인 방법.
17. 핀 전계 효과 트랜지스터(FinFET)를 형성하는 방법으로서:
기판 위로 돌출하는 핀을 형성하는 단계;
상기 핀 위에 유전층을 형성하는 단계;
상기 핀의 소스/드레인 영역을 노출시키는 제1 개구를 상기 유전층에 형성하는 단계;
상기 제1 개구를 라이닝하는 전도성 배리어층을 형성하는 단계로서,
상기 제1 개구의 측벽 및 저부 위에 제1 전도성층을 성막하는 단계; 및
상기 제1 전도성층과는 상이한 제2 전도성층을 상기 제1 전도성층 위에 성막하는 단계를 포함하는, 상기 전도성 배리어층을 형성하는 단계;
상기 전도성 배리어층을 형성한 후에 열 어닐링 프로세스를 수행하는 단계;
상기 전도성 배리어층 위에 탄소를 포함하는 시드층을 성막하는 단계;
상기 시드층 내의 탄소 비율을 감소시키도록 상기 시드층을 처리하는 단계; 및
상기 시드층 위에 전도성 재료를 도금하여 상기 제1 개구를 채우는 단계
를 포함하는 방법.
18. 상기 17에 있어서, 상기 시드층의 처리 전에 상기 시드층은 20원자%보다 많은 탄소를 포함하며, 상기 시드층의 처리 후에 상기 시드층은 20원자% 미만의 탄소를 포함하는 것인 방법.
19. 상기 17에 있어서, 상기 열 어닐링 프로세스를 수행한 후 상기 시드층을 성막하기 전에 전도성 삽입층을 형성하는 단계를 더 포함하는 것인 방법.
20. 상기 19에 있어서, 상기 전도성 삽입층은 WN, TiN, Ru 또는 Pt을 포함하는 것인 방법.

Claims (10)

  1. 방법으로서:
    기판 위의 유전층에 제1 개구를 형성하는 단계;
    상기 제1 개구의 측벽 및 저부를 전도성 배리어층으로 라이닝하는 단계로서, 상기 제1 개구의 상부 측벽을 따르는 전도성 배리어층은 제1 두께를 가지고, 상기 제1 개구의 하부 측벽과 저부를 따르는 전도성 배리어층은 제2 두께를 가지고, 상기 제1 두께는 상기 제2 두께보다 작고, 상기 제1 두께로부터 상기 제2 두께로 계단식 변경(step change)이 있는 것인, 상기 제1 개구의 측벽 및 저부를 전도성 배리어층으로 라이닝하는 단계;
    상기 전도성 배리어층 위에 시드층을 성막하는 단계;
    상기 시드층을 플라즈마 프로세스로 처리하는 단계; 및
    상기 시드층을 처리한 후에 상기 제1 개구를 전도성 재료로 채우는 단계
    를 포함하는 방법.
  2. 제1항에 있어서, 상기 전도성 배리어층은 제1 금속을 포함한 제1 층과 금속 질화물을 포함한 제2 층을 포함하며, 상기 제1 층은 상기 유전층과 상기 제2 층 사이에 있는 것인 방법.
  3. 제1항에 있어서, 상기 시드층은 코발트를 포함하며, 상기 플라즈마 프로세스는 상기 시드층 내의 탄소 비율을 감소시키는 것인 방법.
  4. 제1항에 있어서, 상기 제1 개구를 채우는 단계는 상기 제1 개구를 채우도록 도금 프로세스를 수행하는 것을 포함하는 것인 방법.
  5. 제1항에 있어서, 전도성 삽입층을 상기 전도성 배리어층과 상기 시드층 사이에 형성하는 단계를 더 포함하는 것인 방법.
  6. 제1항에 있어서, 상기 시드층을 성막한 후에, 상기 시드층은 구멍 또는 불연속부를 갖고 있고, 상기 시드층을 처리하는 단계는 상기 시드층의 구멍 또는 불연속부를 감소시키는 것인 방법.
  7. 반도체 디바이스에 콘택을 형성하는 방법으로서:
    상기 반도체 디바이스의 유전층의 개구의 측벽 및 저부 위에 전도성 배리어층을 성막하는 단계로서, 상기 개구의 상부 측벽을 따르는 전도성 배리어층은 제1 두께를 가지고, 상기 개구의 하부 측벽과 저부를 따르는 전도성 배리어층은 제2 두께를 가지고, 상기 제1 두께는 상기 제2 두께보다 작고, 상기 제1 두께로부터 상기 제2 두께로 계단식 변경(step change)이 있는 것인, 상기 반도체 디바이스의 유전층의 개구의 측벽 및 저부 위에 전도성 배리어층을 성막하는 단계;
    상기 전도성 배리어층 위에 전도성 삽입층을 형성하는 단계;
    상기 전도성 삽입층 위에 시드층을 형성하는 단계로서, 상기 시드층은 구멍이 있는 것인 단계; 및
    상기 시드층 위에 전도성 재료를 도금하여 상기 개구를 채우는 단계
    를 포함하는 방법.
  8. 제7항에 있어서, 상기 도금은 상기 시드층의 구멍에 의해 노출된 상기 전도성 삽입층의 부분 위에 상기 전도성 재료를 도금하는 것을 포함하는 것인 방법.
  9. 제7항에 있어서, 상기 전도성 배리어층을 성막하는 단계는,
    실리사이드 또는 게르마나이드(germanide)를 형성할 수 있는 제1 금속을 포함한 제1 층을 상기 개구의 측벽 및 저부 위에 형성하는 단계; 및
    상기 제1 층 위에 금속 질화물을 포함한 제2 층을 형성하는 단계
    를 포함하는 것인 방법.
  10. 핀 전계 효과 트랜지스터(FinFET)를 형성하는 방법으로서:
    기판 위로 돌출하는 핀을 형성하는 단계;
    상기 핀 위에 유전층을 형성하는 단계;
    상기 핀의 소스/드레인 영역을 노출시키는 제1 개구를 상기 유전층에 형성하는 단계;
    상기 제1 개구를 라이닝하는 전도성 배리어층을 형성하는 단계로서, 상기 제1 개구의 상부 측벽을 따르는 전도성 배리어층은 제1 두께를 가지고, 상기 제1 개구의 하부 측벽과 저부를 따르는 전도성 배리어층은 제2 두께를 가지고, 상기 제1 두께는 상기 제2 두께보다 작고, 상기 제1 두께로부터 상기 제2 두께로 계단식 변경(step change)이 있는 것인, 상기 전도성 배리어층을 형성하는 단계는,
    상기 제1 개구의 측벽 및 저부 위에 제1 전도성층을 성막하는 단계; 및
    상기 제1 전도성층과는 상이한 제2 전도성층을 상기 제1 전도성층 위에 성막하는 단계를 포함하는, 상기 전도성 배리어층을 형성하는 단계;
    상기 전도성 배리어층을 형성한 후에 열 어닐링 프로세스를 수행하는 단계;
    상기 전도성 배리어층 위에 탄소를 포함하는 시드층을 성막하는 단계;
    상기 시드층 내의 탄소 비율을 감소시키도록 상기 시드층을 처리하는 단계; 및
    상기 시드층 위에 전도성 재료를 도금하여 상기 제1 개구를 채우는 단계
    를 포함하는 방법.
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