CN110010470B - 半导体器件及其形成方法 - Google Patents

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Abstract

方法包括形成突出在衬底之上的第一鳍，第一鳍具有PMOS区域；在PMOS区域中的第一鳍上方形成第一栅极结构；在第一鳍和第一栅极结构上方形成第一间隔件层；并且在第一间隔件层上方形成第二间隔件层。该方法还包括实施第一蚀刻工艺以从PMOS区域中的第一鳍的顶面和侧壁去除第二间隔件层；实施第二蚀刻工艺以从PMOS区域中的第一鳍的顶面和侧壁去除第一间隔件层；以及在PMOS区域中的第一鳍上方外延生长第一源极/漏极材料，第一源极/漏极材料沿着PMOS区域中的第一鳍的顶面和侧壁延伸。本发明的实施例还涉及半导体器件及其形成方法。

Description

半导体器件及其形成方法
技术领域
本发明的实施例涉及半导体器件及其形成方法。
背景技术
由于各个电组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的持续改进，半导体工业已经经历了快速增长。对于大部分而言，这种集成密度的改进来自于最小部件尺寸的连续减小，这使得更多的组件集成到给定的区域。
鳍式场效应晶体管(FinFET)器件在集成电路中被广泛使用。FinFET器件具有包括从衬底突出的半导体鳍的三维结构。被配置为控制FinFET器件的导电沟道内的电荷载流子的流动的栅极结构包裹半导体鳍。例如，在三栅极FinFET器件中，栅极结构包裹半导体鳍的三个侧面，从而在半导体鳍的三个侧面上形成导电沟道。
发明内容
本发明的实施例提供了一种形成半导体器件的方法，包括：形成突出在衬底之上的第一鳍，所述第一鳍具有PMOS区域；在所述PMOS区域中的所述第一鳍上方形成第一栅极结构；在所述第一鳍和所述第一栅极结构上方形成第一间隔件层；在所述第一间隔件层上方形成第二间隔件层；实施第一蚀刻工艺以从所述PMOS区域中的所述第一鳍的顶面和侧壁去除所述第二间隔件层；实施第二蚀刻工艺以从所述PMOS区域中的所述第一鳍的顶面和侧壁去除所述第一间隔件层；以及在所述PMOS区域中的所述第一鳍上方外延生长第一源极/漏极材料，所述第一源极/漏极材料沿着所述PMOS区域中的所述第一鳍的顶面和侧壁延伸。
本发明的另一实施例提供了一种形成半导体器件的方法，包括：形成突出在衬底之上的鳍，所述鳍具有PMOS区域和NMOS区域；在所述PMOS区域中的所述鳍上方形成第一栅极；在所述NMOS区域中的所述鳍上方形成第二栅极；在所述鳍、所述第一栅极和所述第二栅极上方形成第一间隔件层；在所述第一间隔件层上方形成与所述第一间隔件层不同的第二间隔件层；形成图案化的掩模层以覆盖所述NMOS区域，同时留下所述PMOS区域暴露；以及在形成所述图案化的掩模层之后，实施第一蚀刻工艺以从所述PMOS区域中的所述鳍的顶面和侧壁去除所述第二间隔件层；实施第二蚀刻工艺以从所述PMOS区域中的所述鳍的顶面和侧壁去除所述第一间隔件层，从而暴露所述PMOS区域中的所述鳍的顶面和侧壁；以及沿着所述PMOS区域中的所述鳍的顶面和侧壁外延生长第一半导体材料。
本发明的又一实施例提供了一种半导体器件，包括：鳍，突出在衬底之上，所述鳍具有第一部分和第二部分，所述第一部分位于PMOS区域中，并且所述第二部分位于NMOS区域中；第一栅极结构，位于所述PMOS区域中的所述鳍的第一部分上方；第二栅极结构，位于所述NMOS区域中的所述鳍的第二部分上方；第一外延源极/漏极区域，位于所述第一栅极结构的相对侧上以及位于所述鳍的第一部分上方，所述第一外延源极/漏极区域位于所述PMOS区域中并且沿着所述鳍的第一部分的第一上表面和第一侧壁延伸；以及第二外延源极/漏极区域，位于所述第二栅极结构的相对侧上以及所述鳍的第二部分上方，所述第二外延源极/漏极区域位于所述NMOS区域中并且位于所述NMOS区域中的所述鳍的第二部分的第二上表面上方。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据一些实施例的FinFET的立体图。
图2、图3A、图3B、图4A至图4C、图5A至图5F、图6A至图6C、图7A至图7C、图8A至图8C、图9A至图9C、图10A至图10C、图11A至图11C、图12A至图12C以及图13至图16是根据一些实施例的处于各个制造阶段的FinFET器件的各个视图(例如，平面图、截面图)。
图17示出了形成半导体器件的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
图1示出了FinFET 30的实例的立体图。FinFET 30的包括衬底50和突出在衬底50之上的鳍64。衬底50具有形成在其上的隔离区域62，并且鳍64突出在隔离区域62之上和从隔离区域62之间突出。栅极电介质66沿着鳍64的侧壁并且位于鳍64的顶面上方，并且栅极68位于栅极电介质66上方。源极/漏极区域80位于栅极68的相对侧上的鳍中。图1还示出了在后续附图中使用的参考截面。截面B-B沿着FinFET 30的栅极68的纵轴延伸。截面A-A垂直于截面B-B并且沿着鳍64的纵轴以及在例如源极/漏极区域80之间的电流流动的方向上。截面C-C平行于截面B-B并且横跨FinFET 30的源极/漏极区域80。为了清楚起见，随后附图是指这些参考截面。
图2、图3A、图3B、图4A至图4C、图5A至图5F、图6A至图6C、图7A至图7C、图8A至图8C、图9A至图9C、图10A至图10C、图11A至图11C、图12A至图12C以及图13至图16是根据实施例的处于各个制造阶段的FinFET器件100的各个视图(例如，平面图、截面图)。FinFET器件100与图1中的FinFET 30类似，但是具有多个鳍。
图2示出了用于制造FinFET器件100的衬底50的平面图。衬底50可以是掺杂(例如，掺杂有p型或n型掺杂剂)或未掺杂的半导体衬底，诸如块状半导体、绝缘体上半导体(SOI)衬底等。衬底50可以是晶圆，诸如硅晶圆。通常，SOI衬底包括形成在绝缘层上的半导体材料层。绝缘层可以例如是埋氧(BOX)层、氧化硅层等。在通常为硅或玻璃衬底的衬底上提供绝缘层。也可以使用诸如多层或梯度衬底的其它衬底。在一些实施例中，衬底50的半导体材料可以包括硅；锗；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的合金半导体；或它们的组合。
如图2中示出的，衬底50包括位于区域200中的第一部分和位于区域300中的第二部分。衬底50的位于区域200中的第一部分可以用于形成诸如N型金属氧化物半导体场效应晶体管(MOSFET)的N型器件，并且衬底50的位于区域300中的第二部分可以用于形成诸如P型MOSFET的P型器件。因此，区域200可以称为衬底50的NMOS区域，并且区域300可以称为衬底50的P型金属氧化物半导体(PMOS)区域。在其它实施例中，在区域200和区域300中都形成P型器件(或N型器件)。
图3A示出了图2中的衬底50，其中，区域300中的衬底50的顶部由半导体材料50A替换。图3B示出了沿着截面D-D的图3A中的结构的截面图。
参照图3A和图3B，用半导体材料50A替换衬底50的位于区域300中的部分，半导体材料50A诸如适合于在区域300中形成对应类型的器件(例如，P型器件)的外延半导体材料。例如，半导体材料50A可以是或包括外延生长的硅锗。为了形成半导体材料50A，可以使用化学气相沉积(CVD)、物理气相沉积(PVD)、旋涂或其它合适的方法在衬底50上方形成掩模层(未示出)，掩模层可以是诸如光刻胶的光敏层。之后使用例如光刻和/或图案化技术来图案化掩模层。图案化的掩模层覆盖区域200但暴露区域300。之后通过诸如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合的合适的蚀刻工艺去除区域300中的衬底50的暴露部分，以在区域300中形成凹槽(未示出)。
下一步，实施外延以在区域300中的凹槽中生长半导体材料50A。可以在生长期间原位掺杂外延生长的半导体材料50A，这可以避免之前和之后的注入，但是原位和注入掺杂可以一起使用。在外延之后，可以通过诸如蚀刻或等离子体灰化的合适的去除工艺去除掩模层。之后可以实施诸如化学机械抛光(CMP)的平坦化工艺以使半导体材料50A的顶面与衬底50的顶面齐平。图3B示出了半导体材料50A和衬底50之间的界面63，界面63可以是或可以不是图3B中示出的直线。
可选地，可以形成另一图案化的掩模层(未示出)以覆盖区域300，同时暴露区域200，并且区域200中的衬底50的暴露部分可以被去除并且用外延生长的半导体材料50B替换(在图3B中以虚线示出)。可以在半导体材料50B(如果形成的话)和衬底50之间形成界面63’。半导体材料50B可以是或包括适用于在区域200中形成对应类型的器件(例如，N型器件)的外延半导体材料。例如，半导体材料50B可以是或包括外延生长的碳化硅。
在其它实施例中，半导体材料50B(例如，外延半导体材料)替换区域300中的衬底50的部分，并且区域200中的衬底50的部分可以可选地由半导体材料50A(例如，外延半导体材料)替换。在又其它实施例中，未形成上述外延半导体材料(例如，50A和50B)，因此可以省略图3A和3B中示出的工艺。以下的讨论使用衬底50的实施例配置，其中，在区域300中形成半导体材料50A并且未在区域200中形成半导体材料50B，并且应该理解，本发明中示出的工艺也可以用于诸如上述那些的其它衬底配置。在下文的讨论中，衬底51用于指代衬底50和半导体材料50A/50B(如果形成的话)。
半导体材料50A或50B(例如，外延半导体材料)的晶格常数可以大于、基本等于或小于衬底50的晶格常数。半导体材料50A或50B的晶格常数由产生的FinFET的导电类型(例如，N型或P型)所选择的材料确定。此外，在N型金属氧化物半导体(NMOS)区域中外延生长的材料与在PMOS区域中外延生长的材料不同可能是有利的。在各个实施例中，半导体材料(例如，50A、50B)可以包括硅锗、碳化硅、纯或基本上纯的锗、III-V族化合物半导体、II-VI族化合物半导体等。例如，用于形成III-V族化合物半导体的可用材料包括但不限于InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP等。
下一步，如图4A至图4C示出的，图案化衬底51以形成半导体鳍64(也称为鳍)。图4A示出了形成鳍64之后的FinFET器件100的平面图。图4B和图4C分别示出了沿着截面F-F和E-E的图4A中的FinFET器件100的截面图。如图4A示出的，每个鳍64均包括位于区域200中的部分64A和位于区域300中的部分64B。部分64A和部分64B可以在同一工艺步骤(例如，同一图案化工艺)中形成，以下参照图4B和图4C描述其细节。
参照图4B和图4C，使用例如光刻和蚀刻技术来图案化衬底51。例如，在衬底51上方形成掩模层，诸如垫氧化物层(未示出)和上面的垫氮化物层(未示出)。垫氧化物层可以是包括例如使用热氧化工艺形成的氧化硅的薄膜。垫氧化物层可以用作衬底51和上面的垫氮化物层之间的粘合层。在一些实施例中，例如，垫氮化物层由氮化硅、氮氧化硅、碳化硅、碳氮化硅等或它们的组合形成，并且可以使用低压化学气相沉积(LPCVD)或等离子体增强化学气相沉积(PECVD)形成。
可以使用光刻技术图案化掩模层。通常，光刻技术利用沉积光刻胶材料(未示出)，辐照(曝光)和显影光刻胶材料以去除光刻胶材料的部分。剩余的光刻胶材料保护下面的材料(诸如该实例中的掩模层)免受诸如蚀刻的随后工艺步骤的影响。在该实例中，光刻胶材料用于图案化垫氧化物层和垫氮化物以形成图案化的掩模58。如图4B和图4C示出的，图案化的掩模58包括图案化的垫氧化物52和图案化的垫氮化物56。
随后使用图案化的掩模58来图案化衬底51以形成沟槽61，从而限定如图4B和图4C示出的相邻沟槽之间的半导体鳍64。每个半导体鳍64均具有位于区域200(例如，NMOS区域)中的部分64A(见图4A)以及位于区域300(例如，PMOS区域)中的部分64B(见图4A)。部分64A可以用于形成例如N型FinFET，并且部分64B可以用于形成例如P型FinFET。在以下讨论中，鳍64的部分64A可以称为鳍64A，并且鳍64的部分64B可以称为鳍64B。
在一些实施例中，通过使用例如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合在衬底51中蚀刻沟槽来形成半导体鳍64。蚀刻可以是各向异性的。在一些实施例中，沟槽可以是彼此平行的带(从顶部看)，并且彼此相对紧密间隔开。在一些实施例中，沟槽可以是连续的并且围绕半导体鳍64。
可以通过任何合适的方法图案化鳍64。例如，可以使用包括双重图案化或多重图案化工艺的一种或多种光刻工艺来图案化鳍64。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，从而允许创建具有例如比使用单一直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层并且使用光刻工艺图案化牺牲层。使用自对准工艺沿着在图案化的牺牲层旁边形成间隔件。之后去除牺牲层，并且之后可以使用剩余的间隔件或芯轴来图案化鳍。
前面说过位于区域300中的衬底50的顶部由半导体材料50A替换。因此，取决于沟槽61的底部相对于半导体材料50A和衬底50之间的界面63的位置(例如，在界面63处、界面63之上或界面63之下)，鳍64B可以包括一种或多种材料。在图4C的实例中，沟槽61的底部在界面63之下延伸，并且因此，鳍64B具有位于界面63之上的由半导体材料50A(例如，硅锗)形成的第一部分，以及位于界面63之下的由衬底50的材料(例如，硅)形成的第二部分。在图4B示出的实例中，鳍64A完全由衬底50的材料(例如，硅)形成。在其它实施例中，沟槽61的底部在界面63之上或在界面63处延伸，并且因此，鳍64B完全由半导体材料50A(例如，硅锗)形成，并且鳍64A完全由衬底50的材料(例如，硅)形成。
鳍64的结构和形成方法的变化是可能的，并且均完全旨在包括在本发明的范围内。例如，虽然图4A至图4C示出了正在形成的两个鳍64，但是可以形成多于或少于两个鳍。又例如，可以通过蚀刻衬底50以形成第一多个鳍(其至少一部分将在随后的工艺中被去除和替换)，在第一多个鳍周围形成隔离材料，去除第一多个鳍的部分(例如，区域300中的部分)以在隔离材料中形成凹槽，并且在凹槽中外延生长半导体材料以形成鳍64来形成鳍64。
下一步，如图5A至图5F示出的，在衬底50上方和鳍64的相对侧上形成隔离区域62，并且在鳍64上方形成伪栅极结构75(例如，75A和75B)。图5A是FinFET器件100的平面图，并且图5B和图5C分别是沿着截面F-F和E-E的图5A中的FinFET器件100的截面图。图5D和图5E分别是沿着截面H-H和G-G的图5A中的FinFET器件100的截面图，并且图5F是沿着截面I-I的图5A中的FinFET器件100的截面图。
参照图5B和图5C，通过用绝缘材料填充沟槽61并且使绝缘材料凹进形成隔离区域62。绝缘材料可以是氧化物(诸如氧化硅)、氮化物等或它们的组合，并且可以通过高密度等离子体化学气相沉积(HDP-CVD)、可流动CVD(FCVD)(例如，远程等离子体系统中的CVD基材料沉积以及后固化以使其转化成诸如氧化物的另一材料)等或它们的组合形成。可以使用其它绝缘材料和/或其它形成工艺。诸如CMP的平坦化工艺可以去除过量的绝缘材料并且使隔离材料的顶面和半导体鳍64的顶面形成为共面(未示出)。可以通过CMP工艺去除图案化的掩模58(见图4B和图4C)。
在一些实施例中，隔离区域62包括位于隔离区域62和衬底50/鳍64之间的界面处的衬垫，例如，衬垫氧化物(未示出)。在一些实施例中，衬垫氧化物形成为减少衬底50和隔离区域62之间的界面处的晶体缺陷。类似地，衬垫氧化物也可以用于减少半导体鳍64和隔离区域62之间的界面处的晶体缺陷。衬垫氧化物(例如，氧化硅)可以是通过衬底50和/或鳍64的表面层的热氧化形成的热氧化物，但是也可以使用任何合适的方法来形成衬垫氧化物。
下一步，使绝缘材料凹进以形成诸如浅沟槽隔离(STI)区域的隔离区域62。使绝缘材料凹进，从而使得半导体鳍64A/64B的上部从相邻隔离区域62之间突出。隔离区域62的顶面可以具有平坦表面(如图所示)、凸表面、凹表面(诸如凹陷)或它们的组合。隔离区域62的顶面可以通过适当的蚀刻形成为平坦的、凸的和/或凹的。可以使用可接受的蚀刻工艺使隔离区域62凹进，可接受的蚀刻工艺诸如对隔离区域62的材料具有选择性的蚀刻工艺。例如，可以使用采用蚀刻或应用材料SICONI工具或稀释的氢氟酸(dHF)的化学氧化物去除。
图5A至图5C示出了在半导体鳍64上方形成伪栅极结构75A/75B。在一些实施例中，伪栅极结构75A/75B包括栅极电介质66和栅极68。为了形成伪栅极结构75A/75B，在半导体鳍64(例如，64A和64B)和隔离区域62上形成介电层。介电层可以是例如氧化硅、氮化硅、它们的多层等，并且可以根据可接受的技术沉积(如图所示)或热生长(未示出)。介电层的形成方法可以包括分子束沉积(MBD)、原子层沉积(ALD)、等离子体增强CVD(PECVD)等。
在介电层上方形成栅极层，并且在栅极层上方形成掩模层。栅极层可以沉积在介电层上方，并且之后诸如通过CMP平坦化。掩模层可以沉积在栅极层上方。栅极层可以由例如多晶硅形成，但是也可以使用其它材料。掩模层可以由例如氮化硅等形成。
在形成层(例如，介电层、栅极层和掩模层)之后，可以使用可接受的光刻和蚀刻技术来图案化掩模层以形成掩模70。之后，在一些实施例中，通过可接受的蚀刻技术将掩模70的图案转印至栅极层和介电层以分别形成栅极68和栅极电介质66，并且栅极68和栅极电介质66覆盖相应的半导体鳍64的沟道区域。在其它实施例中，将掩模70的图案转印至栅极层以形成栅极68，但不转印至介电层。换句话说，在一些实施例中，未通过掩模70图案化介电层，在这种情况下，介电层可以称为栅极电介质66或介电层66。下文的讨论使用介电层未通过掩模70图案化的实例，然而本发明的原理也适用于介电层通过掩模70图案化的实施例。栅极68的纵向方向可以基本垂直于相应的半导体鳍64的纵向方向。如图5A示出的，栅极结构75A形成在区域200中的鳍64A上方，并且栅极结构75B形成在区域300中的鳍64B上方。
图5D和图5E分别示出了沿着截面H-H和G-G的图5A的FinFET器件100的截面图。栅极结构75A和75B可能在该截面中不可见。在图5E的实例中，界面63比隔离区域62的上表面62U更远离衬底50的主上表面50U延伸。
图5F示出了沿着截面I-I的图5A的FinFET器件100的截面图。如图5F示出的，栅极结构75A形成在区域200中的鳍64A上方，并且栅极结构75B形成在区域300中的鳍64B上方。
图6A至图6C、图7A至图7C、图8A至图8C、图9A至图9C、图10A至图10C、图11A至图11C和图12A至图12C示出了图5A至图5F中示出的FinFET器件100的进一步处理。具体地，图6A、图7A、图8A、图9A、图10A、图11A和图12A示出了处于各个制造阶段的沿着截面I-I(见图5A)的FinFET器件100的截面图。图6B、图7B、图8B、图9B、图10B、图11B和图12B示出了沿着截面H-H(见图5A)的FinFET器件100的对应的截面图，并且图6C、图7C、图8C、图9C、图10C、图11C和图12C示出了沿着截面G-G(见图5A)的FinFET器件100的对应的截面图。
下一步，如图6A至图6C示出的，在图5A至图5F中示出的结构上方依次形成第一间隔件层86和第二间隔件层84。第一间隔件层86和第二间隔件层84可以共形地形成。在一些实施例中，第一间隔件层86包括低K介电材料，并且因此可以称为低K间隔件层。第一间隔件层86可以由诸如碳氧化硅(SiOC)、碳氮氧化硅(SiOCN)或碳氮化硅(SiCN)的合适的材料形成。第一间隔件层86的厚度可以在约2nm至约5nm之间的范围内。在一些实施例中，第二间隔件层84包括富含氮的介电材料。第二间隔件层84可以由诸如氮化硅(SiN)或碳氮化硅(SiCN)的合适的材料形成。第二间隔件层84的厚度可以在约3nm至约5nm之间的范围内。可以使用诸如PVD、CVD和ALD的任何合适的沉积方法来形成第一间隔件层86和第二间隔件层84。
根据一些实施例，第一间隔件层86的第一材料选择为与第二间隔件层84的第二材料不同，以在随后的工艺中在第一间隔件层86和第二间隔件层84之间提供蚀刻选择性。例如，当第二间隔件层84由SiN形成时，第一间隔件层86可以由SiOC、SiOCN或SiCN形成。又例如，当第二间隔件层84由SiCN形成时，第一间隔件层86可以由SiOC或SiOCN形成。
下一步，如图7A至图7C示出的，使用CVD、PVD、旋涂或其它合适的沉积方法在图6A至图6C所示的结构上方形成掩模层，掩模层可以是诸如光刻胶的光敏层。之后使用例如光刻和/或图案化技术来图案化掩模层以形成图案化的掩模88。图案化的掩模88覆盖区域200但暴露区域300，如图7A至图7C中示出的。因此，图案化的掩模88将区域200从参照图8A至图8C和图9A至图9C描述的随后的蚀刻工艺屏蔽。
下一步，如图8A至图8C示出的，实施蚀刻工艺以去除区域300中的第二间隔件层84的部分。在一些实施例中，用于去除第二间隔件层84的部分的蚀刻工艺是各向异性蚀刻工艺，诸如干蚀刻工艺。例如，可以实施使用一氧化碳(CO)、四氟甲烷(CF4)、氧气(O2)、臭氧(O3)或它们的组合的等离子体蚀刻工艺来去除区域300(例如，PMOS区域)中的暴露的第二间隔件层84。在一些实施例中，等离子体蚀刻工艺相对于第一间隔件层86对第二间隔件层84具有高蚀刻选择性(例如，具有更高的蚀刻速率)。在一些实施例中，在等离子体蚀刻工艺中使用的等离子体(例如，CF4等离子体)与第二间隔件层84发生化学反应以去除第二间隔件层84。在一些实施例中，各向异性蚀刻工艺去除鳍64B的顶面和侧壁上方的第二间隔件层84(见图8C)，从而使得鳍64B的顶面和侧壁上方的第一间隔件层86暴露。各向异性蚀刻工艺也可以去除区域300中的第一间隔件层86的上部。如图8A示出的，各向异性蚀刻工艺去除第二间隔件层84的部分以及栅极结构75B的顶面上方(例如，掩模70上方)的第一间隔件层86的部分，从而使得掩模70暴露。此外，可以减薄(见图8A)或去除(未示出)位于鳍64B的顶面上方的第一间隔件层86。
如图8A示出的，由于等离子体蚀刻工艺(例如，使用的DC偏压)的各向异性和/或由于在等离子体蚀刻工艺期间在栅极结构75B的侧壁上形成副产物(例如，聚合物)，因此在等离子体蚀刻工艺之后，第二间隔件层84的沿着栅极结构75B的侧壁的部分(例如，84R)保留(例如，由于等离子体蚀刻工艺的副产物提供保护)。第二间隔件层84的沿着栅极结构75B的侧壁的剩余部分84R有利地保护设置在剩余部分84R和栅极结构75B之间的第一间隔件层86的部分免受随后的蚀刻工艺的影响，从而使得剩余部分84R和栅极结构75B之间的第一间隔件层86的部分在随后的蚀刻工艺之后保留作为栅极结构75B的间隔件。
在示例性实施例中，各向异性蚀刻工艺是等离子体蚀刻工艺，其包括第一等离子体蚀刻步骤以及随后的第二等离子体蚀刻步骤。使用四氟甲烷(CF4)实施第一等离子体蚀刻步骤，并且使用氧气(O2)实施第二等离子体蚀刻步骤。在一些实施例中，第一等离子体蚀刻步骤可以产生诸如聚合物的副产物，该聚合物覆盖栅极结构75B的顶面和侧壁，因此在第一等离子体蚀刻步骤期间有利地减少或防止对栅极结构75B的损坏(例如，栅极结构的侧壁的蚀刻)。在第一等离子体蚀刻步骤之后，在第二等离子体蚀刻步骤中使用的O2等离子体去除由第一等离子体蚀刻步骤产生的聚合物副产物。
在一些实施例中，等离子体蚀刻工艺的第一等离子体蚀刻步骤和第二等离子体蚀刻步骤在相同的温度和相同的压力下实施。在一些实施例中，等离子体蚀刻工艺的温度在约30℃至约65℃之间的范围内，并且等离子体蚀刻工艺的压力在约4毫托(mTorr)至约50mTorr之间的范围内。第一等离子体蚀刻步骤中的CF4的流率可以在约100标准立方米每分钟(sccm)至约200sccm之间的范围内。第二等离子体蚀刻步骤中的O2的流率可以在约100sccm至约200sccm之间的范围内。可以使用诸如氮气、氩气等的载气来传送等离子体。第一等离子体蚀刻步骤的每个循环均可以实施在约5秒和约15秒之间的范围内的持续时间。第二等离子体蚀刻步骤的每个循环均可以实施在约5秒和约15秒之间的范围内的持续时间。第一等离子体蚀刻步骤和第二等离子体蚀刻步骤中的循环次数可以取决于例如将被去除的间隔件层(例如，84)的厚度。
下一步，如图9A至图9C所示，实施另一蚀刻工艺以去除区域300中的第一间隔件层86的部分。在一些实施例中，用于去除第一间隔件层86的另一蚀刻工艺是湿蚀刻工艺，例如，使用蚀刻剂的化学蚀刻工艺。蚀刻剂可以相对于第二间隔件层84对第一间隔件层86具有高蚀刻选择性(例如，具有更高的蚀刻速率)。因此，可以去除第一间隔件层86而基本不攻击第二间隔件层84(例如，84R)。例如，可以实施使用稀释的氢氟酸(dHF)、过氧化氢(H2O2)、臭氧(O3)、磷酸(H3PO4)、标准(STD)清洗液(其是包括去离子水(DIW)、氢氧化铵(NH4OH)和过氧化氢(H2O2)的混合物)或它们的组合的湿蚀刻工艺，以去除区域300中的暴露的第一间隔件层86。在一些实施例中，如图9C示出的，湿蚀刻工艺完全去除区域300中暴露的第一间隔件层86，从而使得在湿蚀刻工艺之后，鳍64B的顶面64BU和鳍64B的侧壁(例如，隔离区域62的上表面62U之上的鳍64B的侧壁)暴露。注意，由于第二间隔件层84的剩余部分84R，因此在湿蚀刻工艺之后，第一间隔件层86的沿着栅极结构75B的侧壁的部分保留。
在一些实施例中，湿蚀刻工艺包括顺序实施的第一步骤、第二步骤、第三步骤和第四步骤。换句话说，湿蚀刻工艺的第二步骤在湿蚀刻工艺的第一步骤之后实施，湿蚀刻工艺的第三步骤在湿蚀刻工艺的第二步骤之后实施，并且湿蚀刻工艺的第四步骤在湿蚀刻工艺的第三步骤之后实施。具体地，第一步骤使用包括过氧化氢(H2O2)和臭氧(O3)的混合物实施，第二步骤使用稀释的氢氟酸(dHF)实施，第三步骤使用磷酸(H3PO4)实施，并且第四步骤使用STD清洗液实施，STD清洗液是包括去离子水(DIW)、氢氧化铵(NH4OH)和过氧化氢(H2O2)的混合物。通过实施如上所述的第一步骤、第二步骤、第三步骤和第四步骤，可以精确地控制第一间隔件层86的去除工艺。
下一步，如图10A至图10C示出的，使用诸如金属有机CVD(MOCVD)、分子束外延(MBE)、液相外延(LPE)、气相外延(VPE)、选择性外延生长(SEG)等或它们的组合的合适的方法，在鳍64B的暴露的顶面64BU(见图9C)和暴露的侧壁上方形成外延源极/漏极区域80B。外延源极/漏极区域80B可以具有从鳍64B的顶面凸起的表面并且可以具有小平面。如图10C示出的，相邻鳍64B的源极/漏极区域80B合并以形成连续的外延源极/漏极区域80B。在形成外延源极/漏极区域80B之后，使用诸如灰化的合适的工艺去除图案化的掩模88。
虽然未在图10A至图10C中示出，但是在形成外延源极/漏极区域80B之前，可以在鳍64B中形成轻掺杂漏极(LDD)区域。LDD区域可以通过等离子体掺杂工艺形成。等离子体掺杂工艺可以在鳍64B中注入对应类型的杂质，诸如P型杂质(用于P型器件)，以形成LDD区域。例如，图案化的掩模88可以屏蔽区域200(例如，NMOS区域)，同时将P型杂质注入至鳍64B的LDD区域中。
在一些实施例中，区域300中产生的FinFET是p型FinFET，源极/漏极区域80B包括SiGe和诸如硼或铟的p型杂质。外延源极/漏极区域80B可以用掺杂剂注入，并且随后退火。源极/漏极区域80B可以具有在从约1E19cm-3至约1E21cm-3的范围内的杂质(例如，掺杂剂)浓度。在一些实施例中，外延源极/漏极区域80B可以在生长期间原位掺杂。
外延源极/漏极区域80B直接形成在鳍64B的暴露的顶面64BU(见图9C)和暴露的侧壁上。这与以下参照图11A至图11C讨论的形成外延源极/漏极区域80A的工艺不同。通过本发明中的工艺形成的外延源极/漏极区域80B称为具有包层外延结构。
由于间隔件层的多层结构(例如，第一间隔件层86和第二间隔件层84)并且由于所公开的特定蚀刻工艺(例如，如上所述的干蚀刻以及随后的湿蚀刻)，因此完全去除了鳍64B的顶面和侧壁上方的第一间隔件层86和第二间隔件层84。因此，外延源/漏区域80B可以具有大的体积，这改进了器件性能(诸如用于随后形成的源极/漏极接触件的漏致势垒降低(DIBL)、较大的ON电流Ion、较低的接触电阻)，并且例如改进了器件可靠性。此外，减小了对栅极结构75B和鳍64B的损坏。例如，减少了鳍顶部损失，减小了鳍64B的侧壁的损坏(例如，蚀刻)，并且更好地控制鳍64B的临界尺寸(CD)。又例如，由于在以上公开的蚀刻工艺之后，栅极结构75B的侧壁上的第一间隔件层86和第二间隔件层84(例如，84R)的部分保留，所以减小或避免了对栅极结构75B的损坏，并且很好地控制了栅极结构75B的厚度。此外，当前公开的结构和方法减小了隔离区域62的内部(例如，相邻鳍64B之间的部分)和隔离区域62的外部(例如，不在相邻鳍64B之间的部分)之间的负载效应。例如，通过使用当前公开的用于间隔件层的多层结构和特定的蚀刻工艺，隔离区域62的内部的上表面和隔离区域62的外部的上表面之间的距离可以从25nm减小至5nm。
下一步，在图11A至图11C中，使用诸如蚀刻工艺的合适的工艺去除区域200中的第二间隔件层84和区域300中的第二间隔件层84的剩余部分84R。诸如磷酸(H3PO4)的合适的蚀刻剂可以用于蚀刻工艺。下一步，使用例如各向同性蚀刻工艺图案化区域200中的第一间隔件层86，以去除栅极结构75A的顶面上方和鳍64A的顶面上方的第一间隔件层86的部分。可以使用诸如图案化的光刻胶的图案化的掩模层(未示出)来覆盖区域300，同时图案化区域200中的第一间隔件层86。之后使用诸如灰化的合适的方法去除图案化的掩模层。在如上所述第一间隔件层86的图案化之后，第一间隔件层86的剩余部分(见图11A)(诸如沿着栅极结构75A和75B的侧壁的那些)将用作对应的栅极结构的栅极间隔件(例如，低K栅极间隔件)。因此，在下文中，第一间隔件层86的沿着栅极结构75A和75B的侧壁的部分可以称为间隔件86。
下一步，虽然未示出，但是在形成外延源极/漏极区域80A之前，可以在鳍64A中形成LDD区域。LDD区域可以通过等离子体掺杂工艺形成。等离子体掺杂工艺可以在鳍64A中注入对应类型的杂质(诸如N型杂质(用于N型器件))以形成LDD区域。例如，可以形成图案化的掩模层(未示出)以屏蔽区域300(例如，PMOS区域)，同时将N型杂质注入至鳍64A的LDD区域中。在形成LDD区域之后，可以去除图案化的掩模层。
下一步，在鳍64A中形成外延源极/漏极区域80A。通过蚀刻鳍64A(例如，蚀刻鳍64A内的LDD区域)以形成凹槽，并且使用诸如金属有机CVD(MOCVD)、分子束外延(MBE)、液相外延(LPE)、气相外延(VPE)、选择性外延生长(SEG)等或它们的组合的合适的方法在凹槽中外延生长材料来形成源极/漏极区域80A。
如图11A示出的，由于第二间隔件层84的剩余部分84R(见图10A)的去除，因此可以在外延源极/漏极区域80B和栅极结构75B的间隔件86之间形成间隙87(例如，空白空间)。例如，外延源极/漏极区域80B可以与间隔件86间隔开间隙87。间隙87的宽度可以由第二间隔件层84的剩余部分84R的宽度确定。例如，间隙87的宽度可以在约0nm和3nm之间，但是其它尺寸也是可能的。相反地，在一些实施例中，外延源极/漏极区域80A物理接触栅极结构75A的间隔件86，并且因此，在外延源极/漏极区域80A和栅极结构75A的间隔件86之间不存在间隙。在一些实施例中，外延源极/漏极区域80B和栅极结构75B之间的距离大于外延源极/漏极区域80A和栅极结构75A之间的距离。
如图11B示出的，鳍64A内的LDD区域的蚀刻使鳍64A的顶面64AU凹进。如图11B示出的，鳍64A内的LDD区域的蚀刻也可以去除设置在顶面64AU之上的介电层66的部分，但是在其它实施例中，鳍64A内的LDD区域的蚀刻不去除介电层66。在图11B示出的实施例中，凹进的顶面64AU位于隔离区域62的上表面62U之上。在其它实施例中，鳍64A的凹进的顶面可以在隔离区域62的上表面62U之下(例如，见64AU”)或与隔离区域62的上表面齐平(例如，64AU’)。如图11B和图11C示出的，鳍64B的顶面64BU比鳍64A的凹进的顶面64AU/64AU’/64AU”更远离隔离区域62的上表面62U延伸。在一些实施例中，顶面64BU比凹进的顶面64AU/64AU’/64AU”高(例如，更远离上表面62U延伸)约18nm至约23nm。
参照图11B，由于鳍64A内的LDD区域的蚀刻，首先在第一间隔件层86之间的凹槽中生长外延源极/漏极区域80A的下部。一旦填充凹槽，则在鳍64A上方形成外延源极/漏极区域80A的上部，并且可以合并以形成连续的源极/漏极区域80A。在一些实施例中，如图11B示出的，外延源极/漏极区域80A的最下表面80AL接触鳍64A的凹进的顶面64AU/64AU’/64AU”。相反地，如图11C示出的，外延源极/漏极区域80B的最下表面80BL可以位于鳍64B的顶面64BU之下。在一些实施例中，外延源极/漏极区域80A的最下表面80AL比外延源极/漏极区域80B的最下表面80BL更低(例如，更靠近衬底50的主上表面50U)。
如图11A和图11B示出的，外延源极/漏极区域80A可以具有从相应的鳍64A的表面凸起的表面(例如，在鳍64A的非凹进部分之上凸起)并且可以具有小平面。相邻鳍64A的源极/漏极区域80A可以合并以形成连续的外延源极/漏极区域80A。在一些实施例中，区域200中产生的FinFET是n型FinFET，并且源极/漏极区域80A包括碳化硅(SiC)、硅磷(SiP)、磷掺杂的硅碳(SiCP)等。
外延源极/漏极区域80A可以用掺杂剂注入，并且随后退火。源极/漏极区域80A可以具有在从约1E19cm-3至约1E21cm-3的范围内的杂质(例如，掺杂剂)浓度。在一些实施例中，外延源极/漏极区域可以在生长期间原位掺杂。
下一步，如图12A至图12C示出的，在图11A至图11C示出的结构上方(例如，共形地)形成接触蚀刻停止层(CESL)105，并且之后，在CESL 105上方形成第一层间电介质(ILD)90。CESL可以包括诸如TiN的任何合适的材料，并且可以通过诸如PVD、CVD等的合适的方法形成。在一些实施例中，第一ILD 90由诸如氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等的介电材料形成并且可以通过诸如CVD、PECVD或FCVD的任何合适的方法沉积。可以实施诸如CMP工艺的平坦化工艺以平坦化第一ILD 90的顶面，从而使得第一ILD 90的顶面与栅极68的顶面齐平。可以通过CMP工艺去除掩模70(见图11A)、第一间隔件层86的部分以及栅极68的上表面上方的CESL 105的部分。因此，在一些实施例中，在CMP工艺之后，暴露栅极68的顶面。在图12B和图12C的实例中，在外延源极/漏极区域80A(或80B)和下面的隔离区域62之间存在气隙。
图13至图16示出了沿着截面I-I的FinFET器件100的进一步工艺步骤中的截面图。如图13示出的，实施后栅极工艺(有时称为替换栅极工艺)。在后栅极工艺中，栅极68(见图12A)和栅极电介质66被认为是伪结构并且被去除并且用有源栅极(也称为替换栅极)和有源栅极电介质替换。在一些实施例中，有源栅极是金属栅极。
参照图13，在蚀刻步骤中去除栅极68和栅极68正下方的栅极电介质66，使得在相应的间隔件86之间形成凹槽(未示出)。通过在凹槽中连续地形成栅极介电层96、阻挡层94、晶种层92和栅电极98来填充凹槽。
在一些实施例中，栅极介电层96共形地形成在凹槽中。栅极介电层96可以包括二氧化硅。可以通过合适的氧化和/或沉积方法形成氧化硅。在一些实施例中，栅极介电层96包括诸如氧化铪(HfO2)的高k介电层。可选地，高k介电层可以包括其它高k电介质，诸如TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、它们的组合或其它合适的材料。高k介电层可以通过ALD、PVD、CVD或其它合适的方法形成。
下一步，在栅极介电层96上方共形地形成阻挡层94。阻挡层94可以防止或减少随后形成的栅电极(例如，98)的材料的向外扩散。阻挡层94可以包括诸如氮化钛的导电材料，但是可以可选地利用诸如氮化钽、钛、钽等的其它材料。可以使用诸如等离子体增强CVD(PECVD)的CVD工艺来形成阻挡层94。然而，可以可选地使用诸如溅射或金属有机化学气相沉积(MOCVD)、ALD的CVD的其它可选工艺。
下一步，在阻挡层94上方共形地形成晶种层92。晶种层可以包括铜(Cu)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)等或它们的组合，并且可以通过原子层沉积(ALD)、溅射、物理气相沉积(PVD)等沉积。在一些实施例中，晶种层是金属层，其可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和位于钛层上方的铜层。
下一步，在晶种层上方形成导电材料以填充凹槽以形成栅电极98。导电材料可以包括钨，但是可以可选地利用其它合适的材料，诸如铝、铜、钌、银、金、铑、钼、镍、钴、镉、锌、这些的合金、它们的组合等。可以通过电镀、PVD、CVD或任何合适的沉积方法形成导电材料。可以实施诸如CMP的平坦化工艺以去除栅极介电层96、阻挡层94、晶种层92和栅电极98的过量部分，该过量部分设置在例如第一ILD 90的上表面上方。凹槽中的栅极介电层96、阻挡层94、晶种层92和栅电极98的剩余部分形成FinFET器件100的替换栅极97。
下一步，参照图14，在第一ILD 90上方沉积第二ILD 95。在实施例中，第二ILD 95是通过可流动CVD方法形成的可流动膜。在一些实施例中，第二ILD 95由诸如PSG、BSG、BPSG、USG等的介电材料形成，并且可以通过诸如CVD和PECVD的任何合适的方法沉积。形成穿过第一ILD 90和/或第二ILD 95的用于接触插塞102(见图16)的接触开口91和93。例如，接触开口91形成为穿过第二ILD 95并且暴露替换栅极97，而接触开口93形成为穿过第一ILD 90和第二ILD 95，并且暴露源极/漏极区域80A/80B。
下一步，在图15中，在源极/漏极区域80A/80B中形成硅化物区域82，并且在硅化物区域82和第二ILD 95上方形成阻挡层104。在一些实施例中，硅化物区域82是通过在源极/漏极区域80A/80B上方沉积能够与半导体材料(例如，硅、锗)反应以形成硅化物或锗化物区域的金属而形成。金属可以是镍、钴、钛、钽、铂、钨、其它贵金属、其它难熔金属、稀土金属或它们的合金。之后实施热退火工艺，使得沉积的金属与源极/漏极区域80A/80B反应以形成硅化物区域82。在热退火工艺之后，去除未反应的金属。
阻挡层104共形地形成在硅化物区域82和第二ILD 95上方，并且内衬接触开口91/93的侧壁和底部。阻挡层104可以包括诸如钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)等的导电材料，并且可以使用诸如等离子体增强CVD(PECVD)的CVD工艺形成。然而，也可以使用诸如溅射或金属有机化学气相沉积(MOCVD)、物理气相沉积(PVD)、原子层沉积(ALD)的其它可选工艺。
下一步，在图16中，在阻挡层104上方形成晶种层109，并且在晶种层109上方形成导电材料110。晶种层109可以通过PVD、ALD或CVD沉积，并且可以由钨、铜或铜合金形成，但是可以可选地使用其它合适的方法和材料。
一旦已经形成晶种层109，则可以在晶种层109上形成导电材料110以填充接触开口91/93。导线材料110可以包括钨，但是可以可选地利用诸如铝、铜、氮化钨、钌、银、金、铑、钼、镍、钴、镉、锌、这些的合金、它们的组合等的其它合适的材料。可以使用诸如PVD、CVD、ALD、镀(例如，电镀)的任何合适的沉积方法以及回流来形成导电材料110。
一旦已经填充接触开口91/93，则可以通过诸如CMP的平坦化工艺去除接触开口91/93外部的过量的阻挡层104、晶种层109和导电材料110，但是可以使用任何合适的去除工艺。因此，在接触开口91/93中形成接触插塞102。虽然在图16中在相同截面中示出了源极/漏极区域80A/80B上方和替换栅极97上方的接触插塞102，但是接触插塞102可以在FinFET器件100中处于不同的截面。
图17示出了根据一些实施例的形成半导体器件的方法的流程图。应该理解，图17所示的实施例方法仅仅是许多可能的实施例方法的实例。本领域普通技术人员将意识到许多变化、替换和修改。例如，可以添加、去除、替换、重新排列和重复图17中示出的各个步骤。
参照图17，在步骤1010中，形成突出在衬底之上的第一鳍，第一鳍具有PMOS区域和NMOS区域。在步骤1020中，在PMOS区域中的第一鳍上方形成第一栅极结构。在步骤1030中，在第一鳍和第一栅极结构上方形成第一间隔件层。在步骤1040中，在第一间隔件层上方形成第二间隔件层。在步骤1050中，实施第一蚀刻工艺以从PMOS区域中的第一鳍的顶面和侧壁去除第二间隔件层。在步骤1060中，实施第二蚀刻工艺以从PMOS区域中的第一鳍的顶面和侧壁去除第一间隔件层。在步骤1070中，在PMOS区域中的第一鳍上方外延生长第一源极/漏极材料，第一源极/漏极材料沿着PMOS区域中的第一鳍的顶面和侧壁延伸。
实施例可以实现许多优势。公开的具有第一间隔件层86和第二间隔件层84的多层间隔件结构与公开的蚀刻工艺(例如，干蚀刻以及随后的湿蚀刻)结合，从鳍64B的顶面和侧壁去除间隔件层(例如，84和86)，同时保持间隔件层的位于栅极结构75B的侧壁上的部分。在鳍65B的顶面和侧壁上形成具有较大体积的包层外延结构(例如，80B)，这改进了器件性能(诸如漏致势垒降低(DIBL)、较大的ON电流Ion、较低的接触电阻)并且改进了器件可靠性。此外，减小了对栅极结构75B和鳍64B的损坏，这使得形成的FinFET器件的轮廓更好控制。此外，减小了隔离区域62的内部和隔离区域62的外部之间的负载效应。另一优势是由于本发明使用的包层外延结构，使PMOS沟道的应变增强。
在实施例中，方法包括形成突出在衬底之上的第一鳍，第一鳍具有PMOS区域；在PMOS区域中的第一鳍上方形成第一栅极结构；在第一鳍和第一栅极结构上方形成第一间隔件层；在第一间隔件层上方形成第二间隔件层；实施第一蚀刻工艺以从PMOS区域中的第一鳍的顶面和侧壁去除第二间隔件层；实施第二蚀刻工艺以从PMOS区域中的第一鳍的顶面和侧壁去除第一间隔件层；以及在PMOS区域中的第一鳍上方外延生长第一源极/漏极材料，第一源极/漏极材料沿着PMOS区域中的第一鳍的顶面和侧壁延伸。在实施例中，第一间隔件层和第二间隔件层由不同的材料形成。在实施例中，实施第一蚀刻工艺包括实施各向异性蚀刻工艺。在实施例中，在实施第一蚀刻工艺之后，暴露PMOS区域中的第一鳍的顶面和侧壁上方的第一间隔件层，并且第二间隔件层的剩余部分沿着第一栅极结构的侧壁延伸，以及第一间隔件层位于第二间隔件层的剩余部分和第一栅极结构之间。在实施例中，第二蚀刻工艺暴露PMOS区域中的第一鳍的顶面和侧壁。在实施例中，实施第一蚀刻工艺包括实施等离子体蚀刻工艺，其中，等离子体蚀刻工艺包括第一等离子体蚀刻步骤和第二等离子体蚀刻步骤，其中，第一等离子体蚀刻步骤使用四氟甲烷(CF4)实施，第二等离子体蚀刻步骤使用氧气(O2)实施。在实施例中，实施第二蚀刻工艺包括实施化学蚀刻工艺，其中，化学蚀刻工艺包括顺序实施的第一步骤、第二步骤、第三步骤和第四步骤。在实施例中，第一步骤使用包括过氧化氢(H2O2)和臭氧(O3)的混合物实施，第二步骤使用稀释的氢氟酸(dHF)实施，第三步骤使用磷酸(H3PO4)实施，并且第四步骤使用包括去离子水(DIW)、氢氧化铵(NH4OH)和过氧化氢(H2O2)的混合物实施。在实施例中，第一鳍还具有NMOS区域，其中，该方法还包括在NMOS区域中的第一鳍上方形成第二栅极结构，其中，在第二栅极结构上方形成第一间隔件层和第二间隔件层；在实施第一蚀刻工艺之前，形成图案化的掩模层以覆盖NMOS区域；并且在外延生长第一源极/漏极材料之后，去除图案化的掩模层。在实施例中，该方法还包括在外延生长第一源极/漏极材料之后，去除PMOS区域和NMOS区域中的第二间隔件层的剩余部分；以及在NMOS区域中的第一鳍上方外延生长第二源极/漏极材料。在实施例中，外延生长第二源极/漏极材料包括去除第一间隔件层的部分以暴露NMOS区域中的第一鳍的顶面；使NMOS区域中的第一鳍的顶面凹进；以及在NMOS区域中的第一鳍的凹进的顶面上方外延生长第二源极/漏极材料。
在实施例中，方法包括：形成突出在衬底之上的鳍，该鳍具有PMOS区域和NMOS区域；在PMOS区域中的鳍上方形成第一栅极；在NMOS区域中的鳍上方形成第二栅极；在鳍、第一栅极和第二栅极上方形成第一间隔件层；在第一间隔件层上方形成与第一间隔件层不同的第二间隔件层；形成图案化的掩模层以覆盖NMOS区域，同时留下PMOS区域暴露；以及在形成图案化的掩模层之后，实施第一蚀刻工艺以从PMOS区域中的鳍的顶面和侧壁去除第二间隔件层；实施第二蚀刻工艺以从PMOS区域中的鳍的顶面和侧壁去除第一间隔件层，从而暴露PMOS区域中的鳍的顶面和侧壁；以及沿着PMOS区域中的鳍的顶面和侧壁外延生长第一半导体材料。在实施例中，第一间隔件层使用选自基本由碳氧化硅、碳氮氧化硅和碳氮化硅组成的组的材料形成，并且其中，第二间隔件层使用选自基本由氮化硅和碳氮化硅组成的组的材料形成。在实施例中，第一蚀刻工艺包括干蚀刻工艺，并且第二蚀刻工艺包括湿蚀刻工艺。在实施例中，实施第一蚀刻工艺包括使用一氧化碳、四氟甲烷、氧气或臭氧实施等离子体蚀刻工艺。在实施例中，该方法还包括在外延生长第一半导体材料之后，去除图案化的掩模层；使NMOS区域中的鳍的顶面凹进；以及在NMOS区域中在鳍的凹进的顶面上方外延生长第二半导体材料。
在实施例中，半导体器件包括突出在衬底之上的鳍，该鳍具有第一部分和第二部分，第一部分位于PMOS区域中，并且第二部分位于NMOS区域中；位于PMOS区域中的鳍的第一部分上方的第一栅极结构；位于NMOS区域中的鳍的第二部分上方的第二栅极结构；位于第一栅极结构的相对侧上以及位于鳍的第一部分上方的第一外延源极/漏极区域，第一外延源极/漏极区域位于PMOS区域中并且沿着鳍的第一部分的第一上表面和第一侧壁延伸；以及位于第二栅极结构的相对侧上以及鳍的第二部分上方的第二外延源极/漏极区域，第二外延源极/漏极区域位于NMOS区域中并且位于NMOS区域中的鳍的第二部分的第二上表面上方。在实施例中，第二外延源极/漏极区域的最下表面接触NMOS区域中的鳍的第二部分的第二上表面。在实施例中，半导体器件还包括位于NMOS区域中的鳍的第二部分的相对侧壁上的第一间隔件，并且PMOS区域中的鳍的第一部分的相对侧壁没有第一间隔件。在实施例中，鳍的第一部分的第一上表面比鳍的第二部分的第二上表面更远离衬底延伸。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种形成半导体器件的方法，包括：
形成突出在衬底之上的第一鳍，所述第一鳍具有PMOS区域；
在所述PMOS区域中的所述第一鳍上方形成第一伪栅极结构；
在所述第一鳍和所述第一伪栅极结构上方形成第一间隔件层；
在所述第一间隔件层上方形成第二间隔件层；
实施第一蚀刻工艺以从所述PMOS区域中的所述第一鳍的顶面和侧壁去除所述第二间隔件层，并且所述第二间隔件层的沿着所述第一伪栅极结构的侧壁的部分保留以形成所述第二间隔件层的剩余部分；
实施第二蚀刻工艺以从所述PMOS区域中的所述第一鳍的顶面和侧壁去除所述第一间隔件层；
在所述PMOS区域中的所述第一鳍上方外延生长第一源极/漏极材料，所述第一源极/漏极材料沿着所述PMOS区域中的所述第一鳍的顶面和侧壁延伸，以及
去除所述第一伪栅极结构；
在所述第一源极/漏极材料上方并且沿着所述第一间隔件层形成接触蚀刻停止层；
其中，在去除所述第一伪栅极结构之前，去除所述第二间隔件层的所述剩余部分，
其中，所述第一间隔件层为单层，并且所述接触蚀刻停止层位于所述单层的第一间隔件层和所述第一源极/漏极材料之间，并且所述单层的第一间隔件层与所述第一伪栅极结构直接接触。
2.根据权利要求1所述的方法，其中，所述第一间隔件层和所述第二间隔件层由不同的材料形成。
3.根据权利要求1所述的方法，其中，实施所述第一蚀刻工艺包括实施各向异性蚀刻工艺。
4.根据权利要求3所述的方法，其中，在实施所述第一蚀刻工艺之后，暴露所述PMOS区域中的所述第一鳍的顶面和侧壁上方的所述第一间隔件层，并且所述第二间隔件层的剩余部分沿着所述第一伪栅极结构的侧壁延伸，并且其中，所述第一间隔件层位于所述第二间隔件层的剩余部分和所述第一伪栅极结构之间。
5.根据权利要求1所述的方法，其中，实施所述第二蚀刻工艺暴露所述PMOS区域中的所述第一鳍的顶面和侧壁。
6.根据权利要求1所述的方法，其中，实施所述第一蚀刻工艺包括实施等离子体蚀刻工艺，其中，所述等离子体蚀刻工艺包括第一等离子体蚀刻步骤和第二等离子体蚀刻步骤，其中，所述第一等离子体蚀刻步骤使用四氟甲烷(CF4)实施，并且所述第二等离子体蚀刻步骤使用氧气(O2)实施。
7.根据权利要求6所述的方法，其中，所述第一等离子体蚀刻步骤产生覆盖所述第一伪栅极结构的顶面和侧壁的副产物，在所述第一等离子体蚀刻步骤之后，在所述第二等离子体蚀刻步骤中去除由所述第一等离子体蚀刻步骤产生的副产物。
8.根据权利要求7所述的方法，其中，通过所述第一蚀刻工艺和所述第二蚀刻工艺完全去除了所述PMOS区域中的所述第一鳍的顶面和侧壁上方的所述第一间隔件层和所述第二间隔件层。
9.根据权利要求1所述的方法，其中，所述第一鳍还具有NMOS区域，其中，所述方法还包括：
在所述NMOS区域中的所述第一鳍上方形成第二伪栅极结构，其中，在所述第二伪栅极结构上方形成所述第一间隔件层和所述第二间隔件层；
在实施所述第一蚀刻工艺之前，形成图案化的掩模层以覆盖所述NMOS区域；以及
在外延生长所述第一源极/漏极材料之后，去除所述图案化的掩模层。
10.根据权利要求9所述的方法，还包括：
在外延生长所述第一源极/漏极材料之后，去除所述PMOS区域和所述NMOS区域中的所述第二间隔件层的剩余部分；以及
在所述NMOS区域中的所述第一鳍上方外延生长第二源极/漏极材料。
11.根据权利要求10所述的方法，其中，外延生长所述第二源极/漏极材料包括：
去除所述第一间隔件层的部分以暴露所述NMOS区域中的所述第一鳍的顶面；
使所述NMOS区域中的所述第一鳍的顶面凹进；以及
在所述NMOS区域中的所述第一鳍的凹进的顶面上方外延生长所述第二源极/漏极材料。
12.一种形成半导体器件的方法，包括：
形成突出在衬底之上的鳍，所述鳍具有PMOS区域和NMOS区域；
在所述PMOS区域中的所述鳍上方形成第一伪栅极结构；
在所述NMOS区域中的所述鳍上方形成第二伪栅极结构；
在所述鳍、所述第一伪栅极结构和所述第二伪栅极结构上方形成第一间隔件层；
在所述第一间隔件层上方形成与所述第一间隔件层不同的第二间隔件层；
形成图案化的掩模层以覆盖所述NMOS区域，同时留下所述PMOS区域暴露；以及
在形成所述图案化的掩模层之后，
实施第一蚀刻工艺以从所述PMOS区域中的所述鳍的顶面和侧壁去除所述第二间隔件层，并且所述第二间隔件层的沿着所述第一伪栅极结构的侧壁的部分保留以形成所述第二间隔件层的剩余部分；
实施第二蚀刻工艺以从所述PMOS区域中的所述鳍的顶面和侧壁去除所述第一间隔件层，从而暴露所述PMOS区域中的所述鳍的顶面和侧壁；
沿着所述PMOS区域中的所述鳍的顶面和侧壁外延生长第一半导体材料，
去除所述NMOS区域中的所述第二间隔件层和所述剩余部分，以及去除所述NMOS区域中的所述鳍的顶面上方的所述第一间隔件层的部分；
在所述NMOS区域中的所述鳍上外延生长第二半导体材料；
以及去除所述第一伪栅极结构和所述第二伪栅极结构；
其中，在去除所述第一伪栅极结构和所述第二伪栅极结构之前，去除所述第二间隔件层的所述剩余部分。
13.根据权利要求12所述的方法，其中，使用选自由碳氧化硅、碳氮氧化硅和碳氮化硅组成的组的材料形成所述第一间隔件层，并且其中，使用选自由氮化硅和碳氮化硅组成的组的材料形成所述第二间隔件层。
14.根据权利要求12所述的方法，其中，所述第一蚀刻工艺包括干蚀刻工艺，并且所述第二蚀刻工艺包括湿蚀刻工艺。
15.根据权利要求12所述的方法，其中，实施所述第一蚀刻工艺包括使用一氧化碳、四氟甲烷、氧气或臭氧实施等离子体蚀刻工艺。
16.根据权利要求12所述的方法，还包括：
在外延生长所述第一半导体材料之后，去除所述图案化的掩模层；
使所述NMOS区域中的所述鳍的顶面凹进；以及
在所述NMOS区域中在所述鳍的凹进的顶面上方外延生长第二半导体材料。
17.一种半导体器件，包括：
鳍，突出在衬底之上，所述鳍具有第一部分和第二部分，所述第一部分位于PMOS区域中，并且所述第二部分位于NMOS区域中；
第一栅极结构，位于所述PMOS区域中的所述鳍的第一部分上方；
单层的第一栅极间隔件，沿着所述第一栅极结构的相对侧壁延伸；
第二栅极结构，位于所述NMOS区域中的所述鳍的第二部分上方；
第二栅极间隔件，沿着所述第二栅极结构的相对侧壁延伸；
第一外延源极/漏极区域，位于所述第一栅极结构的相对侧上以及位于所述鳍的第一部分上方，所述第一外延源极/漏极区域位于所述PMOS区域中并且沿着所述鳍的第一部分的第一上表面和第一侧壁延伸；以及
第二外延源极/漏极区域，位于所述第二栅极结构的相对侧上以及所述鳍的第二部分上方，所述第二外延源极/漏极区域位于所述NMOS区域中并且位于所述NMOS区域中的所述鳍的第二部分的第二上表面上方，
接触蚀刻停止层，形成在所述第一外延源极/漏极区域和所述第二外延源极/漏极区域上方并且沿着所述单层的第一栅极间隔件和所述第二栅极间隔件，
其中，所述第一外延源极/漏极区域和所述单层的第一栅极间隔件之间的第一距离大于所述第二外延源极/漏极区域和所述第二栅极间隔件之间的第二距离，并且所述接触蚀刻停止层位于所述单层的第一栅极间隔件和所述第一外延源极/漏极区域之间，并且与所述单层的第一栅极间隔件直接接触。
18.根据权利要求17所述的半导体器件，其中，所述第二外延源极/漏极区域的最下表面接触所述NMOS区域中的所述鳍的第二部分的第二上表面。
19.根据权利要求17所述的半导体器件，还包括：位于所述NMOS区域中的所述鳍的第二部分的相对侧壁上的第一间隔件，并且所述PMOS区域中的所述鳍的第一部分的相对侧壁没有所述第一间隔件。
20.根据权利要求17所述的半导体器件，其中，所述鳍的第一部分的第一上表面比所述鳍的第二部分的第二上表面更远离所述衬底延伸。
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