CN104347508A - 半导体结构及其形成方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 325
- 238000000034 method Methods 0.000 title claims abstract description 113
- 230000015572 biosynthetic process Effects 0.000 title claims abstract description 106
- 239000000758 substrate Substances 0.000 claims abstract description 69
- 230000008569 process Effects 0.000 claims description 61
- 239000000463 material Substances 0.000 claims description 33
- 238000005530 etching Methods 0.000 claims description 31
- 238000000151 deposition Methods 0.000 claims description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 16
- 229910052710 silicon Inorganic materials 0.000 claims description 16
- 239000010703 silicon Substances 0.000 claims description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 14
- 150000002500 ions Chemical class 0.000 claims description 12
- 229910021332 silicide Inorganic materials 0.000 claims description 8
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 8
- 239000000377 silicon dioxide Substances 0.000 claims description 7
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 6
- 238000011065 in-situ storage Methods 0.000 claims description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 5
- 229910005883 NiSi Inorganic materials 0.000 claims description 3
- 229910008484 TiSi Inorganic materials 0.000 claims description 3
- 239000013078 crystal Substances 0.000 abstract description 9
- 230000005669 field effect Effects 0.000 description 13
- 230000004888 barrier function Effects 0.000 description 10
- 239000002184 metal Substances 0.000 description 9
- 229910052751 metal Inorganic materials 0.000 description 9
- 239000012212 insulator Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 230000009931 harmful effect Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 238000004904 shortening Methods 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
- H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
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Abstract
一种半导体结构及其形成方法，其中，所述半导体结构的形成方法包括：基底具有第一区域和第二区域，第一区域的基底表面具有第一鳍部，第一鳍部的侧壁和顶部表面具有第一栅极结构，第二区域的基底表面具有第二鳍部，第二鳍部的侧壁和顶部表面具有第二栅极结构；在第二区域形成掩膜层；之后，在第一栅极结构两侧的第一鳍部表面形成第一半导体层，第一半导体层任一表面的晶面指数均为（111）；之后，回刻蚀所述掩膜层直至暴露出第二鳍部的顶部表面为止；之后，在第二鳍部顶部表面和第一半导体层表面形成第二半导体层，且第一半导体层表面的第二半导体层厚度小于第二鳍部顶部表面的第二半导体层厚度。所述半导体结构的形成方法得到简化。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，平面晶体管的栅极尺寸也越来越短，传统的平面晶体管对沟道电流的控制能力变弱，产生短沟道效应，产生漏电流，最终影响半导体器件的电学性能。
为了克服晶体管的短沟道效应，抑制漏电流，现有技术提出了鳍式场效应晶体管（Fin FET），鳍式场效应晶体管是一种常见的多栅器件，包括：位于衬底表面的鳍部、覆盖部分所述鳍部的顶部和侧壁的栅极结构、以及位于所述栅极结构两侧的鳍部内的源区和漏区。
如图1所示，是现有技术以鳍式场效应晶体管构成的CMOS晶体管的结构示意图，包括：半导体衬底100；位于所述半导体衬底100上的第一鳍部102和第二鳍部103，所述第一鳍部102用于形成PMOS晶体管，所示第二鳍部103用于形成NMOS晶体管；位于半导体衬底100表面且覆盖部分所述第一鳍部102和第二鳍部103侧壁的介质层101；横跨所述第一鳍部102、且覆盖所述第一鳍部103侧壁和顶部表面的第一栅极结构104；横跨所述第二鳍部103、且覆盖所述第二鳍部104侧壁和顶部表面的第二栅极结构105。
随着工艺节点的缩小，鳍式场效应管的漏电流现象日趋明显，为了抑制漏电流，现有技术通过在栅极结构两侧的鳍部内形成应力层，使鳍部内的沟道区受到应力，以提高载流子在沟道区内的迁移，以此提高驱动电流、减少漏电流。
然而，对于以鳍式场效应晶体管构成的CMOS晶体管来说，需要分别在第一鳍部103和第二鳍部104内的应力层，其制造工艺复杂、工艺成本较高、工艺时间较长。
发明内容
本发明解决的问题是提供一种半导体结构的形成方法，简化在CMOS晶体管中形成应力层的工艺，而所述CMOS晶体管由鳍式场效应晶体管构成，能够节省工艺时间和工艺成本。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底具有第一区域和第二区域，所述第一区域的基底表面具有第一鳍部，所述第一鳍部的侧壁和顶部表面具有第一栅极结构，所述第二区域的基底表面具有第二鳍部，所述第二鳍部的侧壁和顶部表面具有第二栅极结构；在第二区域的基底表面、第二鳍部的侧壁和顶部表面以及第二栅极结构表面形成掩膜层；在形成掩膜层之后，在第一栅极结构两侧的第一鳍部表面形成第一半导体层，所述第一半导体层覆盖第一鳍部的顶部表面和部分侧壁表面，且所述第一半导体层任一表面的晶面指数均为（111）；在形成所述第一半导体层之后，回刻蚀所述掩膜层直至暴露出第二鳍部的顶部表面为止；在回刻蚀所述掩膜层之后，在第二栅极结构两侧的第二鳍部顶部表面和第一半导体层表面形成第二半导体层，且第一半导体层表面的第二半导体层厚度小于第二鳍部顶部表面的第二半导体层厚度。
可选的，所述第一半导体层的材料包括硅锗和硅中的一种或两种组合；所述第二半导体层的材料包括碳化硅和硅中的一种或两种组合。
可选的，所述第一半导体层或第二半导体层的形成工艺为选择性外延沉积工艺。
可选的，所述第一半导体层具有凸起的棱角，所述棱角位于第一鳍部的顶部和侧壁表面。
可选的，在形成第一半导体层时，采用原位掺杂工艺在第一半导体层内掺杂P型离子。
可选的，在形成第二半导体层时，采用原位掺杂工艺在第二半导体层内掺杂N型离子。
可选的，在形成第一半导体层之前，在第一栅极结构两侧的第一鳍部内形成第一源区和第一漏区，所述第一半导体层位于第一源区和第一漏区表面，所述第一源区和第一漏区内具有P型离子。
可选的，在形成第二半导体层之前，在第二栅极结构两侧的第二鳍部内形成第二源区和第二漏区，所述第二半导体层位于第二源区和第二漏区表面，所述第二源区和第二漏区内具有N型离子。
可选的，还包括：在形成第一半导体层之前，在第一栅极结构两侧的第一鳍部内形成第一开口，所述第一半导体层还形成于所述第一开口内。
可选的，还包括：在形成第二半导体层之前，在第二栅极结构两侧的第二鳍部内形成第二开口，所述第二半导体层还形成于所述第二开口内。
可选的，所述掩膜层的材料包括氮化硅、氧化硅、氮氧化硅中的一种或多种组合。
可选的，所述掩膜层的形成工艺为：采用沉积工艺在基底表面、第一鳍部表面、第一栅极结构表面、第二鳍部表面和第二栅极结构表面形成掩膜薄膜；采用刻蚀工艺去除第一区域的掩膜薄膜，直至暴露出第一鳍部表面和第一栅极结构表面为止，形成掩膜层。
可选的，所述刻蚀工艺为干法刻蚀工艺，所述干法刻蚀工艺的偏置功率小于100瓦。
可选的，所述回刻蚀工艺为干法刻蚀工艺，所述干法刻蚀工艺的偏置功率大于200瓦。
可选的，还包括：在形成第二半导体层之后，采用自对准硅化工艺形成第一接触层和第二接触层，所述第二接触层位于第二区域的第二半导体层表面，所述第一接触层位于第一区域的第一半导体层表面，所述第一接触层或第二接触层的材料为TiSi或NiSi。
可选的，还包括：形成于基底表面的介质层，所述介质层覆盖部分第一鳍部和第二鳍部的侧壁，所述掩膜层形成于所述介质层表面。
相应的，本发明还提供一种采用上述任一项方法所形成的半导体结构，包括：基底，所述基底具有第一区域和第二区域，所述第一区域的基底表面具有第一鳍部，所述第一鳍部的侧壁和顶部表面具有第一栅极结构，所述第二区域的基底表面具有第二鳍部，所述第二鳍部的侧壁和顶部表面具有第二栅极结构；位于第一栅极结构两侧的第一鳍部表面的第一半导体层，所述第一半导体层覆盖第一鳍部的顶部表面和部分侧壁表面，且所述第一半导体层任一表面的晶面指数均为（111）；位于第二栅极结构两侧的第二鳍部顶部表面和第一半导体层表面的第二半导体层，且第一半导体层表面的第二半导体层厚度小于第二鳍部顶部表面的第二半导体层厚度；位于第二鳍部的侧壁表面的掩膜层。
与现有技术相比，本发明的技术方案具有以下优点：
在所述半导体结构的形成方法中，由于第一半导体层任一表面的晶面指数均为（111），因此在第一半导体层表面形成的第二半导体层厚度小于形成于第二鳍部顶部表面的第二半导体层厚度。所述第一半导体层能够向第一鳍部提供应力，由于形成于第一半导体层表面的第二半导体层厚度较小，因此第一半导体层表面的第二半导体层不会削弱第一半导体层向第一鳍部提供的应力。而且，在形成第一半导体层和第二半导体层的过程中，仅形成需要一次掩膜层以定义第一半导体层的位置；而且，在形成第一半导体层之后，无需去除所述掩膜层，而仅需通过回刻蚀工艺即能够定义第二半导体层的位置。因此，所述半导体结构的形成工艺得以简化，使工艺时间缩短、工艺成本降低。
进一步，所述第一半导体层位于第一源区和第一漏区表面，第二半导体层位于第二源区和第二漏区表面，需要在第一半导体层表面形成第一接触层，在第二半导体层表面形成第二接触层。由于所述第一接触层和第二接触层的形成工艺为自对准硅化工艺，而且位于第一半导体层表面的第二半导体层厚度较薄，因此在所述自对准硅化工艺中，所述第一半导体层表面的第二半导体层完全被消耗并用于形成第一接触层，因此所形成的第一接触层位于第一半导体层表面，并且完全消除了位于第一半导体层表面的第二半导体层对第一鳍部的影响。
在所述半导体结构中，由于第一半导体层任一表面的晶面指数均为（111），因此位于第一半导体层表面形成的第二半导体层厚度小于位于第二鳍部顶部表面的第二半导体层厚度，第一半导体层表面的第二半导体层不会削弱第一鳍部受到的应力，所述半导体结构的性能稳定。
附图说明
图1是现有技术以鳍式场效应晶体管构成的CMOS晶体管的结构示意图。
图2至图9是本发明实施例所述的半导体结构的形成过程的结构示意图。
具体实施方式
如背景技术所述，对于现有的以鳍式场效应晶体管构成的CMOS晶体管来说，分别在PMOS晶体管内和NMOS晶体管内形成应力层的工艺较为复杂。
请继续参考图1，现有技术在鳍式场效应管晶体管构成的CMOS晶体管中形成应力层的方法包括：在第二鳍部103、第二栅极结构105和部分介质层101表面形成第一掩膜层，所述第一掩膜层暴露出第一栅极结构104两侧的第一鳍部102的顶部和侧壁表面；以第一掩膜层为掩膜，采用选择性外延沉积工艺在第一鳍部102暴露出的顶部和侧壁表面形成第一应力层，所述第一应力层的材料为硅锗；在形成第一应力层之后，去除第一掩膜层；在去除第一掩膜层之后，在第一鳍部102、第一栅极结构104和部分介质层101表面形成第二掩膜层，所述第二掩膜层暴露出第二栅极结构105两侧的第二鳍部103的顶部和侧壁表面；以第二掩膜层为掩膜，采用选择性外延沉积工艺在第二鳍部暴露出的顶部和侧壁表面形成第二应力层，所述第二应力层的材料为碳化硅；在形成第二应力层之后，去除第二掩膜层，以便进行后续工艺。
如上述所述，现有技术在鳍式场效应晶体管构成的CMOS晶体管中形成应力层时，需要首先形成第一掩膜层以定义第一应力层的位置，在形成第一应力层之后需要去除第一掩膜层，并形成第二掩膜层以定义第二应力层的位置，在形成第二应力层之后再去除第二掩膜层。所述形成应力层的工艺需要进行两次形成和去除掩膜层的工艺，因此形成应力层的工艺较为复杂，不利于节省工艺时间和成本。
为了解决上述问题，本发明提出了一种半导体结构的形成方法，包括：提供具有第一区域和第二区域的基底，基底的第一区域表面具有第一鳍部，所述第一鳍部的侧壁和顶部表面具有第一栅极结构，基底的第二区域表面具有第二鳍部，所述第二鳍部的侧壁和顶部表面具有第二栅极结构；在第二区域的基底表面、第二鳍部的侧壁和顶部表面以及第二栅极结构表面形成掩膜层；在形成掩膜层之后，在第一栅极结构两侧的第一鳍部表面形成第一半导体层，所述第一半导体层覆盖第一鳍部的顶部表面和部分侧壁表面，且所述第一半导体层任一表面的晶面指数均为（111）；在形成所述第一半导体层之后，回刻蚀所述掩膜层直至暴露出第二鳍部的顶部表面为止，并在第二栅极结构两侧的第二鳍部顶部表面和第一半导体层表面形成第二半导体层。由于第一半导体层任一表面的晶面指数均为（111），因此在第一半导体层表面形成的第二半导体层厚度小于形成于第二鳍部顶部表面的第二半导体层厚度；所述第一半导体层能够向第一鳍部提供应力，由于形成于第一半导体层表面的第二半导体层厚度较小，因此第一半导体层表面的第二半导体层不会削弱第一半导体层向第一鳍部提供的应力。而且，在形成第一半导体层和第二半导体层的过程中，仅形成需要一次掩膜层以定义第一半导体层的位置；而且，在形成第一半导体层之后，无需去除所述掩膜层，而仅需通过回刻蚀工艺即能够定义第二半导体层的位置。因此，所述半导体结构的形成工艺得以简化，使工艺时间缩短、工艺成本降低。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图9是本发明实施例所述的半导体结构的形成过程的结构示意图。
请参考图2和图3，图3是图2沿BB’方向的剖面结构示意图，提供基底200，所述基底200具有第一区域I和第二区域II，所述第一区域I的基底200表面具有第一鳍部202，所述第一鳍部202的侧壁和顶部表面具有第一栅极结构203，所述第二区域II的基底表面具有第二鳍部204，所述第二鳍部204的侧壁和顶部表面具有第二栅极结构205。
本实施例中，所述第一区域I用于形成PMOS鳍式场效应晶体管，所述第二区域II用于形成NMOS鳍式场效应晶体管。
所述基底200为半导体衬底的一部分，所述第一鳍部202和第二鳍部204通过刻蚀所述半导体衬底形成，所述半导体衬底包括体衬底或绝缘体上半导体（SOI，Semiconductor On Insulation）衬底；所述体衬底的材料包括硅、锗和硅锗；所述绝缘体上半导体衬底包括衬底、位于衬底表面的绝缘层以及位于绝缘层表面的半导体层，所述半导体层的材料包括硅或锗。
在本实施例中，所述半导体衬底为体衬底，所述第一鳍部202和第二鳍部204的顶部表面为（110）或（100）晶面；所述第一鳍部202和第二鳍部204的形成工艺为：在所述体衬底表面形成掩膜层；以所述掩膜层为掩膜刻蚀所述体衬底并形成开口，相邻开口之间的体衬底形成第一鳍部201和第二鳍部202，位于第一鳍部201和第二鳍部202底部的体衬底形成基底200。其中，所述掩膜层能够采用自对准多重图形化掩膜工艺形成，例如自对准双重图形化（Self-aligned Double Patterned，SaDP）工艺、自对准三重图形化（Self-alignedTriple Patterned）工艺、自对准四重图形化（Self-aligned Double DoublePatterned，SaDDP）工艺，有利于使所形成的第一鳍部201和第二鳍部202的尺寸缩小。
在刻蚀形成第一鳍部202和第二鳍部204之后，在所述基底200、第一鳍部202和第二鳍部204表面沉积介质薄膜，所述介质薄膜的材料为氧化硅、氮化硅或氮氧化硅；回刻蚀所述介质薄膜直至暴露出第一鳍部202和第二鳍部204的顶部表面和部分侧壁表面，在所述开口的底部形成介质层201，所述介质层201的表面低于第一鳍部202和第二鳍部204顶部表面，且所述介质层201覆盖部分第一鳍部202和第二鳍部204的侧壁。
在另一实施例中，所述半导体衬底为绝缘体上半导体衬底时，所述第一鳍部和第二鳍部的形成工艺为：在半导体层表面形成掩膜层；以所述掩膜层为掩膜刻蚀半导体层直至暴露出绝缘层表面为止，形成位于绝缘层上的第一鳍部和第二鳍部，其中，绝缘体上半导体衬底中的衬底作为基底。
在其他实施例中，所述第一鳍部和第二鳍部还能够形成于半导体衬底表面，形成工艺为：在半导体衬底表面形成具有开口的介质层，所述开口暴露出半导体衬底表面，且所述开口定义了第一鳍部和第二鳍部的结构和位置；采用外延沉积工艺在所述开口内形成第一鳍部和第二鳍部；在形成第一鳍部和第二鳍部之后，回刻蚀所述介质层，使介质层表面低于第一鳍部和第二鳍部表面。
此外，在形成第一鳍部202和第二鳍部204之后，还能够进行热退火工艺，以消除第一鳍部202和第二鳍部204内的缺陷，使所形成的鳍式场效应管的沟道区性能良好，所述热退火工艺的温度为900摄氏度～1100摄氏度，退火气体为氢气或氦气。
所述第一栅极结构203包括：位于所述第一鳍部202的顶部和部分侧壁的第一栅介质层（未示出）、位于第一栅介质层表面的第一栅电极层（未示出）、以及位于所述第一栅电极层和第一栅介质层两侧的第一侧墙（未示出）。所述第二栅极结构205包括：位于所述第二鳍部202的顶部和部分侧壁的第二栅介质层（未示出）、位于第二栅介质层表面的第二栅电极层（未示出）、以及位于所述第二栅电极层和第二栅介质层两侧的第二侧墙（未示出）。
在本实施例中，所述第一栅介质层或第二栅介质层的材料为高K介质材料，所述第一栅电极层或第二栅电极层的材料为金属，所述第一侧墙或第二侧墙的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合。所述第一栅极结构203或第二栅极结构205为高K金属栅（High-k Metal Gate，HKMG）结构，因此所述第一栅极结构203或第二栅极结构205采用后栅工艺（Gate LastProcess）形成，在图2和图3所示步骤中，所述第一栅极结构203或第二栅极结构205的位置为伪栅极结构，所述伪栅极结构包括多晶硅伪栅极层。
在另一实施例中，所述第一栅介质层或第二栅介质层的材料为氧化硅，所述第一栅电极层或第二栅电极层的材料为多晶硅，所述第一侧墙或第二侧墙的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合。
需要说明的是，本实施例中，第一栅电极层和第二栅电极层的顶部表面具有阻挡层，所述阻挡层用于在后续形成第一半导体层和第二半导体层时，保护所述第一栅电极层和第二栅电极层表面，所述阻挡层的材料不为半导体材料。
在形成第一栅极结构203之后，采用离子注入工艺在第一栅极结构203两侧的第一鳍部202内形成第一源区（未示出）和第一漏区（未示出），后续形成的第一半导体层位于第一源区和第一漏区表面，所述第一源区和第一漏区内具有P型离子。在形成第二栅极结构205之后，采用离子注入工艺在第二栅极结构205两侧的第二鳍部204内形成第二源区（未示出）和第二漏区（未示出），后续形成的第二半导体层位于第二源区和第二漏区表面，所述第二源区和第二漏区内具有N型离子。
请参考图4，在基底200表面、第一鳍部202表面、第一栅极结构203（如图2所示）表面、第二鳍部204表面和第二栅极结构205（如图2所示）表面形成掩膜薄膜206。
所述掩膜薄膜206的材料包括氮化硅、氧化硅、氮氧化硅中的一种或多种组合，所述掩膜薄膜206的形成工艺为沉积工艺，较佳的是化学气相沉积工艺。本实施例中，所述掩膜薄膜206形成于所述介质层201表面，所述掩膜薄膜206的材料与介质层不同，使介质层201与掩膜薄膜206之间具有刻蚀选择性。
后续去除第一区域I的掩膜薄膜206后，所形成的掩膜层能够作为形成第一半导体层时的掩膜；在形成第一半导体层后，继续对所述掩膜层进行回刻蚀，能够暴露出第二鳍部204顶部表面，使经过回刻蚀后的掩膜层能继续作为形成第二导电层时的掩膜。本实施例中，仅需形成一次掩膜薄膜206，既能够满足后续形成第一半导体层和第二半导体层的需求，因此，本实施例形成半导体结构的工艺得到简化，能够节省工艺时间、节省成本。
请参考图5，去除第一区域I的掩膜薄膜206（如图4所示），直至暴露出第一区域I的介质层201表面、第一鳍部202表面和第一栅极结构203（如图2所示）表面为止，在第二区域II的介质层201表面、第二鳍部204的侧壁和顶部表面以及第二栅极结构205（如图2所示）表面形成掩膜层206a。
去除第一区域I的掩膜薄膜206的工艺为：在所述掩膜薄膜206表面形成光刻胶层，所述光刻胶层暴露出第一区域I的掩膜薄膜206表面；以所述光刻胶层为掩膜，采用干法刻蚀工艺去除第一区域I的掩膜薄膜206。
所述掩膜层206a暴露出第一区域I的介质层201表面、第一栅极结构203的第一侧墙和阻挡层表面、以及第一鳍部202的顶部和部分侧壁表面。由于后续形成第一半导体层的工艺为选择性外延沉积工艺，介质层201表面、以及第一栅极结构203的第一侧墙和阻挡层表面不会形成第一半导体层，因此以所述掩膜层206a为掩膜能够在第一鳍部202的顶部和侧壁表面形成第一半导体层。
所述干法刻蚀工艺的刻蚀气体由掩膜薄膜206的材料决定，所述刻蚀工艺的偏置功率小于100瓦，所述干法刻蚀工艺在任意方向上的刻蚀速率相近，因此能够彻底去除第一鳍部202侧壁和顶部表面的掩膜薄膜206，而不会在所述第一鳍部202侧壁表面残留掩膜薄膜206的材料。
请参考图6，在形成掩膜层206a之后，在第一栅极结构203（如图2所示）两侧的第一鳍部202表面形成第一半导体层207，所述第一半导体层207覆盖第一鳍部202的顶部表面和部分侧壁表面，且所述第一半导体层207任一表面的晶面指数均为（111）。
所述第一半导体层207的材料包括硅锗和硅中的一种或两种组合，所述第一半导体层207的形成工艺为选择性外延沉积工艺；由于所述选择性外延沉积工艺在晶向<111>的方向上生长速率最慢，因此所形成的第一半导体层206任一表面的晶面均为（111）；由于所述第一鳍部202的顶部表面为（110）或（100）晶面，所形成的第一半导体层207具有凸起的棱角，所述棱角位于第一鳍部202的顶部和侧壁表面，由图6可知，所述第一半导体层沿BB’方向上（如图2所示）的剖面图形为菱形。本实施例所形成的第一半导体层207为八面体，构成所述八面体的各个平面均为三角形，所述八面体的顶角位于第一鳍部202的顶部和侧壁表面，构成所述八面体的各个平面的晶面指数均为（111）。
所述第一半导体层207位于第一源区和第一漏区表面，由于本实施例中第一鳍部202用于形成PMOS晶体管，因此在采用选择性外延沉积工艺形成第一半导体层207时，能够采用原位掺杂工艺在第一半导体层207内掺杂P型离子，使后续形成于第一半导体层207表面的导电结构能够对第一源区或第一漏区施加偏压。
所述第一半导体层207位于第一鳍部202顶部表面的棱角，能够增加后续形成于第一半导体层207表面的导电结构到第一鳍部202的距离，减少所述导电结构向第一鳍部202施加的应力，降低所述应力对位于第一鳍部202内的沟道区产生的不良影响。其次，所述第一半导体层207与所述导电结构的接触面积较大，使所述导电结构向第一源区或第一漏区施加偏压时的电性能更稳定。此外，当所述第一半导体层207的材料为硅锗、第一鳍部202的材料为硅时，所述第一半导体层207与第一鳍部202之间存在晶格失配，所述第一半导体层207能够向第一鳍部202提供压应力（compressive），从而提高位于第一鳍部202的沟道区的空穴迁移率，改善所形成的PMOS晶体管性能。
在另一实施例中，在形成第一半导体层之前，在第一栅极结构两侧的第一鳍部内形成第一开口，所述第一半导体层还形成于所述第一开口内，即所述第一半导体层嵌入第一鳍部内，所述第一半导体层的底部低于第一鳍部的顶部表面，使所述第一半导体层到沟道区的距离更近，所述第一半导体层能够向沟道区提高更大的应力。
请参考图7，在形成所述第一半导体层207之后，回刻蚀所述掩膜层206a（如图6所示）直至暴露出第二鳍部204的顶部表面为止，形成掩膜层206b。
所述回刻蚀工艺为干法刻蚀工艺，所述刻蚀气体由掩膜层206a的材料决定，所述干法刻蚀工艺的偏置功率大于200瓦，使所述刻蚀工艺在垂直于基底表面方向上的刻蚀速率增大，从而能够去除介质层201表面和第二栅极结构205（如图2所示）表面的掩膜层206a，并在第二鳍部204的侧壁表面保留掩膜层206b。
在回刻蚀工艺之后，所述掩膜层206b暴露出介质层201表面、第二栅极结构205的第二侧墙和阻挡层表面、以及第二鳍部204的顶部表面。由于后续形成第二半导体层的工艺为选择性外延沉积工艺，介质层201表面、第一栅极结构203（如图2所示）的第一侧墙和阻挡层表面、以及第二鳍部204的侧壁表面不会形成第二半导体层，因此以所述掩膜层206b为掩膜能够在第二鳍部204的顶部表面形成第二半导体层。
本实施例中，仅形成进行一次沉积工艺以形成掩膜薄膜206（如图4所示），在去除第一区域I的掩膜薄膜206之后，能够在第一鳍部表面形成第一半导体层207；而且，在形成第一半导体层207之后，无需去除所述掩膜层206a，仅需进行回刻蚀工艺即能够暴露出需要形成第二半导体层208的对于位置。
请参考图8，在回刻蚀所述掩膜层206a（如图6所示）之后，在第二栅极结构205两侧的第二鳍部204顶部表面和第一半导体层207表面形成第二半导体层208，且第一半导体层207表面的第二半导体层208厚度小于第二鳍部204顶部表面的第二半导体层208厚度。
所述第二半导体层208的材料包括碳化硅和硅中的一种或两种组合，所述第二半导体层208的形成工艺为选择性外延沉积工艺。由于介质层201表面、第一栅极结构203（如图2所示）的第一侧墙和阻挡层表面不会形成第二半导体层，而第二鳍部204的侧壁表面由掩膜层206b覆盖，因此第二半导体层208仅形成于第二鳍部204的顶部表面。
所述第二半导体层208位于第二源区和第二漏区表面，由于本实施例中第二鳍部204用于形成NMOS晶体管，因此在采用选择性外延沉积工艺形成第二半导体层208时，能够采用原位掺杂工艺在第二半导体层208内掺杂N型离子，使后续形成于第二半导体层208表面的导电结构能够对第二源区或第二漏区施加偏压。
所述第二半导体层208位于第二鳍部204顶部表面，增加了后续形成于第二半导体层208表面的导电结构到第二鳍部204的距离，减少所述导电结构向第二鳍部204施加的应力，降低所述应力对位于第二鳍部204内的沟道区产生的不良影响。其次，所述第二半导体层208与所述导电结构的接触面积较大，使所述导电结构向第二源区或第二漏区施加偏压时的电性能更稳定。此外，当所述第二半导体层208的材料为碳化硅、第二鳍部204的材料为硅时，所述第二半导体层208与第二鳍部204之间存在晶格失配，所述第二半导体层208能够向第二鳍部204提供拉应力（tensile），从而提高位于第二鳍部204的沟道区的电子迁移率，改善所形成的NMOS晶体管性能。
在本实施例中，由于形成第二半导体层208的工艺为选择性外延沉积工艺，而所述选择性外延沉积工艺在晶向<111>的方向上生长速率最慢，在晶向<111>或<100>的方向上生长速率较快，且第二鳍部204的顶部表面的晶面为（110）或（100）晶面，因此，形成于第二鳍部204顶部表面的第二半导体层208厚度较厚，而形成于第一半导体层207表面的第二半导体层208厚度较薄，且第一半导体层207表面的第二半导体层208到第一鳍部202的距离较大，因此所述第一半导体层207表面的第二半导体层208对第一鳍部202内的沟道区产生的影响极小。
在另一实施例中，在形成第二半导体层之前，在第二栅极结构两侧的第二鳍部内形成第二开口，所述第二半导体层还形成于所述第二开口内，即所述第二半导体层嵌入第二鳍部内，所述第二半导体层的底部低于第二鳍部的顶部表面，使所述第二半导体层到沟道区的距离更近，所述第二半导体层能够向沟道区提高更大的应力。
请参考图9，在形成第二半导体层208之后，采用自对准硅化工艺形成第一接触层209和第二接触层210，所述第二接触层210位于第二区域II的第二半导体层208表面，所述第一接触层209位于第一区域I的第一半导体层207表面。
所述第一接触层209用于减小后续形成于第一半导体层207表面的导电结构与所述第一半导体层207之间的接触电阻；所述第二接触层210用于减小后续形成于第二半导体层208表面的导电结构与所述第二半导体层208之间的接触电阻。所述第一接触层209或第二接触层210的材料为TiSi或NiSi，形成所述第一接触层209和第二接触层210的自对准硅化工艺为：在介质层201表面、第一区域I和第二区域II的第二半导体层208表面、以及掩膜层206b表面形成金属层，所述金属层的材料为Ti或Ni；在形成金属层之后，进行热退火工艺，使金属层与第二半导体层208进行反应，形成第一接触层209和第二接触层210；在所述热退火工艺之后，去除剩余的金属层。
其中，第一接触层209由第一区域I的半导体层208与金属层反应形成，且第一区域I的半导体层208的厚度极薄，在经过所述热退火工艺之后，第一区域I的半导体层208完全被消耗，因此所述第一接触层209直接形成于第一半导体层207表面，从而完全消除了第一区域I的第二半导体层208对第一鳍部内的沟道区产生的不良影响。
本实施例中，由于第一半导体层任一表面的晶面指数均为（111），因此在第一半导体层表面形成的第二半导体层厚度小于形成于第二鳍部顶部表面的第二半导体层厚度。所述第一半导体层能够向第一鳍部提供应力，由于形成于第一半导体层表面的第二半导体层厚度较小，因此第一半导体层表面的第二半导体层不会削弱第一半导体层向第一鳍部提供的应力。而且，在形成第一半导体层和第二半导体层的过程中，仅需要形成一次掩膜层用以定义第一半导体层的位置；而且，在形成第一半导体层之后，无需去除所述掩膜层，而仅需通过回刻蚀工艺即能够定义第二半导体层的位置。因此，所述半导体结构的形成工艺得以简化，使工艺时间缩短、工艺成本降低。此外，在形成第二半导体层之后，继续在第一半导体层表面形成第一接触层，在第二半导体层表面形成第二接触层。由于所述第一接触层和第二接触层的形成工艺为自对准硅化工艺，而且位于第一半导体层表面的第二半导体层厚度较薄，因此在所述自对准硅化工艺中，所述第一半导体层表面的第二半导体层完全被消耗并用于形成第一接触层，因此所形成的第一接触层位于第一半导体层表面，并且完全消除了位于第一半导体层表面的第二半导体层对第一鳍部的不利影响。
相应的，本发明还提供一种采用上述方法形成的半导体结构，请继续参考图8，包括：基底200，所述基底200具有第一区域I和第二区域II，所述第一区域I的基底200表面具有第一鳍部202，所述第一鳍部202的侧壁和顶部表面具有第一栅极结构，所述第二区域II的基底200表面具有第二鳍部204，所述第二鳍部204的侧壁和顶部表面具有第二栅极结构；位于第一栅极结构两侧的第一鳍部202表面的第一半导体层207，所述第一半导体层207覆盖第一鳍部202的顶部表面和部分侧壁表面，且所述第一半导体层207任一表面的晶面指数均为（111）；位于第二栅极结构两侧的第二鳍部204顶部表面和第一半导体层207表面的第二半导体层208，且第一半导体层207表面的第二半导体层208厚度小于第二鳍部204顶部表面的第二半导体层208厚度；位于第二鳍部204的侧壁表面的掩膜层206b。
本实施例，在所述半导体结构中，由于第一半导体层任一表面的晶面指数均为（111），因此位于第一半导体层表面形成的第二半导体层厚度小于位于第二鳍部顶部表面的第二半导体层厚度，第一半导体层表面的第二半导体层不会削弱第一鳍部受到的应力，所述半导体结构的性能稳定。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (17)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底具有第一区域和第二区域，所述第一区域的基底表面具有第一鳍部，所述第一鳍部的侧壁和顶部表面具有第一栅极结构，所述第二区域的基底表面具有第二鳍部，所述第二鳍部的侧壁和顶部表面具有第二栅极结构；
在第二区域的基底表面、第二鳍部的侧壁和顶部表面以及第二栅极结构表面形成掩膜层；
在形成掩膜层之后，在第一栅极结构两侧的第一鳍部表面形成第一半导体层，所述第一半导体层覆盖第一鳍部的顶部表面和部分侧壁表面，且所述第一半导体层任一表面的晶面指数均为（111）；
在形成所述第一半导体层之后，回刻蚀所述掩膜层直至暴露出第二鳍部的顶部表面为止；
在回刻蚀所述掩膜层之后，在第二栅极结构两侧的第二鳍部顶部表面和第一半导体层表面形成第二半导体层，且第一半导体层表面的第二半导体层厚度小于第二鳍部顶部表面的第二半导体层厚度。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一半导体层的材料包括硅锗和硅中的一种或两种组合；所述第二半导体层的材料包括碳化硅和硅中的一种或两种组合。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述第一半导体层或第二半导体层的形成工艺为选择性外延沉积工艺。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，所述第一半导体层具有凸起的棱角，所述棱角位于第一鳍部的顶部和侧壁表面。
5.如权利要求3所述的半导体结构的形成方法，其特征在于，在形成第一半导体层时，采用原位掺杂工艺在第一半导体层内掺杂P型离子。
6.如权利要求3所述的半导体结构的形成方法，其特征在于，在形成第二半导体层时，采用原位掺杂工艺在第二半导体层内掺杂N型离子。
7.如权利要求2所述的半导体结构的形成方法，其特征在于，在形成第一半导体层之前，在第一栅极结构两侧的第一鳍部内形成第一源区和第一漏区，所述第一半导体层位于第一源区和第一漏区表面，所述第一源区和第一漏区内具有P型离子。
8.如权利要求2所述的半导体结构的形成方法，其特征在于，在形成第二半导体层之前，在第二栅极结构两侧的第二鳍部内形成第二源区和第二漏区，所述第二半导体层位于第二源区和第二漏区表面，所述第二源区和第二漏区内具有N型离子。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：在形成第一半导体层之前，在第一栅极结构两侧的第一鳍部内形成第一开口，所述第一半导体层还形成于所述第一开口内。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：在形成第二半导体层之前，在第二栅极结构两侧的第二鳍部内形成第二开口，所述第二半导体层还形成于所述第二开口内。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述掩膜层的材料包括氮化硅、氧化硅、氮氧化硅中的一种或多种组合。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，所述掩膜层的形成工艺为：采用沉积工艺在基底表面、第一鳍部表面、第一栅极结构表面、第二鳍部表面和第二栅极结构表面形成掩膜薄膜；采用刻蚀工艺去除第一区域的掩膜薄膜，直至暴露出第一鳍部表面和第一栅极结构表面为止，形成掩膜层。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，所述刻蚀工艺为干法刻蚀工艺，所述干法刻蚀工艺的偏置功率小于100瓦。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，所述回刻蚀工艺为干法刻蚀工艺，所述干法刻蚀工艺的偏置功率大于200瓦。
15.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：在形成第二半导体层之后，采用自对准硅化工艺形成第一接触层和第二接触层，所述第二接触层位于第二区域的第二半导体层表面，所述第一接触层位于第一区域的第一半导体层表面，所述第一接触层或第二接触层的材料为TiSi或NiSi。
16.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：形成于基底表面的介质层，所述介质层覆盖部分第一鳍部和第二鳍部的侧壁，所述掩膜层形成于所述介质层表面。
17.一种半导体结构，其特征在于，包括：
基底，所述基底具有第一区域和第二区域，所述第一区域的基底表面具有第一鳍部，所述第一鳍部的侧壁和顶部表面具有第一栅极结构，所述第二区域的基底表面具有第二鳍部，所述第二鳍部的侧壁和顶部表面具有第二栅极结构；
位于第一栅极结构两侧的第一鳍部表面的第一半导体层，所述第一半导体层覆盖第一鳍部的顶部表面和部分侧壁表面，且所述第一半导体层任一表面的晶面指数均为（111）；
位于第二栅极结构两侧的第二鳍部顶部表面和第一半导体层表面的第二半导体层，且第一半导体层表面的第二半导体层厚度小于第二鳍部顶部表面的第二半导体层厚度；
位于第二鳍部的侧壁表面的掩膜层。
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