CN107591438A - 半导体器件及其形成方法 - Google Patents

Abstract

一种半导体器件及其形成方法，半导体器件的形成方法包括：提供基底，所述基底表面形成有栅极结构；在所述栅极结构侧壁上形成侧墙；在所述侧墙两侧的基底内形成源漏掺杂区；在形成所述源漏掺杂区之后，刻蚀去除所述侧墙，暴露出栅极结构侧壁表面；在所述源漏掺杂区上以及栅极结构侧壁表面形成层间介质层，且所述层间介质层材料的相对介电常数小于所述侧墙材料的相对介电常数。本发明在形成源漏掺杂区之后去除位于栅极结构侧壁的侧墙，且形成的层间介质层覆盖栅极结构侧壁，由于层间介质层材料的相对介电常数较低，使得半导体器件的电信号响应时间短，从而提高半导体器件的运行速率。

Description

半导体器件及其形成方法

技术领域

本发明涉及半导体技术领域，特别涉及一种半导体器件及其形成方法。

背景技术

随着半导体工艺技术的不断发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。为了适应工艺节点的减小，不得不不断缩短MOSFET场效应管的沟道长度。沟道长度的缩短具有增加芯片的管芯密度，增加MOSFET场效应管的开关速度等好处。

然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，这样一来栅极对沟道的控制能力变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channeleffects)更容易发生。

因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面MOSFET晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(FinFET)。FinFET中，栅至少可以从两侧对超薄体(鳍部)进行控制，具有比平面MOSFET器件强得多的栅对沟道的控制能力，能够很好的抑制短沟道效应；且FinFET相对于其他器件，具有更好的现有的集成电路制作技术的兼容性。

然而，现有技术形成的半导体器件的运行速率有待提高。

发明内容

本发明解决的问题是提供一种半导体器件及其形成方法，提高半导体器件的运行速率。

为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供基底，所述基底表面形成有栅极结构；在所述栅极结构侧壁上形成侧墙；在所述侧墙两侧的基底内形成源漏掺杂区；在形成所述源漏掺杂区之后，刻蚀去除所述侧墙，暴露出栅极结构侧壁表面；在所述源漏掺杂区上以及栅极结构侧壁表面形成层间介质层，且所述层间介质层材料的相对介电常数小于所述侧墙材料的相对介电常数。

可选的，所述层间介质层材料的相对介电常数小于或等于氧化硅的相对介电常数。

可选的，所述层间介质层的材料包括氧化硅、掺碳氧化硅、掺氟氧化硅或掺硼氧化硅。

可选的，所述侧墙的材料包括氮化硅。

可选的，所述侧墙的材料还包括氧化硅或氮氧化硅。

可选的，所述侧墙包括偏移侧墙以及位于偏移侧墙侧壁表面的掩膜侧墙。

可选的，所述源漏掺杂区包括位于偏移侧墙两侧的基底内的轻源漏掺杂区、以及位于掩膜侧墙两侧的基底内的重源漏掺杂区。

可选的，形成所述源漏掺杂区以及侧墙的工艺步骤包括：形成覆盖所述栅极结构侧壁表面的偏移侧墙；以所述偏移侧墙为掩膜，在所述偏移侧墙两侧的基底内形成轻源漏掺杂区；接着，在所述偏移侧墙侧壁表面形成掩膜侧墙；以所述掩膜侧墙为掩膜，在所述掩膜侧墙两侧的基底内形成重源漏掺杂区。

可选的，形成所述重源漏掺杂区的工艺步骤包括：刻蚀位于所述掩膜侧墙两侧的部分厚度的基底，在所述基底内形成开口；形成填充满所述开口的应力层，在形成所述应力层的过程中采用原位自掺杂处理形成所述重源漏掺杂区；或者，在形成所述应力层后，对所述应力层进行掺杂处理形成所述重源漏掺杂区。

可选的，所述应力层的材料为SiGe、SeGeB、SiB、SiC、SiCP或SiP。

可选的，所述基底包括第一区域和第二区域，其中，第一区域为PMOS区域或NMOS区域，第二区域为PMOS区域或NMOS区域；所述栅极结构包括，位于第一区域基底表面的第一栅极结构，以及位于第二区域基底表面的第二栅极结构；所述源漏掺杂区包括，位于侧墙两侧的第一区域的基底内的第一源漏掺杂区，以及位于侧墙两侧的第二区域的基底内的第二源漏掺杂区。

可选的，形成所述侧墙、第一源漏掺杂区、第二源漏掺杂区的工艺步骤包括：在所述第一栅极结构和第二栅极结构侧壁表面形成偏移侧墙；在所述偏移侧墙两侧的第一区域基底内形成第一轻源漏掺杂区；在所述偏移侧墙两侧的第二区域的基底内形成第二轻源漏掺杂区；形成覆盖所述偏移侧墙侧壁表面、第一轻源漏掺杂区表面、以及第二轻源漏掺杂区表面的掩膜层；刻蚀位于偏移侧墙两侧的第一区域的掩膜层以及部分厚度的基底的掩膜层，形成覆盖所述偏移侧墙侧壁表面的掩膜侧墙；在所述掩膜侧墙两侧的第一区域的基底内形成第一重源漏掺杂区；在所述掩膜侧墙两侧的第二区域的基底内形成第二重源漏掺杂区。

可选的，所述基底包括：衬底、位于衬底表面的分立的鳍部、以及位于衬底表面以及鳍部部分侧壁表面的隔离层，其中，所述栅极结构横跨鳍部，且覆盖鳍部的部分顶部和侧壁表面，所述源漏掺杂区位于栅极结构两侧的鳍部内。

可选的，所述栅极结构为伪栅结构；在形成所述层间介质层之后，还包括步骤，刻蚀去除所述栅极结构，在所述层间介质层内形成凹槽；形成填充满所述凹槽的金属栅极结构。

可选的，在形成所述层间介质层之后，还包括：在所述层间介质层以及栅极结构顶部上形成上层介质层；在所述栅极结构顶部表面形成贯穿所述上层介质层的导电插塞。

本发明还提供一种半导体器件，包括：基底；位于所述基底上的栅极结构；位于所述栅极结构两侧的基底内的源漏掺杂区；位于所述源漏掺杂区上以及栅极结构侧壁表面的层间介质层。

可选的，所述层间介质层的材料包括氧化硅、掺碳氧化硅、掺氟氧化硅或掺硼氧化硅。

可选的，所述源漏掺杂区内具有应力层。

可选的，所述基底包括：衬底、位于衬底表面的分立的鳍部、以及位于衬底表面以及鳍部部分侧壁表面的隔离层，其中，所述栅极结构横跨鳍部，且覆盖鳍部的部分顶部和侧壁表面，所述源漏掺杂区位于栅极结构两侧的鳍部内。

可选的，所述半导体器件还包括：位于所述栅极结构顶部表面的导电插塞。

与现有技术相比，本发明的技术方案具有以下优点：

本发明提供的半导体器件的形成方法的技术方案中，在栅极结构侧壁上形成侧墙，且所述侧墙材料具有较高的相对介电常数常数，使得在侧墙两侧的基底内形成源漏掺杂区的工艺过程中，所述侧墙对栅极结构具有较强的保护作用，防止栅极结构受到损伤，并且提高形成的源漏掺杂区的性能；在形成源漏掺杂区之后，刻蚀去除侧墙，暴露出栅极结构侧壁表面；接着，在源漏掺杂区上以及栅极结构侧壁表面形成层间介质层，且所述层间介质层材料的相对介电常数小于所述侧墙材料的相对介电常数。与栅极结构侧壁为侧墙时相比，本发明层间介质层覆盖栅极结构侧壁表面，使得栅极结构与位于栅极结构上方的导电插塞之间的等效电容的电容值较小，因此半导体器件中的电信号响应时间缩短，从而提高了形成的半导体器件的运行速率。

附图说明

图1至图10为本发明实施例提供的半导体器件形成过程的剖面结构示意图。

具体实施方式

由背景技术可知，现有技术形成的半导体器件的运行速率有待提升。

经研究，半导体器件中栅极结构、位于栅极结构上方的导电插塞、以及位于栅极结构侧壁上的侧墙之间构成一个等效电容，半导体器件的运行速率与该等效电容的电容值成反比例关系。因此，降低所述等效电容的电容值，能够有效的提高半导体器件的运行速率。所述等效电容可以看作平板电容结构，侧墙为两平板之间的介电层，根据平板电容的电容值公式可知，所述等效电容的电容值与侧墙的材料的相对介电常数成正比例关系。

然而，在半导体器件形成过程中，所述侧墙为栅极结构提供足够的保护作用，防止栅极结构受到损伤；并且，在栅极结构两侧的基底内形成开口，且在开口内外延形成应力层的过程中，应避免在所述侧墙上外延生长薄膜。为此，通常采用相对介电常数较高的材料作为侧墙的材料，所述侧墙材料的相对介电常数大于氧化硅的相对介电常数，例如采用氮化硅材料作为侧墙的材料。并且，在源漏掺杂区以及应力层形成之后，保留位于栅极结构侧壁上的侧墙，导致半导体器件的所述等效电容值较高，半导体器件内的电信号响应时间较长，造成半导体器件的运行速率慢。

为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供基底，所述基底表面形成有栅极结构；在所述栅极结构侧壁上形成侧墙；在所述侧墙两侧的基底内形成源漏掺杂区；在形成所述源漏掺杂区之后，刻蚀去除所述侧墙，暴露出栅极结构侧壁表面；在所述源漏掺杂区上以及栅极结构侧壁表面形成层间介质层，且所述层间介质层材料的相对介电常数小于所述侧墙材料的相对介电常数。

本发明中，栅极结构侧壁的材料相对介电常数低的层间介质层，因此栅极结构与位于栅极结构上方的导电插塞之间的等效电容较小，从而提高半导体器件的运行速率。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图1至图10为本发明实施例提供的半导体器件形成过程的剖面结构示意图。

参考图1，提供基底。

以形成的半导体器件为CMOS器件为例，所述基底包括第一区域I和第二区域II，所述第一区域I为NMOS区域或PMOS区域，所述第二区域II为NMOS区域或PMOS区域，所述第一区域I和第二区域II的区域类型不同。本实施例中，所述第一区域I为NMOS区域，所述第二区域II为PMOS区域。在其他实施例中，所述第一区域为PMOS区域，第二区域为NMOS区域。在另一实施例中，所述基底还能够仅包括PMOS区域或NMOS区域，相应形成的半导体器件为PMOS管或NMOS管。

本实施例中，以形成的半导体器件为鳍式场效应管为例，所述基底包括：衬底101、以及位于衬底101表面的鳍部102。

在另一实施例中，所述半导体器件为平面晶体管，所述基底为平面基底，所述平面基底为硅衬底、锗衬底、硅锗衬底或碳化硅衬底、绝缘体上硅衬底或绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底(例如氮化镓衬底或砷化镓衬底等)，栅极结构形成于所述平面基底表面。

所述衬底101的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底101还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底；所述鳍部102的材料包括硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。本实施例中，所述衬底101为硅衬底，所述鳍部102的材料为硅。

本实施例中，形成所述衬底101、鳍部102的工艺步骤包括：提供初始衬底；在所述初始衬底表面形成图形化的硬掩膜层；以所述硬掩膜层为掩膜刻蚀所述初始衬底，刻蚀后的初始衬底作为衬底101，位于衬底101表面的凸起作为鳍部102。

所述基底还包括，位于衬底101表面的隔离层103，所述隔离层103覆盖鳍部102部分侧壁表面，且所述隔离层103顶部低于鳍部102顶部。所述隔离层103起到电隔离相邻鳍部102的作用，所述隔离层103的材料为绝缘材料，例如为氧化硅、氮化硅、氮氧化硅或碳氮氧化硅。本实施例中，所述隔离层103的材料为氧化硅。

继续参考图1，在所述基底表面形成栅极结构。

本实施例中，在所述第一区域I基底表面形成第一栅极结构110，在所述第二区域II基底表面形成第二栅极结构120。具体的，所述第一栅极结构110位于第一区域I部分隔离层103表面，且横跨第一区域I鳍部102，还覆盖第一区域I鳍部102部分顶部表面和侧壁表面；所述第二栅极结构120位于第二区域II部分隔离层103表面，且横跨第二区域II鳍部102，还覆盖第二区域II鳍部102部分顶部表面和侧壁表面。

在一个实施例中，所述第一栅极结构110为伪栅结构(dummy gate)，后续会去除所述第一伪栅结构110，然后在所述第一栅极结构110所在的位置重新形成半导体器件的第一金属栅极结构，所述第一栅极结构110为单层结构或叠层结构，所述第一栅极结构110包括伪栅层，或者所述第一栅极结构110包括伪氧化层以及位于伪氧化层表面的伪栅层，其中，伪栅层的材料为多晶硅或无定形碳，所述伪氧化层的材料为氧化硅或氮氧化硅。

在另一实施例中，所述第一栅极结构110还能够为半导体器件的金属栅极结构，所述第一栅极结构110包括栅介质层以及位于栅介质层表面的栅电极层，其中，栅介质层的材料为氧化硅或高k栅介质材料，所述栅电极层的材料为多晶硅或金属材料，所述金属材料包括Ti、Ta、TiN、TaN、TiAl、TiAlN、Cu、Al、W、Ag或Au中的一种或多种。

所述第二栅极结构120也能够为伪栅结构，或者为半导体器件的金属栅极结构。

本实施例中，以所述第一栅极结构110为伪栅结构，所述第二栅极结构120为伪栅结构作为示例。形成所述第一栅极结构110和第二栅极结构120的工艺步骤包括：在所述隔离层103表面形成伪栅膜，所述伪栅膜横跨鳍部102，且覆盖鳍部102顶部表面和侧壁表面；在所述伪栅膜表面形成硬掩膜层104，所述硬掩膜层104定义出待形成的第一栅极结构110和第二栅极结构120的图形；以所述硬掩膜层104为掩膜，图形化所述伪栅膜，在所述第一区域I隔离层103表面形成第一栅极结构110，在所述第二区域II隔离层103表面形成第二栅极结构120。

本实施例中，保留位于第一栅极结构110顶部表面以及第二栅极结构120顶部表面的硬掩膜层104，使得所述硬掩膜层104在后续工艺过程中相应对第一栅极结构110以及第二栅极结构120顶部起到保护作用。所述硬掩膜层104的材料为氮化硅、氮氧化硅、碳化硅或氮化硼。

后续的工艺步骤包括，在所述栅极结构侧壁表面形成侧墙，在所述侧墙两侧的基底内形成源漏掺杂区。所述侧墙的材料包括氮化硅，氮化硅的相对介电常数高于氧化硅的相对介电常数。所述侧墙的材料还可以包括氧化硅或氮氧化硅。也可以认为，所述侧墙可以为氮化硅层的单层结构，还可以为包括氮化硅层的叠层结构。

参考图2，在所述栅极结构侧壁表面形成偏移侧墙105。

本实施例中，在所述第一栅极结构110侧壁表面以及第二栅极结构120侧壁表面形成偏移侧墙105。由于后续会刻蚀去除位于第一栅极结构110两侧的部分厚度的鳍部102，且刻蚀去除位于第二栅极结构120两侧的部分厚度的鳍部102，为此，为了节约工艺成本减小工艺步骤，所述偏移侧墙105除位于栅极结构侧壁表面外，还位于栅极结构顶部表面以及基底表面。

具体的，在所述鳍部102顶部和侧壁表面、隔离层103表面、第一栅极结构110顶部和侧壁表面、以及第二栅极结构120顶部和侧壁表面形成所述偏移侧墙105。

采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺形成所述偏移侧墙105；所述偏移侧墙105的材料为氧化硅、氮化硅或氮氧化硅。所述偏移侧墙105可以为单层结构或叠层结构。

本实施例中，采用化学气相沉积工艺形成所述偏移侧墙105，所述偏移侧墙105的材料为氮化硅。所述偏移侧墙105的厚度为2nm～3nm。

在其他实施例中，所述偏移侧墙还可以仅覆盖于第一栅极结构和第二栅极结构侧壁表面。具体的，形成所述偏移侧墙的工艺步骤包括：形成覆盖所述栅极结构顶部和侧壁表面、以及基底表面的偏移侧墙膜；采用无掩膜刻蚀工艺回刻蚀所述偏移侧墙膜，刻蚀去除位于栅极结构顶部表面、以及基底表面的偏移侧墙膜，形成覆盖所述第一栅极结构侧壁表面和第二栅极结构侧壁表面的偏移侧墙，所述偏移侧墙还覆盖鳍部侧壁表面。

在形成所述偏移侧墙105之后，还包括步骤：对所述第一栅极结构110两侧的第一区域I鳍部102进行第一轻掺杂处理，在所述偏移侧墙105两侧的第一区域I基底内形成第一轻源漏掺杂区，所述第一轻掺杂处理的掺杂离子为N型离子；对所述第二栅极结构120两侧的第二区域II鳍部102进行第二轻掺杂处理，在所述偏移侧墙105两侧的第二区域II基底内形成第二轻源漏掺杂区，所述第二轻掺杂处理的掺杂离子为P型离子；接着，对所述基底进行热退火处理。其中，所述第一轻源漏掺杂区用于作为第一区域I的LDD(Light dopeddrain)结构，第二轻源漏掺杂区用于作为第二区域II的LDD结构。

需要说明的是，本实施例中，位于第一区域I基底内的第一源漏掺杂区包括第一轻源漏掺杂区以及第一重源漏掺杂区，位于第二区域II基底内的第二源漏掺杂区包括第二轻源漏掺杂区以及第二重源漏掺杂区。

在其他实施例中，位于第一区域基底内的第一源漏掺杂区仅包括第一重源漏掺杂区，位于第二区域基底内的第二源漏掺杂区仅包括第二重源漏掺杂区时，则可以省略前述形成偏移侧墙的工艺步骤。

后续的工艺步骤包括：在所述偏移侧墙105侧壁表面形成掩膜侧墙；接着，在所述第一栅极结构110两侧的鳍部102内形成第一重源漏掺杂区；在所述第二栅极结构120两侧的鳍部102内形成第二重源漏掺杂区。本实施例掺杂中，以第一重源漏掺杂区中形成有第一应力层，所述第二重源漏掺杂区中形成有第二应力层作为示例。以下将结合附图进行详细说明。

参考图3，在所述基底上、偏移侧墙105表面以及栅极结构上形成掩膜层106。

具体到本实施例中，所述掩膜层106覆盖于偏移侧墙105表面。在其他实施例中，所述偏移侧墙仅覆盖第一栅极结构侧壁表面和第二栅极结构侧壁表面时，则所述掩膜层覆盖于鳍部表面、隔离层表面、栅极结构顶部表面以及偏移侧墙表面。

所述掩膜层106的作用包括；后续在刻蚀第一区域I部分厚度的鳍部102时，所述掩膜层106作为掩膜，使得形成的第一开口与前述形成的第一轻源漏掺杂区之间具有一定距离，避免第一轻掺杂区被完全刻蚀去除；并且，后续刻蚀第一区域I的掩膜层106形成掩膜侧墙，所述掩膜侧墙作为形成第一重源漏掺杂区的掩膜。后续在刻蚀第二区域II部分厚度的鳍部102时，所述掩膜层106作为掩膜，使得形成的第二开口与前述形成的第二轻源漏掺杂区之间具有一定距离，避免第二轻源漏掺杂区被完全刻蚀去除；并且，后续刻蚀第二区域II的掩膜层106形成掩膜侧墙，所述掩膜侧墙作为形成第二重源漏掺杂区的掩膜。

所述掩膜层106的材料与鳍部102的材料不同；所述掩膜层106的材料为氧化硅、氮化硅或氮氧化硅。由于后续会以掩膜层106为掩膜对鳍部102进行刻蚀，为了使相应形成的掩膜侧墙对第一栅极结构110和第二栅极结构120具有足够的保护作用，且氮化硅材料具有致密度较高的优点，因此所述掩膜层106的材料包括氮化硅。所述掩膜层106可以为氮化硅层的单层结构，所述掩膜层106还可以为包括由氮化硅层的叠层结构，例如为ONO(oxide-nitride-oxide)结构。

本实施例中，所述掩膜层106的材料为氮化硅，所述掩膜层106的厚度为3nm～6nm。

参考图4，刻蚀位于第二栅极结构120两侧的第二区域II部分厚度鳍部102，在所述第二区域II鳍部102内形成第一开口201。

本实施例中，在刻蚀形成所述第一开口201之前，还刻蚀位于第二区域II的掩膜层106，形成覆盖第二区域II偏移侧墙105侧壁的掩膜侧墙116。

所述掩膜侧墙106的厚度为3nm～6nm。有关掩膜侧墙116的材料和结构可参考前述对掩膜层106的相应描述，在此不再赘述。

具体的，形成所述第一开口201的工艺步骤包括：形成覆盖第一区域I的第一图形层107，所述第一图形层107还覆盖部分第二区域II的掩膜层106，且暴露出位于第二栅极结构120两侧的部分掩膜层106表面；以所述第一图形层107为掩膜，刻蚀所述第二栅极结构120两侧的掩膜层106形成偏移侧墙116，接着刻蚀所述偏移侧墙116两侧的部分厚度的鳍部102，形成所述第一开口201。

在一个具体实施例中，采用各向异性刻蚀工艺刻蚀去除部分厚度的鳍部102，所述各向异性刻蚀工艺为反应离子刻蚀，所述反应离子刻蚀工艺的工艺参数为：反应气体包括CF₄、SF₆和Ar，CF₄流量为50sccm至100sccm，SF₆流量为10sccm至100sccm，Ar流量为100sccm至300sccm，源功率为50瓦至1000瓦，偏置功率为50瓦至250瓦，腔室压强为50毫托至200毫托，腔室温度为20度至90度。

本实施例中，所述第一开口201的深度为10nm～40nm。

在形成所述第一开口201之后，去除所述第一图形层107。本实施例中，所述第一图形层107的材料为光刻胶，采用湿法去胶或灰化工艺去除所述第一图形层107。

在刻蚀形成所述第一开口201的工艺过程中，所述掩膜侧墙116为第二栅极结构120提供足够的保护作用，防止第二栅极结构120受到刻蚀损伤，避免第二栅极结构120侧壁暴露在刻蚀环境中；并且，在刻蚀形成第一开口201工艺过程中所述掩膜侧墙116保持良好的性能，防止掩膜侧墙116的材料性能变差，因此后续在形成第一应力层的工艺过程中不会在掩膜侧墙116上外延生长薄膜。

参考图5，形成填充满所述第一开口201(参考图4)的第一应力层211。

本实施例中，所述第二区域II为PMOS区域，所述第一应力层211的材料为SiGe、SiB或SiGeB。

所述第一应力层211为第二区域II的沟道区提供压应力作用，从而提高第二区域II载流子迁移率。本实施例中，采用选择性外延工艺形成所述第一应力层211，在形成所述第一应力层211的过程中进行原位自掺杂处理，在掩膜侧墙116两侧的第二区域II鳍部102内形成第二重源漏掺杂区。接着，对所述基底进行热退火处理。

在其他实施例中，还可以在形成第一应力层之后，对所述第一应力层进行掺杂处理，在所述掩膜侧墙两侧的第二区域鳍部内形成第二重源漏掺杂区。

在形成所述第一应力层211的工艺过程中，由于掩膜侧墙116材料的相对介电常数较大，且所述掩膜侧墙116保持良好的性能，从而避免在掩膜侧墙116上外延生长薄膜，使得形成的第一应力层211具有较高性能。

本实施例中，所述第二栅极结构侧壁的侧墙包括偏移侧墙105以及位于偏移侧墙105侧壁表面的掩膜侧墙116。在其他实施例中，所述第二栅极结构侧壁的侧墙还可以仅包括掩膜侧墙。

在形成所述第一应力层211之后，还可以对所述第一应力层211顶部表面进行氧化处理，在所述第一应力层211表面形成氧化层。

参考图6，刻蚀位于第一栅极结构110两侧的第一区域I部分厚度的鳍部102，在所述第一区域I鳍部102内形成第二开口202。

在刻蚀形成所述第二开口202之前，刻蚀位于第一区域I的掩膜层106，形成覆盖第一区域I的偏移侧墙105侧壁表面的掩膜侧墙116。

具体的，形成覆盖第二区域II的第二图形层108，所述第二图形层108还覆盖部分第一区域I的掩膜层106，且暴露出位于第一栅极结构110两侧的部分掩膜层106表面；以所述第二图形层108为掩膜，刻蚀所述第一栅极结构110两侧的掩膜层106形成掩膜侧墙116，继续刻蚀位于掩膜侧墙116两侧的部分厚度的鳍部102，形成所述第二开口202；接着，去除所述第二图形层108。

在刻蚀形成所述第二开口202的工艺过程中，所述掩膜侧墙116为第一栅极结构110提供足够的保护作用，防止第一栅极结构110受到刻蚀损伤，避免第一栅极结构110侧壁暴露在刻蚀环境中；并且，在刻蚀形成所述第二开口202工艺过程中所述掩膜侧墙116保持良好的性能，防止掩膜侧墙116的材料性能变差，因此后续在形成第二应力层的工艺过程中不会在掩膜侧墙116上外延生长薄膜。

参考图7，形成填充满所述第二开口202(参考图6)的第二应力层212。

本实施例中，所述第一区域I为NMOS区域，所述第二应力层212的材料为SiCP、SiC或SiP。所述第二应力层212为第一区域I的沟道区提供拉应力作用，从而提高第一区域I载流子迁移率。本实施例中，采用选择性外延工艺形成所述第二应力层212，在形成所述第二应力层212的过程中进行原位自掺杂处理，在掩膜侧墙106两侧的第一区域I鳍部102内形成第一重源漏掺杂区。接着，对所述基底进行热退火处理。

在形成所述第二应力层212的工艺过程中，由于掩膜侧墙116材料的相对介电常数较大，且所述掩膜侧墙116保持良好的性能，从而避免在掩膜侧墙116上外延生长薄膜，使得形成的第二应力层212具有较高性能。

在其他实施例中，还可以在形成第二应力层之后，对所述第二应力层进行掺杂处理，在所述掩膜侧墙两侧的第一区域鳍部内形成第一重源漏掺杂区。

在形成所述第二应力层212之后，还可以对所述第二应力层212顶部表面进行氧化处理，在所述第二应力层212表面形成氧化层。

需要说明的是，本实施例中，以所述源漏掺杂区内形成有应力层为例。在其他实施例中，形成所述源漏掺杂区的工艺步骤还可以包括：形成覆盖所述栅极结构侧壁表面的偏移侧墙；以所述偏移侧墙为掩膜，在所述偏移侧墙两侧的基底内形成轻源漏掺杂区，具体的，对所述偏移侧墙两侧的基底进行掺杂以形成轻源漏掺杂区；接着，在所述偏移侧墙侧壁表面形成掩膜侧墙；以所述掩膜侧墙为掩膜，在所述掩膜侧墙两侧的基底内形成重源漏掺杂区，具体的对所述掩膜侧墙两侧的基底进行掺杂以形成重源漏掺杂区。

参考图8，去除所述侧墙，暴露出栅极结构侧壁表面。

本实施例中，去除所述掩膜侧墙116(参考图7)以及偏移侧墙105(参考图7)，同时还刻蚀去除剩余掩膜层106(参考图7)，暴露出第一栅极结构110侧壁表面以及第二栅极结构120侧壁表面。

采用湿法刻蚀工艺，刻蚀去除所述掩膜侧墙116、偏移侧墙105以及剩余掩膜层106。本实施例中，所述掩膜侧墙116的材料为氮化硅，所述偏移侧墙105的材料为氮化硅，所述湿法刻蚀工艺采用的刻蚀液体为磷酸溶液。

在其他实施例中，在去除所述侧墙的过程中，还可以刻蚀去除位于栅极结构顶部的硬掩膜层。

参考图9，在所述源漏掺杂区上以及栅极结构侧壁表面形成层间介质层200。

本实施例中，在所述暴露出的第一栅极结构110侧壁表面、以及暴露出的第二栅极结构120侧壁表面形成所述层间介质层200，且所述层间介质层200还位于第一源漏掺杂区以及第二源漏掺杂区上。

形成所述层间介质层200的工艺步骤包括：在所述第一源漏掺杂区上方、第二源漏掺杂区上方、第一栅极结构110表面以及第二栅极结构120表面形成层间介质膜，所述层间介质膜顶部高于第一栅极结构110顶部以及第二栅极结构120顶部；对所述层间介质膜顶部表面进行平坦化处理，去除高于第一栅极结构110顶部以及第二栅极结构120顶部的层间介质膜，形成所述层间介质层200，且还去除位于第一栅极结构110顶部表面以及第二栅极结构120顶部表面的硬掩膜层104(参考图8)。

所述层间介质层200材料的相对介电常数小于所述侧墙材料的相对介电常数；所述层间介质层200的材料包括氧化硅、掺碳氧化硅、掺氟氧化硅或掺硼氧化硅。

本实施例中，所述层间介质层200的材料为氧化硅；采用化学气相沉积工艺形成所述层间介质层200。在其他实施例中，还可以采用物理气相沉积工艺或原子层沉积工艺形成所述层间介质层。

参考图10，去除所述栅极结构，在所述栅极结构所在的位置形成金属栅极结构。

本实施例中，所述第一栅极结构110为伪栅结构，所述第二栅极结构120为伪栅结构，在形成所述层间介质层304之后，还包括：刻蚀去除所述第一栅极结构110和第二栅极结构120，在所述第一区域I的层间介质层200内形成第一凹槽，在所述第二区域II的层间介质层200内形成第二凹槽；形成填充满所述第一凹槽的第一金属栅极结构210；形成填充满所述第二凹槽的第二金属栅极结构220。

后续的工艺步骤包括还包括，在所述层间介质层以及栅极结构顶部上形成上层介质层；在所述栅极结构顶部表面形成贯穿所述上层介质层的导电插塞。

本实施例中，在所述第一金属栅极结构210顶部表面形成第一导电插塞；在所述第二金属栅极结构220顶部表面形成第二导电插塞。

本实施例中，去除了栅极结构侧壁上的侧墙，采用层间介质层填充侧墙所在的位置，且所述层间介质层材料的相对介电常数小于侧墙材料的相对介电常数，因此栅极结构与位于栅极结构顶部的导电插塞构成的等效电容的电容值小，从而提高半导体器件的运行速率。

相应的，本发明还提供一种采用上述方法形成的半导体器件，参考图10，所述半导体器件包括：

基底；

位于所述基底上的栅极结构；

位于所述栅极结构两侧的基底内的源漏掺杂区；

位于所述源漏掺杂区上以及栅极结构侧壁表面的层间介质层200。

以下将结合附图对本发明提供的半导体器件进行详细说明。

所述基底包括：衬底101、位于衬底101表面的分立的鳍部102、以及位于衬底101表面以及鳍部102部分侧壁表面的隔离层103，其中，所述栅极结构横跨鳍部102，且覆盖鳍部102的部分顶部和侧壁表面，所述源漏掺杂区位于栅极结构两侧的鳍部102内。

本实施例中，所述基底包括第一区域I和第二区域II，有关第一区域I和第二区域II的相应描述请参考前述实施例的相应说明。

所述栅极结构包括：位于第一区域I基底上的第一栅极结构210、以及位于第二区域II基底上的第二栅极结构220。所述源漏掺杂区包括：位于第一栅极结构210两侧的鳍部102内的第一源漏掺杂区；以及位于第二栅极结构220两侧的鳍部102内的第二源漏掺杂区。

本实施例中，为了提高半导体器件的载流子迁移率，所述第一源漏掺杂区内形成有第二应力层212，所述第二源漏掺杂区内形成有第一应力层211。

本实施例中，所述层间介质层200覆盖第一栅极结构210侧壁以及第二栅极结构220侧壁，且所述层间介质层200材料的相对介电常数小于等于氧化硅的相对介电常数，所述层间介质层200的材料包括氧化硅、掺碳氧化硅、掺氟氧化硅或掺硼氧化硅。

所述半导体器件还包括：位于所述栅极结构顶部表面的导电插塞(未图示)。

由于所述层间介质层200覆盖栅极结构侧壁，且层间介质层200材料的相对介电常数常数较低，使得栅极结构与导电插塞形成的等效电容的电容值小，半导体结构内的电信号延迟缩短，使得半导体器件的运行速率得到提高。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体器件的形成方法，其特征在于，包括：

提供基底，所述基上形成有栅极结构；

在所述栅极结构侧壁上形成侧墙；

在所述侧墙两侧的基底内形成源漏掺杂区；

在形成所述源漏掺杂区之后，刻蚀去除所述侧墙，暴露出栅极结构侧壁表面；

在所述源漏掺杂区上以及栅极结构侧壁表面形成层间介质层，且所述层间介质层材料的相对介电常数小于所述侧墙材料的相对介电常数。

2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述层间介质层材料的相对介电常数小于或等于氧化硅的相对介电常数。

3.如权利要求1或2所述的半导体器件的形成方法，其特征在于，所述层间介质层的材料包括氧化硅、掺碳氧化硅、掺氟氧化硅或掺硼氧化硅。

4.如权利要求1所述的半导体器件的形成方法，其特征在于，所述侧墙的材料包括氮化硅。

5.如权利要求4所述的半导体器件的形成方法，其特征在于，所述侧墙的材料还包括氧化硅或氮氧化硅。

6.如权利要求1所述的半导体器件的形成方法，其特征在于，所述侧墙包括偏移侧墙以及位于偏移侧墙侧壁表面的掩膜侧墙。

7.如权利要求6所述的半导体器件的形成方法，其特征在于，所述源漏掺杂区包括位于偏移侧墙两侧的基底内的轻源漏掺杂区、以及位于掩膜侧墙两侧的基底内的重源漏掺杂区。

8.如权利要求7所述的半导体器件的形成方法，其特征在于，形成所述源漏掺杂区以及侧墙的工艺步骤包括：形成覆盖所述栅极结构侧壁表面的偏移侧墙；以所述偏移侧墙为掩膜，在所述偏移侧墙两侧的基底内形成轻源漏掺杂区；接着，在所述偏移侧墙侧壁表面形成掩膜侧墙；以所述掩膜侧墙为掩膜，在所述掩膜侧墙两侧的基底内形成重源漏掺杂区。

9.如权利要求1所述的半导体器件的形成方法，其特征在于，形成所述重源漏掺杂区的工艺步骤包括：刻蚀位于所述掩膜侧墙两侧的部分厚度的基底，在所述基底内形成开口；形成填充满所述开口的应力层，在形成所述应力层的过程中采用原位自掺杂处理形成所述重源漏掺杂区；或者，在形成所述应力层后，对所述应力层进行掺杂处理形成所述重源漏掺杂区。

10.如权利要求9所述的半导体器件的形成方法，其特征在于，所述应力层的材料为SiGe、SeGeB、SiB、SiC、SiCP或SiP。

11.如权利要求6所述的半导体器件的形成方法，其特征在于，所述基底包括第一区域和第二区域，其中，第一区域为PMOS区域或NMOS区域，第二区域为PMOS区域或NMOS区域；所述栅极结构包括，位于第一区域基底表面的第一栅极结构，以及位于第二区域基底表面的第二栅极结构；所述源漏掺杂区包括，位于侧墙两侧的第一区域的基底内的第一源漏掺杂区，以及位于侧墙两侧的第二区域的基底内的第二源漏掺杂区。

12.如权利要求11所述的半导体器件的形成方法，其特征在于，形成所述侧墙、第一源漏掺杂区、第二源漏掺杂区的工艺步骤包括：在所述第一栅极结构和第二栅极结构侧壁表面形成偏移侧墙；在所述偏移侧墙两侧的第一区域基底内形成第一轻源漏掺杂区；在所述偏移侧墙两侧的第二区域的基底内形成第二轻源漏掺杂区；形成覆盖所述偏移侧墙侧壁表面、第一轻源漏掺杂区表面、以及第二轻源漏掺杂区表面的掩膜层；刻蚀位于偏移侧墙两侧的第一区域的掩膜层以及部分厚度的基底，形成覆盖所述偏移侧墙侧壁表面的掩膜侧墙；在所述掩膜侧墙两侧的第一区域的基底内形成第一重源漏掺杂区；在所述掩膜侧墙两侧的第二区域的基底内形成第二重源漏掺杂区。

13.如权利要求1所述的半导体器件的形成方法，其特征在于，所述基底包括：衬底、位于衬底表面的分立的鳍部、以及位于衬底表面以及鳍部部分侧壁表面的隔离层，其中，所述栅极结构横跨鳍部，且覆盖鳍部的部分顶部和侧壁表面，所述源漏掺杂区位于栅极结构两侧的鳍部内。

14.如权利要求1所述的半导体器件的形成方法，其特征在于，所述栅极结构为伪栅结构；在形成所述层间介质层之后，还包括：刻蚀去除所述栅极结构，在所述层间介质层内形成凹槽；形成填充满所述凹槽的金属栅极结构。

15.如权利要求1所述的半导体器件的形成方法，其特征在于，在形成所述层间介质层之后，还包括：在所述层间介质层以及栅极结构顶部上形成上层介质层；在所述栅极结构顶部表面形成贯穿所述上层介质层的导电插塞。

16.一种半导体器件，其特征在于，包括：

基底；

位于所述基底上的栅极结构；

位于所述栅极结构两侧的基底内的源漏掺杂区；

位于所述源漏掺杂区上以及栅极结构侧壁表面的层间介质层。

17.如权利要求16所述的半导体器件，其特征在于，所述层间介质层的材料包括氧化硅、掺碳氧化硅、掺氟氧化硅或掺硼氧化硅。

18.如权利要求16所述的半导体器件，其特征在于，所述源漏掺杂区内具有应力层。

19.如权利要求16所述的半导体器件，其特征在于，所述基底包括：衬底、位于衬底表面的分立的鳍部、以及位于衬底表面以及鳍部部分侧壁表面的隔离层，其中，所述栅极结构横跨鳍部，且覆盖鳍部的部分顶部和侧壁表面，所述源漏掺杂区位于栅极结构两侧的鳍部内。

20.如权利要求16所述的半导体器件，其特征在于，所述半导体器件还包括：位于所述栅极结构顶部表面的导电插塞。