CN110957220A - 半导体结构及其形成方法 - Google Patents
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Abstract
本发明提供一种半导体结构及其形成方法，形成方法包括：提供基底，基底包括衬底、分立于衬底上的鳍部以及横跨鳍部的栅极结构，栅极结构覆盖鳍部的部分顶面和部分侧壁；去除栅极结构两侧部分厚度的鳍部，形成位于栅极结构两侧的沟槽，沟槽包括第一凹槽和位于第一凹槽底端的第二凹槽，第一凹槽包括靠近栅极结构的第一侧壁，第二凹槽包括靠近栅极结构的第二侧壁，第二侧壁位于第一侧壁靠近栅极结构的一侧；在沟槽中形成源漏掺杂层。本发明实施例中栅极结构下方的鳍部用作沟道，由于第二凹槽位于第一凹槽的底端，位于第二凹槽中的源漏掺杂层与栅极结构的距离较远，源漏掺杂层中的掺杂离子不容易扩散至栅极结构，从而提高了半导体结构的抗击穿能力。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
位于FinFET栅极结构两侧中的源漏掺杂层通过外延方式形成，可以使得FinFET的器件性能得到增强，但是FinFET存在容易被击穿的问题。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，提高鳍部顶部的抗击穿能力。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底、分立于所述衬底上的鳍部以及横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部的部分顶面和部分侧壁；去除所述栅极结构两侧部分厚度的所述鳍部，形成位于所述栅极结构两侧的沟槽，所述沟槽包括第一凹槽和位于所述第一凹槽底端的第二凹槽，所述第一凹槽包括靠近所述栅极结构的第一侧壁，所述第二凹槽包括靠近所述栅极结构的第二侧壁，所述第二侧壁位于所述第一侧壁靠近所述栅极结构的一侧；在所述沟槽中形成源漏掺杂层。
可选的，位于所述栅极结构下方的鳍部为沟道，形成所述沟槽的步骤包括：刻蚀所述栅极结构两侧部分厚度的所述鳍部，形成第一凹槽；在所述第一凹槽的侧壁上形成侧壁保护层；刻蚀所述第一凹槽底部以及所述侧壁保护层下方靠近所述沟道的鳍部材料，形成第二凹槽；所述半导体结构的形成方法还包括：在形成所述沟槽之后，在所述沟槽中形成源漏掺杂层之前，去除所述侧壁保护层。
可选的，刻蚀所述第一凹槽底部以及所述侧壁保护层下方靠近所述沟道的鳍部材料，形成第二凹槽的步骤包括：刻蚀所述第一凹槽底面的鳍部材料形成底部凹槽；以垂直于所述栅极结构侧壁的方向为横向，横向干法刻蚀所述底部凹槽的侧壁形成第二凹槽。
可选的，刻蚀所述第一凹槽底部以及所述侧壁保护层下方靠近所述沟道的鳍部材料，形成第二凹槽的步骤包括：采用湿法刻蚀工艺刻蚀所述第一凹槽底面的鳍部材料形成第二凹槽。
可选的，在所述第一凹槽的侧壁上形成侧壁保护层的步骤包括：在第一凹槽的底面和第一凹槽的侧壁上形成保护材料层；去除位于所述第一凹槽底面的保护材料层，形成位于所述第一凹槽侧壁上的侧壁保护层。
可选的，在第一凹槽的底面和第一凹槽的侧壁上形成保护材料层的步骤包括：通过氮离子注入工艺，或者，去耦等离子体氮化处理形成所述保护材料层。
可选的，在所述第一凹槽的侧壁上形成侧壁保护层的步骤包括：所述侧壁保护层的厚度为1纳米至10纳米。
可选的，位于所述栅极结构下方的所述鳍部为沟道，形成所述沟槽的步骤包括：刻蚀所述栅极结构两侧部分厚度的所述鳍部，形成开口；在所述开口中形成牺牲层；在所述开口中，未被所述牺牲层覆盖的侧壁上形成侧壁保护层；去除所述牺牲层；刻蚀所述侧壁保护层下方靠近所述沟道的鳍部材料，形成第二凹槽以及位于所述第二凹槽上的第一凹槽；所述半导体结构的形成方法还包括：在形成所述沟槽之后，在所述沟槽中形成源漏掺杂层之前，去除所述侧壁保护层。
可选的，所述侧壁保护层的材料为氮氧化硅或氮化硅。
可选的，去除侧壁保护层的步骤包括：利用干法刻蚀工艺去除侧壁保护层。
可选的，所述干法刻蚀工艺参数包括：氮气的流量为100至300sccm，氧气的流量为5至15sccm，氟甲烷的流量为8至50sccm，采用的射频功率为100W，采用的电源电压为30至100V，压强为10至200mTorr，工艺时间为4至50秒。
可选的，形成所述沟槽的步骤包括：所述第一凹槽的深度为80埃米至250埃米。
可选的，形成沟槽的步骤包括：所述第二凹槽的深度为150埃米至400埃米。
可选的，形成所述沟槽的步骤包括：所述第二侧壁与所述第一侧壁之间的间距为10埃米至30埃米。
可选的，所述半导体结构的形成方法还包括：形成所述沟槽之后，在所述沟槽中形成源漏掺杂层之前，氧化所述沟槽形成氧化层并利用湿法刻蚀工艺去除所述氧化层。
相应的，本发明还提供一种半导体结构，包括：衬底；鳍部，分立于所述衬底上；栅极结构，横跨所述鳍部并覆盖所述鳍部的部分顶面和部分侧壁；沟槽，位于所述栅极结构两侧的所述鳍部中，所述沟槽包括第一凹槽和位于所述第一凹槽底端的第二凹槽，所述第一凹槽包括靠近所述栅极结构的第一侧壁，所述第二凹槽包括靠近所述栅极结构的第二侧壁，所述第二侧壁位于所述第一侧壁靠近所述栅极结构的一侧；源漏掺杂层，位于所述沟槽中。
可选的，所述第一凹槽的深度为80埃米至250埃米。
可选的，所述第二凹槽的深度为150埃米至400埃米。
可选的，所述第二侧壁与所述第一侧壁之间的间距为10埃米至30埃米。
与现有技术相比，本发明的技术方案具有以下优点：
本发明去除所述栅极结构两侧部分厚度的所述鳍部，形成位于所述栅极结构两侧的沟槽，所述沟槽包括第一凹槽和位于所述第一凹槽底端的第二凹槽，所述第一凹槽包括靠近所述栅极结构的第一侧壁，所述第二凹槽包括靠近所述栅极结构的第二侧壁，所述第二侧壁位于所述第一侧壁靠近所述栅极结构的一侧，所述沟槽中形成有源漏掺杂层。所述栅极结构下方的鳍部用作沟道，由于所述第二凹槽位于所述第一凹槽的底端，位于所述第二凹槽中的源漏掺杂层与所述栅极结构的距离较远，源漏掺杂层中掺杂离子不容易穿过所述沟道与所述栅极结构之间的鳍部材料，也就是说，源漏掺杂层中的掺杂离子不容易扩散至栅极结构，从而提高了半导体结构的抗击穿能力。
附图说明
图1所示是一种半导体结构的形成方法对应的结构示意图；
图2至图10是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；
图11至图16是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图；
图17至图18是本发明半导体结构一实施例的结构示意图；
图19是本发明半导体结构另一实施例的结构示意图。
具体实施方式
由背景技术可知，当所述源漏掺杂层采用外延方式形成时，FinFET容易被击穿，现结合一种半导体结构的形成方法分析所述源漏掺杂层采用外延方式形成时鳍部的顶部容易被击穿的原因。
参考图1，示出了一种半导体结构的形成方法对应的结构示意图。
如图1所示，提供基底，所述基底包括衬底1、分立于所述衬底1上的鳍部2、横跨所述鳍部2的栅极结构3以及位于所述栅极结构3两侧鳍部2中的源漏掺杂层4，所述栅极结构3覆盖所述鳍部2的部分顶面和部分侧壁，在所述栅极结构3与所述鳍部2之间形成有氧化层5。
本实施例中，所述沟道为U型沟道，源漏掺杂层外延生长在所述U型沟道中，在所述源漏掺杂层4中掺杂的离子的浓度较大时，对所述源漏掺杂层4进行退火处理后，所述源漏掺杂层4中掺杂的离子容易扩散至所述氧化层5中，氧化层5中掺杂有离子，因此在被施加电压后容易被击穿。
为了解决所述技术问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底、分立于所述衬底上的鳍部以及横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部的部分顶面和部分侧壁；去除所述栅极结构两侧部分厚度的所述鳍部，形成位于所述栅极结构两侧的沟槽，所述沟槽包括第一凹槽和位于所述第一凹槽底端的第二凹槽，所述第一凹槽包括靠近所述栅极结构的第一侧壁，所述第二凹槽包括靠近所述栅极结构的第二侧壁，所述第二侧壁位于所述第一侧壁靠近所述栅极结构的一侧；在所述沟槽中形成源漏掺杂层。
本发明去除所述栅极结构两侧部分厚度的所述鳍部，形成位于所述栅极结构两侧的沟槽，所述沟槽包括第一凹槽和位于所述第一凹槽底端的第二凹槽，所述第一凹槽包括靠近所述栅极结构的第一侧壁，所述第二凹槽包括靠近所述栅极结构的第二侧壁，所述第二侧壁位于所述第一侧壁靠近所述栅极结构的一侧，所述沟槽中形成有源漏掺杂层。所述栅极结构下方的鳍部用作沟道，由于所述第二凹槽位于所述第一凹槽的底端，位于所述第二凹槽中的源漏掺杂层与所述栅极结构的距离较远，源漏掺杂层中的掺杂离子不容易穿过所述沟道与所述栅极结构之间的鳍部材料，也就是说，源漏掺杂层中的掺杂离子不容易扩散至栅极结构，从而提高了半导体结构的抗击穿能力。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图10是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图2至图4，提供基底，所述基底包括衬底100、分立于所述衬底100上的鳍部102以及横跨所述鳍部102的栅极结构103，所述栅极结构103覆盖所述鳍部102的部分顶面和部分侧壁。
如图2所示，所述衬底100为所述半导体结构的形成提供工艺平台。所述鳍部102的材料与所述衬底100的材料相同均为硅。其他实施例中，所述衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。所述衬底100内还能够形成有半导体器件，例如，PMOS晶体管、CMOS晶体管、NMOS晶体管、电阻器、电容器或电感器等。所述衬底100表面还能够形成有界面层，所述界面层的材料为氧化硅、氮化硅或氮氧化硅等。
本实施例中，所述基底还包括位于所述鳍部102之间的隔离结构101。所述隔离结构101用于对相邻器件之间起到隔离作用，所述隔离结构101的材料可以为氧化硅、氮化硅或氮氧化硅。本实施例中，所述隔离结构101的材料为氧化硅。
如图3至图4所示，所述栅极结构103为伪栅材料结构(Dummy Gate)，所述栅极结构103包括保形覆盖所述鳍部102部分顶面和部分侧壁的伪栅氧化层1031，所述栅极结构103还包括位于所述伪栅氧化层1031上的伪栅层1032。在本实施例中，所述栅极结构103为叠层结构，其他实施例中所述栅极结构还可以为单层结构，即所述伪栅材料结构仅包括所述伪栅层。
具体地，形成所述栅极结构103的步骤包括：形成保形覆盖所述鳍部102的伪栅氧化材料层后，在所述伪栅氧化材料层上形成横跨所述鳍部102的伪栅材料层；在所述伪栅材料层表面形成栅极掩膜层105。以所述栅极掩膜层105为掩膜依次刻蚀所述伪栅材料层和伪栅氧化材料层，形成伪栅氧化层1031和位于所述伪栅氧化层1031上的伪栅层1032，所述伪栅氧化层1031和伪栅层1032覆盖所述鳍部102的部分顶部和部分侧壁。
本实施例中，所述伪栅层1032的材料为多晶硅。其他实施例中，所述伪栅层的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。
所述伪栅氧化层1031的材料为氧化硅。其他实施例中，所述伪栅氧化层的材料还可以为氮氧化硅。
本实施例中，所述栅极结构103为伪栅结构，后续制程中栅极结构103被去除。在其他实施例中，去除栅极掩膜层后，栅极结构被保留，也就是说伪栅氧化层和材料为多晶硅的伪栅层被保留，即多晶硅栅极结构作为最终的栅极结构。
本实施例中，所述基底还包括形成在所述伪栅层1032侧壁上的侧墙层104。
本实施例中，通过对所述鳍部102进行氧化处理的方式形成所述伪栅氧化材料层，从而有利于提高所述伪栅氧化材料层的形成质量和致密度。相应的，所述伪栅氧化材料层覆盖所述隔离结构101露出的鳍部102的顶部表面和侧壁表面。所述伪栅氧化材料层为形成所述伪栅氧化层1031做准备。
需要说明的是，形成所述伪栅氧化层1031后，保留位于所述栅极结构103顶部的所述栅极掩膜层105。所述栅极掩膜层105用于在后续工艺过程中起到刻蚀停止层的作用。
本实施例中，所述栅极掩膜层105的材料为氮化硅。其他实施例中，栅极掩膜层的材料还可以为氮氧化硅。
需要说明的是，所述氮化硅在受热时应力较大，因此，在所述栅极掩膜层105与所述栅极结构103之间形成缓冲层(图中未示出)，所述缓冲层起到应力缓冲的作用，使得所述栅极掩膜层105更好的粘附在所述栅极结构103上。本实施例中，所述缓冲层的材料为氧化硅。
参考图5至图9，去除所述栅极结构103两侧部分厚度的所述鳍部102，形成位于所述栅极结构103两侧的沟槽106(如图9所示)，所述沟槽106包括第一凹槽107和位于所述第一凹槽107底端的第二凹槽108；所述第一凹槽107包括靠近所述栅极结构103的第一侧壁109，所述第二凹槽108包括靠近所述栅极结构103的第二侧壁110，所述第二侧壁110位于所述第一侧壁109靠近所述栅极结构103的一侧。
本实施例中，形成所述沟槽106的步骤包括：刻蚀所述栅极结构103两侧部分厚度的所述鳍部102，形成第一凹槽107；在所述第一凹槽107的侧壁上形成侧壁保护层113；刻蚀所述第一凹槽107底部以及所述侧壁保护层113下方靠近所述沟道的鳍部102材料，形成第二凹槽108。
如图5所示，刻蚀所述栅极结构103两侧部分厚度的所述鳍部102，形成第一凹槽107。所述第一凹槽107用于为后续制程中形成第二凹槽提供工艺平台，所述第一凹槽107侧壁为后续步骤中形成所述侧壁保护层提供侧壁，因此，所述第一凹槽107的深度与所述侧壁保护层的高度相同。
本实施例中，采用干法刻蚀工艺刻蚀所述栅极结构103两侧部分厚度的所述鳍部102，形成所述第一凹槽107。其他实施例中，还可以采用湿法刻蚀工艺形成所述第一凹槽。
还需要说明的是，所述第一凹槽107的深度不能过深也不能过浅，如果所述第一凹槽107过深，会使得后续形成的所述第二凹槽距离所述栅极结构103过远，使得沟道的开、断不能被很好的控制；如果第一凹槽107过浅，使得所述第二凹槽108与所述沟道的距离过近，形成在栅极结构103与所述源漏掺杂层间的鳍部材料过少，不利于减少后续形成的源漏掺杂层中掺杂的离子的扩散，会使得鳍部102的顶部易被击穿。相应的，所述第一凹槽107的深度D1为80埃米至250埃米。
如图6至图7所示，在所述第一凹槽107的侧壁上形成侧壁保护层113的步骤包括：在所述第一凹槽107的底面和侧壁上形成保护材料层112，去除位于所述第一凹槽107底面的保护材料层112，形成位于所述第一凹槽107侧壁上的侧壁保护层113。所述保护材料层112用于为形成侧壁保护层113提供工艺基础。
本实施例中，在形成位于所述第一凹槽107侧壁上的侧壁保护层113的过程中，所述鳍部102材料的被刻蚀速率大于所述保护材料层112的被刻蚀速率。
在本实施例中，所述保护材料层112的材料为氮氧化硅或氮化硅。
本实施例中，在第一凹槽107的底面和第一凹槽107的侧壁上形成保护材料层112的步骤包括：通过氮离子注入工艺，或者，去耦等离子体氮化处理形成所述保护材料层112。
具体地，采用氮离子注入工艺形成保护材料层112时，工艺参数包括：氮离子的注入能量为1KeV至30KeV，氮离子的注入剂量为1.0E14atm/cm2至1.0E19atm/cm2，注入角度与侧墙层104侧壁的夹角为0度至30度。
采用去耦等离子体氮化处理形成所述保护材料层112时，工艺参数包括：等离子体的功率为600至2500W，处理时间为10至300秒，压强为10至300毫托(mTorr)，氮气流入腔室的速率为50至1200sccm，氦气流入腔室的速率为80至1500sccm。
所述侧壁保护层113形成在所述第一凹槽107的侧壁上，用于刻蚀所述第一凹槽107底部的鳍部102材料形成第二凹槽的过程中，保护所述第一凹槽107的侧壁不被刻蚀。
形成位于所述第一凹槽107侧壁上的侧壁保护层113的步骤包括：采用干法刻蚀去除位于所述第一凹槽107底面的保护材料层112，其他实施例中，还可以采用湿法刻蚀工艺去除位于第一凹槽底面的保护材料层，形成侧壁保护层。
需要说明的是，所述侧壁保护层113的厚度不宜过厚，也不宜过薄。若所述侧壁保护层113过厚，需要花费过多的工艺时间去除位于所述第一凹槽107底面的保护材料层112，形成位于所述第一凹槽107侧壁上的侧壁保护层113；若所述侧壁保护层113过薄，后续制程中难以起到抗刻蚀的作用。因此，所述侧壁保护层113的厚度为1纳米至10纳米。
如图8和图9所示，刻蚀所述第一凹槽107底部以及所述侧壁保护层113下方靠近所述沟道的鳍部材料，形成第二凹槽108。所述第一凹槽107和第二凹槽108形成沟槽106，为后续制程中形成源漏掺杂层提供空间。
所述第二凹槽108包括靠近所述栅极结构103的第二侧壁110，所述第一凹槽107包括靠近所述栅极结构103的第一侧壁109，所述第二侧壁110位于所述第一侧壁109靠近所述栅极结构103的一侧。
本实施例中，形成第二凹槽108的步骤包括：采用湿法刻蚀工艺刻蚀所述第一凹槽107底面的鳍部102材料。所述第一凹槽107的侧壁上形成有侧壁保护层113，湿法刻蚀工艺具有各向同性，因此，利用湿法刻蚀工艺刻蚀所述第一凹槽107底面的鳍部102材料形成第二凹槽108的过程中，所述第一凹槽107底面的材料被刻蚀，所述侧壁保护层113下方靠近所述沟道的鳍部102材料也被刻蚀，使得所述第二侧壁110位于所述第一侧壁109靠近所述栅极结构103的一侧。
需要说明的是，还可以采用干法刻蚀工艺形成第二凹槽108，具体的步骤包括：采用干法刻蚀工艺刻蚀所述第一凹槽107底面的鳍部材料形成底部凹槽(图中未示出)。以垂直于所述栅极结构103侧壁的方向为横向，所述底部凹槽的侧壁未形成侧壁保护层，所述第一凹槽107的侧壁上形成侧壁保护层，横向干法刻蚀所述底部凹槽的侧壁，形成第二凹槽108。利用所述干法刻蚀工艺，形成的所述第二侧壁110同样位于所述第一侧壁109靠近所述栅极结构103的一侧。
需要说明的是，所述第二侧壁110位于所述第一侧壁109靠近所述栅极结构103的一侧。后续制程中，在所述沟槽106中形成源漏掺杂层，所述栅极结构103下方的鳍部102用作沟道，由于所述第二凹槽108位于所述第一凹槽107的底端，位于所述第二凹槽108中的源漏掺杂层与所述栅极结构103的距离较远，源漏掺杂层中的掺杂离子不容易穿过所述沟道与所述栅极结构103之间的鳍部102材料，也就是说，源漏掺杂层中的掺杂离子不容易扩散至伪栅氧化层1031中，从而提高了半导体结构的抗击穿能力。
本实施例中，所述第二凹槽108的深度D2(如图8所示)不宜太深也不宜太浅。如果第二凹槽108太深，器件的短沟道效应会更加严重，如果第二凹槽108太浅，后期形成的源漏掺杂层对沟道的压应力或者拉应力过小，使得器件性能受到影响。相应的，所述第二凹槽108的深度D2为150埃米至400埃米。
本实施例中，所述第二侧壁110与所述第一侧壁109之间的间距D3不宜太长也不宜太短。如果间距D3太长，则所述第二侧壁110过于靠近沟道，后期形成的源漏掺杂层对沟道的压应力或者拉应力过小，使得器件的性能较差；如果间距D3太短，则所述第二侧壁110过于靠近所述第一侧壁109使得短沟道效应更加明显，使得器件性能降低。为此所述第二侧壁110与所述第一侧壁109之间的间距D3为10埃米至30埃米。
在本实施例中，所述沟槽106为U型沟槽，所述U型沟槽能够提供很好的沟道应力。其他实施例中，所述沟槽还可以为∑凹槽，Σ形凹槽因为形状更接近沟道，增强驱动电流的效果更佳。
需要说明的是，所述半导体结构的形成方法还包括：形成所述沟槽106之后，在所述沟槽106中形成源漏掺杂层之前，对所述沟槽106进行氧化处理形成氧化层(图未示)并利用湿法刻蚀工艺去除所述氧化层。
对所述沟槽106进行氧化可以修复沟槽106表面刻蚀产生的损伤，去除所述氧化层可以使得第一侧壁109的底端与第二凹槽108的连接处变得圆滑，便于源漏掺杂层的外延生长。
参考图10，在所述沟槽106中形成源漏掺杂层111。
本实施例中，所述源漏掺杂层111为通过外延方式形成。
所述沟槽106包括第一凹槽107(如图5所示)和第二凹槽108(如图9所示)，位于所述第二凹槽108中的源漏掺杂层111与所述栅极结构103的距离较远，源漏掺杂层111中的掺杂离子不容易穿过所述沟道与所述栅极结构103之间的鳍部102材料，也就是说，源漏掺杂层111中的掺杂离子不容易扩散至伪栅氧化层1031，从而提高了半导体结构的抗击穿能力。
所述半导体结构的形成方法还包括：在形成所述第二凹槽108之后，在所述沟槽106中形成源漏掺杂层111之前，去除所述侧壁保护层113。去除所述侧壁保护层113的步骤包括：利用干法刻蚀工艺去除侧壁保护层113。所述干法刻蚀的工艺参数包括：氮气的流量为200sccm，氧气的流量为10sccm，氟甲烷的流量为8至50sccm，采用的射频功率为100W，采用的电源电压为30至100V，压强为10至200mTorr，工艺时间为4至50秒。
其他实施例中，还可以采用湿法刻蚀工艺去除所述侧壁保护层，具体参数包括去除溶液为磷酸溶液，磷酸与水的体积百分比为80:100至98:100，温度为80°至150°。
本实施例中，后续制程中，参照现有工艺，形成覆盖所述源漏掺杂层111的介质层，去除所述栅极结构103，形成金属栅极结构，在所述介质层中形成开口，在所述开口中形成金属栅极结构。
其他实施例中，当最终以栅极结构103作为最终结构时，后续制程中，参照现有工艺，去除栅极掩膜层105，形成覆盖所述源漏掺杂层111的介质层。
图11至图16是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图。
本实施例与前一实施例相同之处不再赘述，与前一实施例不同之处在于：形成所述沟槽时形成第一凹槽和第二凹槽的先后顺序。
参考图11至图15，形成所述沟槽206的步骤包括：刻蚀所述栅极结构203两侧部分厚度的所述鳍部202，形成开口215；在所述开口215中形成牺牲层216；在所述开口215中，未被所述牺牲层216覆盖的侧壁上形成侧壁保护层213；去除所述牺牲层216；刻蚀所述侧壁保护层213下方靠近所述沟道的鳍部202材料，形成第二凹槽208以及位于所述第二凹槽208上的第一凹槽207；所述半导体结构的形成方法还包括：在形成所述沟槽206之后，在所述沟槽206中形成源漏掺杂层之前，去除所述侧壁保护层213。
如图11所示，刻蚀所述栅极结构203两侧部分厚度的所述鳍部202，形成开口215。所述开口215为后续制程中形成沟槽206提供工艺平台。
如图12所示，在所述开口215中形成牺牲层216，所述牺牲层216为后续制程中形成侧壁保护层213做准备。
如图13至图14所示，在所述开口215中，未被所述牺牲层216覆盖的侧壁上形成侧壁保护层213的步骤包括：在所述牺牲层216表面，以及所述开口215中未被所述牺牲层216覆盖的侧壁上形成保护层217，去除所述牺牲层216表面上的保护层217，在高于所述牺牲层216的所述开口215侧壁上形成侧壁保护层213。
需要说明的是，所述半导体结构的形成方法还包括，在形成侧壁保护层213后，形成第一凹槽207和第二凹槽208前，去除所述开口215中的牺牲层216。
如图15所示，刻蚀所述侧壁保护层213下方靠近所述沟道的鳍部202材料，形成第二凹槽208以及位于所述第二凹槽208上的第一凹槽207。
本实施例中，刻蚀所述侧壁保护层213下方靠近所述沟道的鳍部202材料，形成第二凹槽208以及位于所述第二凹槽208上的第一凹槽207的工艺为湿法刻蚀工艺。
具体的，当采用湿法刻蚀工艺形成沟槽206时，所述第一凹槽207的侧壁上形成有侧壁保护层213，湿法刻蚀工艺具有各向同性，因此，所述侧壁保护层213下方靠近所述沟道的鳍部202材料被刻蚀，使得所述第二侧壁210位于所述第一侧壁209靠近所述栅极结构203的一侧。
需要说明的是，所述半导体结构的形成方法还包括，在形成第二侧壁210之后，在所述沟槽206中形成源漏掺杂层211之前，去除所述侧壁保护层213。
参考图16，在所述沟槽206中形成源漏掺杂层211。
对本实施例所述源漏掺杂层211的形成方法的具体描述，在此不再赘述。
本发明还提供一种半导体结构。参考图17至图18，示出了本发明半导体结构一实施例的结构示意图。
图18为本发明半导体结构的结构示意图，图17为为了更好的说明本发明半导体结构的辅助示意图。
参考图18，半导体结构包括衬底300；鳍部302，分立于所述衬底300上；栅极结构303，横跨所述鳍部302，并覆盖所述鳍部302的部分顶面和部分侧壁；沟槽306，位于所述栅极结构303两侧的所述鳍部302中，所述沟槽306包括第一凹槽307(如图17所示)和位于所述第一凹槽307底端的第二凹槽308(如图17所示)，所述第一凹槽307包括靠近所述栅极结构303的第一侧壁309，所述第二凹槽308包括靠近所述栅极结构303的第二侧壁310，所述第二侧壁310位于所述第一侧壁309靠近所述栅极结构303的一侧；源漏掺杂层311，位于所述沟槽306中。
所述衬底300为所述半导体结构的形成提供工艺平台。所述鳍部302的材料与所述衬底300的材料相同均为硅。其他实施例中，所述衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。所述衬底300内还能够形成有半导体器件，例如，PMOS晶体管、CMOS晶体管、NMOS晶体管、电阻器、电容器或电感器等。所述衬底300表面还能够形成有界面层，所述界面层的材料为氧化硅、氮化硅或氮氧化硅等。
本实施例中，所述基底还包括露出所述鳍部302顶面和部分侧壁的隔离结构301。所述隔离结构301用于对相邻器件之间起到隔离作用，所述隔离结构301的材料可以为氧化硅、氮化硅或氮氧化硅。
本实施例中，所述隔离结构301的材料为氧化硅。
本实施例中，所述栅极结构303为多晶硅栅极结构，所述栅极结构303包括保形覆盖所述鳍部302的部分顶面和部分侧壁的栅介质层3031，所述栅极结构303还包括位于所述栅介质层3031上的栅极层3032。
在本实施例中，所述栅极结构303为叠层结构，其他实施例中所述栅极结构还可以为单层结构，即所述栅极结构仅包括所述栅极层。
本实施例中，所述栅极层3032的材料为多晶硅。其他实施例中，所述栅极层的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。
本实施例中，所述基底还包括形成在所述栅极结构303侧壁上的侧墙层304。所述栅介质层3031还成在所述鳍部302顶面与所述侧墙层304之间。
所述栅介质层3031的材料为氧化硅。其他实施例中，所述栅介质层的材料还可以为氮氧化硅。
还需要说明的是，所述第一凹槽307的深度D1(如图17所示)不能过深也不能过浅，如果所述第一凹槽307过深，所述第二凹槽308距离所述栅极结构303过远，使得栅极结构303不能很好的控制沟道的开、断；如果第一凹槽307过浅，使得所述第二凹槽308与所述沟道的距离过近，形成在所述栅极结构303与所述源漏掺杂层311间的鳍部材料过少，不利于减少所述源漏掺杂层311中掺杂的离子的扩散，会使得鳍部302的顶部易被击穿。相应的，所述第一凹槽307的深度D1为80埃米至250埃米。
本实施例中，所述第二凹槽308的深度D2(如图17所示)不宜太深也不宜太浅。如果第二凹槽308太深，器件的短沟道效应会更加严重；如果第二凹槽308太浅，源漏掺杂层311对沟道的压应力或者拉应力过小，使得器件性能受到影响。相应的，所述第二凹槽308的深度D2为150埃米至400埃米。
本实施例中，所述第二侧壁310与所述第一侧壁309之间的间距D3(如图17所示)不宜太长也不宜太短。如果间距太长，则所述第二侧壁310过于靠近沟道，所述源漏掺杂层311对沟道的压应力或者拉应力过小，使得器件的性能较差；如果间距太短，则所述第二侧壁310过于靠近所述第一侧壁309使得短沟道效应更加明显，使得器件性能降低。为此所述第二侧壁310与所述第一侧壁309之间的间距D3为10埃米至30埃米。
在本实施例中，所述沟槽306为U型沟槽，所述U型沟槽能够提供很好的沟道应力。其他实施例中，所述沟槽还可以为∑凹槽，Σ形凹槽因为形状更接近沟道，增强驱动电流的效果更佳。
所述沟槽306包括第一凹槽307和第二凹槽308，位于所述第二凹槽308中的源漏掺杂层311与所述栅极结构303的距离较远，源漏掺杂层311中掺杂离子不容易穿过所述沟道与所述栅极结构303之间的鳍部302材料，也就是说，源漏掺杂层311中的掺杂的离子不容易扩散至栅介质层3031，从而提高了半导体结构的抗击穿能力。
参考图19，示出了本发明半导体结构另一实施例的结构示意图。
参考图19，本实施例与半导体结构一实施例相同之处在此不再赘述。本实施例与一实施例的不同之处在于：所述栅极结构403为金属栅极结构，所述金属栅极结构包括栅介质层4031和位于所述栅介质层4031上的栅极层4032。
本实施例中，所述栅介质层4031的材料为为高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。本实施例中，所述栅介质层4031的材料为HfO2。在其他实施例中，所述栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3中的一种或几种。
本实施例中，所述栅极层4032的材料为镁钨合金，在其他实施例中，所述栅极层的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti等。
本实施例所述半导体结构可以采用前述实施例所述的形成方法形成，也可以采用其他形成方法形成。本实施例中，对所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (19)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括衬底、分立于所述衬底上的鳍部以及横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部的部分顶面和部分侧壁；
去除所述栅极结构两侧部分厚度的所述鳍部，形成位于所述栅极结构两侧的沟槽，所述沟槽包括第一凹槽和位于所述第一凹槽底端的第二凹槽，所述第一凹槽包括靠近所述栅极结构的第一侧壁，所述第二凹槽包括靠近所述栅极结构的第二侧壁，所述第二侧壁位于所述第一侧壁靠近所述栅极结构的一侧；
在所述沟槽中形成源漏掺杂层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，位于所述栅极结构下方的鳍部为沟道，形成所述沟槽的步骤包括：
刻蚀所述栅极结构两侧部分厚度的所述鳍部，形成第一凹槽；
在所述第一凹槽的侧壁上形成侧壁保护层；
刻蚀所述第一凹槽底部以及所述侧壁保护层下方靠近所述沟道的鳍部材料，形成第二凹槽；
所述半导体结构的形成方法还包括：在形成所述沟槽之后，在所述沟槽中形成源漏掺杂层之前，去除所述侧壁保护层。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，刻蚀所述第一凹槽底部以及所述侧壁保护层下方靠近所述沟道的鳍部材料，形成第二凹槽的步骤包括：
刻蚀所述第一凹槽底面的鳍部材料形成底部凹槽；
以垂直于所述栅极结构侧壁的方向为横向，横向干法刻蚀所述底部凹槽的侧壁形成第二凹槽。
4.如权利要求2所述的半导体结构的形成方法，其特征在于，刻蚀所述第一凹槽底部以及所述侧壁保护层下方靠近所述沟道的鳍部材料，形成第二凹槽的步骤包括：采用湿法刻蚀工艺刻蚀所述第一凹槽底面的鳍部材料形成第二凹槽。
5.如权利要求2所述的半导体结构的形成方法，其特征在于，在所述第一凹槽的侧壁上形成侧壁保护层的步骤包括：
在第一凹槽的底面和第一凹槽的侧壁上形成保护材料层；
去除位于所述第一凹槽底面的保护材料层，形成位于所述第一凹槽侧壁上的侧壁保护层。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，在第一凹槽的底面和第一凹槽的侧壁上形成保护材料层的步骤包括：
通过氮离子注入工艺，或者去耦等离子体氮化处理形成所述保护材料层。
7.如权利要求2所述的半导体结构的形成方法，其特征在于，在所述第一凹槽的侧壁上形成侧壁保护层的步骤包括：所述侧壁保护层的厚度为1纳米至10纳米。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，位于所述栅极结构下方的所述鳍部为沟道，形成所述沟槽的步骤包括：
刻蚀所述栅极结构两侧部分厚度的所述鳍部，形成开口；
在所述开口中形成牺牲层；
在所述开口中未被所述牺牲层覆盖的侧壁上形成侧壁保护层；
去除所述牺牲层；
刻蚀所述侧壁保护层下方靠近所述沟道的鳍部材料，形成第二凹槽以及位于所述第二凹槽上的第一凹槽；
所述半导体结构的形成方法还包括：在形成所述沟槽之后，在所述沟槽中形成源漏掺杂层之前，去除所述侧壁保护层。
9.如权利要求2或8所述的半导体结构的形成方法，其特征在于，所述侧壁保护层的材料为氮氧化硅或氮化硅。
10.如权利要求2或8所述的半导体结构的形成方法，其特征在于，去除侧壁保护层的步骤包括：利用干法刻蚀工艺去除侧壁保护层。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述干法刻蚀工艺参数包括：氮气的流量为100至300sccm，氧气的流量为5至15sccm，氟甲烷的流量为8至50sccm，采用的射频功率为100W，采用的电源电压为30至100V，压强为10至200mTorr，工艺时间为4至50秒。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述沟槽的步骤包括：所述第一凹槽的深度为80埃米至250埃米。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，形成沟槽的步骤包括：所述第二凹槽的深度为150埃米至400埃米。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述沟槽的步骤包括：所述第二侧壁与所述第一侧壁之间的间距为10埃米至30埃米。
15.如权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：形成所述沟槽之后，在所述沟槽中形成源漏掺杂层之前，氧化所述沟槽形成氧化层并利用湿法刻蚀工艺去除所述氧化层。
16.一种半导体结构，其特征在于，包括：
衬底；
鳍部，分立于所述衬底上；
栅极结构，横跨所述鳍部并覆盖所述鳍部的部分顶面和部分侧壁；
沟槽，位于所述栅极结构两侧的所述鳍部中，所述沟槽包括第一凹槽和位于所述第一凹槽底端的第二凹槽，所述第一凹槽包括靠近所述栅极结构的第一侧壁，所述第二凹槽包括靠近所述栅极结构的第二侧壁，所述第二侧壁位于所述第一侧壁靠近所述栅极结构的一侧；
源漏掺杂层，位于所述沟槽中。
17.如权利要求16所述的半导体结构，其特征在于，所述第一凹槽的深度为80埃米至250埃米。
18.如权利要求16所述的半导体结构，其特征在于，所述第二凹槽的深度为150埃米至400埃米。
19.如权利要求16所述的半导体结构，其特征在于，所述第二侧壁与所述第一侧壁之间的间距为10埃米至30埃米。
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