CN115642182A - 横向双扩散场效应晶体管、制作方法、芯片及电路 - Google Patents
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Abstract
本发明提供一种横向双扩散场效应晶体管、制作方法、芯片及电路,涉及半导体技术领域。晶体管包括:硅衬底;阱区;第一氧化隔离层和第二氧化隔离层,形成于阱区的两侧;第一漏极重掺杂区和第二漏极重掺杂区均为具有至少一个坡面的凸台状梯形体结构,第一漏极重掺杂区形成于部分第一氧化隔离层上,第二漏极重掺杂区形成于部分第二氧化隔离层上;第一漏极重掺杂区与第一漏极金属电极构成第一漏极,第二漏极重掺杂区与第二漏极金属电极构成第二漏极;体区、漂移区、第一场板、栅极、源极,形成于阱区。通过本发明提供的晶体管,能够改善自热效应,避免载流子迁移率下降,降低热载流子效应,提高击穿电压,提高器件的性能和可靠性。
Description
技术领域
本发明涉及半导体技术领域,具体地,涉及一种横向双扩散场效应晶体管制作方法、一种横向双扩散场效应晶体管、一种芯片和一种电路。
背景技术
横向双扩散场效应晶体管(Lateral Double-Diffused MOSFET,LDMOS)作为一种横向功率器件,其电极均位于器件表面,易于通过内部连接实现与低压信号电路以及其它器件的单片集成,同时又具有耐压高、增益大、线性度好、效率高、宽带匹配性能好等优点,如今已被广泛应用于功率集成电路中,尤其是低功耗和高频电路。
现有技术中,横向双扩散场效应晶体管的工作电压和电流都较大,在导通时,大电流通过漂移区时,都是沿着漂移区的表面流通,这样容易引起横向双扩散场效应晶体管的负阻效应。且漏极做的比较浅,漏极与漂移区界面处电场比较强,再加上大电流,引起很强的热电子效应,降低了器件的可靠性。
发明内容
针对现有技术中容易引起横向双扩散场效应晶体管的负阻效应,且热电子效应强,器件可靠性低的技术问题,本发明提供了一种横向双扩散场效应晶体管制作方法、一种横向双扩散场效应晶体管、一种芯片和一种电路,采用该方法制备出的横向双扩散场效应晶体管能够减轻漂移区表面电子的聚集,改善自热效应,避免载流子迁移率下降,降低热载流子效应,提高击穿电压,提高器件性能和可靠性。
为实现上述目的,本发明一方面提供一种横向双扩散场效应晶体管,包括:硅衬底,具有第一导电类型;阱区,形成于所述硅衬底上,具有与第一导电类型不同的第二导电类型;氧化隔离层,包括第一氧化隔离层和第二氧化隔离层,分别形成于所述阱区的两侧;漏极重掺杂区,包括第一漏极重掺杂区和第二漏极重掺杂区,具有第二导电类型,所述第一漏极重掺杂区和所述第二漏极重掺杂区均为具有至少一个坡面的凸台状梯形体结构,所述第一漏极重掺杂区形成于部分第一氧化隔离层上,所述第二漏极重掺杂区形成于部分第二氧化隔离层上;漏极金属电极,包括第一漏极金属电极和第二漏极金属电极,所述第一漏极金属电极形成于部分第一氧化隔离层上与所述第一漏极重掺杂区相邻,所述第二漏极金属电极形成于部分第二氧化隔离层上与所述第二漏极重掺杂区相邻,所述第一漏极重掺杂区与所述第一漏极金属电极构成第一漏极,所述第二漏极重掺杂区与所述第二漏极金属电极构成第二漏极;体区、漂移区、第一场板、栅极、源极,均形成于所述阱区,所述漂移区包括第一漂移区和第二漂移区,所述第一漂移区紧贴所述第一漏极重掺杂区的坡面,所述第二漂移区紧贴所述第二漏极重掺杂区的坡面,源极包括形成于所述体区的源极重掺杂区,以及形成于所述源极重掺杂区上的源极金属电极。
进一步地,所述横向双扩散场效应晶体管还包括:层间电介质层,包括第一层间电介质层和第二层间电介质层,所述第一层间电介质层形成于所述第一漏极金属电极与所述源极金属电极之间,所述第一漏极金属电极横向延伸并覆盖部分第一层间电介质层,所述第二层间电介质层形成于所述第二漏极金属电极与所述源极金属电极之间,所述第二漏极金属电极横向延伸并覆盖部分第二层间电介质层,横向延伸出的第一漏极金属电极与被覆盖的第一层间电介质层以及横向延伸出的第二漏极金属电极与被覆盖的第二层间电介质层构成第二场板。
进一步地,所述漏极重掺杂区的厚度介于4-10um。
进一步地,所述漂移区与所述漏极重掺杂区的厚度比介于1/3-1/2。
进一步地,所述漏极重掺杂区的坡面与氧化隔离层的上表面的夹角介于45°-60°。
本发明第二方面提供一种横向双扩散场效应晶体管制作方法,所述横向双扩散场效应晶体管制作方法包括:
提供SOI衬底,所述SOI衬底由下至上依次包括硅衬底、氧化层和上层硅,所述上层硅具有第一导电类型重掺杂;
利用所述SOI衬底形成氧化隔离层、漏极重掺杂区和阱区,其中,所述阱区形成于所述硅衬底上,具有与第一导电类型不同的第二导电类型,所述氧化隔离层包括第一氧化隔离层和第二氧化隔离层,分别形成于所述阱区的两侧,所述漏极重掺杂区包括第一漏极重掺杂区和第二漏极重掺杂区,具有第二导电类型,所述第一漏极重掺杂区和所述第二漏极重掺杂区均为具有至少一个坡面的凸台状梯形体结构,所述第一漏极重掺杂区形成于部分第一氧化隔离层上,所述第二漏极重掺杂区形成于部分第二氧化隔离层上;
在所述阱区形成体区、漂移区、第一场板、栅极、源极,所述漂移区包括第一漂移区和第二漂移区,所述第一漂移区紧贴所述第一漏极重掺杂区的坡面,所述第二漂移区紧贴所述第二漏极重掺杂区的坡面,源极包括形成于所述体区的源极重掺杂区,以及形成于所述源极重掺杂区上的源极金属电极;
形成漏极金属电极,所述漏极金属电极包括第一漏极金属电极和第二漏极金属电极,所述第一漏极金属电极形成于部分第一氧化隔离层上与所述第一漏极重掺杂区相邻,所述第二漏极金属电极形成于部分第二氧化隔离层上与所述第二漏极重掺杂区相邻,所述第一漏极重掺杂区与所述第一漏极金属电极构成第一漏极,所述第二漏极重掺杂区与所述第二漏极金属电极构成第二漏极。
进一步地,所述利用所述SOI衬底形成氧化隔离层、漏极重掺杂区和阱区,包括:通过刻蚀工艺对所述氧化层和上层硅进行刻蚀,形成所述氧化隔离层和所述漏极重掺杂区;通过外延工艺在所述第一漏极重掺杂区与所述第一氧化隔离层形成的层叠结构,以及所述第二漏极重掺杂区与所述第二氧化隔离层形成的层叠结构之间形成所述阱区。
进一步地,所述方法还包括:通过化学气相沉积在晶体管表面形成一层电介质层;利用刻蚀工艺去除部分源极重掺杂区以及未被漏极重掺杂区覆盖的氧化隔离层上的电介质层,形成层间电介质层,所述层间电介质层包括第一层间电介质层和第二层间电介质层;形成所述漏极金属电极和所述源极金属电极,包括:通过物理气象沉积在晶体管表面形成一层金属层;通过刻蚀工艺去除所述第一层间电介质层和所述第二层间电介质层上的部分金属层,形成所述漏极金属电极和所述源极金属电极,所述第一层间电介质层形成于所述第一漏极金属电极与所述源极金属电极之间,所述第一漏极金属电极横向延伸并覆盖部分第一层间电介质层,所述第二层间电介质层形成于所述第二漏极金属电极与所述源极金属电极之间,所述第二漏极金属电极横向延伸并覆盖部分第二层间电介质层,横向延伸出的第一漏极金属电极与被覆盖的第一层间电介质层以及横向延伸出的第二漏极金属电极与被覆盖的第二层间电介质层构成第二场板。
进一步地,所述漏极重掺杂区的厚度介于4-10um。
进一步地,所述漂移区与所述漏极重掺杂区的厚度比介于1/3-1/2。
进一步地,所述漏极重掺杂区的坡面与氧化隔离层的上表面的夹角介于45°-60°。
本发明第三方面提供一种芯片,该芯片包括上文所述的横向双扩散场效应晶体管。
本发明第四方面一种电路,该电路包括上文所述的横向双扩散场效应晶体管。
通过本发明提供的技术方案,本发明至少具有如下技术效果:
本发明的横向双扩散场效应晶体管包括具有第一导电类型的硅衬底,阱区形成于硅衬底上,阱区具有第二导电类型。氧化隔离层包括第一氧化隔离层和第二氧化隔离层,分别形成于阱区的两侧。漏极重掺杂区包括第一漏极重掺杂区和第二漏极重掺杂区,具有第二导电类型,第一漏极重掺杂区和第二漏极重掺杂区均为具有至少一个坡面的凸台状梯形体结构,第一漏极重掺杂区形成于部分第一氧化隔离层上,第二漏极重掺杂区形成于部分第二氧化隔离层上。漏极金属电极包括第一漏极金属电极和第二漏极金属电极,第一漏极金属电极形成于部分第一氧化隔离层上与第一漏极重掺杂区相邻,第二漏极金属电极形成于部分第二氧化隔离层上与第二漏极重掺杂区相邻,第一漏极重掺杂区与第一漏极金属电极构成第一漏极,第二漏极重掺杂区与第二漏极金属电极构成第二漏极。体区、漂移区、第一场板、栅极、源极,均形成于阱区,源极包括形成于体区的源极重掺杂区,以及形成于源极重掺杂区上的源极金属电极,漂移区包括第一漂移区和第二漂移区,第一漂移区紧贴第一漏极重掺杂区的坡面,第二漂移区紧贴第二漏极重掺杂区的坡面,载流子从沟道进入漂移区内,由于底部相比表面更靠近漂移区,载流子的路径短,载流子会在漂移区内形成到达漏极底部的路径,减少在漂移区表面的载流子,进一步地,由于漏极靠近漂移区一侧为渐变的坡面,能够均匀地吸引载流子,使得载流子在漂移区内的路径分布的更加均匀,从而减轻漂移区表面电子的聚集,改善自热效应,避免载流子迁移率下降,降低热载流子效应,提高击穿电压,提高器件的性能和可靠性。
本发明的其它特征和优点将在随后的具体实施方式部分予以详细说明。
附图说明
附图是用来提供对本发明实施例的进一步理解,并且构成说明书的一部分,与下面的具体实施方式一起用于解释本发明实施例,但并不构成对本发明实施例的限制。在附图中:
图1为本发明实施例提供的横向双扩散场效应晶体管制作方法中形成的SOI衬底的结构示意图;
图2为本发明实施例提供的横向双扩散场效应晶体管制作方法中在SOI衬底表面形成的二氧化硅层和光刻胶的结构示意图;
图3为本发明实施例提供的横向双扩散场效应晶体管制作方法中形成的上层硅、第一氧化隔离层和第二氧化隔离层的结构示意图;
图4为本发明实施例提供的横向双扩散场效应晶体管制作方法中形成的阱区的结构示意图;
图5为本发明实施例提供的横向双扩散场效应晶体管制作方法中形成的体区、漂移区和源极重掺杂区的结构示意图;
图6为本发明实施例提供的横向双扩散场效应晶体管制作方法中形成的第一场氧化层和第二场氧化层的结构示意图;
图7为本发明实施例提供的横向双扩散场效应晶体管制作方法中形成的第一多晶硅层和第二多晶硅层的结构示意图;
图8为本发明实施例提供的横向双扩散场效应晶体管制作方法中形成的第一漏极重掺杂区、第二漏极重掺杂区、第一层间电介质层和第二层间电介质层的结构示意图;
图9为本发明实施例提供的横向双扩散场效应晶体管制作方法中形成的横向双扩散场效应晶体管的结构示意图;
图10为本发明实施例提供的横向双扩散场效应晶体管制作方法的流程图。
附图标记说明
1-硅衬底;2-氧化层;3-上层硅;4-第一氧化隔离层;5-第二氧化隔离层;6-阱区;7-第一漂移区;8-第二漂移区;9-体区;10-源极重掺杂区;11-第一场氧化层;12-第二场氧化层;13-第一多晶硅层;14-第二多晶硅层;15-第一层间电介质层;16-第二层间电介质层;17-第一漏极重掺杂区;18-第二漏极重掺杂区;19-第一漏极金属电极;20-第二漏极金属电极;21-源极金属电极。
具体实施方式
以下结合附图对本发明实施例的具体实施方式进行详细说明。应当理解的是,此处所描述的具体实施方式仅用于说明和解释本发明实施例,并不用于限制本发明实施例。
需要说明的是,在不冲突的情况下,本发明中的实施例及实施例中的特征可以相互组合。
在本发明中,在未作相反说明的情况下,使用的方位词如“上、下、顶、底”通常是针对附图所示的方向而言的或者是针对竖直、垂直或重力方向上而言的各部件相互位置关系描述用词。
下面将参考附图并结合实施例来详细说明本发明。
请参考图9,本发明实施例第一方面提供一种横向双扩散场效应晶体管,该横向双扩散场效应晶体管包括:硅衬底1,具有第一导电类型;阱区6,形成于所述硅衬底1上,具有与第一导电类型不同的第二导电类型;氧化隔离层,包括第一氧化隔离层4和第二氧化隔离层5,分别形成于所述阱区6的两侧;漏极重掺杂区,包括第一漏极重掺杂区17和第二漏极重掺杂区18,具有第二导电类型,所述第一漏极重掺杂区17和所述第二漏极重掺杂区18均为具有至少一个坡面的凸台状梯形体结构,所述第一漏极重掺杂区17形成于部分第一氧化隔离层4上,所述第二漏极重掺杂区18形成于部分第二氧化隔离层5上;漏极金属电极,包括第一漏极金属电极19和第二漏极金属电极20,所述第一漏极金属电极19形成于部分第一氧化隔离层4上与所述第一漏极重掺杂区17相邻,所述第二漏极金属电极20形成于部分第二氧化隔离层5上与所述第二漏极重掺杂区18相邻,所述第一漏极重掺杂区17与所述第一漏极金属电极19构成第一漏极,所述第二漏极重掺杂区18与所述第二漏极金属电极20构成第二漏极;体区9、漂移区、第一场板、栅极、源极,均形成于所述阱区6,所述漂移区包括第一漂移区7和第二漂移区8,所述第一漂移区7紧贴所述第一漏极重掺杂区17的坡面,所述第二漂移区8紧贴所述第二漏极重掺杂区18的坡面,源极包括形成于所述体区9的源极重掺杂区10,以及形成于所述源极重掺杂区10上的源极金属电极21。
具体地,本发明实施方式中,硅衬底1具有第一导电类型,阱区6具有与第一导电类型不同的第二导电类型,形成于硅衬底1上。阱区6内形成有体区9和漂移区,漂移区包括第一漂移区7和第二漂移区8,第一漂移区7和第二漂移区8分别位于体区9两侧。在阱区6的两侧分别形成有第一氧化隔离层4和第二氧化隔离层5。漏极重掺杂区包括第一漏极重掺杂区17和第二漏极重掺杂区18,具有第二导电类型,第一漏极重掺杂区17形成于部分第一氧化隔离层4上并与第一漂移区7相邻,第二漏极重掺杂区18形成于部分第二氧化隔离层5上并与第二漂移区8相邻,第一漏极重掺杂区17和第二漏极重掺杂区18均为具有至少一个坡面的凸台状梯形体结构,第一漏极重掺杂区17的坡面靠近第一漂移区7,第二漏极重掺杂区18的坡面靠近第二漂移区8。第一漏极金属电极19形成于部分第一氧化隔离层4上,并与第一漏极重掺杂区17相邻,第一漏极重掺杂区17与第一漏极金属电极19构成第一漏极。第二漏极金属电极20形成于部分第二氧化隔离层5上,并与第二漏极重掺杂区18相邻,第二漏极重掺杂区18与第二漏极金属电极20构成第二漏极。
源极重掺杂区10形成于体区9,在源极重掺杂区10上形成有源极金属电极21,源极金属电极21与源极重掺杂区10构成源极。阱区6表面形成有一层二氧化硅(栅氧层),第一场氧化层11形成于部分第一漂移区7上,第一多晶硅层13形成于部分体区9以及部分第一场氧化层11上,第二场氧化层12形成于部分第二漂移区8上,第二多晶硅层14形成于部分体区9以及部分第二场氧化层12上,第一场氧化层11与覆盖在其上的第一多晶硅层13以及第二场氧化层12与覆盖在其上的第二多晶硅层14构成第一场板,其余的第一多晶硅层13与下方的栅氧以及其余的第二多晶硅层14与下方的栅氧构成栅极。
衬底为硅衬底、硅锗衬底、绝缘体上硅衬底、绝缘体上锗衬底其中的一种。在本实施例中,衬底为具有第一导电类型的硅衬底1,硅衬底1由SOI衬底提供,SOI衬底还包括形成于硅衬底1上的氧化层2和上层硅3,第一氧化隔离层4和第二氧化隔离层5由氧化层2形成,第一漏极重掺杂区17和第二漏极重掺杂区18由上层硅3形成。利用SOI衬底的结构能够直接形成衬底1、第一氧化隔离层4、第二氧化隔离层5、第一漏极重掺杂区17和第二漏极重掺杂区18,减少了晶体管的制作工艺,而且用单纯的硅衬底或其他种类的衬底制作,由于离子注入工艺限制会影响第一漏极重掺杂区17和第二漏极重掺杂区18的深度,无法形成有效的坡面,不能有效分散漂移区表面的载流子。
根据本发明提供的横向双扩散场效应晶体管,第一漏极重掺杂区17和第二漏极重掺杂区18底部相对于顶部更接近漂移区,载流子从沟道进入第一漂移区7和第二漂移区8之后,由于距离第一漏极重掺杂区17和第二漏极重掺杂区18的底部更近,流通路径较短,一部分载流子会流向第一漏极重掺杂区17和第二漏极重掺杂区18的底部,会形成沟道至第一漏极重掺杂区17和第二漏极重掺杂区18的底部的流通路径,减少第一漂移区7和第二漂移区8表面的载流子。进一步地,第一漏极重掺杂区17和第二漏极重掺杂区18靠近漂移区一侧为渐变的坡面,载流子能够更均匀地分布在坡面上,进一步减少第一漂移区7和第二漂移区8表面的载流子,从而减轻漂移区表面电子的聚集,改善自热效应,避免载流子迁移率下降,降低热载流子效应,提高击穿电压,提高器件的性能和可靠性。
进一步地,所述横向双扩散场效应晶体管还包括:层间电介质层,包括第一层间电介质层15和第二层间电介质层16,所述第一层间电介质层15形成于所述第一漏极金属电极19与所述源极金属电极21之间,所述第一漏极金属电极19横向延伸并覆盖部分第一层间电介质层15,所述第二层间电介质层16形成于所述第二漏极金属电极20与所述源极金属电极21之间,所述第二漏极金属电极20横向延伸并覆盖部分第二层间电介质层16,横向延伸出的第一漏极金属电极19与被覆盖的第一层间电介质层15以及横向延伸出的第二漏极金属电极20与被覆盖的第二层间电介质层16构成第二场板。
具体地,本发明实施方式中,第一漏极金属电极19、第二漏极金属电极20和源极金属电极21突出于阱区6,一层间电介质层15形成于第一漏极金属电极19与源极金属电极21之间,第一漏极金属电极19横向延伸并覆盖部分第一层间电介质层15,第二层间电介质层16形成于第二漏极金属电极20与源极金属电极21之间,第二漏极金属电极20横向延伸并覆盖部分第二层间电介质层16。横向延伸出的第一漏极金属电极19与被覆盖的第一层间电介质层15以及横向延伸出的第二漏极金属电极20与被覆盖的第二层间电介质层16构成第二场板。第二场板能够与第一场板一起作为场板组,降低表面电场,减小场板边缘尖锋电场,提高击穿电压。
进一步地,所述漏极重掺杂区的厚度介于4-10um。
具体地,本发明实施方式中,漏极重掺杂区的厚度介于4-10um,对应地,同时阱区6的深度也会加深,能够分担一部分电场,提高击穿电压。漏极重掺杂区的过厚则SOI衬底刻蚀时间长,不易控制坡面角度,增大工艺难度,如果过薄则不易形成有效的坡面,无法分散载流子。
进一步地,所述漂移区与所述漏极重掺杂区的厚度比介于1/3-1/2。
具体地,本发明实施方式中,漂移区与所述漏极重掺杂区的厚度比介于1/3-1/2,若漂移区过薄,则无法有效分散漂移区表面的载流子,漂移区太厚则需要较大的注入能量,而且离子注入工艺要求高,注入深度有限。
进一步地,所述漏极重掺杂区的坡面与氧化隔离层的上表面的夹角介于45°-60°。
具体地,本发明实施方式中,漏极重掺杂区的坡面与氧化隔离层的上表面的夹角介于45°-60°,在该角度范围内,能够将载流子均匀分散在漏极重掺杂区的坡面,减少在漂移区表面的载流子,改善自热效应。如果角度过大,则坡面不明显,底部与表面到沟道的距离近似,无法分散漂移区表面的载流子;如果角度过小,工艺难度大,而且坡面深入阱区6,也会降低晶体管的击穿电压。
请参考图10,本发明第二方面提供一种横向双扩散场效应晶体管制作方法,所述横向双扩散场效应晶体管制作方法包括以下步骤:S101:提供SOI衬底,所述SOI衬底由下至上依次包括硅衬底1、氧化层2和上层硅3,所述上层硅3具有第一导电类型重掺杂;S102:利用所述SOI衬底形成氧化隔离层、漏极重掺杂区和阱区6,其中,所述阱区6形成于所述硅衬底1上,具有与第一导电类型不同的第二导电类型,所述氧化隔离层包括第一氧化隔离层4和第二氧化隔离层5,分别形成于所述阱区6的两侧,所述漏极重掺杂区包括第一漏极重掺杂区17和第二漏极重掺杂区18,具有第二导电类型,所述第一漏极重掺杂区17和所述第二漏极重掺杂区18均为具有至少一个坡面的凸台状梯形体结构,所述第一漏极重掺杂区17形成于部分第一氧化隔离层4上,所述第二漏极重掺杂区18形成于部分第二氧化隔离层5上;S103:在所述阱区6形成体区9、漂移区、第一场板、栅极、源极,所述漂移区包括第一漂移区7和第二漂移区8,所述第一漂移区7紧贴所述第一漏极重掺杂区17的坡面,所述第二漂移区8紧贴所述第二漏极重掺杂区18的坡面,源极包括形成于所述体区9的源极重掺杂区10,以及形成于所述源极重掺杂区10上的源极金属电极21;
S104:形成漏极金属电极,所述漏极金属电极包括第一漏极金属电极19和第二漏极金属电极20,所述第一漏极金属电极19形成于部分第一氧化隔离层4上与所述第一漏极重掺杂区17相邻,所述第二漏极金属电极20形成于部分第二氧化隔离层5上与所述第二漏极重掺杂区18相邻,所述第一漏极重掺杂区17与所述第一漏极金属电极19构成第一漏极,所述第二漏极重掺杂区18与所述第二漏极金属电极20构成第二漏极。
首先执行步骤S101:提供SOI衬底,所述SOI衬底由下至上依次包括硅衬底1、氧化层2和上层硅3,所述上层硅3具有第一导电类型重掺杂。
具体的,本发明实施方式中,提供的横向双扩散场效应晶体管即可以为N型横向双扩散场效应晶体管,也可以为P型横向双扩散场效应晶体管。当该横向双扩散场效应晶体管为N型横向双扩散场效应晶体管时,第一掺杂类型为P型,第二掺杂类型为N型;当该横向双扩散场效应晶体管为P型横向双扩散场效应晶体管时,第一掺杂类型为N型,第二掺杂类型为P型,本发明对此不作限制,下文本实施例中仅以N型横向双扩散场效应晶体管为例进行说明。请参考图1,本实施例中,先提供SOI衬底,SOI衬底由下至上依次包括P型硅衬底1、氧化层2和上层硅3,上层硅3为N型重掺杂。
接着执行步骤S102:利用所述SOI衬底形成氧化隔离层、漏极重掺杂区和阱区6,其中,所述阱区6形成于所述硅衬底1上,具有与第一导电类型不同的第二导电类型,所述氧化隔离层包括第一氧化隔离层4和第二氧化隔离层5,分别形成于所述阱区6的两侧,所述漏极重掺杂区包括第一漏极重掺杂区17和第二漏极重掺杂区18,具有第二导电类型,所述第一漏极重掺杂区17和所述第二漏极重掺杂区18均为具有至少一个坡面的凸台状梯形体结构,所述第一漏极重掺杂区17形成于部分第一氧化隔离层4上,所述第二漏极重掺杂区18形成于部分第二氧化隔离层5上。
进一步地,所述利用所述SOI衬底形成氧化隔离层、漏极重掺杂区和阱区6,包括:通过刻蚀工艺对所述氧化层2和上层硅3进行刻蚀,形成所述氧化隔离层和所述漏极重掺杂区;通过外延工艺在所述第一漏极重掺杂区17与所述第一氧化隔离层4形成的层叠结构,以及所述第二漏极重掺杂区18与所述第二氧化隔离层5形成的层叠结构之间形成所述阱区6。
具体地,本发明实施方式中,在SOI衬底表面热氧化一层二氧化硅,在二氧化硅表面形成一层光刻胶,对光刻胶进行刻蚀,保留晶体管两端的光刻胶,在中间形成如图2所示的刻蚀窗口,通过刻蚀窗口对上层硅3和氧化层2进行刻蚀,形成如图3所示的第一氧化隔离层4和第二氧化隔离层5,以及分别形成于第一氧化隔离层4和第二氧化隔离层5上的内侧具有一个坡面的凸台状梯形体结构的上层硅3。
然后进行N型硅外延,在两个凸台状上层硅3之间的区域填充满N型硅,化学机械抛光表面多余的N型硅,形成图4所示的N型阱区6。
本实施例中直接利用SOI衬底的结构,硅衬底1作为晶体管的衬底,利用氧化层2形成第一氧化隔离层4和第二氧化隔离层5,利用上层硅3形成第一漏极重掺杂区17和第二漏极重掺杂区18,减少了晶体管的制作工艺,而且用单纯的硅衬底或其他种类的衬底制作,由于离子注入工艺限制会影响第一漏极重掺杂区17和第二漏极重掺杂区18的深度,无法形成有效的坡面,无法分散漂移区表面的载流子。
接着执行步骤S103:在所述阱区6形成体区9、漂移区、第一场板、栅极、源极,所述漂移区包括第一漂移区7和第二漂移区8,所述第一漂移区7紧贴所述第一漏极重掺杂区17的坡面,所述第二漂移区8紧贴所述第二漏极重掺杂区18的坡面,源极包括形成于所述体区9的源极重掺杂区10,以及形成于所述源极重掺杂区10上的源极金属电极21。
具体地,本发明实施方式中,分别进行N型离子注入和P型离子注入,在阱区6形成第一漂移区7、第二漂移区8和体区9,第一漂移区7和第二漂移区8均紧贴凸台状上层硅3的坡面。然后进行N型重掺杂离子注入,在体区9形成源极重掺杂区10,如图5所示。
在晶体管表面热氧化一层薄的二氧化硅,再化学气相沉积一层二氧化硅,对化学气相沉积的二氧化硅进行干法刻蚀,形成图6所示的第一场氧化层11和第二场氧化层12,第一场氧化层11形成于部分第一漂移区7上,第二场氧化层12形成于部分第二漂移区8上。湿法刻蚀去除薄的二氧化硅,再在晶体管表面热氧化一层二氧化硅,作为栅氧层。低压化学气相沉积一层N型重掺杂多晶硅,对多晶硅进行刻蚀,形成图7所示的第一多晶硅层13和第二多晶硅层14,第一多晶硅层13形成于部分体区9以及部分第一场氧化层11上,第二多晶硅层14形成于部分体区9以及部分第二场氧化层12上,第一场氧化层11与覆盖在其上的第一多晶硅层13以及第二场氧化层12与覆盖在其上的第二多晶硅层14构成第一场板,其余的第一多晶硅层13与下方的栅氧以及其余的第二多晶硅层14与下方的栅氧构成栅极。然后在源极重掺杂区10上形成源极金属电极21,源极金属电极21与源极重掺杂区10构成源极。本实施例中,为了简化工艺,可同步形成源极金属电极21、第一漏极金属电极19和第二漏极金属电极20。
最后执行步骤S104:形成漏极金属电极,所述漏极金属电极包括第一漏极金属电极19和第二漏极金属电极20,所述第一漏极金属电极19形成于部分第一氧化隔离层4上与所述第一漏极重掺杂区17相邻,所述第二漏极金属电极20形成于部分第二氧化隔离层5上与所述第二漏极重掺杂区18相邻,所述第一漏极重掺杂区17与所述第一漏极金属电极19构成第一漏极,所述第二漏极重掺杂区18与所述第二漏极金属电极20构成第二漏极。
进一步地,所述方法还包括:通过化学气相沉积在晶体管表面形成一层电介质层;利用刻蚀工艺去除部分源极重掺杂区10以及未被漏极重掺杂区覆盖的氧化隔离层上的电介质层,形成层间电介质层,所述层间电介质层包括第一层间电介质层15和第二层间电介质层16;形成所述漏极金属电极和所述源极金属电极21,包括:通过物理气象沉积在晶体管表面形成一层金属层;通过刻蚀工艺去除所述第一层间电介质层15和所述第二层间电介质层16上的部分金属层,形成所述漏极金属电极和所述源极金属电极21,所述第一层间电介质层15形成于所述第一漏极金属电极19与所述源极金属电极21之间,所述第一漏极金属电极19横向延伸并覆盖部分第一层间电介质层15,所述第二层间电介质层16形成于所述第二漏极金属电极20与所述源极金属电极21之间,所述第二漏极金属电极20横向延伸并覆盖部分第二层间电介质层16,横向延伸出的第一漏极金属电极19与被覆盖的第一层间电介质层15以及横向延伸出的第二漏极金属电极20与被覆盖的第二层间电介质层16构成第二场板。
具体地,本发明实施方式中,对凸台状的上层硅3进行刻蚀,去除最外侧的部分上层硅3,形成第一漏极重掺杂区17和第二漏极重掺杂区18。然后物理气相沉积一层金属层,并对金属层进行刻蚀,形成源极金属电极21、第一漏极金属电极19和第二漏极金属电极20。源极金属电极21形成于源极重掺杂区10上,第一漏极金属电极19形成于部分第一氧化隔离层4上与第一漏极重掺杂区17相邻,第二漏极金属电极20形成于部分第二氧化隔离层5上与第二漏极重掺杂区18相邻,第一漏极重掺杂区17与第一漏极金属电极19构成第一漏极,第二漏极重掺杂区18与第二漏极金属电极20构成第二漏极。
本实施例中还形成有第二场板,在形成第一漏极重掺杂区17和第二漏极重掺杂区18后,通过化学气相沉积在晶体管表面形成一层电介质层,利用刻蚀工艺去除部分源极重掺杂区10以及未被漏极重掺杂区覆盖的氧化隔离层上的电介质层,形成层间电介质层,包括第一层间电介质层15和第二层间电介质层16,然后通过物理气象沉积在晶体管表面形成一层金属层,并对金属层进行刻蚀,去除第一层间电介质层15和第二层间电介质层16上的部分金属层,形成第一漏极金属电极19、第二漏极金属电极20和源极金属电极21,第一漏极金属电极19横向延伸并覆盖部分第一层间电介质层15,第二漏极金属电极20横向延伸并覆盖部分第二层间电介质层16,横向延伸出的第一漏极金属电极19与被覆盖的第一层间电介质层15以及横向延伸出的第二漏极金属电极20与被覆盖的第二层间电介质层16构成第二场板。第二场板能够与第一场板一起作为场板组,降低表面电场,减小场板边缘尖锋电场,提高击穿电压。
进一步地,所述漏极重掺杂区的厚度介于4-10um。
进一步地,所述漂移区与所述漏极重掺杂区的厚度比介于1/3-1/2。
进一步地,所述漏极重掺杂区的坡面与氧化隔离层的上表面的夹角介于45°-60°。
本发明第三方面提供一种芯片,该芯片包括上文所述的横向双扩散场效应晶体管。
本发明第四方面提供一种电路,该电路包括上文所述的横向双扩散场效应晶体管。
以上结合附图详细描述了本发明的优选实施方式,但是,本发明并不限于上述实施方式中的具体细节,在本发明的技术构思范围内,可以对本发明的技术方案进行多种简单变型,这些简单变型均属于本发明的保护范围。
另外需要说明的是,在上述具体实施方式中所描述的各个具体技术特征,在不矛盾的情况下,可以通过任何合适的方式进行组合,为了避免不必要的重复,本发明对各种可能的组合方式不再另行说明。
此外,本发明的各种不同的实施方式之间也可以进行任意组合,只要其不违背本发明的思想,其同样应当视为本发明所公开的内容。
Claims (13)
1.一种横向双扩散场效应晶体管,其特征在于,所述横向双扩散场效应晶体管包括:
硅衬底,具有第一导电类型;
阱区,形成于所述硅衬底上,具有与第一导电类型不同的第二导电类型;
氧化隔离层,包括第一氧化隔离层和第二氧化隔离层,分别形成于所述阱区的两侧;
漏极重掺杂区,包括第一漏极重掺杂区和第二漏极重掺杂区,具有第二导电类型,所述第一漏极重掺杂区和所述第二漏极重掺杂区均为具有至少一个坡面的凸台状梯形体结构,所述第一漏极重掺杂区形成于部分第一氧化隔离层上,所述第二漏极重掺杂区形成于部分第二氧化隔离层上;
漏极金属电极,包括第一漏极金属电极和第二漏极金属电极,所述第一漏极金属电极形成于部分第一氧化隔离层上与所述第一漏极重掺杂区相邻,所述第二漏极金属电极形成于部分第二氧化隔离层上与所述第二漏极重掺杂区相邻,所述第一漏极重掺杂区与所述第一漏极金属电极构成第一漏极,所述第二漏极重掺杂区与所述第二漏极金属电极构成第二漏极;
体区、漂移区、第一场板、栅极、源极,均形成于所述阱区,所述漂移区包括第一漂移区和第二漂移区,所述第一漂移区紧贴所述第一漏极重掺杂区的坡面,所述第二漂移区紧贴所述第二漏极重掺杂区的坡面,源极包括形成于所述体区的源极重掺杂区,以及形成于所述源极重掺杂区上的源极金属电极。
2.根据权利要求1所述的横向双扩散场效应晶体管,其特征在于,所述横向双扩散场效应晶体管还包括:
层间电介质层,包括第一层间电介质层和第二层间电介质层,所述第一层间电介质层形成于所述第一漏极金属电极与所述源极金属电极之间,所述第一漏极金属电极横向延伸并覆盖部分第一层间电介质层,所述第二层间电介质层形成于所述第二漏极金属电极与所述源极金属电极之间,所述第二漏极金属电极横向延伸并覆盖部分第二层间电介质层,横向延伸出的第一漏极金属电极与被覆盖的第一层间电介质层以及横向延伸出的第二漏极金属电极与被覆盖的第二层间电介质层构成第二场板。
3.根据权利要求1所述的横向双扩散场效应晶体管,其特征在于,所述漏极重掺杂区的厚度介于4-10um。
4.根据权利要求1所述的横向双扩散场效应晶体管,其特征在于,所述漂移区与所述漏极重掺杂区的厚度比介于1/3-1/2。
5.根据权利要求1所述的横向双扩散场效应晶体管,其特征在于,所述漏极重掺杂区的坡面与氧化隔离层的上表面的夹角介于45°-60°。
6.一种横向双扩散场效应晶体管制作方法,其特征在于,所述横向双扩散场效应晶体管制作方法包括:
提供SOI衬底,所述SOI衬底由下至上依次包括硅衬底、氧化层和上层硅,所述上层硅具有第一导电类型重掺杂;
利用所述SOI衬底形成氧化隔离层、漏极重掺杂区和阱区,其中,所述阱区形成于所述硅衬底上,具有与第一导电类型不同的第二导电类型,所述氧化隔离层包括第一氧化隔离层和第二氧化隔离层,分别形成于所述阱区的两侧,所述漏极重掺杂区包括第一漏极重掺杂区和第二漏极重掺杂区,具有第二导电类型,所述第一漏极重掺杂区和所述第二漏极重掺杂区均为具有至少一个坡面的凸台状梯形体结构,所述第一漏极重掺杂区形成于部分第一氧化隔离层上,所述第二漏极重掺杂区形成于部分第二氧化隔离层上;
在所述阱区形成体区、漂移区、第一场板、栅极、源极,所述漂移区包括第一漂移区和第二漂移区,所述第一漂移区紧贴所述第一漏极重掺杂区的坡面,所述第二漂移区紧贴所述第二漏极重掺杂区的坡面,源极包括形成于所述体区的源极重掺杂区,以及形成于所述源极重掺杂区上的源极金属电极;
形成漏极金属电极,所述漏极金属电极包括第一漏极金属电极和第二漏极金属电极,所述第一漏极金属电极形成于部分第一氧化隔离层上与所述第一漏极重掺杂区相邻,所述第二漏极金属电极形成于部分第二氧化隔离层上与所述第二漏极重掺杂区相邻,所述第一漏极重掺杂区与所述第一漏极金属电极构成第一漏极,所述第二漏极重掺杂区与所述第二漏极金属电极构成第二漏极。
7.根据权利要求6所述的横向双扩散场效应晶体管制作方法,其特征在于,所述利用所述SOI衬底形成氧化隔离层、漏极重掺杂区和阱区,包括:
通过刻蚀工艺对所述氧化层和上层硅进行刻蚀,形成所述氧化隔离层和所述漏极重掺杂区;
通过外延工艺在所述第一漏极重掺杂区与所述第一氧化隔离层形成的层叠结构,以及所述第二漏极重掺杂区与所述第二氧化隔离层形成的层叠结构之间形成所述阱区。
8.根据权利要求6所述的横向双扩散场效应晶体管制作方法,其特征在于,所述方法还包括:
通过化学气相沉积在晶体管表面形成一层电介质层;
利用刻蚀工艺去除部分源极重掺杂区以及未被漏极重掺杂区覆盖的氧化隔离层上的电介质层,形成层间电介质层,所述层间电介质层包括第一层间电介质层和第二层间电介质层;
形成所述漏极金属电极和所述源极金属电极,包括:
通过物理气象沉积在晶体管表面形成一层金属层;
通过刻蚀工艺去除所述第一层间电介质层和所述第二层间电介质层上的部分金属层,形成所述漏极金属电极和所述源极金属电极,所述第一层间电介质层形成于所述第一漏极金属电极与所述源极金属电极之间,所述第一漏极金属电极横向延伸并覆盖部分第一层间电介质层,所述第二层间电介质层形成于所述第二漏极金属电极与所述源极金属电极之间,所述第二漏极金属电极横向延伸并覆盖部分第二层间电介质层,横向延伸出的第一漏极金属电极与被覆盖的第一层间电介质层以及横向延伸出的第二漏极金属电极与被覆盖的第二层间电介质层构成第二场板。
9.根据权利要求6所述的横向双扩散场效应晶体管制作方法,其特征在于,所述漏极重掺杂区的厚度介于4-10um。
10.根据权利要求6所述的横向双扩散场效应晶体管制作方法,其特征在于,所述漂移区与所述漏极重掺杂区的厚度比介于1/3-1/2。
11.根据权利要求6所述的横向双扩散场效应晶体管制作方法,其特征在于,所述漏极重掺杂区的坡面与氧化隔离层的上表面的夹角介于45°-60°。
12.一种芯片,其特征在于,该芯片包括权利要求1-5中任一项所述的横向双扩散场效应晶体管。
13.一种电路,其特征在于,该电路包括权利要求1-5中任一项所述的横向双扩散场效应晶体管。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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Publication Number | Publication Date |
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CN115642182A true CN115642182A (zh) | 2023-01-24 |
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Application Number | Title | Priority Date | Filing Date |
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CN202211461416.4A Active CN115642182B (zh) | 2022-11-16 | 2022-11-16 | 横向双扩散场效应晶体管、制作方法、芯片及电路 |
Country Status (1)
Country | Link |
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CN (1) | CN115642182B (zh) |
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