CN211700290U

CN211700290U - 高压半导体功率装置的边缘终接的结构

Info

Publication number: CN211700290U
Application number: CN202020631223.9U
Authority: CN
Inventors: 苏毅
Original assignee: Nanjing Zizhu Microelectronics Co ltd
Current assignee: HUAYI MICROELECTRONICS Co.,Ltd.
Priority date: 2020-04-23
Filing date: 2020-04-23
Publication date: 2020-10-16
Anticipated expiration: 2030-04-23

Abstract

一种高压半导体功率装置的边缘终接的结构，其特征在于，在硅衬底中形成有核心沟槽及终端沟槽，其中所述终端沟槽比所述核心沟槽的深度深；所述核心沟槽及终端沟槽包括设于沟槽内侧壁和底部表面的氧化物，和位于所述氧化物之间的第一多晶硅。通过沟槽布局设计来改善边缘终止击穿的方法，从而能降低工艺成本；且通过沟槽布局设计，无需增加任何额外的掩模层或任何额外的处理步骤，即可实现高终端击穿电压，从而更好应用于较小尺寸的集成电路芯片范围。

Description

高压半导体功率装置的边缘终接的结构

技术领域

本创作涉及一种半导体集成电路制造方法，特别是涉及一种沟槽型功率器件的边缘终接的结构。

背景技术

半导体功率器件已经被广泛应用于汽车电子、开关电源以及工业控制器件等领域。特别是沟槽型功率器件，在制作沟槽型功率器件时，在沟槽底部需制作厚氧化层，目的是用来减小栅极底部的寄生电容，降低栅极漏极电荷(Qgd)，以提高开关特性和电学性能。现有技术中通常采用高密度等离子体化学气相淀积(HDPCVD)法制造沟槽底部厚氧化层，其步骤如下：形成沟槽，在沟槽底部沉积一定厚度的厚氧化层，把硅表面的厚氧化层磨掉，去掉沟槽侧壁的氧化层，留下底部氧化层，形成厚氧化层。

存在不同类型的金属-氧化物半导体场效应晶体管(MOSFET)器件。一种用于高伏特(V)漏-源击穿电压的MOSFET器件使用以氧化物做内衬并填充有电连接至源极的传导多晶硅的深沟槽。这使得在正向阻断期间漂移区域与M0S电容器的电荷平衡成为可能。这些M0S电荷平衡器件是传统沟槽式MOSFET器件的更佳替代品。在传统沟槽式MOSFET器件中，在主体区域(body region)中存在很强的电场局部化；而M0S电荷平衡器件能够实现精确的横向漂移区域电荷平衡。据指出这种电荷平衡允许更高的漂移区域掺杂，这改善了这些器件的特定的导通状态电阻(RxA)系数。M0S电荷平衡器件可具有不同类型的栅极控制。例如，可以是在相同沟槽中的分离的多晶硅电极，在栅极多晶硅和连接源极的多晶硅之间存在绝缘层；或者可以是多晶硅电极处在分离的浅沟槽中。栅极还可以是处在硅表面顶部上的平面。但是，由于外延层的高掺杂浓度，传统的边缘终止区无法被用于实现更高的期望击穿电压。在沟槽式M0S电荷平衡结构中，有时环绕单元阵列的简单场板就可能足够。尽管如此，随着采用的电压不断增高，由于在终止区域中不完全的电荷平衡，场板结构开始显现出更低的击穿电压。栅结构包括平面栅和沟槽栅两种，沟槽栅能够得到更大的电流密度和更小的导通电阻而经常应用于功率器件中。对于沟槽栅，通常包括沟槽，形成于沟槽内侧表面包括底部表面和侧面的栅氧化层以及将所述沟槽完全填充的多晶硅栅。沟槽栅需要穿过沟道区，从而能使得多晶硅栅从侧面覆盖沟道区，在栅开启时，被多晶硅栅侧面覆盖的沟道区表面形成沟道。

为提高半导体功率装置在终接区的击穿电压的传统的制备工艺和装置结构，仍然存在终接区所占面积较大等困难。如今制备的半导体功率装置尺寸越来越小，这些困难正变得更加严峻。普遍调查显示，对于较小尺寸的集成电路芯片来说；边缘终接约占总面积的20％。然而，芯片的尺寸越来越小(例如大约缩小了10倍)，为了保持高击穿电压，边缘终接所占的百分比逐渐增大，可能会约占总面积的50％左右。由于端接区不用于电流传导，因此它是晶体管的“非有源”区。即使边缘端接所占的大面积，致使有用的有源组件区有些浪费，但是在克服这个难题方面仍然没有很显着的解决方案。

实用新型内容

为了解决现有技术的问题，本创作提供了一种高压半导体功率装置的边缘终接的结构，一种通过用于SGT MOSFET的沟槽布局设计来改善边缘终止击穿的方法，从而能降低工艺成本；通过沟槽布局设计，无需增加任何额外的掩模层或任何额外的处理步骤，即可实现高终端击穿电压，从而更好应用于较小尺寸的集成电路芯片范围。

本申请的目的及解决其技术问题，是采用以下技术方案来实现的。一种高压半导体功率装置的边缘终接的结构，其特征在于，在衬底中形成有核心沟槽及终端沟槽，其中所述终端沟槽比所述核心沟槽的深度深；所述核心沟槽及终端沟槽包括设于沟槽内侧壁和底部表面的氧化物，和位于所述氧化物之间的第一多晶硅。

在本申请的实施例中，所述终端沟槽的深度比所述核心沟槽的深度多10～20％所述核心沟槽的深度。

在本申请的实施例中，所述核心沟槽及终端沟槽的底部沉积相同厚度的厚氧化层。

在本申请的实施例中，所述终端沟槽内的第一多晶硅的厚度到达所述终端沟槽的硅表面。或，所述终端沟槽内的第一多晶硅上方的位置高度与所述核心沟槽内第一多晶硅的位置高度相同。或，所述终端沟槽内的第一多晶硅上方进一步设有第二多晶硅，所述第二多晶硅的厚度与所述核心沟槽内的第二多晶硅厚度相同。

在本申请的实施例中，所述终端沟槽与附近最后一个核心沟槽的本体区域上无源极掺杂区域。

在本申请的实施例中，进一步所述终端沟槽向外延伸设有通道停止沟槽，用以减少漏极至源极的泄漏，所述通道停止沟槽包括设于沟槽内侧壁和底部表面的氧化物，和位于所述氧化物之间的第一多晶硅。

在本申请的实施例中，所述通道停止沟槽与核心沟槽及终端沟槽的底部沉积相同厚度的厚氧化层。

在本申请的实施例中，所述通道停止沟槽的第一多晶硅的厚度到达所述通道停止沟槽的硅表面。

在本申请的实施例中，所述通道停止沟槽内的第一多晶硅与所述通道停止沟槽外部的硅本体区域电性连接。

本创作提供了一种高压半导体功率装置的边缘终接的结构，其主要在半导体衬底的沟槽内底部的设有厚氧化层，通过用于沟槽布局设计来改善边缘终止击穿，透过干法刻蚀硅工艺的负载效应，宽的沟槽使沟槽更深，基于此，使边缘终端沟槽的设计比主动区的核心沟槽的深度深，通过沟槽布局设计来改善边缘终止击穿的方法，且终端沟槽与核心沟槽的工序可以一起完成，从而能降低工艺成本；且通过沟槽布局设计，无需增加任何额外的掩模层或任何额外的处理步骤，即可实现高终端击穿电压，从而更好应用于较小尺寸的集成电路芯片范围，能够适用于更多种类的沟槽式功率半导体工艺中，从而具有更大的使用范围。

附图说明

图1为本创作高压半导体功率装置的结构示意图。

图2为本创作高压半导体功率装置的第二实施结构示意图。

图3为本创作高压半导体功率装置的第三实施结构示意图。

符号说明

半导体器件100，主动区101，终端区102，衬底110，N掺杂外延区域120，核心沟槽130，终端沟槽140，氧化物150，第一多晶硅161，第二多晶硅162，本体区170，N+掺杂区171，金属层180，通道停止沟槽190。

具体实施方式

为了使本技术领域的人员更好地理解本创作方案，下面将结合本创作实施例中的附图，对本创作实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本创作一部分的实施例，而不是全部的实施例。基于本创作中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本创作保护的范围。

需要说明的是，本创作的说明书和权利要求书及上述附图中的术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、装置、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

附图未按比例绘制，可能只有部分结构以及形成这些结构的不同层在附图中示出。根据本创作的实施例可以结合这些其他的(可能是传统的)工艺步骤实施而不显着扰乱它们。一般而言，根据本创作的实施例可以替换部分的传统工艺而不显着影响外围工艺和步骤。

如本文使用的字母"N"指的是N型掺杂物而字母"P"指的是P型掺杂物。加号”+”及减号”–”用于分别表示相对高或相对低的掺杂物浓度。

在本创作的实施例中，提供了一种高压半导体功率装置的边缘终接的结构，首先，图1为本创作高压半导体功率装置的结构示意图。图中包括具有主动区101及终端区102的半导体器件100的侧视截面图，在半导体器件100的衬底110中形成有在主动区101的核心沟槽130，及在主动区101及终端区102交接处的终端沟槽140，其中所述终端沟槽140比所述核心沟槽130的深度深h；所述核心沟槽130及终端沟槽140包括设于沟槽内侧壁和底部表面的氧化物150，和位于所述氧化物150之间的第一多晶硅161。通过将终端沟槽130和半导体器件100的实施为如图1所示，终端沟槽130可有利地承受高电场且终端区102可呈现更高和具有稳定性的漏-源击穿电压。其中，半导体器件100可以用多种多样的方法来实施。例如，半导体器件100可实施为但不限于金属-氧化物半导体场效应晶体管(M0SFET)器件、沟槽式M0S电荷平衡M0SFET器件或Trench Power M0SFET器件。此外，本实施例图示的半导体器件100实施为N沟道器件，但是不限于此。

在实施例中，半导体器件100可包括N+衬底110，N掺杂外延区域(N–)120，和P掺杂的本体区170。需注意，在实施例中，N+衬底110和N掺杂外延区域120可共同被称作衬底，但是不限于此。此外，半导体器件100还可包括，但不限于，终端沟槽140以及核心沟槽130，这两个沟槽都形成在N掺杂外延区域120内。实施例中，半导体器件100可包括一个或多个类似于核心沟槽130和/或不同于核心沟槽130的沟槽结构。在本实施例中，终止沟槽140和核心沟槽130延伸穿过部分的N掺杂外延区域120，但是不限于此。

又，所述终端沟槽140的深度比所述核心沟槽130的深度多h＝10～20％的深度。终端沟槽140和核心沟槽130每个可被实施为具有大约0.2-0.5μm范围内的深度的深沟槽，但是不限于此。深度取决于技术和设计约束，终端沟槽140和核心沟槽130可被实施为比上述范围更深和更浅。在实施例中，终端沟槽140可透过由于干法刻蚀硅工艺的负载效应，透过宽的沟槽使沟槽更深，终端沟槽140的宽度可被实施为比核心沟槽130的宽度更宽，而具有比核心沟槽130更深的深度。

在图1中，所述核心沟槽130及终端沟槽140包括设于沟槽内侧壁和底部表面的氧化物150，和位于所述氧化物150之间的第一多晶硅161。其中核心沟槽130及终端沟槽140内的氧化物150做为电介质层，同时还包括作为导电用的多晶硅，在本实施例中，核心沟槽130的结构中设有第一多晶硅161及第二多晶硅162，但是不限于此。第一多晶硅161及第二多晶硅162实施上也不限于一种或者多种多晶硅材料。

所述核心沟槽130及终端沟槽140的底部沉积相同厚度的厚氧化层。在本实施例中，作为电介质层的氧化物150覆盖包围分别位于核心沟槽130和终端沟槽140内的第一多晶硅161。

需指出的是，半导体器件100的电介质层的氧化物150可以以各种各样的方法来实施。例如在不同实施例中，作为电介质层的氧化物150可以但不限于，一种或多种电介质材料、一种或多种氧化物等。在一个实施例中，电介质层的氧化物150可以是但不限于二氧化硅。

需注意的是，半导体器件100可不包括图1示出的所有组件。此外，半导体器件100可被实施为包括一个或多个未在图1示出的组件。需指出的是，半导体器件100可用任意已知半导体工艺方法及类似的方法来使用或实施，但不限于此。

需要指出的是，在不同半导体工艺与应用上，前述的结构可应用于P+衬底，实施为P沟道器件，而图1所示的半导体器件100被实施为N沟道器件。

需要指出的是，在实施上，半导体器件100的核心沟槽130间的P掺杂的本体区170间透过金属层180相互连接，且半导体器件100的核心沟槽130间的P掺杂的本体区170上设有作为源极区的N+掺杂区171，但在所述终端沟槽140与附近最后一个核心沟槽130的本体区170上无前述的源极掺杂区域。

在本申请的实施例中，进一步所述终端沟槽140向外延伸设有通道停止沟槽190，所述通道停止沟槽190可用于减少漏极至源极的泄漏。

其中，所述通道停止沟槽190与前述核心沟槽130及终端沟槽140相同包括设于沟槽内侧壁和底部表面的氧化物150，和位于所述氧化物150之间的第一多晶硅160。

其中，所述通道停止沟槽190与核心沟槽130及终端沟槽140的底部沉积相同厚度的厚氧化层。且，所述通道停止沟槽190内的第一多晶硅161的厚度到达所述通道停止沟槽190的硅表面。

需要指出的是，所述通道停止沟槽190内的第一多晶硅161与所述通道停止沟槽外部的本体区170透过金属层180电性连接。

需要指出的是，实施应用上，所述终端沟槽140内的第一多晶硅161的厚度到达所述终端沟槽的硅表面(如图1所示)。

或，所述终端沟槽140结构如图2所示，所述终端沟槽140内的第一多晶硅161上方进一步设有第二多晶硅162，所述第一多晶硅161上方的高度与与所述核心沟槽130内的第一多晶硅161的高度相同，且所述终端沟槽140内的第一多晶硅161厚度大于所述核心沟槽130内的第一多晶硅161的厚度，且所述终端沟槽140内的第二多晶硅162的厚度与所述核心沟槽130内的第二多晶硅162厚度相同。

或，所述终端沟槽140结构如图3所示，所述终端沟槽140内一样只有第一多晶硅161，但所述终端沟槽140内的第一多晶硅161上方的位置高度与所述核心沟槽130内第一多晶硅161的位置高度相同。

以40V SGT边缘终端设计屏蔽栅沟槽型场效应管(Shielded-Gate TrenchMOSFET)的半导体器件100为例，主动区101内的核心沟槽130深度为1.5～1.6μm为例，终端沟槽140的深度为1.9μm为例，h＝0.4μm，以图1所示的终端沟槽140结构，半导体器件100的边缘终端击穿电压可达47.4V。以图2所示的终端沟槽140结构，半导体器件100的边缘终端击穿电压可达47.43V。以图3所示的终端沟槽140结构，半导体器件100的边缘终端击穿电压可达47.1V。

本创作边缘终接的结构，在半导体衬底的沟槽内底部的设有厚氧化层，通过用于沟槽布局设计来改善边缘终止击穿，透过干法刻蚀硅工艺的负载效应，宽的沟槽使沟槽更深，基于此，使边缘终端沟槽的设计比主动区的核心沟槽的深度深，通过沟槽布局设计来改善边缘终止击穿的方法，且终端沟槽与核心沟槽的工序可以一起完成，从而能降低工艺成本；且通过沟槽布局设计，无需增加任何额外的掩模层或任何额外的处理步骤，即可实现高终端击穿电压，从而更好应用于较小尺寸的集成电路芯片范围，能够适用于更多种类的沟槽式功率半导体工艺中，从而具有更大的使用范围。

本申请的一实施例中”及“在各种实施例中”等用语被重复地使用。此用语通常不是指相同的实施例；但它也可以是指相同的实施例。“包含”、“具有”及“包括”等用词是同义词，除非其前后文意显示出其它意思。

以上所述，仅是本申请的具体实施例而已，并非对本申请作任何形式上的限制，虽然本申请已以具体实施例揭露如上，然而并非用以限定本申请，任何熟悉本专业的技术人员，在不脱离本申请技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本申请技术方案的内容，依据本申请的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本申请技术方案的范围内。

Claims

1.一种高压半导体功率装置的边缘终接的结构，其特征在于，

在衬底中形成有核心沟槽及终端沟槽，其中所述终端沟槽比所述核心沟槽的深度深；

所述核心沟槽及终端沟槽包括设于沟槽内侧壁和底部表面的氧化物，和位于所述氧化物之间的第一多晶硅。

2.根据权利要求1所述的高压半导体功率装置的边缘终接的结构，其特征在于，所述终端沟槽的深度比所述核心沟槽的深度多10～20％所述核心沟槽的深度。

3.根据权利要求1所述的高压半导体功率装置的边缘终接的结构，其特征在于，所述核心沟槽及终端沟槽的底部沉积相同厚度的厚氧化层。

4.根据权利要求1所述的高压半导体功率装置的边缘终接的结构，其特征在于，所述终端沟槽内所述氧化物之间的第一多晶硅的厚度到达所述终端沟槽的硅表面。

5.根据权利要求1所述的高压半导体功率装置的边缘终接的结构，其特征在于，所述终端沟槽内所述氧化物之间的第一多晶硅上方的位置高度与所述核心沟槽内所述氧化物之间的第一多晶硅的位置高度相同。

6.根据权利要求5所述的高压半导体功率装置的边缘终接的结构，其特征在于，所述终端沟槽内所述氧化物之间的第一多晶硅上方进一步设有第二多晶硅，所述第二多晶硅的厚度与所述核心沟槽内的第二多晶硅厚度相同。

7.根据权利要求1所述的高压半导体功率装置的边缘终接的结构，其特征在于，进一步所述终端沟槽向外延伸设有通道停止沟槽，所述通道停止沟槽包括设于沟槽内侧壁和底部表面的氧化物，和位于所述氧化物之间的第一多晶硅。

8.根据权利要求7所述的高压半导体功率装置的边缘终接的结构，其特征在于，所述通道停止沟槽与核心沟槽及终端沟槽的底部沉积相同厚度的厚氧化层。

9.根据权利要求7所述的高压半导体功率装置的边缘终接的结构，其特征在于，所述通道停止沟槽的第一多晶硅的厚度到达所述通道停止沟槽的硅表面。

10.根据权利要求7所述的高压半导体功率装置的边缘终接的结构，其特征在于，所述通道停止沟槽内的第一多晶硅与所述通道停止沟槽外部的硅本体区域电性连接。