CN116469766A - 半导体器件及其形成方法 - Google Patents
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Abstract
一种半导体器件及其形成方法，所述方法包括：提供半导体衬底，所述半导体衬底包含元胞区和截止环区，且所述截止环区环绕所述元胞区；在所述截止环区的半导体衬底内形成屏蔽栅结构和截止环结构；其中，所述截止环结构与所述屏蔽栅结构电连接。本发明可以在保持截止环结构尺寸的基础上提高抗击穿能力，还可以在减少截止环结构尺寸的基础上保持相近的抗击穿效果和提高截止效率，从而满足缩小器件尺寸的需求。
Description
技术领域
本发明涉及半导体制造技术领域，特别涉及一种半导体器件及其形成方法。
背景技术
屏蔽栅(Shielded Gate Trench，SGT，又称为分离栅)场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOS)器件，由于其具有较低的栅漏电容Cgd、较低的导通电阻以及较高的耐压性能，相较传统MOS更有利于半导体集成电路的灵活应用，被广泛的应用在个人电脑、手机等智能终端。
具体而言，在屏蔽栅场效应晶体管中，通过在栅电极的下方设置屏蔽电极，从而可以大幅降低栅漏电容并优化器件电场提高击穿电压，并且屏蔽栅场效应晶体管的漂流区中还具有较高的杂质载流子浓度，相应的可以降低导通电阻。由于屏蔽栅场效应晶体管作为功率器件使用时需要承受一定电压。因此，耐压可靠性成为限制屏蔽栅场效应晶体管应用的重要因素。
在现有技术中，可以通过设置截止环区域，并在该区域内设置截止环结构，以提高器件的横向抗击穿能力(又称为截止能力)，阻止耗尽区耗尽。然而，现有的截止环结构占用芯片面积较大，难以满足缩小器件尺寸的需求。
发明内容
本发明解决的技术问题是提供一种半导体器件及其形成方法，可以在保持截止环结构尺寸的基础上提高隔离、截止、抗击穿能力，还可以在减少截止环结构尺寸的基础上保持相近的隔离、截止、抗击穿效果和提高截止效率，从而减小截止环结构占用的面积，满足缩小器件尺寸的需求。
为解决上述技术问题，本发明实施例提供一种半导体器件的形成方法，包括：提供半导体衬底，所述半导体衬底包含元胞区和截止环区，且所述截止环区环绕所述元胞区；在所述截止环区的半导体衬底内形成屏蔽栅结构和截止环结构；其中，所述截止环结构与所述屏蔽栅结构电连接。
可选的，屏蔽栅结构位于截止环结构内部，或者，屏蔽栅结构位于截止环结构外部且偏向所述截止环区的外侧；其中，所述截止环区的外侧为远离所述元胞区的一侧。
可选的，屏蔽栅结构在截止环结构内部的位置偏向所述截止环区的外侧。
可选的，在所述截止环区的半导体衬底内形成屏蔽栅结构和截止环结构，所述形成方法包括：在所述截止环区的半导体衬底内形成屏蔽栅沟槽；形成第一介质层，所述第一介质层覆盖所述屏蔽栅沟槽的底部和侧壁表面；在所述屏蔽栅沟槽内的第一介质层的表面填充第一导电材料；在所述屏蔽栅沟槽的一侧或两侧形成所述截止环结构。
可选的，在所述屏蔽栅沟槽的一侧或两侧形成所述截止环结构之前，所述方法还包括：去除所述第一导电材料的一部分，去除围绕被去除部分第一导电材料的第一介质层，以及去除围绕被去除部分第一介质层的一部分半导体衬底的侧壁，以得到扩大沟槽，其中，所述扩大沟槽的横截面尺寸大于所述屏蔽栅沟槽的横截面尺寸；在所述扩大沟槽内形成第二介质层，所述第二介质层覆盖所述扩大沟槽的侧壁表面并暴露出所述第一导电材料的表面的至少一部分，且所述第二介质层的厚度大于所述第一介质层的厚度；在所述扩大沟槽内的第二介质层表面填充第二导电材料。
可选的，所述截止环结构包含源区和体区，所述源区覆盖所述体区的至少一部分；所述屏蔽栅沟槽与扩大沟槽之间的分界线的深度大于所述源区和体区之间的分界线深度。
可选的，所述的半导体器件的形成方法还包括：形成多个接触孔结构，所述接触孔结构分别与所述截止环结构以及屏蔽栅结构电导通；形成截止环金属层，所述截止环金属层覆盖所述截止环结构、所述屏蔽栅结构以及所述接触孔结构。
可选的，所述半导体器件还包括分压区，所述分压区环绕所述元胞区，所述截止环区环绕所述分压区；所述形成方法还包括：根据所述截止环区的屏蔽栅结构的数量，减少所述分压区的屏蔽栅结构的数量。
可选的，所述截止环区的屏蔽栅结构的数量与减少后的分压区的屏蔽栅结构的数量之和等于所述分压区的屏蔽栅结构的设计数量。
为解决上述技术问题，本发明实施例提供一种半导体器件，包括：半导体衬底，所述半导体衬底包含元胞区和截止环区，且所述截止环区环绕所述元胞区；屏蔽栅结构和截止环结构，位于所述截止环区的半导体衬底内；其中，所述截止环结构与所述屏蔽栅结构电连接。
可选的，屏蔽栅结构位于截止环结构内部，或者，屏蔽栅结构位于截止环结构外部且偏向所述截止环区的外侧；其中，所述截止环区的外侧为远离所述元胞区的一侧。
可选的，屏蔽栅结构在截止环结构内部的位置偏向所述截止环区的外侧。
可选的，所述屏蔽栅结构包括：屏蔽栅沟槽，位于所述截止环区的半导体衬底内；第一介质层，所述第一介质层覆盖所述屏蔽栅沟槽的底部和侧壁表面；第一导电材料，填充于所述屏蔽栅沟槽内的第一介质层的表面；其中，所述截止环结构位于所述屏蔽栅沟槽的一侧或两侧。
可选的，所述屏蔽栅结构还包括：扩大沟槽，是去除所述第一导电材料的一部分，去除围绕被去除部分第一导电材料的第一介质层，以及去除围绕被去除部分第一介质层的一部分半导体衬底的侧壁得到的，其中，所述扩大沟槽的横截面尺寸大于所述屏蔽栅沟槽的横截面尺寸；第二介质层，覆盖所述扩大沟槽的侧壁表面并暴露出所述第一导电材料的表面的至少一部分，且所述第二介质层的厚度大于所述第一介质层的厚度；第二导电材料，填充于所述扩大沟槽内的第二介质层表面。
可选的，所述截止环结构包含源区和体区，所述源区覆盖所述体区的至少一部分；所述屏蔽栅沟槽与扩大沟槽之间的分界线的深度大于所述源区和体区之间的分界线深度。
可选的，所述的半导体器件还包括：多个接触孔结构，所述接触孔结构分别与所述截止环结构以及屏蔽栅结构电导通；截止环金属层，所述截止环金属层覆盖所述截止环结构、所述屏蔽栅结构以及所述接触孔结构。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
在本发明实施例中，通过在截止环区形成屏蔽栅结构和截止环结构，且截止环结构与所述屏蔽栅结构电连接，可以利用屏蔽栅结构具有比截止环结构尺寸更小以及在抗击穿能力更强的特性，能够在保持截止环结构尺寸的基础上提高隔离、截止、抗击穿能力，还可以在减少截止环结构尺寸的基础上保持相近的隔离、截止、抗击穿效果和提高截止效率，从而减小截止环结构占用的面积，满足缩小器件尺寸的需求。
进一步，屏蔽栅结构位于截止环结构内部，或者，屏蔽栅结构位于截止环结构外部且偏向所述截止环区的外侧，由于截止环区的屏蔽栅结构的抗击穿能力比截止环结构的抗击穿能力更好，相比于将屏蔽栅结构设置在偏于器件的内侧，然后依赖截止环结构作为最后一道抗击穿防线，采用本发明实施例的方案，可以将抗击穿能力更好的屏蔽栅结构设置为最后一道抗击穿防线，在器件的外围位置更好地起到隔离、截止、抗击穿的作用，在获得更好的隔离效果的同时，还可以进一步减小截止环结构占用的面积。
进一步，在所述截止环区的半导体衬底内形成屏蔽栅沟槽、形成第一介质层之后，可以在所述屏蔽栅沟槽内的第一介质层的表面填充第一导电材料以得到屏蔽栅结构，从而得到同等面积下比截止环结构具有更好抗击穿能力的截止结构。
进一步，在所述截止环区的半导体衬底内形成屏蔽栅沟槽、形成第一介质层之后，可以去除相同深度的第一导电材料、第一介质层以及一定厚度的半导体衬底的侧壁，以得到横截面尺寸大于所述屏蔽栅沟槽的扩大沟槽，在该扩大沟槽内形成厚度大于第一介质层的第二介质层，然后填充第二导电材料，以使得到的屏蔽栅结构具有更厚的第二介质层，进一步具有更好的抗击穿能力。进一步地，由于预先扩大了原有沟槽的上半部分的横截面尺寸，因此填充的第二导电材料并未减少过多，甚至还可能有少许增加，因此并不影响屏蔽栅结构内的导电性能。
进一步，所述屏蔽栅沟槽与扩大沟槽之间的分界线的深度大于所述源区和体区之间的分界线深度，由于源区和体区之间的分界线位置相比其他位置更加容易发生横向结击穿的问题，采用本发明实施例的方案，可以使得分界线位置横向对应于更厚的第二介质层，而非更薄的第一介质层，有助于进一步提高抗击穿效果。
进一步，根据所述截止环区的屏蔽栅结构的数量，减少所述分压区的屏蔽栅结构的数量，从而可以利用截止环区已经设置的屏蔽栅结构，减少分压区的屏蔽栅结构的数量，有助于进一步减小器件面积。
附图说明
图1是现有技术中一种半导体器件的器件剖面结构示意图；
图2是本发明实施例中一种半导体器件的形成方法的流程图；
图3至图9是本发明实施例中一种半导体器件的形成方法中各步骤对应的器件剖面结构示意图；
图10是本发明实施例中一种半导体器件的俯视图；
图11是本发明实施例中另一种半导体器件的部分剖面结构示意图。
附图标记：
半导体衬底100；元胞区屏蔽栅结构11；分压区屏蔽栅结构12；第一体区131；第一源区132；半导体衬底200；屏蔽栅沟槽211；第一介质层221；第一导电材料222；扩大沟槽231；第二介质层241；第二导电材料242；体区251；源区252；元胞区屏蔽栅结构21；分压区屏蔽栅结构22；元胞区体区253；元胞区源区254；接触孔结构260；金属层270；源区352。
具体实施方式
在现有技术中，可以在屏蔽栅场效应晶体管器件设置截止环区域，并在该区域内设置截止环结构，以提高器件的横向抗击穿能力。
具体地，需要在半导体衬底的表面引入一些电荷来减小除元胞(Cell)区之外的区域(例如终端(Terminal)区边缘处)的曲率效应，使电场分布更接近于理想的平行平面结的分布，从而提升结击穿电压。
参照图1，图1是现有技术中一种半导体器件的器件剖面结构示意图。
如图所示，所述半导体器件可以包括：半导体衬底100，所述半导体衬底100包含元胞区、分压区和截止环区。
在元胞区可以设置有元胞区屏蔽栅结构11，在分压区可以设置有分压区屏蔽栅结构12，在截止环区可以设置有截止环结构。
其中，所述截止环结构可以通过离子注入第一体区131，然后在第一体区131内离子注入形成第一源区132。
经过研究发现，在现有技术中，现有技术中的截止环结构由于采用在功率器件外围注入离子的方式制成，导致截止环结构占用芯片尺寸面积较大。
经过进一步研究发现，传统的半导体功率器件还可以采用场限环、场板等其他结终端扩展技术器件，例如在制作中高压的产品时，可以增加场限环环间距和数量或者场板面积来满足耐压需求。
然而，无论采用图1示出的截止环结构，还是采用场限环、场板等其他结终端扩展技术器件，均存在占用芯片面积较大的问题，难以满足缩小器件尺寸的需求，增加了半导体功率器件的制造成本，削弱了其市场竞争力。
在本发明实施例中，通过在截止环区形成屏蔽栅结构和截止环结构，且截止环结构与所述屏蔽栅结构电连接，可以利用屏蔽栅结构具有比截止环结构尺寸更小以及在抗击穿能力更强的特性，能够在保持截止环结构尺寸的基础上提高隔离、截止、抗击穿能力，还可以在减少截止环结构尺寸的基础上保持相近的隔离、截止、抗击穿效果和提高截止效率，从而减小截止环结构占用的面积，满足缩小器件尺寸的需求。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参照图2，图2是本发明实施例中一种半导体器件的形成方法的流程图。所述半导体器件的形成方法可以包括步骤S21至步骤S26：
步骤S21：提供半导体衬底，所述半导体衬底包含元胞区和截止环区，且所述截止环区环绕所述元胞区；
步骤S22：在所述截止环区的半导体衬底内形成屏蔽栅结构和截止环结构，其中，所述截止环结构与所述屏蔽栅结构电连接。
下面结合图3至图11对上述各个步骤进行说明。
图3至图9是本发明实施例中一种半导体器件的形成方法中各步骤对应的器件剖面结构示意图。
参照图3，提供半导体衬底200，半导体衬底200可以包括元胞区和截止环区，且所述截止环区环绕所述元胞区，在所述截止环区的半导体衬底200内形成屏蔽栅沟槽211。
其中，所述半导体衬底200可以为硅衬底，或者所述半导体衬底200的材料还可以包括锗、锗化硅、碳化硅、砷化镓或镓化铟，所述半导体衬底200还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底，或者是生长有外延层(Epitaxy layer，Epi layer)的衬底。
非限制性地，可以在初始半导体衬底表面形成第一类型的外延层，例如形成N型外延作为所述半导体衬底200；还可以通过向初始半导体衬底进行第一类型的离子注入以形成所述半导体衬底200，例如注入N型离子，形成N型浅掺杂(N-)衬底。
参照图4，形成第一介质层221，所述第一介质层221覆盖所述屏蔽栅沟槽211的底部和侧壁表面，在所述屏蔽栅沟槽211内的第一介质层221的表面填充第一导电材料222。
其中，第一介质层221的材料可以为介质材料，例如可以选自：氧化物和氮化物的堆叠材料、氧化物、氮化物，或者其他适当的介质材料。
非限制性地，通过采用第一氧化工艺，对半导体衬底200的材料进行氧化形成第一介质层221，可以有效控制第一介质层221的厚度，并获得较好的绝缘质量。
所述第一导电材料222的材料可以为介电常数小于预设值的材料，例如可以为多晶硅(Poly)材料或其他适当的导电材料。
需要指出的是，在本发明实施例的一种具体实施方式中，可以采用图4形成的结构作为截止环区的屏蔽栅结构，进而在形成的屏蔽栅结构的一侧或两侧形成截止环结构，从而可以采用复杂性较小的工艺，形成屏蔽栅结构。
在本发明实施例中，在所述截止环区的半导体衬底200内形成屏蔽栅沟槽211、形成第一介质层221之后，可以在所述屏蔽栅沟槽211内的第一介质层221的表面填充第一导电材料222以得到屏蔽栅结构，从而得到同等面积下比截止环结构具有更好抗击穿能力的截止结构。
在本发明实施例的另一种具体实施方式中，可以采用图5至图7形成的结构作为截止环区的屏蔽栅结构，进而在形成的屏蔽栅结构的一侧或两侧形成截止环结构，从而可以采用隔离作用更好的屏蔽栅结构，获得更好的抗击穿效果。
参照图5，去除所述第一导电材料222的一部分，去除围绕被去除部分第一导电材料222的第一介质层221，以及去除围绕被去除部分第一介质层221的一部分半导体衬底200的侧壁，以得到扩大沟槽231。
其中，所述扩大沟槽231的横截面尺寸可以大于所述屏蔽栅沟槽211的横截面尺寸。其中，横截面的延伸方向平行于半导体衬底200的表面。
具体地，在图5示出的工艺中，可以去除相同深度的第一导电材料222、第一介质层221以及一定厚度的半导体衬底200的侧壁，以得到横截面尺寸大于所述屏蔽栅沟槽211的扩大沟槽231，相当于扩大了原有沟槽的上半部分的横截面尺寸。
具体地，可以采用干法刻蚀的方式，自上至下去除一部分第一导电材料222、第一介质层221以及一定厚度的半导体衬底200的侧壁。
在本发明实施例的一种具体实施方式中，可以先去除所述第一导电材料222的一部分，以及去除围绕被去除部分第一导电材料222的第一介质层221，然后去除围绕被去除部分第一介质层221的一部分半导体衬底200的侧壁。具体地，可以采用第一刻蚀材料，对所述第一导电材料222的一部分进行刻蚀；其中，所述第一刻蚀材料对于所述第一导电材料222以及第一介质层221的刻蚀比小于第一预设比例，以使得围绕被去除部分第一导电材料222的所述第一介质层221随所述第一导电材料222一并被去除。
在本发明实施例的另一种具体实施方式中，可以先去除所述第一导电材料222的一部分，然后去除围绕被去除部分第一导电材料222的第一介质层221，以及去除围绕被去除部分第一介质层221的一部分半导体衬底200的侧壁。具体地，可以在去除所述第一导电材料222的一部分之后，采用第二刻蚀材料，对所述第一介质层221的一部分进行刻蚀；其中，所述第二刻蚀材料对于所述第一介质层221以及半导体衬底200的刻蚀比小于第二预设比例，以使得围绕被去除部分第一介质层221的所述半导体衬底200的侧壁的一部分随所述第一介质层221一并被去除。
可以理解的是，还可以采用对所述第一导电材料222、第一介质层221以及半导体衬底200的刻蚀比较小(例如小于第三预设比例)的刻蚀材料，同时对第一导电材料222、第一介质层221以及半导体衬底200进行刻蚀。
在本发明实施例中，采用刻蚀比较小的刻蚀材料，使得多层材料层同时被去除，可以有效提高工艺效率和降低工艺复杂度。
需要指出的是，在精细度需求更高的情况下，还可以采用刻蚀比高的刻蚀材料，分别去除第一导电材料222、第一介质层221以及半导体衬底200。
参照图6，在所述扩大沟槽内形成第二介质层241，所述第二介质层241覆盖所述扩大沟槽231的侧壁表面并暴露出所述第一导电材料222的表面的至少一部分。
其中，所述第二介质层241的厚度大于所述第一介质层221的厚度，厚度的方向平行于半导体衬底200的表面。
进一步地，第二介质层241的材料可以与第一介质层221一致，可以为氧化物，例如为氧化硅。
非限制性地，通过采用第二氧化工艺，对半导体衬底200的材料进行氧化形成第二介质层241，可以有效控制第二介质层241的厚度，并获得较好的绝缘质量。
参照图7，在所述扩大沟槽231内的第二介质层241表面填充第二导电材料242。
其中，第二导电材料242的材料可以为介电常数小于预设值的材料，例如可以为多晶硅材料或其他适当的导电材料。
在本发明实施例中，在所述截止环区的半导体衬底200内形成屏蔽栅沟槽211、形成第一介质层221之后，可以去除相同深度的第一导电材料222、第一介质层221以及一定厚度的半导体衬底200的侧壁，以得到横截面尺寸大于所述屏蔽栅沟槽211的扩大沟槽231，在该扩大沟槽231内形成厚度大于第一介质层221的第二介质层241，然后填充第二导电材料242，以使得到的屏蔽栅结构具有更厚的第二介质层241，进一步具有更好的抗击穿能力。进一步地，由于预先扩大了原有沟槽的上半部分的横截面尺寸，因此填充的第二导电材料242并未减少过多，甚至还可能有少许增加，因此并不影响屏蔽栅结构内的导电性能。
参照图8，在所述截止环区形成截止环结构，包含源区252和体区251，所述源区252覆盖所述体区251的至少一部分。
所述屏蔽栅沟槽211与扩大沟槽231之间的分界线的深度大于所述源区252和体区251之间的分界线深度。
其中，所述分界线深度的深度方向垂直于所述半导体衬底200的表面。
具体地，所述源区252的底部高于所述屏蔽栅沟槽211与扩大沟槽231之间的分界线。
在本发明实施例中，所述屏蔽栅沟槽211与扩大沟槽231之间的分界线的深度大于所述源区252和体区251之间的分界线深度，由于源区252和体区251之间的分界线位置相比其他位置更加容易发生横向结击穿的问题，采用本发明实施例的方案，可以使得分界线位置横向对应于更厚的第二介质层241，而非更薄的第一介质层221，有助于进一步提高抗击穿效果。
非限制性地，可以通过进行第一类型的离子注入以形成体区251，例如注入P型离子，形成P型掺杂体区251。
非限制性地，可以通过进行第二类型的离子注入以形成源区252，例如注入N型离子，形成N型掺杂源区252。
需要指出的是，还可以采用其他适当结构形成截止环结构，例如增加或减少适当的掺杂区域。
结合参照图9和图10，图10是本发明实施例中一种半导体器件的俯视图，图9为图10中沿A1-A2方向的切面图。
具体地，所述半导体器件还包括分压区，所述分压区环绕所述元胞区，所述截止环区环绕所述分压区。
形成多个接触孔结构260，所述接触孔结构260分别与所述截止环结构以及屏蔽栅结构电导通，形成截止环金属层270，所述截止环金属层270覆盖所述截止环结构、所述屏蔽栅结构以及所述接触孔结构260。
进一步地，可以根据所述截止环区的屏蔽栅结构的数量，减少所述分压区的屏蔽栅结构的数量。
在本发明实施例中，可以根据所述截止环区的屏蔽栅结构的数量，减少所述分压区的屏蔽栅结构的数量，从而可以利用截止环区已经设置的屏蔽栅结构，减少分压区的屏蔽栅结构的数量，有助于进一步减小器件面积。
更进一步地，所述截止环区的屏蔽栅结构的数量可以与减少后的分压区的屏蔽栅结构的数量之和等于所述分压区的屏蔽栅结构的设计数量。
例如在图1示出的半导体器件中，分压区的屏蔽栅结构的数量为2个，也即在截止环区没有设置屏蔽栅结构的情况下，分压区的屏蔽栅结构的设计数量为2个。则在图9示出的半导体器件中，由于在截止环区设置了1个屏蔽栅结构，可以减少分压区的屏蔽栅结构的数量为1个。
在本发明实施例中，可以利用截止环区已经设置的屏蔽栅结构，减少分压区的屏蔽栅结构的数量，有助于进一步减小器件面积。
可以理解的是，虽然在截止环区采用体区251和源区252表示，在元胞区采用元胞区体区253和元胞区源区254表示，但是在具体实施中，可以采用同一工艺一起形成体区251和元胞区体区253，还可以采用同一工艺一起形成源区252和元胞区源区254，以减少工艺成本和提高生产效率。结合参照图8和图11，图11是本发明实施例中另一种半导体器件的部分剖面结构示意图，示出了另一种截止环区的屏蔽栅结构与截止环结构。
在图8示出的半导体器件中，屏蔽栅结构可以位于截止环结构外部且偏向所述截止环区的外侧；其中，所述截止环区的外侧为远离所述元胞区的一侧。具体地，源区252位于屏蔽栅结构的一侧。
需要特别指出的是，在本发明实施例中，还可以设置屏蔽栅结构位于源区252的内侧，利用截止环区的屏蔽栅结构的抗击穿能力比截止环结构的抗击穿能力更好的特性，减小截止环结构占用的面积。
在图11示出的半导体器件中，屏蔽栅结构可以位于截止环结构内部。具体地，源区352位于屏蔽栅结构的两侧。
进一步地，屏蔽栅结构在截止环结构内部的位置可以偏向所述截止环区的外侧。
在本发明实施例中，屏蔽栅结构位于截止环结构内部，或者，屏蔽栅结构位于截止环结构外部且偏向所述截止环区的外侧，由于截止环区的屏蔽栅结构的抗击穿能力比截止环结构的抗击穿能力更好，相比于将屏蔽栅结构设置在偏于器件的内侧，然后依赖截止环结构作为最后一道抗击穿防线，采用本发明实施例的方案，可以将抗击穿能力更好的屏蔽栅结构设置为最后一道抗击穿防线，在器件的外围位置更好地起到隔离、截止、抗击穿的作用，在获得更好的隔离效果的同时，还可以进一步减小截止环结构占用的面积。
在本发明实施例中，通过在截止环区形成屏蔽栅结构和截止环结构，且截止环结构与所述屏蔽栅结构电连接，可以利用屏蔽栅结构具有比截止环结构尺寸更小以及在抗击穿能力更强的特性，能够在保持截止环结构尺寸的基础上提高隔离、截止、抗击穿能力，还可以在减少截止环结构尺寸的基础上保持相近的隔离、截止、抗击穿效果和提高截止效率，从而减小截止环结构占用的面积，满足缩小器件尺寸的需求。
进一步地，截止环结构的横截面宽度与所述屏蔽栅结构的横截面宽度之和可以小于所述截止环结构的横截面设计宽度。可以理解的是，截止环结构的横截面设计宽度可以是未设置所述屏蔽栅结构的情况下的设计宽度，从而确保减小截止环结构占用的面积，并提高截止效率和性能稳定性。
其中，横截面的扩展方向平行于半导体衬底200的表面。
需要特别指出的是，在图1、图9示出的半导体器件中，元胞区的屏蔽栅结构并不限于图示结构，本申请实施例对于具体的元胞区器件结构可以不作限制。
在一个非限制性的具体实施例中，元胞区的屏蔽栅结构可以包括：半导体衬底；屏蔽栅沟槽，位于所述半导体衬底中；场氧介质层以及包裹于所述场氧介质层内部的第一电极，位于所述屏蔽栅沟槽的底部和下部侧壁表面；栅氧介质层，位于所述屏蔽栅沟槽的部分上部侧壁的表面；第二电极，位于所述屏蔽栅沟槽内的场氧介质层的表面。
在本发明实施例中，还公开了一种半导体器件，参照图9，可以包括：半导体衬底200，所述半导体衬底200包含元胞区和截止环区，且所述截止环区环绕所述元胞区；屏蔽栅结构和截止环结构，位于所述截止环区的半导体衬底200内；其中，所述截止环结构与所述屏蔽栅结构电连接。
进一步地，屏蔽栅结构位于截止环结构内部，或者，屏蔽栅结构位于截止环结构外部且偏向所述截止环区的外侧；其中，所述截止环区的外侧为远离所述元胞区的一侧。
更进一步地，屏蔽栅结构在截止环结构内部的位置偏向所述截止环区的外侧。
进一步地，所述屏蔽栅结构包括：屏蔽栅沟槽211，位于所述截止环区的半导体衬底200内；第一介质层221，所述第一介质层221覆盖所述屏蔽栅沟槽211的底部和侧壁表面；第一导电材料222，填充于所述屏蔽栅沟槽211内的第一介质层221的表面；其中，所述截止环结构位于所述屏蔽栅沟槽211的一侧或两侧。
更进一步地，所述屏蔽栅结构还包括：扩大沟槽231，是去除所述第一导电材料222的一部分，去除围绕被去除部分第一导电材料222的第一介质层221，以及去除围绕被去除部分第一介质层221的一部分半导体衬底200的侧壁得到的，其中，所述扩大沟槽231的横截面尺寸大于所述屏蔽栅沟槽211的横截面尺寸；第二介质层241，覆盖所述扩大沟槽231的侧壁表面并暴露出所述第一导电材料222的表面的至少一部分，且所述第二介质层241的厚度大于所述第一介质层221的厚度；第二导电材料242，填充于所述扩大沟槽231内的第二介质层241表面。
更进一步地，所述截止环结构包含源区252和体区251，所述源区252覆盖所述体区251的至少一部分；所述屏蔽栅沟槽211与扩大沟槽231之间的分界线的深度大于所述源区252和体区251之间的分界线深度。
进一步地，所述的半导体器件还包括：多个接触孔结构260，所述接触孔结构260分别与所述截止环结构以及屏蔽栅结构电导通；金属层270，所述截止环金属层270覆盖所述截止环结构、所述屏蔽栅结构以及所述接触孔结构260。
关于该半导体器件的原理、具体实现和有益效果请参照前文所述的关于半导体器件的形成方法的相关描述，此处不再赘述。
应理解，本文中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，表示前后关联对象是一种“或”的关系。
本申请实施例中出现的“多个”是指两个或两个以上。
本申请实施例中出现的第一、第二等描述，仅作示意与区分描述对象之用，没有次序之分，也不表示本申请实施例中对设备个数的特别限定，不能构成对本申请实施例的任何限制。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (16)
1.一种半导体器件的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包含元胞区和截止环区，且所述截止环区环绕所述元胞区；
在所述截止环区的半导体衬底内形成屏蔽栅结构和截止环结构；
其中，所述截止环结构与所述屏蔽栅结构电连接。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，屏蔽栅结构位于截止环结构内部，或者，屏蔽栅结构位于截止环结构外部且偏向所述截止环区的外侧；
其中，所述截止环区的外侧为远离所述元胞区的一侧。
3.根据权利要求2所述的半导体器件的形成方法，其特征在于，屏蔽栅结构在截止环结构内部的位置偏向所述截止环区的外侧。
4.根据权利要求1所述的半导体器件的形成方法，其特征在于，在所述截止环区的半导体衬底内形成屏蔽栅结构和截止环结构，包括：
在所述截止环区的半导体衬底内形成屏蔽栅沟槽；
形成第一介质层，所述第一介质层覆盖所述屏蔽栅沟槽的底部和侧壁表面；
在所述屏蔽栅沟槽内的第一介质层的表面填充第一导电材料；
在所述屏蔽栅沟槽的一侧或两侧形成所述截止环结构。
5.根据权利要求4所述的半导体器件的形成方法，其特征在于，在所述屏蔽栅沟槽的一侧或两侧形成所述截止环结构之前，所述方法还包括：
去除所述第一导电材料的一部分，去除围绕被去除部分第一导电材料的第一介质层，以及去除围绕被去除部分第一介质层的一部分半导体衬底的侧壁，以得到扩大沟槽，其中，所述扩大沟槽的横截面尺寸大于所述屏蔽栅沟槽的横截面尺寸；
在所述扩大沟槽内形成第二介质层，所述第二介质层覆盖所述扩大沟槽的侧壁表面并暴露出所述第一导电材料的表面的至少一部分，且所述第二介质层的厚度大于所述第一介质层的厚度；
在所述扩大沟槽内的第二介质层表面填充第二导电材料。
6.根据权利要求5所述的半导体器件的形成方法，其特征在于，所述截止环结构包含源区和体区，所述源区覆盖所述体区的至少一部分；
所述屏蔽栅沟槽与扩大沟槽之间的分界线的深度大于所述源区和体区之间的分界线深度。
7.根据权利要求1所述的半导体器件的形成方法，其特征在于，还包括：
形成多个接触孔结构，所述接触孔结构分别与所述截止环结构以及屏蔽栅结构电导通；
形成截止环金属层，所述截止环金属层覆盖所述截止环结构、所述屏蔽栅结构以及所述接触孔结构。
8.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述半导体器件还包括分压区，所述分压区环绕所述元胞区，所述截止环区环绕所述分压区；
所述形成方法还包括：
根据所述截止环区的屏蔽栅结构的数量，减少所述分压区的屏蔽栅结构的数量。
9.根据权利要求8所述的半导体器件的形成方法，其特征在于，
所述截止环区的屏蔽栅结构的数量与减少后的分压区的屏蔽栅结构的数量之和等于所述分压区的屏蔽栅结构的设计数量。
10.一种半导体器件，其特征在于，包括：
半导体衬底，所述半导体衬底包含元胞区和截止环区，且所述截止环区环绕所述元胞区；
屏蔽栅结构和截止环结构，位于所述截止环区的半导体衬底内；
其中，所述截止环结构与所述屏蔽栅结构电连接。
11.根据权利要求10所述的半导体器件，其特征在于，屏蔽栅结构位于截止环结构内部，或者，屏蔽栅结构位于截止环结构外部且偏向所述截止环区的外侧；
其中，所述截止环区的外侧为远离所述元胞区的一侧。
12.根据权利要求11所述的半导体器件，其特征在于，屏蔽栅结构在截止环结构内部的位置偏向所述截止环区的外侧。
13.根据权利要求10所述的半导体器件，其特征在于，所述屏蔽栅结构包括：屏蔽栅沟槽，位于所述截止环区的半导体衬底内；
第一介质层，所述第一介质层覆盖所述屏蔽栅沟槽的底部和侧壁表面；
第一导电材料，填充于所述屏蔽栅沟槽内的第一介质层的表面；
其中，所述截止环结构位于所述屏蔽栅沟槽的一侧或两侧。
14.根据权利要求13所述的半导体器件，其特征在于，所述屏蔽栅结构还包括：扩大沟槽，是去除所述第一导电材料的一部分，去除围绕被去除部分第一导电材料的第一介质层，以及去除围绕被去除部分第一介质层的一部分半导体衬底的侧壁得到的，其中，所述扩大沟槽的横截面尺寸大于所述屏蔽栅沟槽的横截面尺寸；
第二介质层，覆盖所述扩大沟槽的侧壁表面并暴露出所述第一导电材料的表面的至少一部分，且所述第二介质层的厚度大于所述第一介质层的厚度；
第二导电材料，填充于所述扩大沟槽内的第二介质层表面。
15.根据权利要求14所述的半导体器件，其特征在于，所述截止环结构包含源区和体区，所述源区覆盖所述体区的至少一部分；
所述屏蔽栅沟槽与扩大沟槽之间的分界线的深度大于所述源区和体区之间的分界线深度。
16.根据权利要求10所述的半导体器件，其特征在于，还包括：
多个接触孔结构，所述接触孔结构分别与所述截止环结构以及屏蔽栅结构电导通；
截止环金属层，所述截止环金属层覆盖所述截止环结构、所述屏蔽栅结构以及所述接触孔结构。
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