CN114068701B - 半导体结构及其形成方法 - Google Patents
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Abstract
一种半导体结构及其形成方法，所述半导体结构包括：基底，基底中形成有阱区，所述基底包括：用于形成沟道区的预设区域；漂移区，沿沟道区长度的方向，位于预设区域两侧且与预设区域相邻接；环绕所述预设区域和漂移区的阱区接触结构，沿所述沟道区长度的方向，所述阱区接触结构与相邻的漂移区之间具有第一间隔；包覆所述阱区接触结构的阱区连接区，沿所述沟道区长度的方向，所述阱区连接区与相邻的漂移区之间具有第二间隔，所述第二间隔比第一间隔小0nm至300nm；栅极结构，位于所述预设区域上且延伸覆盖部分的漂移区；源漏掺杂区，位于所述栅极结构露出的漂移区中。本发明实施例有利于提高LDMOS器件的性能。
Description
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
横向扩散金属氧化物半导体晶体管(Laterally Diffused Metal OxideSemiconductor，LDMOS)，因其耐击穿电压较高，常用于驱动电路。
LDMOS根据源区和漏区是否与对称，分为对称结构和非对称结构。其中对称结构是指源端和漏端完全对称，相应地，非对称结构是指源端和漏端结构不对称，源端和阱区接触区之间没有沟道隔离。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构，包括：基底，基底中形成有阱区，所述基底包括：用于形成沟道区的预设区域；漂移区，沿沟道区长度的方向，位于预设区域两侧且与预设区域相邻接；环绕所述预设区域和漂移区的阱区接触结构，沿所述沟道区长度的方向，所述阱区接触结构与相邻的漂移区之间具有第一间隔；包覆所述阱区接触结构的阱区连接区，沿所述沟道区长度的方向，所述阱区连接区与相邻的漂移区之间具有第二间隔，所述第二间隔比第一间隔大0nm至300nm；栅极结构，位于所述预设区域上且延伸覆盖部分的漂移区；源漏掺杂区，位于所述栅极结构露出的漂移区中。
可选的，所述半导体结构还包括：第一沟槽隔离结构，位于所述基底中且环绕所述预设区域和漂移区；第二沟槽隔离结构，位于所述第一沟槽隔离结构远离预设区域和漂移区的基底中，且环绕所述第一沟槽隔离结构；所述第一沟槽隔离结构和第二沟槽隔离结构之间的基底用于作为所述阱区接触结构。
可选的，所述第二间隔为450nm至650nm。
可选的，沿沟道区长度的方向，所述阱区接触结构具有与所述预设区域相对的第一边界；在沿沟道区长度的方向，所述阱区连接区具有与所述预设区域相对的第二边界；所述第二边界与所述第一边界相齐平。
可选的，所述半导体结构还包括：源漏接触结构，位于所述栅极结构两侧的源漏掺杂区中。
可选的，所述半导体结构还包括：第三沟槽隔离结构，沿沟道区长度的方向，位于所述第一沟槽隔离结构与所述预设区域之间的漂移区的基底中；沿沟道区长度的方向上，所述第一沟槽隔离结构和第三沟槽隔离结构之间的漂移区的基底用于作为所述源漏接触结构。
相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供基底，所述基底中形成有阱区；所述基底包括用于形成沟道区的预设区域、以及环绕所述预设区域的阱区接触结构；在所述预设区域两侧的基底中形成与预设区域相邻接的漂移区，所述漂移区和预设区域被所述阱区接触结构环绕，沿沟道区长度的方向，所述漂移区与相邻一侧的阱区接触结构之间具有第一间隔；形成包覆所述阱区接触结构的阱区连接区，沿沟道区长度的方向，所述阱区连接区与相邻的漂移区之间具有第二间隔，所述第二间隔比第一间隔大0nm至300nm；在所述预设区域的基底上形成栅极结构，所述栅极结构还延伸覆盖部分的漂移区；在所述栅极结构露出的漂移区中形成源漏掺杂区。
可选的，所述半导体结构的形成方法还包括：在提供基底的步骤中，在所述基底中形成环绕所述预设区域的第一沟槽隔离结构，以及位于所述第一沟槽隔离结构远离预设区域的基底中且环绕第一沟槽隔离结构的第二沟槽隔离结构；所述第一沟槽隔离结构和第二沟槽隔离结构之间的基底用于作为所述阱区接触结构。
可选的，在提供基底的步骤中，在沿沟道区长度的方向上，所述阱区接触结构具有与所述预设区域相对的第一边界；在形成所述阱区连接区的步骤中，在沿沟道区长度的方向上，所述阱区连接区具有与所述预设区域相对的第二边界，所述第二边界与所述第一边界相齐平。
可选的，所述第二间隔为450nm至650nm。
可选的，所述半导体结构的形成方法还包括：在提供基底的步骤中，在所述预设区域两侧形成源漏接触结构。
可选的，所述半导体结构的形成方法还包括：在提供基底的步骤中，沿沟道区长度的方向，在所述第一沟槽隔离结构与所述预设区域之间的基底中形成第三沟槽隔离结构；所述第三沟槽隔离结构与所述第一沟槽隔离结构之间的基底用于作为所述源漏接触结构；在形成漂移区的步骤中，所述漂移区还包覆所述第三沟槽隔离结构和源漏接触结构。
可选的，形成所述阱区连接区的步骤包括：在所述基底上形成掩膜层，所述掩膜层暴露出所述阱区接触结构以及与所述阱区接触结构相邻的部分基底；对所述掩膜层露出的基底进行离子注入，形成所述阱区连接区；去除所述掩膜层。
可选的，所述基底包括用于形成第一型晶体管的第一区域和用于形成第二型晶体管的第二区域，所述第一型晶体管和第二型晶体管的掺杂类型不同；在形成所述掩膜层的步骤中，所述掩膜层暴露出所述第一区域的阱区接触结构以及与所述阱区接触结构相邻的部分基底，所述掩膜层还暴露出所述第二区域的预设区域两侧、位于预设区域与阱区接触结构之间的部分基底；在进行离子注入的过程中，对所述掩膜层露出的第一区域的基底进行离子注入形成第一区域的阱区连接区，对所述掩膜层露出的第二区域的基底进行离子注入形成第二区域的漂移区。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供的半导体结构中，沿所述沟道区长度的方向，所述阱区接触结构与相邻的漂移区之间具有第一间隔，所述阱区连接区与相邻的漂移区之间具有第二间隔，所述第二间隔比第一间隔大0nm至300nm；阱区连接区的掺杂类型与漂移区的掺杂类型不同，在阱区连接区与漂移区之间的界面处会形成PN结，本发明实施例通过使所述第二间隔比第一间隔大0nm至300nm，能够适当增大所述第二间隔，以增大阱区连接区与漂移区之间的距离，从而有利于使PN结界面处浓度梯度更为平缓，提高了阱区连接区与漂移区之间所形成的PN结击穿的难度，进而有利于提高阱区连接区与漂移区之间的击穿电压，优化了半导体结构的性能。
附图说明
图1是一种半导体结构的结构示意图；
图2至图9是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，LDMOS晶体管主要应用于LCD/OLED等驱动芯片，在工作状态下，LDMOS晶体管需要承受十几到二十伏的高电压，有效降低高压器件的漏电流对提高器件使用寿命至关重要。但是，现有的LDMOS器件的性能有待提高。现结合一种半导体结构分析器件性能有待提高的原因。
参考图1，示出了一种半导体结构的结构示意图。
所述半导体结构包括：基底，基底中形成有阱区(图未示)，所述基底包括：用于形成沟道区的预设区域1；沿沟道区长度的方向，位于预设区域1两侧且与预设区域1相邻接的漂移区2；环绕所述预设区域1和漂移区2的阱区接触结构3；阱区连接区4，包覆所述阱区接触结构3，且沿所述沟道区长度的方向，所述阱区连接区4还延伸包覆位于阱区接触结构3与漂移区2之间的部分基底；栅极结构5，位于所述预设区域1上且还延伸覆盖部分的漂移区2；源漏掺杂区6，位于所述栅极结构5露出的漂移区2中。
所述半导体结构中，沿所述沟道区长度的方向，所述阱区连接区4还延伸包覆位于阱区接触结构3与漂移区2之间的部分基底，阱区接触结构3具有与预设区域1相对的第一边界3a，阱区连接区4具有与预设区域1相对的第二边界4a，例如：沿沟道区长度的方向，阱区连接区4覆盖的阱区接触结构3与漂移区2之间的基底的宽度为300nm，也就是说，所述第二边界4a与第一边界3a之间的距离为300nm，这导致阱区连接区4与漂移区2之间的距离较近，进而导致阱区连接区4与漂移区2之间形成的PN结容易击穿，器件的漏电流较大，容易降低LDMOS器件的性能。
为了解决所述技术问题，本发明实施例提供一种半导体结构，包括：基底，基底中形成有阱区，所述基底包括：用于形成沟道区的预设区域；漂移区，沿沟道区长度的方向，位于预设区域两侧且与预设区域相邻接；环绕所述预设区域和漂移区的阱区接触结构，沿所述沟道区长度的方向，所述阱区接触结构与相邻的漂移区之间具有第一间隔；包覆所述阱区接触结构的阱区连接区，沿所述沟道区长度的方向，所述阱区连接区与相邻的漂移区之间具有第二间隔，所述第二间隔比第一间隔大0nm至300nm；栅极结构，位于所述预设区域上且延伸覆盖部分的漂移区；源漏掺杂区，位于所述栅极结构露出的漂移区中。
本发明实施例提供的半导体结构中，沿所述沟道区长度的方向，所述阱区接触结构与相邻的漂移区之间具有第一间隔，所述阱区连接区与相邻的漂移区之间具有第二间隔，所述第二间隔比第一间隔大0nm至300nm；阱区连接区的掺杂类型与漂移区的掺杂类型不同，在阱区连接区与漂移区之间的界面处会形成PN结，本发明实施例通过使所述第二间隔比第一间隔大0nm至300nm，能够适当增大所述第二间隔，以增大阱区连接区与漂移区之间的距离，从而有利于使PN结界面处浓度梯度更为平缓，提高了阱区连接区与漂移区之间所形成的PN结击穿的难度，进而有利于提高阱区连接区与漂移区之间的击穿电压，优化了半导体结构的性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明半导体结构的具体实施例做详细的说明。
参考图8和图9，图8为俯视图，图9为图8在AA处的剖视图，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：基底100，基底100中形成有阱区(图未示)，所述基底100包括：用于形成沟道区的预设区域101；漂移区110，沿沟道区长度的方向，位于预设区域101两侧且与预设区域101相邻接；环绕所述预设区域101和漂移区110的阱区接触结构102，沿所述沟道区长度的方向，所述阱区接触结构102与相邻的漂移区110之间具有第一间隔；包覆所述阱区接触结构102的阱区连接区120，沿所述沟道区长度的方向，所述阱区连接区120与相邻的漂移区110之间具有第二间隔，所述第二间隔比第一间隔大0nm至300nm；栅极结构130，位于所述预设区域101上且延伸覆盖部分的漂移区110；源漏掺杂区140，位于所述栅极结构130露出的漂移区110中。
本发明实施例提供的半导体结构中，沿所述沟道区长度的方向，所述阱区接触结构102与相邻的漂移区110之间具有第一间隔，所述阱区连接区120与相邻的漂移区110之间具有第二间隔，所述第二间隔比第一间隔大0nm至300nm；阱区连接区120的掺杂类型与漂移区110的掺杂类型不同，阱区连接区120与漂移区110之间会形成PN结，本发明实施例通过使所述第二间隔比第一间隔大0nm至300nm，能够适当增大所述第二间隔，以增大阱区连接区120与漂移区110之间的距离，从而有利于使PN结在界面处浓度梯度更为平缓，提高了阱区连接区120与漂移区110之间所形成的PN结击穿的难度，进而有利于提高阱区连接区120与漂移区110之间的击穿电压，优化了半导体结构的性能。
而且，所述阱区连接区120与阱区的掺杂类型相同，用于通过阱区接触结构102将阱区与外部电路或其他互连结构相连，本发明实施例通过适当增大所述第二间隔，以增大阱区连接区120与漂移区110之间的距离的方式，有利于减小对LDMOS器件的电学性能的影响，进而有利于提高工艺兼容性。
具体地，本发明实施例通过调整所述阱区连接区120的边界，以增大所述第二间隔，与调整漂移区的边界或位置相比，有利于减小对LDMOS器件的电学性能的影响、提高工艺兼容性。
所述基底100用于为工艺制程提供平台。
本实施例中，所述基底100用于为LDMOS晶体管的形成提供工艺平台。
本实施例中，所述基底100为平面型基底。本实施例中，所述基底100为硅衬底。在其他实施例中，所述基底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料。
当形成第一型晶体管时，所述阱区中掺杂有第二型离子，第二型与第一型的掺杂类型不同。其中，所述第一型指的是晶体管的掺杂类型，例如：所述第一型晶体管可以为NMOS晶体管。相应地，第二型离子为P型离子。其中，晶体管的掺杂类型指的是晶体管中源区或漏区的掺杂类型。
作为一种示例，所述阱区为P型掺杂的深阱区(P well)。具体地，所述阱区为高压P型掺杂的阱区(High Voltage P well)。
所述预设区域101用于形成LDMOS晶体管的沟道区，也就是说，在器件工作时，在预设区域101对应的基底100中形成导电沟道。
具体地，所述预设区域101位于所述阱区中，所述预设区域101中离子的掺杂类型相应与晶体管的掺杂类型不同。其中，晶体管的掺杂类型指的是晶体管中源区或漏区的掺杂类型。因此，预设区域101的离子掺杂类型与晶体管的源区或漏区的掺杂类型不同。
所述漂移区110中的离子掺杂类型与LDMOS晶体管的掺杂类型相同，所述漂移区110中的离子掺杂浓度较低，从而使漂移区110的电阻较高，进而具有较高的耐压能力。
本实施例中，漂移区110位于所述预设区域101两侧，位于预设区域101两侧的漂移区110关于所述预设区域101对称，与漂移区仅位于所述预设区域一侧的方案相比，源漏掺杂区140中的源区和漏区均位于所述漂移区110中，有利于提高LDMOS器件的耐压能力，而且所述源区和漏区也关于所述预设区域101对称，相应地，在器件工作时，源区和漏区能够互换使用，有利于提高LDMOS器件的使用便利性。
漂移区110中的掺杂离子与LDMOS晶体管的掺杂类型相同。当形成N型LDMOS晶体管时，漂移区110中的掺杂离子为N型离子；当形成P型LDMOS晶体管时，漂移区110中的掺杂离子为P型离子。
所述阱区接触结构102被阱区连接区120包覆，从而通过所述阱区接触结构102，能够使所述阱区连接区120与外部电路或其他互连结构之间实现电连接，相应使得所述阱区与外部电路或其他互连结构之间实现电连接。
具体地，后续在阱区接触结构102的上方形成与阱区接触结构102相接触的接触孔插塞(Contact)。因此，本实施例中，所述阱区接触结构102为有源区(Active Area)的基底100。
本实施例中，在沿沟道区长度的方向(如图8中X方向所示)上，所述阱区接触结构102具有与所述预设区域101相对的第一边界102a。
其中，所述沟道区长度的方向指的是：在器件工作时，导电沟道中载流子的移动方向，也就是说，源漏掺杂区140包括分别位于栅极结构130两侧的源区和漏区，所述漏区指向源区的方向为所述沟道区长度的方向。
本实施例中，所述半导体结构还包括：第一沟槽隔离结构11，位于所述基底100中且环绕所述预设区域101和漂移区110；第二沟槽隔离结构12，位于所述第一沟槽隔离结构11远离所述预设区域101和漂移区110的基底100中且环绕第一沟槽隔离结构11；所述第一沟槽隔离结构11和第二沟槽隔离结构12之间的基底100用于作为所述阱区接触结构102。
其中，所述第一沟槽隔离结构11和第二沟槽隔离结构12对应的基底100为隔离区，相应地，第一沟槽隔离结构11和第二沟槽隔离结构12之间的基底100为有源区(ActiveArea，AA)，从而使得阱区连接区120能够通过阱区接触结构102与后续的互连结构或外部电路之间实现电连接。
作为一种示例，所述第一沟槽隔离结构11和第二沟槽隔离结构12为浅沟槽隔离结构(STI)。所述第一沟槽隔离结构11和第二沟槽隔离结构12的材料为绝缘材料，例如：氧化硅、氮化硅或氮氧化硅等。
相应地，本实施例中，所述漂移区110还包覆所述第三沟槽隔离结构13和源漏接触结构103。
所述漂移区110包覆所述源漏接触结构103，从而使位于漂移区110内的源漏掺杂区140能够包覆源漏接触结构103，相应地，后续源漏接触结构103能够将源漏掺杂区140的电性引出；而且，漂移区110包覆第三沟槽隔离结构13和源漏接触结构103，从而使源漏掺杂区140位于第三沟槽隔离结构13远离预设区域101的一侧，相应使得第三沟槽隔离结构13能够起到增大载流子的移动路径的效果。
所述阱区连接区120与阱区的掺杂类型相同，用于通过阱区接触结构102将阱区与外部电路或其他互连结构相连。
本实施例中，阱区连接区120包覆所述阱区接触结构102，指的是：所述阱区连接区120在基底100上的投影覆盖所述阱区接触结构102，而且，所述阱区连接区120在基底100上的投影还覆盖与阱区接触结构102相邻的部分基底100。
本实施例中，所述阱区接触结构102环绕所述预设区域101和漂移区110，阱区连接区120包覆所述阱区接触结构102，相应地，所述阱区连接区120环绕所述预设区域101和漂移区110。
具体地，沿所述沟道区的宽度方向(如图8中Y方向所示)上，所述阱区接触结构102位于所述预设区域101和漂移区110的外侧，阱区连接区120相应也位于所述预设区域101和漂移区110的外侧。
在器件工作时，载流子的移动方向沿着沟道区长度的方向，通过在沿沟道区长度的方向上调整所述第二间隔，有利于显著减小所述PN结界面浓度梯度，进而有利于进一步提高本发明实施例对阱区连接区120与漂移区110之间的击穿电压的提高效果。
所述阱区连接区120的离子掺杂类型与阱区的离子掺杂类型相同，也就是说，所述阱区连接区120的离子掺杂类型与漂移区110以及LDMOS晶体管的源漏掺杂类型不同。
当形成N型LDMOS晶体管时，阱区连接区120中的掺杂离子为P型离子；当形成P型LDMOS晶体管时，阱区连接区120中的掺杂离子为N型离子。
作为一种示例，所述第二间隔为450nm至650nm。
在沿沟道区长度的方向上，所述阱区连接区120具有与所述预设区域101相对的第二边界120a。
作为一种示例，所述第二边界120a与所述第一边界102a相齐平。
所述阱区连接区120用于通过阱区接触结构102将阱区的电性引出，因此，所述阱区连接区120在基底100上的投影至少与阱区接触结构102在基底100上的投影重合。相应地，通过使所述第二边界120a与所述第一边界102a相齐平，也就是说，所述第二间隔与所述第一间隔相等，有利于使本发明实施例提高阱区连接区120与漂移区110之间的击穿电压的效果更为显著。
在器件工作时，所述栅极结构130用于控制导电沟道的开启或关断。
本实施例中，所述栅极结构130为叠层结构，所述栅极结构130包括栅氧化层131、以及位于所述栅氧化层131上的栅极层132。
所述栅氧化层131用于隔离所述基底100与所述栅极层132。
所述栅氧化层131的材料为氧化硅或氮氧化硅。
作为一种示例，所述栅极层132的材料为多晶硅。
本实施例中，所述半导体结构还包括：侧墙(图未示)，位于所述栅极结构130的侧壁上。
侧墙用于保护栅极结构130的侧壁，侧墙还用于定义源漏掺杂区140的形成区域。因此，侧墙还露出部分的漂移区110，从而为在栅极结构130露出的漂移区110中形成源漏掺杂区做准备。
侧墙的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种，侧墙为单层结构或叠层结构。
在器件工作时，源漏掺杂区140用于为沟道区提供载流子源。源漏掺杂区140包括位于栅极结构130一侧的源区(未标示)、以及位于栅极结构130另一侧的漏区(未标示)。
源漏掺杂区140中的离子掺杂类型与LDMOS晶体管的掺杂类型相同。
当形成N型LDMOS晶体管时，源漏掺杂区140中的掺杂离子为N型离子，N型离子包括P离子、As离子或Sb离子；当形成P型LDMOS晶体管时，源漏掺杂区140中的掺杂离子为P型离子，P型离子包括B离子、Ga离子或In离子等。
具体地，源漏掺杂区140位于栅极结构130与侧墙露出的所述漂移区110中。
所述半导体结构还包括：源漏接触结构103，位于栅极结构130两侧的源漏掺杂区140中。
所述源漏接触结构103为有源区的基底100。在预设区域101形成漂移区、以及在基底上形成栅极结构后，在栅极结构两侧的漂移区中形成源漏掺杂区，相应地，源漏接触结构103位于所述源漏掺杂区中，用于使源漏掺杂区与外部电路或其他互连结构之间实现电连接。具体地，后续在所述源漏接触结构103上形成与源漏接触结构103相接触的源漏接触孔插塞。
作为一种示例，所述半导体结构还包括：第三沟槽隔离结构13，沿沟道区长度的方向，位于所述第一沟槽隔离结构11与所述预设区域101之间的基底100中；沿沟道区长度的方向，所述第三沟槽隔离结构13与所述第一沟槽隔离结构11之间的基底100用于作为所述源漏接触结构103。
其中，所述第三沟槽隔离结构13对应的基底100为隔离区，相应地，第一沟槽隔离结构11和第三沟槽隔离结构13之间的基底100为有源区，从而使得源漏掺杂区140能够通过所述源漏接触结构103与后续的互连结构或外部电路之间实现电连接。而且，通过在基底100中形成第三沟槽隔离结构13，有利于增大离子的移动路径，从而提高器件的耐压能力。
作为一种示例，所述第三沟槽隔离结构13为浅沟槽隔离结构(STI)。所述第三隔离结构13的材料为绝缘材料，例如：氧化硅、氮化硅或氮氧化硅等。
需要说明的是，本实施例中，所述半导体结构还包括：衬垫层104，位于所述第一沟槽隔离结构11与基底100之间、第二沟槽隔离结构12与基底100之间、以及第三沟槽隔离结构13与基底100之间，所述衬垫层104还位于第一沟槽隔离结构11、第二沟槽隔离结构12以及第三沟槽隔离结构13露出的基底100顶面，以及栅极结构130与所述基底100之间。
相应地，本实施例中，所述栅极结构130位于所述预设区域101的基底100上，且还延伸覆盖部分的所述第三沟槽隔离结构13。
本实施例中，形成第一沟槽隔离结构11、第二沟槽隔离结构12以及第三沟槽隔离结构13的过程包括：刻蚀基底100分别形成第一沟槽、第二沟槽以及第三沟槽；对所述第一沟槽、第二沟槽和第三沟槽填充隔离材料。
所述衬垫层104用于改善所述第一沟槽、第二沟槽和第三沟槽的底面和侧壁、以及基底100顶面的界面质量，进而提高第一沟槽隔离结构11、第二沟槽隔离结构12、以及第三沟槽隔离结构13的形成质量。
作为一种示例，所述衬垫层104的材料为氧化硅。
相应的，本发明还提供一种半导体结构的形成方法。图2至图9是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图2至图3，图2为俯视图，图3为图2在AA处的剖面图，提供基底100，所述基底100中形成有阱区(图未示)；所述基底100包括用于形成沟道区的预设区域101、以及环绕所述预设区域101的阱区接触结构102。
所述基底100用于为后续工艺制程提供平台。
本实施例中，所述基底100用于为形成LDMOS晶体管提供工艺平台。
本实施例中，所述基底100为平面型基底。
本实施例中，所述基底100为硅衬底。在其他实施例中，所述基底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料。
当形成第一型晶体管时，所述阱区中掺杂有第二型离子，第二型与第一型的掺杂类型不同。其中，所述第一型指的是晶体管的掺杂类型，例如：所述第一型晶体管可以为NMOS晶体管。相应地，第二型离子为P型离子。其中，晶体管的掺杂类型指的是：晶体管中源漏掺杂区的掺杂类型
作为一种示例，所述阱区为P型掺杂的深阱区(P well)。具体地，所述阱区为高压P型掺杂的阱区(High Voltage P well)。
所述预设区域101用于形成LDMOS晶体管的沟道区，也就是说，在器件工作时，在预设区域101对应的基底100中形成导电沟道。
具体地，所述预设区域101位于所述阱区中，所述预设区域101中离子的掺杂类型相应与晶体管的掺杂类型不同。
后续形成的阱区连接区包覆所述阱区接触结构102，从而使所述阱区连接区通过所述阱区接触结构102与外部电路或其他互连结构之间实现电连接，相应使得所述阱区与外部电路或其他互连结构之间实现电连接。
具体地，后续在阱区接触结构102的上方形成与阱区接触结构102相接触的接触孔插塞(Contact)。
因此，本实施例中，所述阱区接触结构102为有源区(Active Area)的基底100。
本实施例中，在提供基底100的步骤中，在沿沟道区长度的方向(如图2中X方向所示)上，所述阱区接触结构102具有与所述预设区域101相对的第一边界102a。
其中，所述沟道区长度的方向指的是：在器件工作时，导电沟道中载流子的移动方向，也就是说，在后续形成源漏掺杂区后，源漏掺杂区包括分别位于栅极结构两侧的源区和漏区，所述漏区指向源区的方向为所述沟道区长度的方向。
本实施例中，所述半导体结构的形成方法还包括：在提供基底100的步骤中，在所述基底100中形成环绕所述预设区域101的第一沟槽隔离结构11，以及位于所述第一沟槽隔离结构11远离所述预设区域101的基底100中，且环绕第一沟槽隔离结构11的第二沟槽隔离结构12；所述第一沟槽隔离结构11和第二沟槽隔离结构12之间的基底100用于作为所述阱区接触结构102。
其中，所述第一沟槽隔离结构11和第二沟槽隔离结构12对应的基底100为隔离区，相应地，第一沟槽隔离结构11和第二沟槽隔离结构12之间的基底100为有源区，从而使得阱区连接区能够通过阱区接触结构102与后续的互连结构或外部电路之间实现电连接。
而且，通过在基底100中形成第一沟槽隔离结构11和第二沟槽隔离结构12，有利于增大离子的移动路径，从而提高器件的耐压能力。
作为一种示例，所述第一沟槽隔离结构11和第二沟槽隔离结构12为浅沟槽隔离结构(STI)。所述第一沟槽隔离结构11和第二沟槽隔离结构12的材料为绝缘材料，例如：氧化硅、氮化硅或氮氧化硅等。
本实施例中，所述半导体结构的形成方法还包括：在提供基底100的步骤中，在所述预设区域101两侧形成源漏接触结构103。
所述源漏接触结构103为有源区的基底100。后续在预设区域101形成漂移区、以及在基底100上形成栅极结构后，在栅极结构两侧的漂移区中形成源漏掺杂区，相应地，源漏接触结构103位于所述源漏掺杂区中，用于使源漏掺杂区与外部电路或其他互连结构之间实现电连接。具体地，后续在所述源漏接触结构103上形成与源漏接触结构103相接触的源漏接触孔插塞。
作为一种示例，所述半导体结构的形成方法还包括：在提供基底100的步骤中，沿沟道区长度的方向，在所述第一沟槽隔离结构11与所述预设区域101之间的基底100中形成第三沟槽隔离结构13；所述第三沟槽隔离结构13与所述第一沟槽隔离结构11之间的基底100用于作为所述源漏接触结构103。
其中，所述第三沟槽隔离结构13对应的基底100为隔离区，相应地，第一沟槽隔离结构11和第三沟槽隔离结构13之间的基底100为有源区，从而使得源漏掺杂区能够通过所述源漏接触结构103，与后续的互连结构或外部电路之间实现电连接。
而且，通过在基底100中形成第三沟槽隔离结构13，有利于增大离子的移动路径，从而提高器件的耐压能力。
作为一种示例，所述第三隔离结构13为浅沟槽隔离结构(STI)。所述第三隔离结构13的材料为绝缘材料，例如：氧化硅、氮化硅或氮氧化硅等。
作为一种示例，所述提供基底100的步骤包括：形成基底100；对所述基底100进行掺杂，形成所述阱区；对所述基底100进行刻蚀，在所述基底100中形成环绕所述预设区域101的第一沟槽(未标示)，以及位于所述第一沟槽远离所述预设区域101的基底100中且环绕第一沟槽的第二沟槽(未标示)，以及沿沟道区长度的方向位于所述第一沟槽与所述预设区域101之间的基底100中的第三沟槽(未标示)；对所述第一沟槽、第二沟槽和第三沟槽填充隔离材料，形成位于第一沟槽中的第一沟槽隔离结构11、位于第二沟槽中的第二沟槽隔离结构12以及位于第三沟槽中的第三沟槽隔离结构13。
需要说明的是，本实施例中，在形成第一沟槽、第二沟槽和第三沟槽后，对所述第一沟槽、第二沟槽和第三沟槽填充隔离材料之前，所述半导体结构的形成方法还包括：在所述第一沟槽、第二沟槽和第三沟槽的底面和侧壁、以及所述基底100顶面上形成衬垫层104。
所述衬垫层104用于改善所述第一沟槽、第二沟槽和第三沟槽的底面和侧壁、以及基底100顶面的界面质量，进而提高第一沟槽隔离结构11、第二沟槽隔离结构12、以及第三沟槽隔离结构13的形成质量。
作为一种示例，所述衬垫层104的材料为氧化硅。
参考图4和图5，图4为俯视图，图5为图4在AA处的剖面图，在所述预设区域101两侧的基底100中形成与预设区域101相邻接的漂移区110，所述漂移区110和预设区域101被所述阱区接触结构102环绕，沿沟道区长度的方向，所述漂移区110与相邻一侧的阱区接触结构102之间具有第一间隔。
所述漂移区110用于形成具有浓度梯度的沟道，从而提高半导体结构的耐压能力。具体地，所述漂移区110中的离子掺杂类型与LDMOS晶体管的掺杂类型相同，所述漂移区110中的离子掺杂浓度较低，从而使漂移区110的电阻较高，进而具有较高的耐压能力。
本实施例中，漂移区110位于所述预设区域101两侧，位于预设区域101两侧的漂移区110关于所述预设区域101对称，与漂移区仅位于所述预设区域一侧的方案相比，后续形成的源漏掺杂区中的源区和漏区均位于所述漂移区110中，有利于提高LDMOS器件的耐压能力，而且所述源区和漏区也关于所述预设区域101对称，相应地，在器件工作时，源区和漏区能够互换使用，有利于提高LDMOS器件的使用便利性。
漂移区110中的离子掺杂类型与LDMOS晶体管的掺杂类型相同。当形成N型LDMOS晶体管时，漂移区110中的掺杂离子为N型离子；当形成P型LDMOS晶体管时，漂移区110中的掺杂离子为P型离子。
本实施例中，在形成漂移区110的步骤中，所述漂移区110还包覆所述第三沟槽隔离结构13和源漏接触结构103。
所述漂移区110包覆所述源漏接触结构103，从而使后续形成于漂移区110内的源漏掺杂区能够包覆源漏接触结构103，相应地，后续源漏接触结构103能够将源漏掺杂区的电性引出；而且，漂移区110包覆第三沟槽隔离结构13和源漏接触结构103，从而使后续形成的源漏掺杂区位于第三沟槽隔离结构13远离预设区域101的一侧，相应使得第三沟槽隔离结构13能够起到增大载流子的移动路径的效果。
继续参考图4至图5，形成包覆所述阱区接触结构102的阱区连接区120，沿沟道区长度的方向，所述阱区连接区120与相邻的漂移区110之间具有第二间隔，所述第二间隔比所述第一间隔大0nm至300nm。
所述阱区连接区120与阱区的掺杂类型相同，用于通过阱区接触结构102将阱区与外部电路或其他互连结构相连。
本发明实施例中，沿所述沟道区长度的方向，所述阱区接触结构102与相邻的漂移区110之间具有第一间隔，所述阱区连接区120与相邻的漂移区110之间具有第二间隔，所述第二间隔比所述第一间隔大0nm至300nm；阱区连接区120的掺杂类型与漂移区110的掺杂类型不同，阱区连接区120与漂移区110之间会形成PN结，本发明实施例通过适当增大所述第二间隔，以增大阱区连接区120与漂移区110之间的距离，从而有利于使PN结在界面处浓度梯度更为平缓，提高了阱区连接区120与漂移区110之间所形成的PN结击穿的难度，进而有利于提高阱区连接区120与漂移区110之间的击穿电压，优化了半导体结构的性能。
而且，本发明实施例通过适当增大所述第二间隔，以增大阱区连接区120与漂移区110之间距离，具体地，通过调整阱区连接区120的边界，以增大所述第二间隔，有利于减小对LDMOS器件的电学性能的影响、进而有利于提高工艺兼容性。
本实施例中，阱区连接区120包覆所述阱区接触结构102，指的是：所述阱区连接区120在基底100上的投影覆盖所述阱区接触结构102，而且，所述阱区连接区120在基底100上的投影还覆盖与阱区接触结构102相邻的部分基底100。
本实施例中，所述阱区接触结构102环绕所述预设区域101和漂移区110，阱区连接区120包覆所述阱区接触结构102，相应地，所述阱区连接区120也为环绕所述预设区域101和漂移区110的掺杂区域，具体地，沿所述沟道区的宽度方向上，所述阱区连接区120和阱区接触结构102也位于所述预设区域101、漂移区110的外侧；在器件工作时，载流子的移动方向沿着沟道区长度的方向，通过在沿沟道区长度的方向上调整所述第二间隔，有利于显著于减小所述PN结界面的浓度梯度，进而有利于进一步提高本发明实施例对阱区连接区120与漂移区110之间的击穿电压的提高效果。
所述阱区连接区120的离子掺杂类型与阱区的离子掺杂类型相同，也就是说，所述阱区连接区120的离子掺杂类型与漂移区110以及LDMOS管的掺杂类型不同。
当形成N型LDMOS晶体管时，阱区连接区120中的掺杂离子为P型离子；当形成P型LDMOS晶体管时，阱区连接区120中的掺杂离子为N型离子。
作为一种示例，所述第二间隔为450nm至650nm。
在形成所述阱区连接区120的步骤中，在沿沟道区长度的方向上，所述阱区连接区120具有与所述预设区域101相对的第二边界120a。
作为一种示例，所述第二边界120a与所述第一边界102a相齐平。
所述阱区连接区120用于通过阱区接触结构102将阱区的电性引出，因此，所述阱区连接区120在基底100上的投影至少与阱区接触结构102在基底100上的投影重合。相应地，通过使所述第二边界120a与所述第一边界102a相齐平，也就是说，所述第二间隔与所述第一间隔相等，有利于使本发明实施例提高阱区连接区120与漂移区110之间的击穿电压的效果更为显著。
作为一种示例，形成所述阱区连接区120的步骤包括：在所述基底100上形成掩膜层(图未示)，所述掩膜层暴露出所述阱区接触结构102以及与所述阱区接触结构102相邻的部分基底100；对所述掩膜层露出的基底100进行离子注入，形成所述阱区连接区120；去除所述掩膜层。
本实施例中，所述基底100包括用于形成第一型晶体管的第一区域和用于形成第二型晶体管的第二区域(图未示)，所述第一型晶体管和第二型晶体管的掺杂类型不同；在形成所述掩膜层的步骤中，所述掩膜层覆盖所述第一区域的预设区域101，且暴露出所述第一区域的阱区接触结构102以及与所述阱区接触结构102相邻的部分基底100，所述掩膜层还覆盖所述第二区域的预设区域、阱区接触结构以及与阱区接触结构相邻的部分基底，且暴露出所述第二区域的预设区域两侧、位于预设区域与阱区接触结构之间的部分基底。
相应地，在进行离子注入的过程中，对所述掩膜层露出的第一区域的基底100进行离子注入形成第一区域的阱区连接区120，对所述掩膜层露出的第二区域的基底进行离子注入形成第二区域的漂移区。
漂移区的离子掺杂类型与阱区连接区的离子掺杂类型不同，所述第一型晶体管和第二型晶体管的掺杂类型不同，相应地，所述第一区域的阱区连接区120与第二区域的漂移区的掺杂类型相同。因此，通过在一道离子注入的过程中，同时形成第一区域的阱区连接区120和第二区域的漂移区，有利于节约工序、提高工艺整合度和工艺兼容性。
需要说明的是，本实施例中的所述说明书附图示意出的是第一区域。
本实施例以在形成第一区域的阱区连接区120之后，形成第一区域的漂移区110作为一种示例。本发明形成阱区连接区和漂移区的步骤不仅限于此。例如：在其他实施例中，还能够在形成第一区域的漂移区之后，形成第一区域的阱区连接区。
参考图6至图7，图6为俯视图，图7为图6在AA处的剖面图，在所述预设区域101的基底100上形成栅极结构130，所述栅极结构130还延伸覆盖部分的漂移区110。
在器件工作时，所述栅极结构130用于控制导电沟道的开启或关断。
本实施例中，所述栅极结构130为叠层结构，所述栅极结构130包括栅氧化层131、以及位于所述栅氧化层131上的栅极层132。
所述栅氧化层131用于隔离所述基底100与所述栅极层132。
所述栅氧化层131的材料为氧化硅或氮氧化硅。
作为一种示例，所述栅极层132的材料为多晶硅。
具体地，本实施例中，所述栅极结构130位于所述预设区域101的基底100上且还延伸覆盖部分的所述第三沟槽隔离结构13。
本实施例中，形成所述栅极结构130的步骤包括：在所述基底100上形成栅氧化材料层(图未示)、以及位于所述栅氧化材料层上的栅极材料层(图未示)；图形化栅极材料层和栅氧化材料层，保留位于所述预设区域101上的栅氧化材料层作为所述栅氧化层131，保留位于所述预设区域101上以及延伸覆盖部分所述漂移区110的栅极材料层作为所述栅极层132。
后续步骤还包括：在所述栅极结构130露出的漂移区110中形成源漏掺杂区。本实施例中，在形成栅极结构130后，形成源漏掺杂区之前，所述半导体结构的形成方法还包括：在所述栅极结构130的侧壁上形成侧墙(图未示)。
侧墙用于保护栅极结构130的侧壁，侧墙还用于定义源漏掺杂区的形成区域。因此，侧墙还露出部分的漂移区110，从而为在栅极结构130露出的漂移区110中形成源漏掺杂区做准备。
侧墙的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种，侧墙为单层结构或叠层结构。
参考图8至图9，图8为俯视图，图9为图8在AA处的剖面图，在所述栅极结构130露出的漂移区110中形成源漏掺杂区140。
在器件工作时，源漏掺杂区140用于为沟道区提供载流子源。
源漏掺杂区140包括位于栅极结构130一侧的源区、以及位于栅极结构130另一侧的漏区。
源漏掺杂区140中的离子掺杂类型与LDMOS晶体管的掺杂类型相同。
当形成N型LDMOS晶体管时，源漏掺杂区140中的掺杂离子为N型离子，N型离子包括P离子、As离子或Sb离子；当形成P型LDMOS晶体管时，源漏掺杂区140中的掺杂离子为P型离子，P型离子包括B离子、Ga离子或In离子等。
具体地，源漏掺杂区140位于栅极结构130与侧墙露出的所述漂移区110中。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (12)
1.一种半导体结构，其特征在于，包括：
基底，基底中形成有阱区，所述基底包括：
用于形成沟道区的预设区域；
漂移区，沿沟道区长度的方向，位于预设区域两侧且与预设区域相邻接；
环绕所述预设区域和漂移区的阱区接触结构，沿所述沟道区长度的方向，所述阱区接触结构与相邻的漂移区之间具有第一间隔；
包覆所述阱区接触结构的阱区连接区，沿所述沟道区长度的方向，所述阱区连接区与相邻的漂移区之间具有第二间隔，所述第二间隔比第一间隔大0nm至300nm；
栅极结构，位于所述预设区域上且延伸覆盖部分的漂移区；
源漏掺杂区，位于所述栅极结构露出的漂移区中；
所述半导体结构还包括：第一沟槽隔离结构，位于所述基底中且环绕所述预设区域和漂移区；
第二沟槽隔离结构，位于所述第一沟槽隔离结构远离预设区域和漂移区的基底中，且环绕所述第一沟槽隔离结构；
所述第一沟槽隔离结构和第二沟槽隔离结构之间的基底用于作为所述阱区接触结构。
2.如权利要求1所述的半导体结构，其特征在于，所述第二间隔为450nm至650nm。
3.如权利要求1所述的半导体结构，其特征在于，沿沟道区长度的方向，所述阱区接触结构具有与所述预设区域相对的第一边界；
在沿沟道区长度的方向，所述阱区连接区具有与所述预设区域相对的第二边界；所述第二边界与所述第一边界相齐平。
4.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：源漏接触结构，位于所述栅极结构两侧的源漏掺杂区中。
5.如权利要求4所述的半导体结构，其特征在于，所述半导体结构还包括：第三沟槽隔离结构，沿沟道区长度的方向，位于所述第一沟槽隔离结构与所述预设区域之间的漂移区的基底中；
沿沟道区长度的方向上，所述第一沟槽隔离结构和第三沟槽隔离结构之间的漂移区的基底用于作为所述源漏接触结构。
6.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底中形成有阱区；所述基底包括用于形成沟道区的预设区域、以及环绕所述预设区域的阱区接触结构；
在所述预设区域两侧的基底中形成与预设区域相邻接的漂移区，所述漂移区和预设区域被所述阱区接触结构环绕，沿沟道区长度的方向，所述漂移区与相邻一侧的阱区接触结构之间具有第一间隔；
形成包覆所述阱区接触结构的阱区连接区，沿沟道区长度的方向，所述阱区连接区与相邻的漂移区之间具有第二间隔，所述第二间隔比第二间隔大0nm至300nm；
在所述预设区域的基底上形成栅极结构，所述栅极结构还延伸覆盖部分的漂移区；
在所述栅极结构露出的漂移区中形成源漏掺杂区；
所述半导体结构的形成方法还包括：在提供基底的步骤中，在所述基底中形成环绕所述预设区域的第一沟槽隔离结构，以及位于所述第一沟槽隔离结构远离预设区域的基底中且环绕第一沟槽隔离结构的第二沟槽隔离结构；
所述第一沟槽隔离结构和第二沟槽隔离结构之间的基底用于作为所述阱区接触结构。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，在提供基底的步骤中，在沿沟道区长度的方向上，所述阱区接触结构具有与所述预设区域相对的第一边界；
在形成所述阱区连接区的步骤中，在沿沟道区长度的方向上，所述阱区连接区具有与所述预设区域相对的第二边界，所述第二边界与所述第一边界相齐平。
8.如权利要求6所述的半导体结构的形成方法，其特征在于，所述第二间隔为450nm至650nm。
9.如权利要求6所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：在提供基底的步骤中，在所述预设区域两侧形成源漏接触结构。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：在提供基底的步骤中，沿沟道区长度的方向，在所述第一沟槽隔离结构与所述预设区域之间的基底中形成第三沟槽隔离结构；所述第三沟槽隔离结构与所述第一沟槽隔离结构之间的基底用于作为所述源漏接触结构；
在形成漂移区的步骤中，所述漂移区还包覆所述第三沟槽隔离结构和源漏接触结构。
11.如权利要求6所述的半导体结构的形成方法，其特征在于，形成所述阱区连接区的步骤包括：在所述基底上形成掩膜层，所述掩膜层暴露出所述阱区接触结构以及与所述阱区接触结构相邻的部分基底；对所述掩膜层露出的基底进行离子注入，形成所述阱区连接区；去除所述掩膜层。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，所述基底包括用于形成第一型晶体管的第一区域和用于形成第二型晶体管的第二区域，所述第一型晶体管和第二型晶体管的掺杂类型不同；
在形成所述掩膜层的步骤中，所述掩膜层暴露出所述第一区域的阱区接触结构以及与所述阱区接触结构相邻的部分基底，所述掩膜层还暴露出所述第二区域的预设区域两侧、位于预设区域与阱区接触结构之间的部分基底；
在进行离子注入的过程中，对所述掩膜层露出的第一区域的基底进行离子注入形成第一区域的阱区连接区，对所述掩膜层露出的第二区域的基底进行离子注入形成第二区域的漂移区。
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