JPH08330601A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH08330601A JPH08330601A JP8066041A JP6604196A JPH08330601A JP H08330601 A JPH08330601 A JP H08330601A JP 8066041 A JP8066041 A JP 8066041A JP 6604196 A JP6604196 A JP 6604196A JP H08330601 A JPH08330601 A JP H08330601A
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-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Abstract
(57)【要約】
【課題】 オン抵抗の小さな半導体装置を提供する。
【解決手段】 半導体表面に形成された溝部と溝部との
間に形成されたチャンネル領域を流れる主電流を、溝部
内部に埋め込まれたゲート電極によって制御する半導体
装置であって、このゲート電極によって直接制御される
主電流の方向が、半導体表面に平行であり、主電流が半
導体表面から垂直方向に分布している。したがって半導
体表面の面積の制限を受けずに自由に、チャンネル幅Ｗ
を増大することができる。
間に形成されたチャンネル領域を流れる主電流を、溝部
内部に埋め込まれたゲート電極によって制御する半導体
装置であって、このゲート電極によって直接制御される
主電流の方向が、半導体表面に平行であり、主電流が半
導体表面から垂直方向に分布している。したがって半導
体表面の面積の制限を受けずに自由に、チャンネル幅Ｗ
を増大することができる。
Description
【０００１】
【発明の属する技術分野】本発明は絶縁ゲートトランジ
スタ等のように主電流をゲート電圧で容量結合的に制御
する半導体装置に関し、特に絶縁ゲート型のパワーデバ
イスおよびモノリシック・パワーＩＣに関する。
スタ等のように主電流をゲート電圧で容量結合的に制御
する半導体装置に関し、特に絶縁ゲート型のパワーデバ
イスおよびモノリシック・パワーＩＣに関する。
【０００２】
【従来の技術】能動型半導体デバイスには、バイポーラ
トランジスタ（ＢＪＴ）、接合型電界効果トランジスタ
（Ｊ−ＦＥＴ），静電誘導トランジスタ（ＳＩＴ）、Ｍ
ＯＳ型電界効果トランジスタ（ＭＯＳ−ＦＥＴ）、絶縁
ゲート型バイポーラトランジスタ（ＩＧＢＴ）、シング
ルゲート型静電誘導サイリスタ（ＳＧＳＩＴＨ）などが
ある。いずれの場合も３端子素子であり、主端子２つ
（エミッタとコレクタ、ソースとドレインまたはカソー
ドとアノード）とコントロールするための端子（ベー
ス、またはゲート）がある。バイポーラ型の素子は主端
子間にｐｎ接合があり、電流はｐｎ接合に形成された電
位障壁を越えて２種類の電荷が流れる。電界効果トラン
ジスタ（ユニポーラ型の素子）の主端子間は同一の導電
型の半導体のみであり、主電流経路にはｐｎ接合はな
く、単一の電荷が流れる。また、近年の低消費電力化の
傾向では電圧制御型のバイポーラ・パワーデバイス、た
とえばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉ
ｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ），ＭＣＴ（ＭＯＳ
Ｃｏｎｔｒｏｌｌｅｄ Ｔｈｙｒｉｓｔｏｒ），ＭＡ
ＧＴ（ＭＯＳ Ａｓｓｉｓｔｅｄ Ｇａｔｅ Ｔｒｉｇ
ｇｅｒｅｄ Ｔｈｙｒｉｓｔｏｒ），ＥＳＴ（Ｅｍｉｔ
ｔｅｒ Ｓｗｉｔｃｈｅｄ Ｔｈｙｉｓｔｏｒ）等のＭ
ＯＳ複合半導体素子が、大電流用デバイスとして開発さ
れている。これらは電圧駆動型のパワーデバイスであ
り、使いやすいこともありシステム側からの要求も多
く、これらに答える形としても急速に開発が進められて
いる。これらＭＯＳ複合半導体素子を含めて、パワーデ
バイスにおいては高速，大電力の要求と共に、低オン抵
抗化が重要な課題である。オン抵抗すなわち導通時の抵
抗を下げることはパワーデバイスの低消費電力化・高効
率化に役だつからである。
トランジスタ（ＢＪＴ）、接合型電界効果トランジスタ
（Ｊ−ＦＥＴ），静電誘導トランジスタ（ＳＩＴ）、Ｍ
ＯＳ型電界効果トランジスタ（ＭＯＳ−ＦＥＴ）、絶縁
ゲート型バイポーラトランジスタ（ＩＧＢＴ）、シング
ルゲート型静電誘導サイリスタ（ＳＧＳＩＴＨ）などが
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（エミッタとコレクタ、ソースとドレインまたはカソー
ドとアノード）とコントロールするための端子（ベー
ス、またはゲート）がある。バイポーラ型の素子は主端
子間にｐｎ接合があり、電流はｐｎ接合に形成された電
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く、単一の電荷が流れる。また、近年の低消費電力化の
傾向では電圧制御型のバイポーラ・パワーデバイス、た
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れている。これらは電圧駆動型のパワーデバイスであ
り、使いやすいこともありシステム側からの要求も多
く、これらに答える形としても急速に開発が進められて
いる。これらＭＯＳ複合半導体素子を含めて、パワーデ
バイスにおいては高速，大電力の要求と共に、低オン抵
抗化が重要な課題である。オン抵抗すなわち導通時の抵
抗を下げることはパワーデバイスの低消費電力化・高効
率化に役だつからである。
【０００３】
【発明が解決しようとする課題】しかしながら従来のユ
ニポーラ型半導体素子の場合、つまり、ＦＥＴやＳＩＴ
は単一キャリアを使用しているため半導体層のキャリア
密度で決定される抵抗値よりも伝導度を上げられずオン
抵抗が高いという問題があった。たとえば、図５５のＪ
ＦＥＴの場合はチャンネル領域となるｎ層２の抵抗値を
下げるためにはｎ層２を最初から高不純物密度にしてお
かなければならない。図５６のＭＯＳ−ＦＥＴの場合は
厚さの薄い反転層を形成しキャリアを流すため、ゲート
幅Ｗを大きくしてチャネル面積を広くとらないとオン抵
抗が低減できないがチップの表面積が限られているので
無制限にチャンネル面積を大きくすることは不可能であ
る。図５７に示した高耐圧型ＭＯＳ−ＦＥＴ（ＤＭＯ
Ｓ）の場合はこのチャンネル面積の制限に加え、特にｎ
- ドリフト領域２２の抵抗がオン抵抗にきいている。図
５７からわかるようにｎ- ドリフト領域２２の抵抗もゲ
ート幅Ｗを大きくすれば、下げうるのでありゲート幅Ｗ
を大きくすることは重要な問題点である。
ニポーラ型半導体素子の場合、つまり、ＦＥＴやＳＩＴ
は単一キャリアを使用しているため半導体層のキャリア
密度で決定される抵抗値よりも伝導度を上げられずオン
抵抗が高いという問題があった。たとえば、図５５のＪ
ＦＥＴの場合はチャンネル領域となるｎ層２の抵抗値を
下げるためにはｎ層２を最初から高不純物密度にしてお
かなければならない。図５６のＭＯＳ−ＦＥＴの場合は
厚さの薄い反転層を形成しキャリアを流すため、ゲート
幅Ｗを大きくしてチャネル面積を広くとらないとオン抵
抗が低減できないがチップの表面積が限られているので
無制限にチャンネル面積を大きくすることは不可能であ
る。図５７に示した高耐圧型ＭＯＳ−ＦＥＴ（ＤＭＯ
Ｓ）の場合はこのチャンネル面積の制限に加え、特にｎ
- ドリフト領域２２の抵抗がオン抵抗にきいている。図
５７からわかるようにｎ- ドリフト領域２２の抵抗もゲ
ート幅Ｗを大きくすれば、下げうるのでありゲート幅Ｗ
を大きくすることは重要な問題点である。
【０００４】一方、より大きな電流を流したい場合は図
５８および図５９のようなバイポーラ素子を用いること
が多かった。その理由は、ｐｎ接合中に形成された電位
障壁を越えて少数キャリアを注入し、しかもその少数キ
ャリア密度が注入された領域の多数キャリア密度と同程
度かそれ以上になると、伝導度変調効果で見かけ上の抵
抗が低下するからである。つまり図５９のＩＧＢＴの場
合ｐ+ コレクタ層２９からｎ- ドリフト領域２２へ少数
キャリアの注入がおこる（図５９ではｎ型領域へのホー
ルの注入）ためｎ- ドリフト領域２２が伝導度変調を生
ずるのである。しかしＩＧＢＴのようなバイポーラ型の
素子の場合は主電流経路にｐｎ接合があるためｐｎ接合
のビィルト・イン・ポテンシャルに起因するオフセット
電圧があった。逆にオフセット電圧を避けるためにユニ
ポーラ型のデバイスを使用した場合はチャンネル領域と
なる半導体層の不純物密度以上にキャリア密度をあげら
れなかった。この点を鑑みれば図６０に示すダブルゲー
ト型ＳＩＴＨ（以下ＤＧＳＩＴＨという）はｐ+ アノー
ド９５からの正孔の注入がなされるためバイポーラ型の
伝導度変調効果を用いることができ、しかもｐ+ アノー
ド９５側のみにｐｎ接合を有している。ＤＧＳＩＴＨで
はターンオフ時にｐ+ アノード９５側に蓄積された電子
が第２ゲート（Ｇ２）９３となるｎ+ 領域を介して引き
抜かれるため、テール電流が発生せず、高速スイッチン
グが可能である。つまりＤＧＳＩＴＨはＩＧＢＴよりも
主電流経路中のｐｎ接合の数が少なく、オフセット電圧
が小さいという特徴を有し、１８００Ｖ−１００Ａクラ
スの素子で順方向電圧降下１．２Ｖという値が報告され
ている。しかしＤＧＳＩＴＨは第１ゲート（Ｇ１）９１
と第２ゲート（Ｇ２）９３とを有し４端子素子となるた
め、ゲート駆動回路が複雑となり、また両面のマスク合
わせ工程等が必要で製造工程が複雑であるという欠点を
有していた。特に基板の垂直方向に、図６０に示すよう
な階層構造を作製するには高度なエピタキシャル成長技
術が必要となり、安価な製造コストの実現には難があ
る。
５８および図５９のようなバイポーラ素子を用いること
が多かった。その理由は、ｐｎ接合中に形成された電位
障壁を越えて少数キャリアを注入し、しかもその少数キ
ャリア密度が注入された領域の多数キャリア密度と同程
度かそれ以上になると、伝導度変調効果で見かけ上の抵
抗が低下するからである。つまり図５９のＩＧＢＴの場
合ｐ+ コレクタ層２９からｎ- ドリフト領域２２へ少数
キャリアの注入がおこる（図５９ではｎ型領域へのホー
ルの注入）ためｎ- ドリフト領域２２が伝導度変調を生
ずるのである。しかしＩＧＢＴのようなバイポーラ型の
素子の場合は主電流経路にｐｎ接合があるためｐｎ接合
のビィルト・イン・ポテンシャルに起因するオフセット
電圧があった。逆にオフセット電圧を避けるためにユニ
ポーラ型のデバイスを使用した場合はチャンネル領域と
なる半導体層の不純物密度以上にキャリア密度をあげら
れなかった。この点を鑑みれば図６０に示すダブルゲー
ト型ＳＩＴＨ（以下ＤＧＳＩＴＨという）はｐ+ アノー
ド９５からの正孔の注入がなされるためバイポーラ型の
伝導度変調効果を用いることができ、しかもｐ+ アノー
ド９５側のみにｐｎ接合を有している。ＤＧＳＩＴＨで
はターンオフ時にｐ+ アノード９５側に蓄積された電子
が第２ゲート（Ｇ２）９３となるｎ+ 領域を介して引き
抜かれるため、テール電流が発生せず、高速スイッチン
グが可能である。つまりＤＧＳＩＴＨはＩＧＢＴよりも
主電流経路中のｐｎ接合の数が少なく、オフセット電圧
が小さいという特徴を有し、１８００Ｖ−１００Ａクラ
スの素子で順方向電圧降下１．２Ｖという値が報告され
ている。しかしＤＧＳＩＴＨは第１ゲート（Ｇ１）９１
と第２ゲート（Ｇ２）９３とを有し４端子素子となるた
め、ゲート駆動回路が複雑となり、また両面のマスク合
わせ工程等が必要で製造工程が複雑であるという欠点を
有していた。特に基板の垂直方向に、図６０に示すよう
な階層構造を作製するには高度なエピタキシャル成長技
術が必要となり、安価な製造コストの実現には難があ
る。
【０００５】パワーデバイスの特性として低オン抵抗化
が重要なことは前述した通りであるが、低オン抵抗化と
高耐圧化という要求はトレードオフ関係にある。すなわ
ち図５６に示したＭＯＳ−ＦＥＴにおいてチャンネル長
Ｌを短くすれば、低オン抵抗にはなるが、高耐圧化はで
きないからである。図５７に示したＤＭＯＳ、あるいは
図５９に示したＩＧＢＴでも同様で、高耐圧化のために
はｎ- ドリフト領域２２の距離Ｌd を大きくすれば高耐
圧化は可能であるが、低オン抵抗は得られないことにな
る。
が重要なことは前述した通りであるが、低オン抵抗化と
高耐圧化という要求はトレードオフ関係にある。すなわ
ち図５６に示したＭＯＳ−ＦＥＴにおいてチャンネル長
Ｌを短くすれば、低オン抵抗にはなるが、高耐圧化はで
きないからである。図５７に示したＤＭＯＳ、あるいは
図５９に示したＩＧＢＴでも同様で、高耐圧化のために
はｎ- ドリフト領域２２の距離Ｌd を大きくすれば高耐
圧化は可能であるが、低オン抵抗は得られないことにな
る。
【０００６】高耐圧化と低オン抵抗化というトレードオ
フ関係を改善するために図６１に示すようなｎ+ バッフ
ァ層２２９をｐ+ コレクタ層２９の前面に形成する試み
もなされている。すなわちｎ- ドリフト層２２の厚みを
可能な限り薄くし、ｐ+ コレクタ層２９とｐベース層２
３の間の高電圧印加時のパンチスルーの防止をｎ+ バッ
ファ層２２９で行わんとするものであるが、ｎ+ バッフ
ァ層２２９の厚みや不純物密度の設計は容易ではない。
特に量産現場においては、理論設計時通りの耐圧が得ら
れず、結局ｎ+ バッファ層の設計や、半導体基板の厚み
ｔの変更を余議なくされる事態も時々発生する。特に低
オン抵抗化のためにはｎ- ドリフト層２２を１００μｍ
〜５０μｍ以下に薄くする必要がありこのような薄い層
の実現にはエピタキシャル成長によるｎ- ドリフト層２
２の形成が必要となる。そして、この場合、ｎ+ バッフ
ァ層２２９もエピタキシャル成長で形成することとな
り、エピタキシャル成長技術そのものものも高度なもの
が要求される。ｎ+ バッファ層２２９からのオートドー
ピングやアウト・ディフュージョンの問題があるからで
ある。しかもこのような場合においても、設計仕様の変
更により耐圧の変更があった場合や、設計通りの耐圧が
得られなければ、エピタキシャル成長の条件等のプロセ
ス設計やエピタキシャル成長装置そのものの変更が必要
となり生産性は極めて悪くなる。ｎ+ バッファ層２２９
およびｐ+ コレクタ層２９をｎ- 基板２２の裏面に拡散
で形成することも論理的には可能であるが、低オン抵抗
の製品においてはｎ- 基板２２の厚みを５０μｍ程度に
せざるを得ないので現実的ではない。ｎ- 基板２２の厚
みｔを１００μｍ以下とすることは機械的強度において
困難であり、通常はかかる薄い半導体基板はいずれの半
導体ウェーハ供給メーカーも標準品としては提供しない
からである。いずれにしても高耐圧化と低オン抵抗化の
ための設計は従来の技術においては極めて困難である。
フ関係を改善するために図６１に示すようなｎ+ バッフ
ァ層２２９をｐ+ コレクタ層２９の前面に形成する試み
もなされている。すなわちｎ- ドリフト層２２の厚みを
可能な限り薄くし、ｐ+ コレクタ層２９とｐベース層２
３の間の高電圧印加時のパンチスルーの防止をｎ+ バッ
ファ層２２９で行わんとするものであるが、ｎ+ バッフ
ァ層２２９の厚みや不純物密度の設計は容易ではない。
特に量産現場においては、理論設計時通りの耐圧が得ら
れず、結局ｎ+ バッファ層の設計や、半導体基板の厚み
ｔの変更を余議なくされる事態も時々発生する。特に低
オン抵抗化のためにはｎ- ドリフト層２２を１００μｍ
〜５０μｍ以下に薄くする必要がありこのような薄い層
の実現にはエピタキシャル成長によるｎ- ドリフト層２
２の形成が必要となる。そして、この場合、ｎ+ バッフ
ァ層２２９もエピタキシャル成長で形成することとな
り、エピタキシャル成長技術そのものものも高度なもの
が要求される。ｎ+ バッファ層２２９からのオートドー
ピングやアウト・ディフュージョンの問題があるからで
ある。しかもこのような場合においても、設計仕様の変
更により耐圧の変更があった場合や、設計通りの耐圧が
得られなければ、エピタキシャル成長の条件等のプロセ
ス設計やエピタキシャル成長装置そのものの変更が必要
となり生産性は極めて悪くなる。ｎ+ バッファ層２２９
およびｐ+ コレクタ層２９をｎ- 基板２２の裏面に拡散
で形成することも論理的には可能であるが、低オン抵抗
の製品においてはｎ- 基板２２の厚みを５０μｍ程度に
せざるを得ないので現実的ではない。ｎ- 基板２２の厚
みｔを１００μｍ以下とすることは機械的強度において
困難であり、通常はかかる薄い半導体基板はいずれの半
導体ウェーハ供給メーカーも標準品としては提供しない
からである。いずれにしても高耐圧化と低オン抵抗化の
ための設計は従来の技術においては極めて困難である。
【０００７】以上のような問題点を鑑みて、本発明は高
耐圧化、大電流化が容易で、しかもオン抵抗の低いパワ
ーデバイスおよびモノリシック・パワーＩＣを提供せん
とするものである。
耐圧化、大電流化が容易で、しかもオン抵抗の低いパワ
ーデバイスおよびモノリシック・パワーＩＣを提供せん
とするものである。
【０００８】特にパワーデバイスにおいては単位チップ
面積当りのオン抵抗の低減化が重要であるが、本発明は
小さなチップ面積でオン抵抗を下げうる新規な半導体装
置、特に絶縁ゲート型半導体装置等の電圧駆動型の半導
体装置を提供せんとするものである。
面積当りのオン抵抗の低減化が重要であるが、本発明は
小さなチップ面積でオン抵抗を下げうる新規な半導体装
置、特に絶縁ゲート型半導体装置等の電圧駆動型の半導
体装置を提供せんとするものである。
【０００９】
【課題を解決するための手段】このために本発明は従来
とは全く異なる設計原理に基づいて半導体装置を設けて
いる。つまり、従来の半導体装置は図５６，図５７，図
５９に示すようなラテラル型（横型）の半導体装置と、
図６０，図６１に示すようなバーティカル型（縦型）の
半導体装置に大別される。ラテラル型とは図５６，図５
７，図５９のように半導体基板の主表面に平行に主電流
が流れ、その主電流は半導体主表面の近傍の表面領域に
局在し、半導体主表面と平行に分布している半導体装置
をいう。ここで主電流とは第１主電極領域（ソース領
域，エミッタ領域又はカソード領域）と第２主電極領域
（ドレイン領域，コレクタ領域又はアノード領域）間を
流れる電流であって、制御電極（ゲート電極又はベース
電極）に印加される制御電圧又は制御電極を介して流れ
る制御電流によって制御される電流をいう。ラテラル型
では主電流は、ゲート幅Ｗの方向に分布している。すな
わち主電流と垂直方向で、かつ主表面と平行方向の薄い
表面層に局在して主電流が分布している。一方バーティ
カル型とは、図６０および図６１に示すように主電流は
主表面に垂直の方向に流れるが主電流の分布の方向、す
なわちゲートＷの方向は、主表面と平行方向である。尤
もバーティカル型であっても埋め込みコレクタ領域や埋
め込みドレイン領域を形成し、ソース領域を形成してい
る表面と同一表面にコレクタ電極取り出し領域やドレイ
ン電極取り出し領域を形成した半導体装置においては、
湾曲した電流通路の一部においては付随的に主表面と平
行な成分を有している。しかしながら、この場合であっ
ても制御電極で直接制御される部分の主電流の大部分の
方向、すなわち主動作に最も重要な部分の主電流の方向
は主表面にほぼ垂直方向であることは明らかである。本
発明で重要なのは、この制御電極で直接制御される部分
の主電流の方向である。
とは全く異なる設計原理に基づいて半導体装置を設けて
いる。つまり、従来の半導体装置は図５６，図５７，図
５９に示すようなラテラル型（横型）の半導体装置と、
図６０，図６１に示すようなバーティカル型（縦型）の
半導体装置に大別される。ラテラル型とは図５６，図５
７，図５９のように半導体基板の主表面に平行に主電流
が流れ、その主電流は半導体主表面の近傍の表面領域に
局在し、半導体主表面と平行に分布している半導体装置
をいう。ここで主電流とは第１主電極領域（ソース領
域，エミッタ領域又はカソード領域）と第２主電極領域
（ドレイン領域，コレクタ領域又はアノード領域）間を
流れる電流であって、制御電極（ゲート電極又はベース
電極）に印加される制御電圧又は制御電極を介して流れ
る制御電流によって制御される電流をいう。ラテラル型
では主電流は、ゲート幅Ｗの方向に分布している。すな
わち主電流と垂直方向で、かつ主表面と平行方向の薄い
表面層に局在して主電流が分布している。一方バーティ
カル型とは、図６０および図６１に示すように主電流は
主表面に垂直の方向に流れるが主電流の分布の方向、す
なわちゲートＷの方向は、主表面と平行方向である。尤
もバーティカル型であっても埋め込みコレクタ領域や埋
め込みドレイン領域を形成し、ソース領域を形成してい
る表面と同一表面にコレクタ電極取り出し領域やドレイ
ン電極取り出し領域を形成した半導体装置においては、
湾曲した電流通路の一部においては付随的に主表面と平
行な成分を有している。しかしながら、この場合であっ
ても制御電極で直接制御される部分の主電流の大部分の
方向、すなわち主動作に最も重要な部分の主電流の方向
は主表面にほぼ垂直方向であることは明らかである。本
発明で重要なのは、この制御電極で直接制御される部分
の主電流の方向である。
【００１０】本発明はこれら従来のラテラル型半導体装
置、およびバーティカル型半導体装置とは全く異なる範
疇に属する新規な構造の半導体装置に係り、図１
（ａ），１４（ｂ），２４（ｂ）等に示すように、主電
流は主表面と平行に流れ、かつ、主表面と垂直方向にゲ
ート幅Ｗ（以下においてチャンネル幅Ｗとも呼ぶ）を有
し分布している。すなわち従来、主表面と垂直の方向に
主電流が分布している半導体装置は存在しなかった点で
本発明は全く新しい構造であり、これによりゲート幅Ｗ
（チャンネル幅Ｗ）をチップの表面積に制限されず、任
意に増大することが可能となるものである。
置、およびバーティカル型半導体装置とは全く異なる範
疇に属する新規な構造の半導体装置に係り、図１
（ａ），１４（ｂ），２４（ｂ）等に示すように、主電
流は主表面と平行に流れ、かつ、主表面と垂直方向にゲ
ート幅Ｗ（以下においてチャンネル幅Ｗとも呼ぶ）を有
し分布している。すなわち従来、主表面と垂直の方向に
主電流が分布している半導体装置は存在しなかった点で
本発明は全く新しい構造であり、これによりゲート幅Ｗ
（チャンネル幅Ｗ）をチップの表面積に制限されず、任
意に増大することが可能となるものである。
【００１１】より具体的には、本発明の特徴は図１
（ａ），１４（ｂ），２４（ｂ），３６（ｂ），４１
（ｂ）等に示すように半導体基板８２上に形成された底
面絶縁膜８の上、又は図２０（ｂ）等に示すような反対
導電型の半導体基板８３の上に形成される第１の半導体
領域２，２２を、主電流の電流通路とし、第１の半導体
領域２，２２の表面と平行方向に主電流を流すことを特
徴としている。この第１の半導体領域２，２２は実質的
に垂直な側壁部を有して島状に形成され、この第１の半
導体領域２，２２からなる島の側壁部に形成された素子
分離絶縁膜１と、第１の半導体領域２，２２の表面から
底面絶縁膜８に達するように形成された第１の主電極領
域となる第２の半導体領域４，２４，２４１，２８７
と、第２の主電極領域となる第３の半導体領域５，２
９，２９３と、第２の半導体領域４，２４，２４１，２
８７と第３の半導体領域５，２９，２９３の間に形成さ
れ、第１の半導体領域２，２２の表面から実質的に垂直
の側壁を有して底面絶縁膜８又は反対導電型の半導体基
板８２に達するゲート溝部と、このゲート溝部内側壁部
に形成されたゲート絶縁膜６と、このゲート絶縁膜６の
表面にゲート溝部を埋め込むように形成されたゲート埋
め込み電極７，３７とを少なく共具備していることを特
徴とする。なお、本発明においては第１および第２の主
電極領域の金属電極１０，１１，３４，３９，３４１，
３４２はともに、第１の半導体領域の表面に形成されて
いる。
（ａ），１４（ｂ），２４（ｂ），３６（ｂ），４１
（ｂ）等に示すように半導体基板８２上に形成された底
面絶縁膜８の上、又は図２０（ｂ）等に示すような反対
導電型の半導体基板８３の上に形成される第１の半導体
領域２，２２を、主電流の電流通路とし、第１の半導体
領域２，２２の表面と平行方向に主電流を流すことを特
徴としている。この第１の半導体領域２，２２は実質的
に垂直な側壁部を有して島状に形成され、この第１の半
導体領域２，２２からなる島の側壁部に形成された素子
分離絶縁膜１と、第１の半導体領域２，２２の表面から
底面絶縁膜８に達するように形成された第１の主電極領
域となる第２の半導体領域４，２４，２４１，２８７
と、第２の主電極領域となる第３の半導体領域５，２
９，２９３と、第２の半導体領域４，２４，２４１，２
８７と第３の半導体領域５，２９，２９３の間に形成さ
れ、第１の半導体領域２，２２の表面から実質的に垂直
の側壁を有して底面絶縁膜８又は反対導電型の半導体基
板８２に達するゲート溝部と、このゲート溝部内側壁部
に形成されたゲート絶縁膜６と、このゲート絶縁膜６の
表面にゲート溝部を埋め込むように形成されたゲート埋
め込み電極７，３７とを少なく共具備していることを特
徴とする。なお、本発明においては第１および第２の主
電極領域の金属電極１０，１１，３４，３９，３４１，
３４２はともに、第１の半導体領域の表面に形成されて
いる。
【００１２】このような構成によれば、誘電体分離基板
（ＤＩ基板）又は接合分離基板（ＪＩ基板）、あるいは
その他の素子分離構造であってもよいが、所定の方法に
て素子分離された第１の半導体領域２，２２の内部に底
面絶縁膜８又は反対導電型の半導体基板８３にまで達す
る深いゲート溝部を並べ、逆バイアス時には図２（ａ）
に示すようにゲート絶縁膜６から拡がる空乏層１２同士
がぶつかることでオフ状態となり、順バイアス時には図
２（ｂ）に示すようにゲート絶縁膜近傍に蓄積層１３が
できることでキャリア密度を上げ、オン抵抗を下げるこ
とができる。しかも従来の平面型ＭＯＳＦＥＴ等が第１
の半導体領域に相当する半導体層の薄い表面層部分のみ
を局所的に電流通路（いわゆるチャンネル）として用い
ているのに比し、本発明の特徴によれば平面型ＭＯＳＦ
ＥＴ等と同様な金属電極（ソース金属電極およびドレイ
ン金属電極）配置構造を有しながら、同時に第１の半導
体領域２，２２の表面から離れた深い部分までをチャン
ネルとすることが可能で、実効的なチャンネル幅Ｗeff
が増大する。つまり、隣接するゲート溝部相互の間隔Ｓ
に対して、チャンネル幅Ｗを Ｗ＞Ｓ とすることができるのである。したがって本発明の構成
によれば、ゲート溝部の本数と、第１の半導体領域２，
２２の厚みＷにより実効的なチャンネル幅Ｗeffが決定
され、従来の平面型ＭＯＳＦＥＴに比して、飛躍的に、
実効的なチャンネル幅Ｗeff が増大する。結局、従来の
半導体装置では活性層の表面の一部しか局所的にチャン
ネル領域として用いることができなかったが、本発明に
よれば、チャンネル領域として利用できる活性層の領域
が飛躍的に増大する。しかも、主電極領域の金属電極が
すべて同一平面上にある平面型ＭＯＳＦＥＴ等と同様な
金属電極構造を有しているので、素子間分離や表面配線
が容易である。したがって、モータ駆動用のスマートパ
ワーＩＣ（ＳＭＡＲＴ ＰＯＷＥＲ ＩＣ）のような多
種、多様な半導体素子の集積化に適した構造である。
（ＤＩ基板）又は接合分離基板（ＪＩ基板）、あるいは
その他の素子分離構造であってもよいが、所定の方法に
て素子分離された第１の半導体領域２，２２の内部に底
面絶縁膜８又は反対導電型の半導体基板８３にまで達す
る深いゲート溝部を並べ、逆バイアス時には図２（ａ）
に示すようにゲート絶縁膜６から拡がる空乏層１２同士
がぶつかることでオフ状態となり、順バイアス時には図
２（ｂ）に示すようにゲート絶縁膜近傍に蓄積層１３が
できることでキャリア密度を上げ、オン抵抗を下げるこ
とができる。しかも従来の平面型ＭＯＳＦＥＴ等が第１
の半導体領域に相当する半導体層の薄い表面層部分のみ
を局所的に電流通路（いわゆるチャンネル）として用い
ているのに比し、本発明の特徴によれば平面型ＭＯＳＦ
ＥＴ等と同様な金属電極（ソース金属電極およびドレイ
ン金属電極）配置構造を有しながら、同時に第１の半導
体領域２，２２の表面から離れた深い部分までをチャン
ネルとすることが可能で、実効的なチャンネル幅Ｗeff
が増大する。つまり、隣接するゲート溝部相互の間隔Ｓ
に対して、チャンネル幅Ｗを Ｗ＞Ｓ とすることができるのである。したがって本発明の構成
によれば、ゲート溝部の本数と、第１の半導体領域２，
２２の厚みＷにより実効的なチャンネル幅Ｗeffが決定
され、従来の平面型ＭＯＳＦＥＴに比して、飛躍的に、
実効的なチャンネル幅Ｗeff が増大する。結局、従来の
半導体装置では活性層の表面の一部しか局所的にチャン
ネル領域として用いることができなかったが、本発明に
よれば、チャンネル領域として利用できる活性層の領域
が飛躍的に増大する。しかも、主電極領域の金属電極が
すべて同一平面上にある平面型ＭＯＳＦＥＴ等と同様な
金属電極構造を有しているので、素子間分離や表面配線
が容易である。したがって、モータ駆動用のスマートパ
ワーＩＣ（ＳＭＡＲＴ ＰＯＷＥＲ ＩＣ）のような多
種、多様な半導体素子の集積化に適した構造である。
【００１３】またキャリアはバルク中を走行するのでキ
ャリアの移動度が高く、高ｇm 化が容易である。また縦
型デバイスと異なり、キャリアは基板と平行方向に走行
するので、図５４に示すように移動度の最大となる方
向、あるいはキャリアの走行速度が最大となる方向の結
晶学的選定も容易で、さらに高速化が可能となる。すな
わち、キャリアの移動度μFEやキャリアの走行速度の最
も大きい結晶方位が容易に選定できる。
ャリアの移動度が高く、高ｇm 化が容易である。また縦
型デバイスと異なり、キャリアは基板と平行方向に走行
するので、図５４に示すように移動度の最大となる方
向、あるいはキャリアの走行速度が最大となる方向の結
晶学的選定も容易で、さらに高速化が可能となる。すな
わち、キャリアの移動度μFEやキャリアの走行速度の最
も大きい結晶方位が容易に選定できる。
【００１４】また本発明によれば従来の縦型構造では実
現が困難であったダブルゲート構造等の複雑な構造が容
易に実現できる。
現が困難であったダブルゲート構造等の複雑な構造が容
易に実現できる。
【００１５】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。図１（ａ）および（ｂ）に本発明
の第１の実施の形態に係るＳＯＩ基板に形成した絶縁ゲ
ート型トランジスタ（ＩＧＴ）の構造を示す。図１
（ａ）はＩＧＴの上面図、図１（ｂ）はその断面図であ
る。図２（ａ）および２（ｂ）は本発明の第１実施の形
態に係るＩＧＴの動作原理を説明するための図で、ゲー
ト部分を抜き出して書いてある。図１（ａ）に示すよう
に周辺を素子分離絶縁膜１および素子分離穴埋め物３で
分離された第１の半導体領域となるｎ型半導体層２の表
面の両端には不純物密度１×１０18〜１×１０21ｃｍ-3
程度のｎ+ 拡散層からなるソース拡散層（第２の半導体
領域）４およびドレイン拡散層（第３の半導体領域）５
が形成されている。ソース拡散層およびドレイン拡散層
５は図１（ｂ）に示すように底面絶縁膜８に達するまで
深く形成され、その上部にはそれぞれ金属ソース電極１
０及び金属ドレイン電極１１が設けてある。ｎ型半導体
層２の中央部分には５個のゲート溝部が設けてある。
施の形態を説明する。図１（ａ）および（ｂ）に本発明
の第１の実施の形態に係るＳＯＩ基板に形成した絶縁ゲ
ート型トランジスタ（ＩＧＴ）の構造を示す。図１
（ａ）はＩＧＴの上面図、図１（ｂ）はその断面図であ
る。図２（ａ）および２（ｂ）は本発明の第１実施の形
態に係るＩＧＴの動作原理を説明するための図で、ゲー
ト部分を抜き出して書いてある。図１（ａ）に示すよう
に周辺を素子分離絶縁膜１および素子分離穴埋め物３で
分離された第１の半導体領域となるｎ型半導体層２の表
面の両端には不純物密度１×１０18〜１×１０21ｃｍ-3
程度のｎ+ 拡散層からなるソース拡散層（第２の半導体
領域）４およびドレイン拡散層（第３の半導体領域）５
が形成されている。ソース拡散層およびドレイン拡散層
５は図１（ｂ）に示すように底面絶縁膜８に達するまで
深く形成され、その上部にはそれぞれ金属ソース電極１
０及び金属ドレイン電極１１が設けてある。ｎ型半導体
層２の中央部分には５個のゲート溝部が設けてある。
【００１６】図１（ｂ）に示されるように本発明の第１
の実施の形態では酸化膜等による底面絶縁膜８の上にチ
ャンネルとなるｎ型半導体層２が形成されたＳＯＩ基板
を基体として用いている。ＳＯＩ基板は直接接合（ＳＤ
Ｂ：Ｓｉｌｌｉｃｏｎ Ｄｉｒｅｃｔ Ｂｏｎｄｉｎ
ｇ）法等により形成すればよい。ｎ型半導体層２の周辺
部は図１（ａ）に示すように素子間分離溝が配置され、
その素子間分離溝の表面には素子分離絶縁膜１が形成さ
れ、さらに隣接する他の素子の素子分離絶縁膜（図示省
略）との間にはポリシリコン等の素子分離溝穴埋め物３
が形成されＤＩ（Ｄｉｅｌｅｃｔｒｉｃ Ｉｓｏｌａｔ
ｉｏｎ：誘電体分離）構造が形成されている。つまり、
図１（ａ）には素子分離溝の一方の側壁のみが示されて
いる。素子分離溝はＵ溝である。ｎ型半導体層２の中央
部にはゲート溝部が図１（ｂ）に示すように、表面から
底面絶縁膜８まで達するように深く形成され、そのゲー
ト溝部の内壁表面には厚さ３０〜１５０ｎｍのゲート絶
縁膜６が形成され、さらにその表面、すなわちゲート溝
部内部は不純物を添加したポリシリコン、すなわちドー
プドポリシリコン（ＤＯＰＯＳ）等のゲート埋め込み電
極７が形成されている。ゲート埋め込み電極はＷ（タン
グステン）等の高融点金属、あるいはこれらのシリサイ
ドＷＳｉ2 ，ＭｏＳｉ2 ，ＴｉＳｉ2 ，ＣｏＳｉ2 等で
もよく、さらにポリサイドでもよい。
の実施の形態では酸化膜等による底面絶縁膜８の上にチ
ャンネルとなるｎ型半導体層２が形成されたＳＯＩ基板
を基体として用いている。ＳＯＩ基板は直接接合（ＳＤ
Ｂ：Ｓｉｌｌｉｃｏｎ Ｄｉｒｅｃｔ Ｂｏｎｄｉｎ
ｇ）法等により形成すればよい。ｎ型半導体層２の周辺
部は図１（ａ）に示すように素子間分離溝が配置され、
その素子間分離溝の表面には素子分離絶縁膜１が形成さ
れ、さらに隣接する他の素子の素子分離絶縁膜（図示省
略）との間にはポリシリコン等の素子分離溝穴埋め物３
が形成されＤＩ（Ｄｉｅｌｅｃｔｒｉｃ Ｉｓｏｌａｔ
ｉｏｎ：誘電体分離）構造が形成されている。つまり、
図１（ａ）には素子分離溝の一方の側壁のみが示されて
いる。素子分離溝はＵ溝である。ｎ型半導体層２の中央
部にはゲート溝部が図１（ｂ）に示すように、表面から
底面絶縁膜８まで達するように深く形成され、そのゲー
ト溝部の内壁表面には厚さ３０〜１５０ｎｍのゲート絶
縁膜６が形成され、さらにその表面、すなわちゲート溝
部内部は不純物を添加したポリシリコン、すなわちドー
プドポリシリコン（ＤＯＰＯＳ）等のゲート埋め込み電
極７が形成されている。ゲート埋め込み電極はＷ（タン
グステン）等の高融点金属、あるいはこれらのシリサイ
ドＷＳｉ2 ，ＭｏＳｉ2 ，ＴｉＳｉ2 ，ＣｏＳｉ2 等で
もよく、さらにポリサイドでもよい。
【００１７】図１（ａ）において、隣接するゲート溝部
のゲート絶縁膜６相互の間の距離間隔Ｓおよび、一番外
側のゲート溝部のゲート絶縁膜６と周辺の素子分離絶縁
膜１の間隔Ｓs はｎ型半導体層２中に形成されるチャン
ネルがピンチオフするように選べばよい。すなわちゲー
ト電圧を印加しない状態でチャンネルがピンチオフする
ためにはｎ型半導体層２の不純物密度ＮD ＝１×１０15
ｃｍ-3程度場合にはＳ＝１．６μｍ，Ｓs ＝０．８μｍ
以下にすればよい。不純物密度ＮD ＝１×１０14ｃ
ｍ-3，１×１０13ｃｍ-3ではそれぞれＳ＝４．５μｍ，
１２μｍ以下とすればよい。このようにＮD およびＳを
選べば図２（ａ）に示すようにｎ型半導体層２のチャン
ネル中に空乏層１２が広がり、チャンネルがピンチオフ
する。ただしゲート絶縁膜の種類やその厚さ、あるいは
ゲート絶縁膜と半導体層２との間の界面準位によりこの
値は変わることはもちろんである。ここでＳs ＜Ｓ／２
とすればよく、Ｓs ＜＜Ｓ／２の極限としてＳs →０と
してもよい。すなわちゲート酸化膜６を素子間分離絶縁
膜と接触させてもよい。このような構造とすることによ
り、本発明の第１の実施の形態においては、金属ゲート
電極９にマイナスのバイアス（逆バイアス）を加えると
図２（ａ）に示すようにゲートからｎ型半導体層２中へ
空乏層１２が広がり、空乏層でソース拡散層４・ドレイ
ン拡散層５間の導通が絶たれ、素子はオフ状態になる。
反対にプラスのバイアスを加える（順バイアス）と図２
（ｂ）に示すように、蓄積層１３が形成され、低オン抵
抗を有してソース拡散層４とドレイン拡散層５の間に電
流が流れる。ゲート電圧ゼロボルトにおいて表面ポテン
シャルのみでチャンネルがピンチオフして、ゲート電圧
を順バイアスにした時に蓄積層１３が形成されるように
すれば、いわゆるノーマリ・オフ型の動作となる。一方
ゲート電圧ゼロボルトでチャンネルに中性領域が残り、
さらにゲート電圧を印加してチャンネルがピンチオフす
るようにＮD とＳとを選べばノーマリ・オン型の動作と
なる。ただし、実際にはドレイン領域に印加するドレイ
ン電圧によってピンチオフポイントの電位が変化するの
で、ゲート電圧と、ドレイン電圧の双方を考慮した２次
元ポテンシャルを考慮しなくとはならない。図２
（ａ），図２（ｂ）に示すようにゲート長Ｌが十分小さ
い場合は、ピンチオフ点はゲート電圧とドレイン電圧と
によって決まる、いわゆる数学で言うところの「鞍部
点」になる。
のゲート絶縁膜６相互の間の距離間隔Ｓおよび、一番外
側のゲート溝部のゲート絶縁膜６と周辺の素子分離絶縁
膜１の間隔Ｓs はｎ型半導体層２中に形成されるチャン
ネルがピンチオフするように選べばよい。すなわちゲー
ト電圧を印加しない状態でチャンネルがピンチオフする
ためにはｎ型半導体層２の不純物密度ＮD ＝１×１０15
ｃｍ-3程度場合にはＳ＝１．６μｍ，Ｓs ＝０．８μｍ
以下にすればよい。不純物密度ＮD ＝１×１０14ｃ
ｍ-3，１×１０13ｃｍ-3ではそれぞれＳ＝４．５μｍ，
１２μｍ以下とすればよい。このようにＮD およびＳを
選べば図２（ａ）に示すようにｎ型半導体層２のチャン
ネル中に空乏層１２が広がり、チャンネルがピンチオフ
する。ただしゲート絶縁膜の種類やその厚さ、あるいは
ゲート絶縁膜と半導体層２との間の界面準位によりこの
値は変わることはもちろんである。ここでＳs ＜Ｓ／２
とすればよく、Ｓs ＜＜Ｓ／２の極限としてＳs →０と
してもよい。すなわちゲート酸化膜６を素子間分離絶縁
膜と接触させてもよい。このような構造とすることによ
り、本発明の第１の実施の形態においては、金属ゲート
電極９にマイナスのバイアス（逆バイアス）を加えると
図２（ａ）に示すようにゲートからｎ型半導体層２中へ
空乏層１２が広がり、空乏層でソース拡散層４・ドレイ
ン拡散層５間の導通が絶たれ、素子はオフ状態になる。
反対にプラスのバイアスを加える（順バイアス）と図２
（ｂ）に示すように、蓄積層１３が形成され、低オン抵
抗を有してソース拡散層４とドレイン拡散層５の間に電
流が流れる。ゲート電圧ゼロボルトにおいて表面ポテン
シャルのみでチャンネルがピンチオフして、ゲート電圧
を順バイアスにした時に蓄積層１３が形成されるように
すれば、いわゆるノーマリ・オフ型の動作となる。一方
ゲート電圧ゼロボルトでチャンネルに中性領域が残り、
さらにゲート電圧を印加してチャンネルがピンチオフす
るようにＮD とＳとを選べばノーマリ・オン型の動作と
なる。ただし、実際にはドレイン領域に印加するドレイ
ン電圧によってピンチオフポイントの電位が変化するの
で、ゲート電圧と、ドレイン電圧の双方を考慮した２次
元ポテンシャルを考慮しなくとはならない。図２
（ａ），図２（ｂ）に示すようにゲート長Ｌが十分小さ
い場合は、ピンチオフ点はゲート電圧とドレイン電圧と
によって決まる、いわゆる数学で言うところの「鞍部
点」になる。
【００１８】一番外側のゲート溝部のゲート絶縁膜と周
辺の素子分離絶縁膜１との間隔Ｓsと、中央部のゲート
溝部相互の間隔Ｓとの関係は本発明の第１の実施の形態
のＩＧＴの用途に応じて選択すればよい。以下にＳとＳ
s との関係について述べる。図３（ａ），図３（ｂ）お
よび図３（ｃ）はそれぞれＳ＝２Ｓs ，Ｓ＜２Ｓs およ
びＳ＞２Ｓs の場合の空乏層の広がりを説明するための
図である。Ｓ＜２Ｓsの場合は中央部のチャンネルがピ
ンチオフしても最も外側のチャンネルがピンチオフしな
いためリーク電流が発生し、ゲート電圧ＶG が大きな領
域で図４の破線に示すようにＩD −ＶG 特性は直接特性
からずれることになる。なお、図４の横軸は中央付近の
チャンネルがピンチオフするゲート電圧Ｖg0で規格化し
ている。一方図３（ｃ）に示すようにＳ＞２Ｓs の場合
は両側のチャンネルが先にピンチオフし、図４の一点鎖
線に示すようなＶG が小さな電圧領域で直接特性からず
れることとなる。最も直接性がよいのは図３（ａ）に示
すような均一にチャンネルがピンチオフする場合で、図
４の実線に示すような特性となる。尤も図４のＩD−Ｖ
G 特性はドレイン電圧の効果を無視した模式的な図であ
り、ドレイン電圧の効果を考慮すればＶG ＝Ｖg0でもチ
ャンネルに電流は流れることとなる。したがってドレイ
ン電圧の効果を考慮した２次元ポテンシャルの解析で
は、構造や領域にもよるが、指数関数則で示されるＩD
−ＶG 特性となる領域が存在することはもちろんであ
る。ここでは話を簡単化するために一次元ポテンシャル
で説明するが、一番外側のチャンネルの効果はチャンネ
ルの本数が増大すれば相対的に小さくなる。図５はＳ＜
Ｓs 場合、図６はＳ＞Ｓs の場合のゲート溝部が５（チ
ャンネル数６）、およびゲート溝部が３９（チャンネル
数４０）について比較した場合である。破線で示すチャ
ンネル数が多い場合の方が、実線で示すチャンネル数が
少ない場合に比して、一番外側のチャンネルの効果が相
対的に小さくなっていることがわかる。
辺の素子分離絶縁膜１との間隔Ｓsと、中央部のゲート
溝部相互の間隔Ｓとの関係は本発明の第１の実施の形態
のＩＧＴの用途に応じて選択すればよい。以下にＳとＳ
s との関係について述べる。図３（ａ），図３（ｂ）お
よび図３（ｃ）はそれぞれＳ＝２Ｓs ，Ｓ＜２Ｓs およ
びＳ＞２Ｓs の場合の空乏層の広がりを説明するための
図である。Ｓ＜２Ｓsの場合は中央部のチャンネルがピ
ンチオフしても最も外側のチャンネルがピンチオフしな
いためリーク電流が発生し、ゲート電圧ＶG が大きな領
域で図４の破線に示すようにＩD −ＶG 特性は直接特性
からずれることになる。なお、図４の横軸は中央付近の
チャンネルがピンチオフするゲート電圧Ｖg0で規格化し
ている。一方図３（ｃ）に示すようにＳ＞２Ｓs の場合
は両側のチャンネルが先にピンチオフし、図４の一点鎖
線に示すようなＶG が小さな電圧領域で直接特性からず
れることとなる。最も直接性がよいのは図３（ａ）に示
すような均一にチャンネルがピンチオフする場合で、図
４の実線に示すような特性となる。尤も図４のＩD−Ｖ
G 特性はドレイン電圧の効果を無視した模式的な図であ
り、ドレイン電圧の効果を考慮すればＶG ＝Ｖg0でもチ
ャンネルに電流は流れることとなる。したがってドレイ
ン電圧の効果を考慮した２次元ポテンシャルの解析で
は、構造や領域にもよるが、指数関数則で示されるＩD
−ＶG 特性となる領域が存在することはもちろんであ
る。ここでは話を簡単化するために一次元ポテンシャル
で説明するが、一番外側のチャンネルの効果はチャンネ
ルの本数が増大すれば相対的に小さくなる。図５はＳ＜
Ｓs 場合、図６はＳ＞Ｓs の場合のゲート溝部が５（チ
ャンネル数６）、およびゲート溝部が３９（チャンネル
数４０）について比較した場合である。破線で示すチャ
ンネル数が多い場合の方が、実線で示すチャンネル数が
少ない場合に比して、一番外側のチャンネルの効果が相
対的に小さくなっていることがわかる。
【００１９】本発明の第１の実施の形態の構造は、図７
（ａ）〜図７（ｃ）に示すような製造方法を用いれば容
易に作製できる。すなわち、 （１）まず、（１００）の面等、所定の面方位のシリコ
ン基板８２の表面に熱酸化法あるいはＣＶＤ法により厚
さ１μｍの底面絶縁膜８としてのＳｉＯ2 膜を形成す
る。ＣＶＤはＳｉＨ4 とＮ2 Ｏとの反応を用いたＣＶＤ
でもよく、あるいはＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌｏ
ｒｔｈｏｓｉｌｌｃａｔｅ；Ｓｉ（ＯＣ2Ｈ5 ）4 ）等
の有機シリコンソースを用いてもよい。次に、表面を鏡
面に研磨した第１の半導体領域２となるｎ型シリコン基
板を用意し、底面絶縁膜８を介して図１（ｂ）に示すよ
うにシリコン基板８２と、ｎ型シリコン基板２の鏡面同
士を互いに貼り合わせ、熱処理する。すなわち、いわゆ
るＳＤＢ法により、ＳＯＩ基板を形成する。この際電圧
を印加して、熱処理してもよい。次にｎ型シリコン基板
２を研磨してシリコン基板２の厚みが所望のゲート幅
Ｗ、たとえば１０μｍとなるように、厚み調整を行な
う。
（ａ）〜図７（ｃ）に示すような製造方法を用いれば容
易に作製できる。すなわち、 （１）まず、（１００）の面等、所定の面方位のシリコ
ン基板８２の表面に熱酸化法あるいはＣＶＤ法により厚
さ１μｍの底面絶縁膜８としてのＳｉＯ2 膜を形成す
る。ＣＶＤはＳｉＨ4 とＮ2 Ｏとの反応を用いたＣＶＤ
でもよく、あるいはＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌｏ
ｒｔｈｏｓｉｌｌｃａｔｅ；Ｓｉ（ＯＣ2Ｈ5 ）4 ）等
の有機シリコンソースを用いてもよい。次に、表面を鏡
面に研磨した第１の半導体領域２となるｎ型シリコン基
板を用意し、底面絶縁膜８を介して図１（ｂ）に示すよ
うにシリコン基板８２と、ｎ型シリコン基板２の鏡面同
士を互いに貼り合わせ、熱処理する。すなわち、いわゆ
るＳＤＢ法により、ＳＯＩ基板を形成する。この際電圧
を印加して、熱処理してもよい。次にｎ型シリコン基板
２を研磨してシリコン基板２の厚みが所望のゲート幅
Ｗ、たとえば１０μｍとなるように、厚み調整を行な
う。
【００２０】（２）次にＳＤＢ法により形成したｎ型シ
リコン基板２の表面をさらに熱酸化し、厚さ３５０〜７
００ｎｍの酸化膜２１を形成し、フォトリソグラフィ法
により酸化膜２１の所定の部分をエッチング除去し図７
（ａ）に示すように窓部３０４，３０５を形成する。次
にこの酸化膜２１をマスクとしてｎ型半導体層２に対
し、ＳＦ6 ，ＣＦ4 ，あるいはＳｉＣｌ4 等を用いたＲ
ＩＥ，もしくはＥＣＲイオンエッチングにより（図１
（ｂ）に示すように）第１および第２の溝部３１４，３
１５を底面酸化膜８に達するまで形成する。続いて、Ｐ
ＯＣｌ3 ，ＡｓＣｌ3 ，あるいはＳｂＣｌ5 等を用いた
気相拡散によりｎ型不純物（Ｐ，Ａｓ，あるいはＳｂ
等）を溝部３１４，３１５の側壁から横方向拡散する。
すなわち図７（ｂ）（および図１（ｂ））に示すように
ｎ型半導体層２中に所望の拡散層深さまで溝部の側壁を
拡散窓として横方向拡散し、ｎ+ ソース拡散層４および
ｎ+ ドレイン拡散層５を形成する。
リコン基板２の表面をさらに熱酸化し、厚さ３５０〜７
００ｎｍの酸化膜２１を形成し、フォトリソグラフィ法
により酸化膜２１の所定の部分をエッチング除去し図７
（ａ）に示すように窓部３０４，３０５を形成する。次
にこの酸化膜２１をマスクとしてｎ型半導体層２に対
し、ＳＦ6 ，ＣＦ4 ，あるいはＳｉＣｌ4 等を用いたＲ
ＩＥ，もしくはＥＣＲイオンエッチングにより（図１
（ｂ）に示すように）第１および第２の溝部３１４，３
１５を底面酸化膜８に達するまで形成する。続いて、Ｐ
ＯＣｌ3 ，ＡｓＣｌ3 ，あるいはＳｂＣｌ5 等を用いた
気相拡散によりｎ型不純物（Ｐ，Ａｓ，あるいはＳｂ
等）を溝部３１４，３１５の側壁から横方向拡散する。
すなわち図７（ｂ）（および図１（ｂ））に示すように
ｎ型半導体層２中に所望の拡散層深さまで溝部の側壁を
拡散窓として横方向拡散し、ｎ+ ソース拡散層４および
ｎ+ ドレイン拡散層５を形成する。
【００２１】（３）次にフォトリソグラフィ法およびＳ
Ｆ6 ，ＣＦ4 ，あるいはＳｉＣｌ4等を用いたＲＩＥ，
ＥＣＲイオンエッチング等により、図７（ｃ）に示すよ
うに第３および第４の溝部３１６，３１７およびゲート
溝部３６１，３６２，……，３６５を底面酸化膜８に達
するまで作成する。これらの溝部形成も第１および第２
の溝部３１４，３１５と同様に酸化膜２１をマスクとし
て行う。
Ｆ6 ，ＣＦ4 ，あるいはＳｉＣｌ4等を用いたＲＩＥ，
ＥＣＲイオンエッチング等により、図７（ｃ）に示すよ
うに第３および第４の溝部３１６，３１７およびゲート
溝部３６１，３６２，……，３６５を底面酸化膜８に達
するまで作成する。これらの溝部形成も第１および第２
の溝部３１４，３１５と同様に酸化膜２１をマスクとし
て行う。
【００２２】（４）次に溝部３１４，３１５，３１６，
３１７およびゲート溝部３６１，３６２，……３６５の
表面に熱酸化等によりゲート酸化膜６，素子分離絶縁膜
１を形成する。
３１７およびゲート溝部３６１，３６２，……３６５の
表面に熱酸化等によりゲート酸化膜６，素子分離絶縁膜
１を形成する。
【００２３】（５）そして、そのゲート酸化膜６，素子
分離絶縁膜１の表面に、それぞれの溝部を埋め込むよう
にノンドープのポリシリコン（以下ＮＤＰＯＳという）
３を減圧ＣＶＤ法等により堆積する。ＮＤＰＯＳのかわ
りに酸素添加ポリシリコン（Ｓｅｍｉ Ｉｎｓｕｌａｔ
ｉｎｇ Ｐｏｌｙ−Ｓｉｌｉｃｏｎ；以下ＳＩＰＯＳと
いう）を用いてもよい。
分離絶縁膜１の表面に、それぞれの溝部を埋め込むよう
にノンドープのポリシリコン（以下ＮＤＰＯＳという）
３を減圧ＣＶＤ法等により堆積する。ＮＤＰＯＳのかわ
りに酸素添加ポリシリコン（Ｓｅｍｉ Ｉｎｓｕｌａｔ
ｉｎｇ Ｐｏｌｙ−Ｓｉｌｉｃｏｎ；以下ＳＩＰＯＳと
いう）を用いてもよい。
【００２４】（６）さらにゲート溝部のポリシリコン
（ＮＤＰＯＳ）にイオン注入（およびその後の熱処理）
によりボロン（Ｂ）等の不純物を拡散し、ＤＯＰＯＳゲ
ート埋め込み電極７を形成すればよい。あるいは、素子
分離溝を埋め込むポリシリコン３はＮＤＰＯＳ又はＳＩ
ＰＯＳとし、ゲート溝部を埋め込むポリシンコン７はＤ
ＯＰＯＳとして別々にＣＶＤしてもよい。さらに望まし
くはＷ等の高融点金属、もしくはこれらのシリサイド膜
の選択ＣＶＤによりゲート溝部を埋めれば、ゲート埋め
込み電極７の抵抗が下がる。
（ＮＤＰＯＳ）にイオン注入（およびその後の熱処理）
によりボロン（Ｂ）等の不純物を拡散し、ＤＯＰＯＳゲ
ート埋め込み電極７を形成すればよい。あるいは、素子
分離溝を埋め込むポリシリコン３はＮＤＰＯＳ又はＳＩ
ＰＯＳとし、ゲート溝部を埋め込むポリシンコン７はＤ
ＯＰＯＳとして別々にＣＶＤしてもよい。さらに望まし
くはＷ等の高融点金属、もしくはこれらのシリサイド膜
の選択ＣＶＤによりゲート溝部を埋めれば、ゲート埋め
込み電極７の抵抗が下がる。
【００２５】（７）そして、フォトリソグラフィーを用
いて、酸化膜２１の指定の場所をエッチングし、拡散窓
を開孔し、加速電圧５０〜８０ＫｅＶ、ドーズ量Φ＝６
×１０15〜２×１０16ｃｍ-2で75Ａs + もしくは31Ｐ+
等をイオン注入し、所定の深さまで熱処理すれば図１
（ｂ）に示すようにｎ++ソースコンタクト層４４，ｎ++
ドレインコンタクト層５５が形成される。ｎ++ソースコ
ンタクト層４４，ｎ++ドレインコンタクト層５５は省略
してもよいが、次に説明する金属ソース電極１０、金属
ドレイン電極１１に対するオーミックコンタクト抵抗を
下げ、オン抵抗を下げるためには形成することが望まし
い。
いて、酸化膜２１の指定の場所をエッチングし、拡散窓
を開孔し、加速電圧５０〜８０ＫｅＶ、ドーズ量Φ＝６
×１０15〜２×１０16ｃｍ-2で75Ａs + もしくは31Ｐ+
等をイオン注入し、所定の深さまで熱処理すれば図１
（ｂ）に示すようにｎ++ソースコンタクト層４４，ｎ++
ドレインコンタクト層５５が形成される。ｎ++ソースコ
ンタクト層４４，ｎ++ドレインコンタクト層５５は省略
してもよいが、次に説明する金属ソース電極１０、金属
ドレイン電極１１に対するオーミックコンタクト抵抗を
下げ、オン抵抗を下げるためには形成することが望まし
い。
【００２６】（８）さらに、フォトリソグラフィーを用
いて、所定のコンタクトホールを開孔し、Ａｌ，Ｔｉ／
Ａｌ，Ａｌ−Ｓｉ等のメタライゼーション工程により金
属ソース電極１０，金属ドレイン電極１１，金属ゲート
電極９を形成すれば、図１（ａ）および図１（ｂ）に示
した本発明の第１の実施の形態に係る半導体装置が完成
する。
いて、所定のコンタクトホールを開孔し、Ａｌ，Ｔｉ／
Ａｌ，Ａｌ−Ｓｉ等のメタライゼーション工程により金
属ソース電極１０，金属ドレイン電極１１，金属ゲート
電極９を形成すれば、図１（ａ）および図１（ｂ）に示
した本発明の第１の実施の形態に係る半導体装置が完成
する。
【００２７】活性層であるｎ型シリコン基板２の厚みＷ
が５μｍ程度であればｎ型シリコン基板２の表面からリ
ン（Ｐ）等を深さ５μｍまで拡散するのは比較的容易で
あるが、厚みＷが１０〜２０μｍでは１１５０℃〜１２
００℃と入った高温で長時間の拡散を要し、熱処理によ
って新たな結晶欠陥が発生する。また深い拡散を行なえ
ば、当然横方向拡散も生じるので、構造の微細化が困難
となり、ひいては単位チップ面積当りのオン電圧が高く
なる。また拡散に長時間を要することは製造コストの面
でも不利である。したがって表面から拡散するのではな
く、上記のように溝部側壁から横方向に拡散してｎ+ ソ
ース／ドレイン拡散層４，５を形成することにより、結
晶欠陥の発生を伴うことなく、高速動作に適した微細加
工が実現でき、生産性も高くなる。
が５μｍ程度であればｎ型シリコン基板２の表面からリ
ン（Ｐ）等を深さ５μｍまで拡散するのは比較的容易で
あるが、厚みＷが１０〜２０μｍでは１１５０℃〜１２
００℃と入った高温で長時間の拡散を要し、熱処理によ
って新たな結晶欠陥が発生する。また深い拡散を行なえ
ば、当然横方向拡散も生じるので、構造の微細化が困難
となり、ひいては単位チップ面積当りのオン電圧が高く
なる。また拡散に長時間を要することは製造コストの面
でも不利である。したがって表面から拡散するのではな
く、上記のように溝部側壁から横方向に拡散してｎ+ ソ
ース／ドレイン拡散層４，５を形成することにより、結
晶欠陥の発生を伴うことなく、高速動作に適した微細加
工が実現でき、生産性も高くなる。
【００２８】なお、上記製造工程は一例であり溝部３１
６，３１７を先に形成し、その後溝部３１４，３１５を
形成してもよい。図８（ａ）〜８（ｃ）はそのそような
場合の製造工程を説明する図であり、 ａ）まず図８（ａ）に示すように溝部３１６，３１７を
形成し素子分離絶縁膜１を形成し、ＮＤＰＯＳ等の素子
分離溝穴埋め物３を堆積する。
６，３１７を先に形成し、その後溝部３１４，３１５を
形成してもよい。図８（ａ）〜８（ｃ）はそのそような
場合の製造工程を説明する図であり、 ａ）まず図８（ａ）に示すように溝部３１６，３１７を
形成し素子分離絶縁膜１を形成し、ＮＤＰＯＳ等の素子
分離溝穴埋め物３を堆積する。
【００２９】ｂ）次に、図８（ｂ）に示すようにフォト
リソグラフィ法およびＲＩＥ法等により溝部３１４，３
１５を形成する（図８（ｂ）では図の左方に存在する溝
３１４の図示を省略している）。
リソグラフィ法およびＲＩＥ法等により溝部３１４，３
１５を形成する（図８（ｂ）では図の左方に存在する溝
３１４の図示を省略している）。
【００３０】ｃ）そして溝部３１４，３１５の側壁部を
拡散窓としてｎ+ 不純物の横方向拡散をすることによ
り、図８（ｃ）の断面図に示すように、底面絶縁膜８に
達するまで深くｎ+ ソース拡散層４、ｎ+ ドレイン拡散
層５を形成する（図８（ｃ）ではｎ+ ソース拡散層４の
図示を省略している）。
拡散窓としてｎ+ 不純物の横方向拡散をすることによ
り、図８（ｃ）の断面図に示すように、底面絶縁膜８に
達するまで深くｎ+ ソース拡散層４、ｎ+ ドレイン拡散
層５を形成する（図８（ｃ）ではｎ+ ソース拡散層４の
図示を省略している）。
【００３１】ｄ）この後溝部３１４，３１５に素子分離
絶縁膜１を形成し、ＮＤＰＯＳ等により溝部３１４，３
１５を埋め込む。
絶縁膜１を形成し、ＮＤＰＯＳ等により溝部３１４，３
１５を埋め込む。
【００３２】ｅ）そしてゲート溝部３６１，３６２，
…，３６５を底面絶縁膜８に達するまで形成し、その表
面にゲート絶縁膜６およびＤＯＰＯＳ等のゲート埋め込
み電極７を形成する。
…，３６５を底面絶縁膜８に達するまで形成し、その表
面にゲート絶縁膜６およびＤＯＰＯＳ等のゲート埋め込
み電極７を形成する。
【００３３】この後は前述の工程（７）〜（８）と同様
の工程でよい。
の工程でよい。
【００３４】図９（ａ）〜９（ｂ）は最も外側のゲート
溝部が素子分離領域に接したＳs ≦０の場合の製造工程
を示す。図９（ａ）は（図８（ｂ）に示すように）溝部
３１６，３１７をＮＤＰＯＳ等で埋め込んだ後の状態を
示している。その後図９（ｂ）に示すようにゲート溝部
３６１，３６２，…，３６５をＣ3 Ｆ8 等を用いたＥＣ
Ｒイオンエッチング等により、最も外側の溝部３６１，
３６５が、図９（ｂ），９（ｃ）に示すようにＮＤＰＯ
Ｓ層３まで喰い込むように素子分離絶縁膜１を貫通して
形成する。図９（ｃ）は溝部３６１側を見た鳥瞰図であ
る。その後図９（ｄ）に示すように熱酸化等によりゲー
ト絶縁膜６をゲート溝部３６１，３６２，……３６５内
に形成し、さらにその表面にＤＯＰＯＳ等のゲート埋め
込み電極７を形成すればＳs ≦０の場合の構造が完成す
る。
溝部が素子分離領域に接したＳs ≦０の場合の製造工程
を示す。図９（ａ）は（図８（ｂ）に示すように）溝部
３１６，３１７をＮＤＰＯＳ等で埋め込んだ後の状態を
示している。その後図９（ｂ）に示すようにゲート溝部
３６１，３６２，…，３６５をＣ3 Ｆ8 等を用いたＥＣ
Ｒイオンエッチング等により、最も外側の溝部３６１，
３６５が、図９（ｂ），９（ｃ）に示すようにＮＤＰＯ
Ｓ層３まで喰い込むように素子分離絶縁膜１を貫通して
形成する。図９（ｃ）は溝部３６１側を見た鳥瞰図であ
る。その後図９（ｄ）に示すように熱酸化等によりゲー
ト絶縁膜６をゲート溝部３６１，３６２，……３６５内
に形成し、さらにその表面にＤＯＰＯＳ等のゲート埋め
込み電極７を形成すればＳs ≦０の場合の構造が完成す
る。
【００３５】なお、以上の本発明の第１の実施の形態の
説明では図１（ａ）に示すようにゲート溝部の個数が５
の場合を示したが、これは一例であり、少なく共ゲート
溝部は１つ以上あれば本発明の半導体装置は動作する。
ゲート溝部の個数は所望の制御電流（動作電流）の大き
さに合わせて任意に設計すればよいことである。
説明では図１（ａ）に示すようにゲート溝部の個数が５
の場合を示したが、これは一例であり、少なく共ゲート
溝部は１つ以上あれば本発明の半導体装置は動作する。
ゲート溝部の個数は所望の制御電流（動作電流）の大き
さに合わせて任意に設計すればよいことである。
【００３６】（変形例 １−１）図１０は本発明の第１
の実施の形態のＩＧＴの第１の変形例の上面図を示す。
この第１の変形例においては蓄積層１３の効果を積極的
に利用するためにゲート溝部の長さを電流経路（チャン
ネル）に沿って長くしてある。たとえばチャネル長Ｌ＝
５０〜１５０μｍである。このようにすると、順バイア
ス時には蓄積層１３ができることで導通時のｎ型半導体
層２の電荷密度が高くなり、しかも実効的なチャンネル
幅はｎ型半導体層２の厚みＷにより決まるので素子のオ
ン抵抗を下げることができる。本発明の第１の実施の形
態の第１の変形例においてもＳs ＜Ｓ／２とするかＳs
＞Ｓ／２とするかは、所望の仕様によって選定すればよ
い。通常はＳs ＜Ｓ／２が好ましく、極限としてはゲー
ト酸化膜６を図９（ｅ）に示すように素子間分離酸化膜
１と接して形成し、Ｓs ＝０としてもよい。
の実施の形態のＩＧＴの第１の変形例の上面図を示す。
この第１の変形例においては蓄積層１３の効果を積極的
に利用するためにゲート溝部の長さを電流経路（チャン
ネル）に沿って長くしてある。たとえばチャネル長Ｌ＝
５０〜１５０μｍである。このようにすると、順バイア
ス時には蓄積層１３ができることで導通時のｎ型半導体
層２の電荷密度が高くなり、しかも実効的なチャンネル
幅はｎ型半導体層２の厚みＷにより決まるので素子のオ
ン抵抗を下げることができる。本発明の第１の実施の形
態の第１の変形例においてもＳs ＜Ｓ／２とするかＳs
＞Ｓ／２とするかは、所望の仕様によって選定すればよ
い。通常はＳs ＜Ｓ／２が好ましく、極限としてはゲー
ト酸化膜６を図９（ｅ）に示すように素子間分離酸化膜
１と接して形成し、Ｓs ＝０としてもよい。
【００３７】（変形例 １−２）図１１に示した本発明
の第１の実施の形態の第２の変形例は素子耐圧が余り必
要とされない場合の素子の例である。チャンネル長Ｌを
さらに長くし蓄積層が両端のｎ+ ソース拡散層４および
ｎ+ ドレイン拡散層５をつなぐ形にすれば、最もオン抵
抗が下がる。しかし、この場合はソース／ドレイン拡散
層までゲート絶縁膜が到達しているため、ゲート絶縁膜
６の耐圧で素子の耐圧が決定されてしまう。
の第１の実施の形態の第２の変形例は素子耐圧が余り必
要とされない場合の素子の例である。チャンネル長Ｌを
さらに長くし蓄積層が両端のｎ+ ソース拡散層４および
ｎ+ ドレイン拡散層５をつなぐ形にすれば、最もオン抵
抗が下がる。しかし、この場合はソース／ドレイン拡散
層までゲート絶縁膜が到達しているため、ゲート絶縁膜
６の耐圧で素子の耐圧が決定されてしまう。
【００３８】（変形例 １−３）図１２は耐圧面を考慮
した本発明の第１の実施の形態の第３の変形例に係る半
導体装置の上面図で、ｎ+ ソース拡散層４側に片寄って
ゲート溝部を配置している。ゲート酸化膜近傍の蓄積層
１３を通過した電子はドレイン拡散層５の前面のｎ+ 半
導体層２５中をドレイン側の強電界で加速されてドリフ
ト走行する。したがってこの部分に十分高密度の電子が
注入されれば、ドリフト走行層２５におけるオン抵抗の
寄与はほとんど無視できる。またドリフト走行層２５の
バルク中をキャリアが走行するので、表面層近傍の移動
度の低下等の問題もなく、しかも実効的なドリフト走行
層２５の断面積、すなわちキャリアがドリフト走行する
方向に対して垂直方向の断面積が大きくなるのでオン抵
抗は小さくなる。つまりドリフト走行層２５によってゲ
ート・ドレイン間耐圧を向上させるとともに、オン抵抗
の増大も最少限とすることが可能となる。図１２の第３
の変形例においてゲート長Ｌをソース拡散層４側の部分
のみが残るようにさらに短チャンネル化して、たとえば
チャンネル長Ｌ２〜５μｍとしチャンネル中の抵抗によ
る負帰環がなくなるようにすれば、ＭＯＳＳＩＴと同様
な動作となる。この場合にはドレイン側の電界がｎ+ ソ
ース拡散層４前面のポテンシャルバリアの高さに影響を
及ぼすので、ゲートによるポテンシャルとドレインによ
るポテンシャルによって形成された「鞍部点」を越えて
電子が注入され、その後ドリフト走行層２５中をドリフ
ト走行することとなる。しかし従来のＭＯＳＳＩＴとは
異なり、ｎ型半導体層２の表面より深い部分にチャンネ
ル領域が形成され、電子を表面と平行方向に走行させて
いる点が異なる。電子を表面から深い領域で走行させ、
しかもマルチチャンネルとすることにより実効的なチャ
ンネル幅Ｗeff は飛躍的に増大している。つまり主電流
が表面と垂直方向に分布している点で従来のＭＯＳＳＩ
Ｔとは全く異なる。またＭＯＳＳＩＴの相互コンダクタ
ンスｇm は半導体表面の移動度により決定されるが本発
明のＩＧＴはその表面より深い部分をキャリアが走行す
るのでバルクの移動度でｇm が決定され、通常の平面型
ＭＯＳＳＩＴよりもｇm が大きくなる。同様なことは長
チャンネルデバイスにも言え、通常の平面型ＭＯＳＦＥ
Ｔよりも本発明の主電流が表面に対し垂直方向に分布し
たＩＧＴでは高ｇm となり、高速動作が可能である。
した本発明の第１の実施の形態の第３の変形例に係る半
導体装置の上面図で、ｎ+ ソース拡散層４側に片寄って
ゲート溝部を配置している。ゲート酸化膜近傍の蓄積層
１３を通過した電子はドレイン拡散層５の前面のｎ+ 半
導体層２５中をドレイン側の強電界で加速されてドリフ
ト走行する。したがってこの部分に十分高密度の電子が
注入されれば、ドリフト走行層２５におけるオン抵抗の
寄与はほとんど無視できる。またドリフト走行層２５の
バルク中をキャリアが走行するので、表面層近傍の移動
度の低下等の問題もなく、しかも実効的なドリフト走行
層２５の断面積、すなわちキャリアがドリフト走行する
方向に対して垂直方向の断面積が大きくなるのでオン抵
抗は小さくなる。つまりドリフト走行層２５によってゲ
ート・ドレイン間耐圧を向上させるとともに、オン抵抗
の増大も最少限とすることが可能となる。図１２の第３
の変形例においてゲート長Ｌをソース拡散層４側の部分
のみが残るようにさらに短チャンネル化して、たとえば
チャンネル長Ｌ２〜５μｍとしチャンネル中の抵抗によ
る負帰環がなくなるようにすれば、ＭＯＳＳＩＴと同様
な動作となる。この場合にはドレイン側の電界がｎ+ ソ
ース拡散層４前面のポテンシャルバリアの高さに影響を
及ぼすので、ゲートによるポテンシャルとドレインによ
るポテンシャルによって形成された「鞍部点」を越えて
電子が注入され、その後ドリフト走行層２５中をドリフ
ト走行することとなる。しかし従来のＭＯＳＳＩＴとは
異なり、ｎ型半導体層２の表面より深い部分にチャンネ
ル領域が形成され、電子を表面と平行方向に走行させて
いる点が異なる。電子を表面から深い領域で走行させ、
しかもマルチチャンネルとすることにより実効的なチャ
ンネル幅Ｗeff は飛躍的に増大している。つまり主電流
が表面と垂直方向に分布している点で従来のＭＯＳＳＩ
Ｔとは全く異なる。またＭＯＳＳＩＴの相互コンダクタ
ンスｇm は半導体表面の移動度により決定されるが本発
明のＩＧＴはその表面より深い部分をキャリアが走行す
るのでバルクの移動度でｇm が決定され、通常の平面型
ＭＯＳＳＩＴよりもｇm が大きくなる。同様なことは長
チャンネルデバイスにも言え、通常の平面型ＭＯＳＦＥ
Ｔよりも本発明の主電流が表面に対し垂直方向に分布し
たＩＧＴでは高ｇm となり、高速動作が可能である。
【００３９】（変形例 １−４）本発明の第１の実施の
形態のＩＧＴは以上で説明した絶縁分離（ＤＩ：Ｄｉｌ
ｅｃｔｒｉｃ Ｉｓｏｌａｔｉｏｎ）構造に限られるも
のではなく、図１３（ａ）〜１３（ｃ）に示すようｐｎ
接合分離（ＪＩ：Ｊｕｎｃｔｉｏｎ Ｉｓｏｌａｔｉｏ
ｎ）構造のものでもよい。図１３（ｂ）は図１３（ａ）
のＡ−Ａ方向の断面図で、図１３（ｃ）は図１３（ａ）
のＢ−Ｂ方向の断面図である。すなわち本発明の第１の
実施の形態の第４の変形例は図１３（ｂ），１３（ｃ）
に示すようにｐ基板８３の上部にｐ+ 分離領域８４に周
囲を囲まれてｎ- 半導体層２が形成されている。島状に
形成されたｎ- 半導体層の両側にｎ+ ソース拡散層４、
ｎ+ドレイン拡散層５が形成されている。ｎ+ ソース拡
散層４とｎ+ ドレイン拡散層５との間にはゲート溝部が
形成され、ゲート絶縁膜６がその表面に形成され、さら
にゲート埋め込み電極７が埋め込まれている。ゲート溝
部は図１３（ｂ）に示すようにｐ基板８３まで達してい
る必要があるが、ｎ+ ソース／ドレイン拡散層４，５は
高耐圧を得るためにはｐ基板８３に達しない方が好まし
い。この場合においてもチャンネル幅（ゲート幅）Ｗは
表面から垂直方向に測られることとなり、チップ表面積
による制限を受けずに自由にチャンネル幅Ｗを選ぶこと
が可能で単位チップ面積当りのオン抵抗が飛躍的に低減
される。
形態のＩＧＴは以上で説明した絶縁分離（ＤＩ：Ｄｉｌ
ｅｃｔｒｉｃ Ｉｓｏｌａｔｉｏｎ）構造に限られるも
のではなく、図１３（ａ）〜１３（ｃ）に示すようｐｎ
接合分離（ＪＩ：Ｊｕｎｃｔｉｏｎ Ｉｓｏｌａｔｉｏ
ｎ）構造のものでもよい。図１３（ｂ）は図１３（ａ）
のＡ−Ａ方向の断面図で、図１３（ｃ）は図１３（ａ）
のＢ−Ｂ方向の断面図である。すなわち本発明の第１の
実施の形態の第４の変形例は図１３（ｂ），１３（ｃ）
に示すようにｐ基板８３の上部にｐ+ 分離領域８４に周
囲を囲まれてｎ- 半導体層２が形成されている。島状に
形成されたｎ- 半導体層の両側にｎ+ ソース拡散層４、
ｎ+ドレイン拡散層５が形成されている。ｎ+ ソース拡
散層４とｎ+ ドレイン拡散層５との間にはゲート溝部が
形成され、ゲート絶縁膜６がその表面に形成され、さら
にゲート埋め込み電極７が埋め込まれている。ゲート溝
部は図１３（ｂ）に示すようにｐ基板８３まで達してい
る必要があるが、ｎ+ ソース／ドレイン拡散層４，５は
高耐圧を得るためにはｐ基板８３に達しない方が好まし
い。この場合においてもチャンネル幅（ゲート幅）Ｗは
表面から垂直方向に測られることとなり、チップ表面積
による制限を受けずに自由にチャンネル幅Ｗを選ぶこと
が可能で単位チップ面積当りのオン抵抗が飛躍的に低減
される。
【００４０】図１４（ａ）は、本発明の第２の実施の形
態に係るＩＧＴの平面図で、図１４（ｂ）はそのＡ−Ａ
方向断面図である。また図１４（ｃ）はその一部を示す
鳥瞰図である。図１４（ａ）〜１４（ｃ）に示されるよ
うに本発明の第２の実施の形態では酸化膜等による底面
絶縁膜８の上に第１の半導体領域となるｎ- 半導体層２
２が形成されたＳＯＩ基板を基体として用いている。Ｓ
ＯＩ基板は第１の実施例と同様ＳＤＢ法等により形成す
ればよい。ｎ- 型半導体層２２の周辺部は図１４（ａ）
に示すように素子分離溝が配置され、その素子分離溝の
表面には素子分離絶縁膜１が形成され、さらに図１４
（ａ），（ｂ）の右側の隣接する他の素子との間にＮＤ
ＰＯＳ等の素子分離溝穴埋め物３が形成されＤＩ構造が
形成されている。ｎ- 半導体層２２の中央部のゲート溝
部は、表面から底面絶縁膜まで達するように深く形成さ
れ、そのゲート溝部の内壁表面には厚さ３０〜１５０ｎ
ｍのゲート絶縁膜６が形成され、さらにその表面、すな
わちゲート溝部内部はＤＯＰＯＳ等のゲート埋め込み電
極３７が形成されている。ゲート埋め込み電極はＷ（タ
ングステン）等の高融点金属、あるいはこれらのシリサ
イドＷＳｉ2 ，ＭｏＳｉ2 ，ＴｉＳｉ2 ，ＣｏＳｉ2 等
でもよく、さらにポリサイドでもよい。ｎ- 半導体層２
２の表面の両端には金属ソース電極１０及び金属ドレイ
ン電極１１が形成され、これらの金属電極の下部には不
純物密度１×１０18〜１×１０21ｃｍ-3程度のｎ+ 拡散
層からなるｎ+ ソース拡散層（第２の半導体領域）４お
よびｎ+ドレイン拡散層（第３の半導体領域）５が底面
絶縁膜８に達するまで深く形成してある。またｎ+ ソー
ス拡散層４に隣接して、ｎ+ ソース拡散層２４とｎ- 半
導体層２２との界面には第４の半導体領域となるｐベー
ス層２３が底面絶縁膜８に達するまで深く形成されてい
る。ｐベース層２３とｎ+ ドレイン拡散層の間のｎ- 半
導体層を以後「ｎ- ドリフト層」２２と呼ぶ。金属ソー
ス電極１０はｎ+ ソース拡散層４とｐベース層２３とを
短絡するように両方に接して形成されている。
態に係るＩＧＴの平面図で、図１４（ｂ）はそのＡ−Ａ
方向断面図である。また図１４（ｃ）はその一部を示す
鳥瞰図である。図１４（ａ）〜１４（ｃ）に示されるよ
うに本発明の第２の実施の形態では酸化膜等による底面
絶縁膜８の上に第１の半導体領域となるｎ- 半導体層２
２が形成されたＳＯＩ基板を基体として用いている。Ｓ
ＯＩ基板は第１の実施例と同様ＳＤＢ法等により形成す
ればよい。ｎ- 型半導体層２２の周辺部は図１４（ａ）
に示すように素子分離溝が配置され、その素子分離溝の
表面には素子分離絶縁膜１が形成され、さらに図１４
（ａ），（ｂ）の右側の隣接する他の素子との間にＮＤ
ＰＯＳ等の素子分離溝穴埋め物３が形成されＤＩ構造が
形成されている。ｎ- 半導体層２２の中央部のゲート溝
部は、表面から底面絶縁膜まで達するように深く形成さ
れ、そのゲート溝部の内壁表面には厚さ３０〜１５０ｎ
ｍのゲート絶縁膜６が形成され、さらにその表面、すな
わちゲート溝部内部はＤＯＰＯＳ等のゲート埋め込み電
極３７が形成されている。ゲート埋め込み電極はＷ（タ
ングステン）等の高融点金属、あるいはこれらのシリサ
イドＷＳｉ2 ，ＭｏＳｉ2 ，ＴｉＳｉ2 ，ＣｏＳｉ2 等
でもよく、さらにポリサイドでもよい。ｎ- 半導体層２
２の表面の両端には金属ソース電極１０及び金属ドレイ
ン電極１１が形成され、これらの金属電極の下部には不
純物密度１×１０18〜１×１０21ｃｍ-3程度のｎ+ 拡散
層からなるｎ+ ソース拡散層（第２の半導体領域）４お
よびｎ+ドレイン拡散層（第３の半導体領域）５が底面
絶縁膜８に達するまで深く形成してある。またｎ+ ソー
ス拡散層４に隣接して、ｎ+ ソース拡散層２４とｎ- 半
導体層２２との界面には第４の半導体領域となるｐベー
ス層２３が底面絶縁膜８に達するまで深く形成されてい
る。ｐベース層２３とｎ+ ドレイン拡散層の間のｎ- 半
導体層を以後「ｎ- ドリフト層」２２と呼ぶ。金属ソー
ス電極１０はｎ+ ソース拡散層４とｐベース層２３とを
短絡するように両方に接して形成されている。
【００４１】図１４（ａ）〜（ｃ）に示したＩＧＴのタ
ーンオンは、金属ソース電極１０が接地され、金属ドレ
イン電極１１に正電圧が印加された状態でゲート埋め込
み電極７に金属ソース電極１０に対して正電圧を印加す
ることにより実現される。ゲート埋め込み電極１０に正
電圧が印加されると、ｐベース層２３の側壁部の表面に
反転チャネルが形成されｎ+ ソース領域４から反転チャ
ネルを通してｎ- ドリフト層２２内に電子が流入し、本
発明の第２実施の形態に係るＩＧＴはターンオンする。
ゲート埋め込み電極７に所定のしきい値以下の電圧又は
負電圧が印加されると、ｐベース層２３の側壁面の反転
チャネルは消滅し、ｎ+ ソース領域４からの電子の流入
は止まり、ＩＧＴはターンオフする。
ーンオンは、金属ソース電極１０が接地され、金属ドレ
イン電極１１に正電圧が印加された状態でゲート埋め込
み電極７に金属ソース電極１０に対して正電圧を印加す
ることにより実現される。ゲート埋め込み電極１０に正
電圧が印加されると、ｐベース層２３の側壁部の表面に
反転チャネルが形成されｎ+ ソース領域４から反転チャ
ネルを通してｎ- ドリフト層２２内に電子が流入し、本
発明の第２実施の形態に係るＩＧＴはターンオンする。
ゲート埋め込み電極７に所定のしきい値以下の電圧又は
負電圧が印加されると、ｐベース層２３の側壁面の反転
チャネルは消滅し、ｎ+ ソース領域４からの電子の流入
は止まり、ＩＧＴはターンオフする。
【００４２】本発明の第２の実施の形態においてはＩＧ
Ｔの実効的なチャンネル幅Ｗeff は図１４（ｂ）に明ら
かなようにｎ- ドリフト層２２の厚みＷとチャンネル数
の積で決定されるので、チップ面積が限定されていて
も、基板表面に垂直方向、すなわち深さ方向でチャンネ
ル幅Ｗeff が自在に選定できる。したがって同一チップ
面積当りのオン抵抗は極めて小さくなる。また電子はｎ
- ドリフト層２２の表面から離れたバルク中を実効的に
走行するので表面散乱や表面の欠陥の影響を受けること
もなく電子の移動度が高く、低オン抵抗かつ高速スイッ
チングが可能となる。
Ｔの実効的なチャンネル幅Ｗeff は図１４（ｂ）に明ら
かなようにｎ- ドリフト層２２の厚みＷとチャンネル数
の積で決定されるので、チップ面積が限定されていて
も、基板表面に垂直方向、すなわち深さ方向でチャンネ
ル幅Ｗeff が自在に選定できる。したがって同一チップ
面積当りのオン抵抗は極めて小さくなる。また電子はｎ
- ドリフト層２２の表面から離れたバルク中を実効的に
走行するので表面散乱や表面の欠陥の影響を受けること
もなく電子の移動度が高く、低オン抵抗かつ高速スイッ
チングが可能となる。
【００４３】本発明の第２実施の形態に係るＩＧＴは図
１５（ａ）〜１５（ｃ），１６（ａ）〜１６（ｃ）に示
すような製造工程で簡単に製造できる。
１５（ａ）〜１５（ｃ），１６（ａ）〜１６（ｃ）に示
すような製造工程で簡単に製造できる。
【００４４】ａ）まず、本発明の第１の実施の形態と同
様にＳＤＢ法を用いてシリコン基板８２の上の底面絶縁
膜８の上にｎ- 半導体層２２を形成する。次にこのｎ-
半導体層２２の表面に熱酸化膜２１を厚さ３５０〜７０
０ｎｍで形成し、その後、フォトリソグラフィーおよび
ＲＩＥを用いて酸化膜２１の所定の部分をエッチング除
去する。
様にＳＤＢ法を用いてシリコン基板８２の上の底面絶縁
膜８の上にｎ- 半導体層２２を形成する。次にこのｎ-
半導体層２２の表面に熱酸化膜２１を厚さ３５０〜７０
０ｎｍで形成し、その後、フォトリソグラフィーおよび
ＲＩＥを用いて酸化膜２１の所定の部分をエッチング除
去する。
【００４５】ｂ）次に図１５（ａ）に示すように酸化膜
２１をマスクとしてＲＩＥやＥＣＲイオンエッチングに
より、底面絶縁膜に達するまで、溝部３１６，３１７を
形成する。さらに素子分離絶縁膜１を形成し、ＮＤＰＯ
ＳあるいはＳＩＰＯＳ等の素子分離溝穴埋め物３を堆積
する。
２１をマスクとしてＲＩＥやＥＣＲイオンエッチングに
より、底面絶縁膜に達するまで、溝部３１６，３１７を
形成する。さらに素子分離絶縁膜１を形成し、ＮＤＰＯ
ＳあるいはＳＩＰＯＳ等の素子分離溝穴埋め物３を堆積
する。
【００４６】ｃ）次に、図１５（ｂ）に示すようにフォ
トリソグラフィー法およびＲＩＥ法等により溝部３１４
を底面絶縁膜８に達するまで形成する。そしてこの溝部
３１４の側壁部を拡散窓としてｐ型不純物、たとえばボ
ロン（Ｂ）を横方向に拡散する。図１５（ｃ）は図１５
（ｂ）の断面図であり、横方向拡散により底面絶縁膜に
達する深い位置までｐベース層２３が成形されているこ
とが示されている。
トリソグラフィー法およびＲＩＥ法等により溝部３１４
を底面絶縁膜８に達するまで形成する。そしてこの溝部
３１４の側壁部を拡散窓としてｐ型不純物、たとえばボ
ロン（Ｂ）を横方向に拡散する。図１５（ｃ）は図１５
（ｂ）の断面図であり、横方向拡散により底面絶縁膜に
達する深い位置までｐベース層２３が成形されているこ
とが示されている。
【００４７】ｄ）次に図６（ａ）に示すように溝部３１
５をフォトリソグラフィー法およびＲＩＥを用いて底面
絶縁膜８に達するまで形成する。そして溝部３１４，３
１５の側壁部を拡散窓としてリン（Ｐ）、砒素（Ａｓ）
等のｎ+ 不純物の横方向拡散することにより、図１６
（ｂ）の断面図に示すように、底面絶縁膜８に達するま
で深くｎ+ ソース拡散層４、ｎ+ ドレイン拡散層５を形
成する。図１６（ａ）は図１６（ｂ）の平面図である。
５をフォトリソグラフィー法およびＲＩＥを用いて底面
絶縁膜８に達するまで形成する。そして溝部３１４，３
１５の側壁部を拡散窓としてリン（Ｐ）、砒素（Ａｓ）
等のｎ+ 不純物の横方向拡散することにより、図１６
（ｂ）の断面図に示すように、底面絶縁膜８に達するま
で深くｎ+ ソース拡散層４、ｎ+ ドレイン拡散層５を形
成する。図１６（ａ）は図１６（ｂ）の平面図である。
【００４８】ｅ）次に図１６（ｃ）に示すように櫛型形
状のゲート溝部を形成する。ゲート溝部はｎ+ ソース拡
散層４の位置からｐベース層２３を超えて、ｎ- ドリフ
ト層となるｎ- 半導体層２２に達する位置まで形成す
る。ゲート溝部の表面にはゲート絶縁膜６を形成し、さ
らにＤＯＰＯＳ等のゲート埋め込み電極７を形成する。
状のゲート溝部を形成する。ゲート溝部はｎ+ ソース拡
散層４の位置からｐベース層２３を超えて、ｎ- ドリフ
ト層となるｎ- 半導体層２２に達する位置まで形成す
る。ゲート溝部の表面にはゲート絶縁膜６を形成し、さ
らにＤＯＰＯＳ等のゲート埋め込み電極７を形成する。
【００４９】また溝部３１４，３１５の表面に素子分離
絶縁膜１を形成し、ＮＤＰＯＳ等の素子分離穴埋め物３
を堆積する。ゲート絶縁膜６と素子分離絶縁膜１とは同
じ厚さの酸化膜を用い、同時に熱酸化によって形成して
もよい。ゲート埋め込み電極７となるＤＯＰＯＳは素子
分離穴埋め物３のＮＤＰＯＳと同一のＮＤＰＯＳをまず
形成し、その後ゲート埋め込み電極７の部分のみに対し
て選択的なイオン注入を行ないＤＯＰＯＳを形成しても
よい。
絶縁膜１を形成し、ＮＤＰＯＳ等の素子分離穴埋め物３
を堆積する。ゲート絶縁膜６と素子分離絶縁膜１とは同
じ厚さの酸化膜を用い、同時に熱酸化によって形成して
もよい。ゲート埋め込み電極７となるＤＯＰＯＳは素子
分離穴埋め物３のＮＤＰＯＳと同一のＮＤＰＯＳをまず
形成し、その後ゲート埋め込み電極７の部分のみに対し
て選択的なイオン注入を行ないＤＯＰＯＳを形成しても
よい。
【００５０】ｆ）次に図１４（ｂ）に示すようにｎ+ ソ
ース拡散層４とｐベース層２３を短絡するように金属ソ
ース電極１０を形成し、ｎ+ ドレイン拡散層５の上部に
金属ドレイン電極１１を形成すれば本発明の第２の実施
の形態のＩＧＴが完成する。
ース拡散層４とｐベース層２３を短絡するように金属ソ
ース電極１０を形成し、ｎ+ ドレイン拡散層５の上部に
金属ドレイン電極１１を形成すれば本発明の第２の実施
の形態のＩＧＴが完成する。
【００５１】本発明の第２の実施の形態は以上の構造に
限られるものではなく、種々の変形例が可能である。
限られるものではなく、種々の変形例が可能である。
【００５２】（変形例 ２−１）図１７（ａ）は本発明
の第２の実施の形態の第１の変形例の平面図で図１７
（ｂ）はそのＡ−Ａ方向の断面図である。この変形例に
おいてはゲート溝部が独立した溝部となり、それぞれの
溝部の内部にゲート絶縁膜６およびゲート埋め込み電極
７が形成されている。それぞれのゲート埋め込み電極７
は表面配線で相互に接続されている。一方図１４（ａ）
に示した構造はｎ+ ソース拡散層４が分離されている
が、この変形例においてはｎ+ ソース拡散層４は櫛型形
状の共通領域となっている。
の第２の実施の形態の第１の変形例の平面図で図１７
（ｂ）はそのＡ−Ａ方向の断面図である。この変形例に
おいてはゲート溝部が独立した溝部となり、それぞれの
溝部の内部にゲート絶縁膜６およびゲート埋め込み電極
７が形成されている。それぞれのゲート埋め込み電極７
は表面配線で相互に接続されている。一方図１４（ａ）
に示した構造はｎ+ ソース拡散層４が分離されている
が、この変形例においてはｎ+ ソース拡散層４は櫛型形
状の共通領域となっている。
【００５３】ゲート溝部は底面絶縁膜８に達するまで深
く形成され、チャンネル幅Ｗは、基板の表面に対し垂直
に測られることとなる。したがって実効的なチャンネル
幅は基板の表面積に制限されずに自由に大きくすること
が可能で、低オン抵抗化、大電流化が容易である。本発
明の第２の実施の形態の第１の変形例も、図１５（ａ）
〜１５（ｃ），１６（ａ）〜１６（ｃ）に示した方法と
同様な製造方法で簡単に製造できる。すなわち、本発明
の第２の実施の形態の第１の変形例のＩＧＴは ａ）ＳＯＩ基板にｐベース層２３，ｎ+ ソース／ドレイ
ン拡散層４，５を形成するところまでは図１５（ａ）〜
図１６（ｃ）と同様である。この状態を図１８（ａ）の
平面図，図１８（ｂ）の断面図に示した。
く形成され、チャンネル幅Ｗは、基板の表面に対し垂直
に測られることとなる。したがって実効的なチャンネル
幅は基板の表面積に制限されずに自由に大きくすること
が可能で、低オン抵抗化、大電流化が容易である。本発
明の第２の実施の形態の第１の変形例も、図１５（ａ）
〜１５（ｃ），１６（ａ）〜１６（ｃ）に示した方法と
同様な製造方法で簡単に製造できる。すなわち、本発明
の第２の実施の形態の第１の変形例のＩＧＴは ａ）ＳＯＩ基板にｐベース層２３，ｎ+ ソース／ドレイ
ン拡散層４，５を形成するところまでは図１５（ａ）〜
図１６（ｃ）と同様である。この状態を図１８（ａ）の
平面図，図１８（ｂ）の断面図に示した。
【００５４】ｂ）次にｎ+ ソース／ドレイン拡散層４，
５等を形成するための横方向拡散の窓として用いた溝部
３１４，３１５の表面を熱酸化し、素子分離酸化膜１を
形成する。さらにその内部を図１８（ｃ），（ｄ）に示
すようにＮＤＰＯＳ等のＣＶＤにより埋め込み、素子分
離溝穴埋め物３を形成する。
５等を形成するための横方向拡散の窓として用いた溝部
３１４，３１５の表面を熱酸化し、素子分離酸化膜１を
形成する。さらにその内部を図１８（ｃ），（ｄ）に示
すようにＮＤＰＯＳ等のＣＶＤにより埋め込み、素子分
離溝穴埋め物３を形成する。
【００５５】ｃ）次にゲート溝部を底面絶縁膜８に達す
るまで形成し、その表面に図１７（ａ）に示すようにゲ
ート絶縁膜６を形成し、さらにＤＯＰＯＳ等のゲート埋
め込み電極を形成すれば図１７（ａ），（ｂ）に示した
構造が完成する。
るまで形成し、その表面に図１７（ａ）に示すようにゲ
ート絶縁膜６を形成し、さらにＤＯＰＯＳ等のゲート埋
め込み電極を形成すれば図１７（ａ），（ｂ）に示した
構造が完成する。
【００５６】（変形例 ２−２）図１９は本発明の第２
の実施の形態の第２の変形例に係るＩＧＴの平面図であ
り、ｐベース層２３が拡がりｎ+ ドレイン拡散層５まで
達した場合である。したがってゲート溝部もｎ+ ソース
拡散層４およびｎ+ ドレイン拡散層５に達している。図
１９の構造はＳＤＢ法によりＳＯＩ基板を作成する際
に、第１の半導体領域としてｐ型半導体層２３を底面絶
縁膜８の上部に形成し、その後溝部の側壁からｎ+ 型不
純物を横方向拡散してｎ+ ソース／ドレイン領域を形成
すれば簡単に製造できる。図１９の構造においてもチャ
ンネル幅Ｗは基板の表面から垂直方向に測られるため、
半導体基板の表面の制限なく、自由にオン抵抗を下げる
ことが可能となる。
の実施の形態の第２の変形例に係るＩＧＴの平面図であ
り、ｐベース層２３が拡がりｎ+ ドレイン拡散層５まで
達した場合である。したがってゲート溝部もｎ+ ソース
拡散層４およびｎ+ ドレイン拡散層５に達している。図
１９の構造はＳＤＢ法によりＳＯＩ基板を作成する際
に、第１の半導体領域としてｐ型半導体層２３を底面絶
縁膜８の上部に形成し、その後溝部の側壁からｎ+ 型不
純物を横方向拡散してｎ+ ソース／ドレイン領域を形成
すれば簡単に製造できる。図１９の構造においてもチャ
ンネル幅Ｗは基板の表面から垂直方向に測られるため、
半導体基板の表面の制限なく、自由にオン抵抗を下げる
ことが可能となる。
【００５７】（変形例 ２−３）図２０（ａ）は本発明
の第２の実施の形態の第３の変形例に係るＩＧＴ平面図
で、図２０（ｂ）は図２０（ａ）のＡ−Ａ方向の、図２
０（ｃ）はＢ−Ｂ方向の断面図である。この第３の変形
例はＪＩ構造の例であり、ｐ基板８３の上にエピタキシ
ャル成長等により形成した第１の半導体領域としてのｎ
- 半導体層をｎ-ドリフト層２２とし、その周辺をｐ+
拡散領域８４で囲みＪＩ構造としている。
の第２の実施の形態の第３の変形例に係るＩＧＴ平面図
で、図２０（ｂ）は図２０（ａ）のＡ−Ａ方向の、図２
０（ｃ）はＢ−Ｂ方向の断面図である。この第３の変形
例はＪＩ構造の例であり、ｐ基板８３の上にエピタキシ
ャル成長等により形成した第１の半導体領域としてのｎ
- 半導体層をｎ-ドリフト層２２とし、その周辺をｐ+
拡散領域８４で囲みＪＩ構造としている。
【００５８】第４の半導体領域としてのｐベース層２３
はｎ- 半導体層２２の表面の一部に図２０（ａ）に示す
ように島状に形成され、第２の半導体領域となるｎ+ ソ
ース拡散層４はｐベース層２３の内部に形成されてい
る。第３の半導体領域となるｎ+ ドレイン拡散層５はベ
ース層２３とは離間してｎ- ドリフト層となるｎ- 半導
体層２２の表面に形成されている。ドレイン耐圧を高く
保つためにはｎ+ ドレイン拡散層５はｐ基板８３に達し
ないことが望ましい。この第３の変形例のＪＩ−ＩＧＴ
ではゲート溝部はｐ基板８３に達する必要はなく、ｐベ
ース層２３の深さに形成すればよい。図２０（ａ）〜
（ｃ）に示す変形例においてはチャンネル幅Ｗはゲート
溝部の深さＷになるため、半導体基板の表面積の制限を
受けることなく、チャンネル幅Ｗの増大が可能で、オン
抵抗を下げることができる。
はｎ- 半導体層２２の表面の一部に図２０（ａ）に示す
ように島状に形成され、第２の半導体領域となるｎ+ ソ
ース拡散層４はｐベース層２３の内部に形成されてい
る。第３の半導体領域となるｎ+ ドレイン拡散層５はベ
ース層２３とは離間してｎ- ドリフト層となるｎ- 半導
体層２２の表面に形成されている。ドレイン耐圧を高く
保つためにはｎ+ ドレイン拡散層５はｐ基板８３に達し
ないことが望ましい。この第３の変形例のＪＩ−ＩＧＴ
ではゲート溝部はｐ基板８３に達する必要はなく、ｐベ
ース層２３の深さに形成すればよい。図２０（ａ）〜
（ｃ）に示す変形例においてはチャンネル幅Ｗはゲート
溝部の深さＷになるため、半導体基板の表面積の制限を
受けることなく、チャンネル幅Ｗの増大が可能で、オン
抵抗を下げることができる。
【００５９】（変形例 ２−４）図２１（ａ）は本発明
の第２の実施の形態の第４の変形例に係るＩＧＴの断面
図であり、前述の第３の変形例においてｐベース層２３
をｐ基板８３に達するまで深く形成した場合に相当す
る。第４の変形例においてはゲート溝を図２１（ｂ）に
示すようにｐ基板に達するまで深く形成することが望ま
しく、ゲート溝部を深くすることで、チャンネル幅Ｗを
大きくできるので、よりオン抵抗が下げられることにな
る。
の第２の実施の形態の第４の変形例に係るＩＧＴの断面
図であり、前述の第３の変形例においてｐベース層２３
をｐ基板８３に達するまで深く形成した場合に相当す
る。第４の変形例においてはゲート溝を図２１（ｂ）に
示すようにｐ基板に達するまで深く形成することが望ま
しく、ゲート溝部を深くすることで、チャンネル幅Ｗを
大きくできるので、よりオン抵抗が下げられることにな
る。
【００６０】（変形例 ２−５）図２２（ａ）は本発明
の第２の実施の形態の第５の変形例に係るＩＧＴの平面
図であり、図２２（ｂ）は図２２（ａ）のＡ−Ａ方向の
断面図、図２２（ｃ）はＢ−Ｂ方向の断面図である。第
５の変形例においては第１の半導体領域となるｎ- 半導
体層２２はＳＯＩ構造を形成する底面絶縁膜８の上部に
形成されている点では図１４（ａ）〜（ｃ）に示した第
２の実施の形態の構造と同様であるが、周辺の分離構造
が異なる。すなわち、ｎ- ドリフト層２２の四方はＶ溝
が形成され、Ｖ溝の表面に素子分離絶縁膜１が形成さ
れ、さらにその表面にＮＤＰＯＳ等の素子分離溝穴埋め
物３が形成されている。ＤＩ構造を構成するＶ溝はＫＯ
Ｈ溶液やエチレン・ジアミン（ＮＨ2 （ＣＨ2 ）2 ＮＨ
2 ）溶液等の異方性エッチング液を用いればよい。第５
の変形例はＶ溝分離をしている点を除けば第３の変形例
とほぼ同様な構造である。
の第２の実施の形態の第５の変形例に係るＩＧＴの平面
図であり、図２２（ｂ）は図２２（ａ）のＡ−Ａ方向の
断面図、図２２（ｃ）はＢ−Ｂ方向の断面図である。第
５の変形例においては第１の半導体領域となるｎ- 半導
体層２２はＳＯＩ構造を形成する底面絶縁膜８の上部に
形成されている点では図１４（ａ）〜（ｃ）に示した第
２の実施の形態の構造と同様であるが、周辺の分離構造
が異なる。すなわち、ｎ- ドリフト層２２の四方はＶ溝
が形成され、Ｖ溝の表面に素子分離絶縁膜１が形成さ
れ、さらにその表面にＮＤＰＯＳ等の素子分離溝穴埋め
物３が形成されている。ＤＩ構造を構成するＶ溝はＫＯ
Ｈ溶液やエチレン・ジアミン（ＮＨ2 （ＣＨ2 ）2 ＮＨ
2 ）溶液等の異方性エッチング液を用いればよい。第５
の変形例はＶ溝分離をしている点を除けば第３の変形例
とほぼ同様な構造である。
【００６１】図２２（ｂ），図２２（ｃ）においてｎ+
ドレイン拡散層５は比較的浅く形成された場合を示して
いるが、底面絶縁膜８に達するまで深く形成すれば、キ
ャリアは表面散乱の影響をあまり受けずにドリフト走行
することになり好ましい。
ドレイン拡散層５は比較的浅く形成された場合を示して
いるが、底面絶縁膜８に達するまで深く形成すれば、キ
ャリアは表面散乱の影響をあまり受けずにドリフト走行
することになり好ましい。
【００６２】（変形例 ２−６）図２３（ａ）は本発明
の第２の実施の形態の第６の変形例に係るＩＧＴの平面
図であり、図２３（ｂ）は図２３（ａ）のＡ−Ａ方向
の、図２３（ｃ）はＢ−Ｂ方向の断面図である。Ｖ溝分
離構造である点では第５の変形例と同様であるが、第１
の半導体領域となるｎ- ドリフト層２２がｐ基板８３の
上に構成されている点が異なる。ｎ- ドリフト層２２は
ｐ基板の上にエピタキシャル成長等により形成すればよ
く、ＳＯＩ構造に比し、結晶性が良好であるためｎ- ド
リフト層中の電子の移動度が高くなり、高速かつ、低オ
ン抵抗の動作が可能となる。すなわち第６の変形例では
ｎ- ドリフト層２２の底部はｐｎ接合分離（ＪＩ）であ
り、周辺部は絶縁分離（ＤＩ）構造である。
の第２の実施の形態の第６の変形例に係るＩＧＴの平面
図であり、図２３（ｂ）は図２３（ａ）のＡ−Ａ方向
の、図２３（ｃ）はＢ−Ｂ方向の断面図である。Ｖ溝分
離構造である点では第５の変形例と同様であるが、第１
の半導体領域となるｎ- ドリフト層２２がｐ基板８３の
上に構成されている点が異なる。ｎ- ドリフト層２２は
ｐ基板の上にエピタキシャル成長等により形成すればよ
く、ＳＯＩ構造に比し、結晶性が良好であるためｎ- ド
リフト層中の電子の移動度が高くなり、高速かつ、低オ
ン抵抗の動作が可能となる。すなわち第６の変形例では
ｎ- ドリフト層２２の底部はｐｎ接合分離（ＪＩ）であ
り、周辺部は絶縁分離（ＤＩ）構造である。
【００６３】図２４（ａ）は、本発明の第３の実施例に
係るＩＧＢＴの平面図で、図２４（ｂ）はそのＡ−Ａ方
向の断面図である。図２４（ａ）および（ｂ）に示され
るように本発明の第６の実施の形態では酸化膜等による
底面絶縁膜８の上に第１の半導体領域となるｎ- 半導体
層２２が形成されたＳＯＩ基板を基体として用いてい
る。ＳＯＩ基板はＳＤＢ法等により形成すればよい。ｎ
- 半導体層２２の周辺部は図２４（ａ）に示すように素
子分離溝が配置され、その素子分離溝の表面には素子分
離絶縁膜１が形成され、さらに隣接する他の素子との間
にポリシリコン等の素子分離溝穴埋め物３が形成されＤ
Ｉ構造が形成されている。ｎ- 半導体層２２の中央部の
ゲート溝部は、表面から底面絶縁膜まで達するように深
く形成され、そのゲート溝部の内壁表面には厚さ３０〜
１５０ｎｍのゲート絶縁膜６が形成され、さらにその表
面、すなわちゲート溝部内部はＤＯＰＯＳ等のゲート埋
め込み電極３７が形成されている。ゲート埋め込み電極
はＷ（タングステン）Ｍｏ（モリブデン），Ｔｉ（チタ
ン），Ｃｏ（コバルト）等の高融点金属、あるいはこれ
らのシリサイドＷＳｉ2 ，ＭｏＳｉ2 ，ＴｉＳｉ2 ，Ｃ
ｏＳｉ2 等でもよく、さらにポリサイドでもよい。ｎ-
半導体層２２の表面の両側には金属エミッタ電極３４及
び金属コレクタ電極３９が形成され、これらの金属電極
の下部には不純物密度１×１０18〜１×１０21ｃｍ-3程
度のｎ+ 拡散層からなるｎ+ エミッタ層（第２の半導体
領域）２４およびｐ+ コレクタ層（第３の半導体領域）
２９が底面絶縁膜８に達するまで深く形成してある。ま
たｎ+ エミッタ層２４に隣接して、ｎ+ エミッタ層２４
とｎ- 半導体層２２との界面には第４の半導体領域とな
るｐベース層２３が底面絶縁膜８に達するまで深く形成
されている。ｐベース層２３とｐ+ コレクタ層２９のｎ
- 半導体層を以後ｎ- ドリフト層２２と呼ぶ。
係るＩＧＢＴの平面図で、図２４（ｂ）はそのＡ−Ａ方
向の断面図である。図２４（ａ）および（ｂ）に示され
るように本発明の第６の実施の形態では酸化膜等による
底面絶縁膜８の上に第１の半導体領域となるｎ- 半導体
層２２が形成されたＳＯＩ基板を基体として用いてい
る。ＳＯＩ基板はＳＤＢ法等により形成すればよい。ｎ
- 半導体層２２の周辺部は図２４（ａ）に示すように素
子分離溝が配置され、その素子分離溝の表面には素子分
離絶縁膜１が形成され、さらに隣接する他の素子との間
にポリシリコン等の素子分離溝穴埋め物３が形成されＤ
Ｉ構造が形成されている。ｎ- 半導体層２２の中央部の
ゲート溝部は、表面から底面絶縁膜まで達するように深
く形成され、そのゲート溝部の内壁表面には厚さ３０〜
１５０ｎｍのゲート絶縁膜６が形成され、さらにその表
面、すなわちゲート溝部内部はＤＯＰＯＳ等のゲート埋
め込み電極３７が形成されている。ゲート埋め込み電極
はＷ（タングステン）Ｍｏ（モリブデン），Ｔｉ（チタ
ン），Ｃｏ（コバルト）等の高融点金属、あるいはこれ
らのシリサイドＷＳｉ2 ，ＭｏＳｉ2 ，ＴｉＳｉ2 ，Ｃ
ｏＳｉ2 等でもよく、さらにポリサイドでもよい。ｎ-
半導体層２２の表面の両側には金属エミッタ電極３４及
び金属コレクタ電極３９が形成され、これらの金属電極
の下部には不純物密度１×１０18〜１×１０21ｃｍ-3程
度のｎ+ 拡散層からなるｎ+ エミッタ層（第２の半導体
領域）２４およびｐ+ コレクタ層（第３の半導体領域）
２９が底面絶縁膜８に達するまで深く形成してある。ま
たｎ+ エミッタ層２４に隣接して、ｎ+ エミッタ層２４
とｎ- 半導体層２２との界面には第４の半導体領域とな
るｐベース層２３が底面絶縁膜８に達するまで深く形成
されている。ｐベース層２３とｐ+ コレクタ層２９のｎ
- 半導体層を以後ｎ- ドリフト層２２と呼ぶ。
【００６４】図２４（ａ）および（ｂ）に示したＩＧＢ
Ｔのターンオンは、金属エミッタ電極３４が接地され、
金属コレクタ電極３９に正電圧が印加された状態でゲー
ト埋め込み電極３７に金属エミッタ電極３４に対して正
電圧を印加することより実現される。ゲート埋め込み電
極３７に正電圧が印加されると、ＭＯＳＦＥＴと同様に
ｐベース層２３の側壁部の表面に反転チャンネルが形成
され、ｎ+ エミッタ層２４から反転チャンネルを通して
ｎ- ドリフト層２２内に電子が流入する。これに対し、
ｐ+ コレクタ層２９からｎ- ドリフト層２２内にホール
の注入が起こり、ｐ+ コレクタ層２９とｎ- ドリフト層
２２との間のｐｎ接合は順バイアス状態となりｎ- ドリ
フト層２２が伝導度変調を起こし、素子を導通状態に導
く。ＩＧＢＴのオン状態は、以上のような高抵抗である
ｎ- ドリフト層２２が伝導度変調により、その抵抗成分
が極めて小さくなるため、ｎ- ドリフト層２２の不純物
密度が低く、ｐベース層２３とｐ+ コレクタ層２９との
間の距離の大きな高耐圧素子であってもオン抵抗の極め
て小さい特性が得られる。一方、ＩＧＢＴのターンオフ
は、ゲート埋め込み電極３７に金属エミッタ電極３４に
対して負電圧を印加することにより実現される。ゲート
埋め込み電極３７に負電圧が印加されると、ｐベース層
２３の側壁の反転チャンネルは消滅し、ｎ+ エミッタ層
２４からの電子の流入は止まる。しかし、ｎ- ドリフト
層２２内には依然として電子が存在する。ｎ- ドリフト
層２２内に蓄積したホールの大部分はｐベース層２３を
通り、金属エミッタ電極３４へ流入するが一部は、ｎ-
ドリフト層２２内に存在する電子と再結合して消滅す
る。ｎ- ドリフト層２２内に蓄積したホールがすべて消
滅した時点で素子は阻止状態となり、ターンオフが完了
する。
Ｔのターンオンは、金属エミッタ電極３４が接地され、
金属コレクタ電極３９に正電圧が印加された状態でゲー
ト埋め込み電極３７に金属エミッタ電極３４に対して正
電圧を印加することより実現される。ゲート埋め込み電
極３７に正電圧が印加されると、ＭＯＳＦＥＴと同様に
ｐベース層２３の側壁部の表面に反転チャンネルが形成
され、ｎ+ エミッタ層２４から反転チャンネルを通して
ｎ- ドリフト層２２内に電子が流入する。これに対し、
ｐ+ コレクタ層２９からｎ- ドリフト層２２内にホール
の注入が起こり、ｐ+ コレクタ層２９とｎ- ドリフト層
２２との間のｐｎ接合は順バイアス状態となりｎ- ドリ
フト層２２が伝導度変調を起こし、素子を導通状態に導
く。ＩＧＢＴのオン状態は、以上のような高抵抗である
ｎ- ドリフト層２２が伝導度変調により、その抵抗成分
が極めて小さくなるため、ｎ- ドリフト層２２の不純物
密度が低く、ｐベース層２３とｐ+ コレクタ層２９との
間の距離の大きな高耐圧素子であってもオン抵抗の極め
て小さい特性が得られる。一方、ＩＧＢＴのターンオフ
は、ゲート埋め込み電極３７に金属エミッタ電極３４に
対して負電圧を印加することにより実現される。ゲート
埋め込み電極３７に負電圧が印加されると、ｐベース層
２３の側壁の反転チャンネルは消滅し、ｎ+ エミッタ層
２４からの電子の流入は止まる。しかし、ｎ- ドリフト
層２２内には依然として電子が存在する。ｎ- ドリフト
層２２内に蓄積したホールの大部分はｐベース層２３を
通り、金属エミッタ電極３４へ流入するが一部は、ｎ-
ドリフト層２２内に存在する電子と再結合して消滅す
る。ｎ- ドリフト層２２内に蓄積したホールがすべて消
滅した時点で素子は阻止状態となり、ターンオフが完了
する。
【００６５】本発明の第３実施の形態においてはＩＧＢ
Ｔの実効的なチャンネル幅Ｗeff はｎ- ドリフト層２２
の厚みＷとチャンネル数の積で決定されるので、チップ
面積が限定されていても、深さ方向でチャンネル幅Ｗ
eff が自在に選定できる。したがって同一チップ面積当
りのオン抵抗は極めて小さくなる。また電子はｎ- ドリ
フト層のバルク中を実効的に走行するので表面散乱や表
面の欠陥の影響を受けることもなく電子の移動度が高
く、低オン抵抗かつ高速スイッチングが可能となる。
Ｔの実効的なチャンネル幅Ｗeff はｎ- ドリフト層２２
の厚みＷとチャンネル数の積で決定されるので、チップ
面積が限定されていても、深さ方向でチャンネル幅Ｗ
eff が自在に選定できる。したがって同一チップ面積当
りのオン抵抗は極めて小さくなる。また電子はｎ- ドリ
フト層のバルク中を実効的に走行するので表面散乱や表
面の欠陥の影響を受けることもなく電子の移動度が高
く、低オン抵抗かつ高速スイッチングが可能となる。
【００６６】本発明の第３の実施の形態は一見縦型のＩ
ＧＢＴと似ていると思われるかも知れないが、縦型のＩ
ＧＢＴは基板の主表面に対して垂直方向に主電流が流
れ、その主電流の分布の方向すなわちチャンネル幅Ｗの
方向は主表面と平行方向であるのに対し、本発明のＩＧ
ＢＴは基板の主表面に対して平行方向に主電流が流れ、
その主電流が主表面に対し垂直方向に分布している点で
明白に異なる構造である。この点は図２５に示す図２１
（ａ）に示した隣のユニットセルを含めたより広い部分
の平面図を見れば明らかであろう。すなわち本発明は図
２１（ａ）に示すユニットセルを半導体基板表面に多数
並列配置してマルチチャンネル化が容易な構造である。
またユニットセルを直列配置することにより超高耐圧素
子を形成することも容易である。左のユニットセルのｐ
+ コレクタ層２９の右側に素子間分離溝穴埋め物３を介
して、次列のユニットセルのゲート埋め込み電極３７が
形成されている。図示されてはいないが、さらに右側に
はその次の列のユニットセルが形成されている。このよ
うにチップ表面上にマトリクス状にＩＧＢＴのユニット
セルを配列することで大電流化ができ、直列接続により
高耐圧化ができるが、従来の「縦型のＩＧＢＴ」ではこ
のような構造は多層構造にしなければ不可能である。ま
た多層構造の形成のためには高度かつ複雑なエピタキシ
ャル成長技術が等が必要となり、エピタキシャル成長時
の熱拡散効果等を考慮すれば現実的ではない。したがっ
て本発明はマルチチャンネル化が容易で、しかも実効的
なチャンネル幅Ｗeff を基板の主表面に垂直方向に任意
に選定できる。すなわち、同一チップ面積当りの、実効
チャンネル幅Ｗeff の極めて大きいＩＧＢＴが実現でき
る。もちろん小電力用のＩＧＢＴとしては図２４（ａ）
に示したようなユニットセル１個のディスクリートデバ
イスでもよいことは勿論である。
ＧＢＴと似ていると思われるかも知れないが、縦型のＩ
ＧＢＴは基板の主表面に対して垂直方向に主電流が流
れ、その主電流の分布の方向すなわちチャンネル幅Ｗの
方向は主表面と平行方向であるのに対し、本発明のＩＧ
ＢＴは基板の主表面に対して平行方向に主電流が流れ、
その主電流が主表面に対し垂直方向に分布している点で
明白に異なる構造である。この点は図２５に示す図２１
（ａ）に示した隣のユニットセルを含めたより広い部分
の平面図を見れば明らかであろう。すなわち本発明は図
２１（ａ）に示すユニットセルを半導体基板表面に多数
並列配置してマルチチャンネル化が容易な構造である。
またユニットセルを直列配置することにより超高耐圧素
子を形成することも容易である。左のユニットセルのｐ
+ コレクタ層２９の右側に素子間分離溝穴埋め物３を介
して、次列のユニットセルのゲート埋め込み電極３７が
形成されている。図示されてはいないが、さらに右側に
はその次の列のユニットセルが形成されている。このよ
うにチップ表面上にマトリクス状にＩＧＢＴのユニット
セルを配列することで大電流化ができ、直列接続により
高耐圧化ができるが、従来の「縦型のＩＧＢＴ」ではこ
のような構造は多層構造にしなければ不可能である。ま
た多層構造の形成のためには高度かつ複雑なエピタキシ
ャル成長技術が等が必要となり、エピタキシャル成長時
の熱拡散効果等を考慮すれば現実的ではない。したがっ
て本発明はマルチチャンネル化が容易で、しかも実効的
なチャンネル幅Ｗeff を基板の主表面に垂直方向に任意
に選定できる。すなわち、同一チップ面積当りの、実効
チャンネル幅Ｗeff の極めて大きいＩＧＢＴが実現でき
る。もちろん小電力用のＩＧＢＴとしては図２４（ａ）
に示したようなユニットセル１個のディスクリートデバ
イスでもよいことは勿論である。
【００６７】本発明の第３の実施の形態に係るＩＧＢＴ
は図２６（ａ）〜２６（ｃ），２７（ａ），２７（ｂ）
に示すような製造工程で簡単に製造できる。
は図２６（ａ）〜２６（ｃ），２７（ａ），２７（ｂ）
に示すような製造工程で簡単に製造できる。
【００６８】ａ）まず、本発明の第１の実施の形態と同
様にＳＤＢ法を用いてシリコン基板８２上に底面絶縁膜
８を介してｎ- 半導体層２２を形成する。次にこのｎ-
半導体層２２の表面に熱酸化膜２１を厚さ３５０〜７０
０ｎｍで形成し、その後、フォトリソグラフィーおよび
ＲＩＥを用いて酸化膜２１の所定の部分をエッチング除
去する。
様にＳＤＢ法を用いてシリコン基板８２上に底面絶縁膜
８を介してｎ- 半導体層２２を形成する。次にこのｎ-
半導体層２２の表面に熱酸化膜２１を厚さ３５０〜７０
０ｎｍで形成し、その後、フォトリソグラフィーおよび
ＲＩＥを用いて酸化膜２１の所定の部分をエッチング除
去する。
【００６９】ｂ）次に図２６（ａ）に示すように酸化膜
２１をエッチングとしてＲＩＥやＥＣＲイオンエッチン
グにより、底面絶縁膜に達するまで第１，第２の溝部３
１６，３１７を形成する。さらに図２６（ｂ）に示すよ
うに素子分離絶縁膜１を形成し、ＮＤＰＯＳあるいはＳ
ＩＰＯＳ等の素子分離溝穴有め物３を堆積する。
２１をエッチングとしてＲＩＥやＥＣＲイオンエッチン
グにより、底面絶縁膜に達するまで第１，第２の溝部３
１６，３１７を形成する。さらに図２６（ｂ）に示すよ
うに素子分離絶縁膜１を形成し、ＮＤＰＯＳあるいはＳ
ＩＰＯＳ等の素子分離溝穴有め物３を堆積する。
【００７０】ｃ）次に、図２６（ｃ）に示すようにフォ
トリソグラフィー法およびＲＩＥ法等により第３の溝部
３１５を底面絶縁膜８に達するまで形成する。そしてこ
の第３の溝部３１５の側壁部を拡散窓としてｐ型不純
物、たとえばボロン（Ｂ）を横方向に拡散し、ｐ+ コレ
クタ層２９を形成する。
トリソグラフィー法およびＲＩＥ法等により第３の溝部
３１５を底面絶縁膜８に達するまで形成する。そしてこ
の第３の溝部３１５の側壁部を拡散窓としてｐ型不純
物、たとえばボロン（Ｂ）を横方向に拡散し、ｐ+ コレ
クタ層２９を形成する。
【００７１】ｄ）次に第３の溝部３１５の表面に素子分
離絶縁膜１を形成する。具体的にはボロンの拡散時に溝
部側壁表面に形成されるＢＳＧ膜を除去し、溝部側壁の
Ｓｉ面を露出させその上に素子分離絶縁膜としての熱酸
化膜１を形成する。そして熱酸化膜１の上にＣＶＤ法に
よりＮＤＰＯＳあるいはＳＩＰＯＳを形成し、第３の溝
部３１５を埋める。そして図２７（ａ）および図２７
（ｂ）に示すように、第４の溝部３１４を形成する。図
２７（ｂ）は図２７（ａ）の断面図であるが第４の溝部
３１４は底面絶縁膜８に達するまで形成する。そして第
４の溝部３１４の側壁を拡散窓としてボロン（Ｂ）を横
方向拡散し、所定の熱処理によりｐベース層２３を形成
する。次にボロンの拡散により形成されたＢＳＧ膜を除
去し、拡散窓を開孔しｎ型不純物のリン（Ｐ），砒素
（Ａｓ），アンチモン（Ｓｂ）等を横方向拡散し、ｎ+
エミッタ層２４を図２７（ａ）および（ｂ）に示すよう
に形成する。なお拡散係数の大きいＢと、拡散係数の小
さいＡｓとを同時に拡散し、その後熱処理しても図２７
（ａ），（ｂ）に示すｐベース層２３、ｎ+ エミッタ層
２４も形成できる。いずれにしても、図２７（ｂ）に示
すように底面絶縁膜に接した深い位置まで均一に横方向
拡散できる。この時ｐ+ コレクタ層も図２６（ｃ）に示
した位置よりもさらに横方向に深く拡散される。
離絶縁膜１を形成する。具体的にはボロンの拡散時に溝
部側壁表面に形成されるＢＳＧ膜を除去し、溝部側壁の
Ｓｉ面を露出させその上に素子分離絶縁膜としての熱酸
化膜１を形成する。そして熱酸化膜１の上にＣＶＤ法に
よりＮＤＰＯＳあるいはＳＩＰＯＳを形成し、第３の溝
部３１５を埋める。そして図２７（ａ）および図２７
（ｂ）に示すように、第４の溝部３１４を形成する。図
２７（ｂ）は図２７（ａ）の断面図であるが第４の溝部
３１４は底面絶縁膜８に達するまで形成する。そして第
４の溝部３１４の側壁を拡散窓としてボロン（Ｂ）を横
方向拡散し、所定の熱処理によりｐベース層２３を形成
する。次にボロンの拡散により形成されたＢＳＧ膜を除
去し、拡散窓を開孔しｎ型不純物のリン（Ｐ），砒素
（Ａｓ），アンチモン（Ｓｂ）等を横方向拡散し、ｎ+
エミッタ層２４を図２７（ａ）および（ｂ）に示すよう
に形成する。なお拡散係数の大きいＢと、拡散係数の小
さいＡｓとを同時に拡散し、その後熱処理しても図２７
（ａ），（ｂ）に示すｐベース層２３、ｎ+ エミッタ層
２４も形成できる。いずれにしても、図２７（ｂ）に示
すように底面絶縁膜に接した深い位置まで均一に横方向
拡散できる。この時ｐ+ コレクタ層も図２６（ｃ）に示
した位置よりもさらに横方向に深く拡散される。
【００７２】ｅ）次に（図２４（ａ）に示すように）櫛
型形状のゲート溝部を形成する。ゲート溝部はｎ+ エミ
ッタ層２４からｐベース層２３を超えて、ｎ- 半導体層
２２に達する位置まで形成する。ゲート溝部の表面には
ゲート絶縁膜６を形成し、さらにＤＯＰＯＳ等のゲート
埋め込み電極７を形成する。
型形状のゲート溝部を形成する。ゲート溝部はｎ+ エミ
ッタ層２４からｐベース層２３を超えて、ｎ- 半導体層
２２に達する位置まで形成する。ゲート溝部の表面には
ゲート絶縁膜６を形成し、さらにＤＯＰＯＳ等のゲート
埋め込み電極７を形成する。
【００７３】ｆ）次に（図２４（ｂ）に示すように）、
ｎ+ エミッタ層２４とｐベース層２３を短絡するように
金属エミッタ電極３４を形成し、ｐ+ コレクタ層上部に
金属コレクタ電極を形成すれば本発明の第３の実施の形
態のＩＧＢＴが完成する。
ｎ+ エミッタ層２４とｐベース層２３を短絡するように
金属エミッタ電極３４を形成し、ｐ+ コレクタ層上部に
金属コレクタ電極を形成すれば本発明の第３の実施の形
態のＩＧＢＴが完成する。
【００７４】なお、ｐ+ コレクタ層２９、ｐベース層２
３、ｎ+ エミッタ層２４は斜めイオン注入法でも形成で
きる。この場合には第３，第４の溝部３１５，３１４を
同時に形成し、フォトレジストをマスクとして溝部３１
５に対して11Ｂ+ を、溝部３１４に対して11Ｂ+ と75Ａ
ｓ+ を選択的にイオン注入し、アニール後、溝部３１
５，３１４を同時に埋め戻してもよい。
３、ｎ+ エミッタ層２４は斜めイオン注入法でも形成で
きる。この場合には第３，第４の溝部３１５，３１４を
同時に形成し、フォトレジストをマスクとして溝部３１
５に対して11Ｂ+ を、溝部３１４に対して11Ｂ+ と75Ａ
ｓ+ を選択的にイオン注入し、アニール後、溝部３１
５，３１４を同時に埋め戻してもよい。
【００７５】本発明の第３の実施の形態は図２４
（ａ），（ｂ）、図２５に示した構造に限られず、以下
のような変形例でもよい。
（ａ），（ｂ）、図２５に示した構造に限られず、以下
のような変形例でもよい。
【００７６】（変形例 ３−１）図２８（ａ）は本発明
の第３の実施の形態の第１の変形例に係るＩＧＢＴの平
面図で、図２８（ｂ）はそのＡ−Ａ方向の断面図であ
る。この第１の変形例においてはゲート溝部が独立した
溝部となり、それぞれの溝部の内部にゲート絶縁膜６お
よびゲート埋め込み電極が形成されている。それぞれの
ゲート埋め込み電極は表面配線で相互に接続されてい
る。一方、図２４（ａ）に示した構造はｎ+ エミッタ層
２４が分離されているが、この変形例においてはｎ+ エ
ミッタ層２４は櫛型形状の共通領域となっている。ゲー
ト溝部は底面絶縁膜８に達するまで深く形成され、チャ
ンネル幅Ｗeff は基板の表面に対して垂直に測られるこ
とになる。したがって実効的なチャンネル幅は基板の表
面積に制限されずに自由に大きくなることが可能で、低
オン抵抗化、大電流化が容易である。本発明の第３の実
施の形態の第１の変形例も、前述した図２６（ａ）〜２
６（ｃ），２７（ａ），２７（ｂ）に示した方法と同様
な製造方法で簡単に製造できる。
の第３の実施の形態の第１の変形例に係るＩＧＢＴの平
面図で、図２８（ｂ）はそのＡ−Ａ方向の断面図であ
る。この第１の変形例においてはゲート溝部が独立した
溝部となり、それぞれの溝部の内部にゲート絶縁膜６お
よびゲート埋め込み電極が形成されている。それぞれの
ゲート埋め込み電極は表面配線で相互に接続されてい
る。一方、図２４（ａ）に示した構造はｎ+ エミッタ層
２４が分離されているが、この変形例においてはｎ+ エ
ミッタ層２４は櫛型形状の共通領域となっている。ゲー
ト溝部は底面絶縁膜８に達するまで深く形成され、チャ
ンネル幅Ｗeff は基板の表面に対して垂直に測られるこ
とになる。したがって実効的なチャンネル幅は基板の表
面積に制限されずに自由に大きくなることが可能で、低
オン抵抗化、大電流化が容易である。本発明の第３の実
施の形態の第１の変形例も、前述した図２６（ａ）〜２
６（ｃ），２７（ａ），２７（ｂ）に示した方法と同様
な製造方法で簡単に製造できる。
【００７７】以下に図２９（ａ），（ｂ）を用いて第１
の変形例の製造工程を説明する。すなわち、本発明の第
３の実施の形態の第１の変形例のＩＧＢＴは ａ）ＳＯＩ基板にｐベース領域２３、ｎ+ エミッタ層２
４、ｐ+ コレクタ層２９を形成するところまでは図２６
（ａ）〜２６（ｃ），２７（ａ），２７（ｂ）と同様で
ある。
の変形例の製造工程を説明する。すなわち、本発明の第
３の実施の形態の第１の変形例のＩＧＢＴは ａ）ＳＯＩ基板にｐベース領域２３、ｎ+ エミッタ層２
４、ｐ+ コレクタ層２９を形成するところまでは図２６
（ａ）〜２６（ｃ），２７（ａ），２７（ｂ）と同様で
ある。
【００７８】ｂ）次にｎ+ エミッタ層２４、ｐベース層
２３を形成するための横方向拡散の窓として用いた溝部
３１４の表面を熱酸化し、素子分離酸化膜１を形成す
る。さらにその内部を図２９（ａ），（ｂ）に示すよう
にＮＤＰＯＳ等の埋め込み素子分離溝穴埋め物３をＣＶ
Ｄにより形成する。
２３を形成するための横方向拡散の窓として用いた溝部
３１４の表面を熱酸化し、素子分離酸化膜１を形成す
る。さらにその内部を図２９（ａ），（ｂ）に示すよう
にＮＤＰＯＳ等の埋め込み素子分離溝穴埋め物３をＣＶ
Ｄにより形成する。
【００７９】ｃ）次にゲート溝部を底面絶縁膜８に達す
るまで形成し、その表面に図２８（ａ）に示すようにゲ
ート絶縁膜６を形成し、さらにＤＯＰＯＳ等のゲート埋
め込み電極を形成すれば図２８（ａ），（ｂ）に示した
構造が完成する。
るまで形成し、その表面に図２８（ａ）に示すようにゲ
ート絶縁膜６を形成し、さらにＤＯＰＯＳ等のゲート埋
め込み電極を形成すれば図２８（ａ），（ｂ）に示した
構造が完成する。
【００８０】（変形例 ３−２）図３０（ａ）は本発明
の第３の実施の形態の第２の変形例に係るＩＧＢＴの平
面図で、図３０（ｂ）はそのＡ−Ａ方向の断面図であ
る。この第２の変形例ではｐ+ コレクタ層２９の前面に
ｎ+ バッファ層２２９を形成しｐ+ コレクタ層２９とｐ
ベース層２３の間がパンチスルーしないようにしてコレ
クタ耐圧を向上させている。図２８（ａ）に比してｐベ
ース層２３とｐ+ コレクタ層２９の間のｎ-ドリフト層
２２の距離を短くできるので高速、低オン抵抗化が可能
である。
の第３の実施の形態の第２の変形例に係るＩＧＢＴの平
面図で、図３０（ｂ）はそのＡ−Ａ方向の断面図であ
る。この第２の変形例ではｐ+ コレクタ層２９の前面に
ｎ+ バッファ層２２９を形成しｐ+ コレクタ層２９とｐ
ベース層２３の間がパンチスルーしないようにしてコレ
クタ耐圧を向上させている。図２８（ａ）に比してｐベ
ース層２３とｐ+ コレクタ層２９の間のｎ-ドリフト層
２２の距離を短くできるので高速、低オン抵抗化が可能
である。
【００８１】（変形例 ３−３）図３１（ａ）は本発明
の第３の実施の形態の第３の変形例に係るＩＧＢＴの平
面図で、図３１（ｂ）はそのＡ−Ａ方向、図３１（ｃ）
はＢ−Ｂ方向の断面図である。この変形例はいわゆるコ
レクタショート構造のＩＧＢＴで、ｐ+ コレクタ層２９
と隣接してｎ+ ショート領域２９１が形成されており、
金属コレクタ電極３９でｐ+ コレクタ層２９とｎ+ ショ
ート領域２９１とが短絡されている。すなわち通常のＩ
ＧＢＴにおいてはゲートを逆バイアスにしてｐベース層
２３の反転チャンネルが消滅しても、ｎ- ドリフト層２
２に電子が残存しているため、ゲート逆バイアス後もｐ
+ コレクタ層２９からはホールが注入され、ＩＧＢＴは
直ちにはターンオフしない。すなわち電子とホールが再
結合によって消滅するまではいわゆるテイル電流成分が
残り、ターンオフ時間が長くなる欠点がある。本発明の
第３の実施の形態の第３の変形例では、ｎ- ドリフト層
２２に残存している電子をｎ+ ショート領域２９１から
引き抜くことが可能となり、高速のターンオフが可能と
なとる。ｎ+ ショート領域２９１は底面絶縁膜８に達す
るまで深く形成してもよいが、製造工程の容易さの点で
は、図３１に示すように表面近傍に形成しても十分に効
果を発揮できる。
の第３の実施の形態の第３の変形例に係るＩＧＢＴの平
面図で、図３１（ｂ）はそのＡ−Ａ方向、図３１（ｃ）
はＢ−Ｂ方向の断面図である。この変形例はいわゆるコ
レクタショート構造のＩＧＢＴで、ｐ+ コレクタ層２９
と隣接してｎ+ ショート領域２９１が形成されており、
金属コレクタ電極３９でｐ+ コレクタ層２９とｎ+ ショ
ート領域２９１とが短絡されている。すなわち通常のＩ
ＧＢＴにおいてはゲートを逆バイアスにしてｐベース層
２３の反転チャンネルが消滅しても、ｎ- ドリフト層２
２に電子が残存しているため、ゲート逆バイアス後もｐ
+ コレクタ層２９からはホールが注入され、ＩＧＢＴは
直ちにはターンオフしない。すなわち電子とホールが再
結合によって消滅するまではいわゆるテイル電流成分が
残り、ターンオフ時間が長くなる欠点がある。本発明の
第３の実施の形態の第３の変形例では、ｎ- ドリフト層
２２に残存している電子をｎ+ ショート領域２９１から
引き抜くことが可能となり、高速のターンオフが可能と
なとる。ｎ+ ショート領域２９１は底面絶縁膜８に達す
るまで深く形成してもよいが、製造工程の容易さの点で
は、図３１に示すように表面近傍に形成しても十分に効
果を発揮できる。
【００８２】（変形例 ３−４）図３２は本発明の第３
の実施の形態の第４の変形例に係るＩＧＢＴの平面図で
ありゲート溝部はｎ+ エミッタ層２４およびｐコレクタ
層２９の双方に達しているが、ゲート埋め込み電極とな
るＤＯＰＯＳ領域３７はｐベース層２３の近傍のみに形
成され、ゲート溝部内の他の領域はＮＤＰＯＳ領域であ
り、絶縁領域３７７となっている。図示を省略している
が断面構造は図２４（ｂ）と同様であり、ｎ- ドリフト
層２２の厚みＷがチャンネル幅となっている。
の実施の形態の第４の変形例に係るＩＧＢＴの平面図で
ありゲート溝部はｎ+ エミッタ層２４およびｐコレクタ
層２９の双方に達しているが、ゲート埋め込み電極とな
るＤＯＰＯＳ領域３７はｐベース層２３の近傍のみに形
成され、ゲート溝部内の他の領域はＮＤＰＯＳ領域であ
り、絶縁領域３７７となっている。図示を省略している
が断面構造は図２４（ｂ）と同様であり、ｎ- ドリフト
層２２の厚みＷがチャンネル幅となっている。
【００８３】本発明の第３の実施の形態の第４の変形例
においては図３２に示したように、チャンネル幅Ｗに対
し、主電流通路に沿った１対のゲート溝部側壁のゲート
絶縁膜６の相互の距離Ｓをｎ- ドリフト層２２の全域に
わたり狭くしてあることが特徴である。また同様に外側
の主電流通路すなわちチャンネルをゲート絶縁膜６およ
び素子分離絶縁膜１で幅Ｓの薄い領域として挟み込んで
いる。このような構造とする事でＩＧＢＴの活性領域の
有効体積を小さく抑えることができる。すなわち、ＩＧ
ＢＴのターンオフ時に余剰キャリアがなくなり、逆回復
電荷Ｑrrが小さくなる。したがってターンオフタイムが
短くなり高速スイッチングが可能となる。幅Ｓは通常の
フォトリソグラフィー技術で可能な範囲の精度で決めれ
ばよく、機械的強度上の問題や、結晶欠陥発生の問題を
伴うことなく、Ｑrrを小さくすることができる。たとえ
ばチャンネル幅Ｗとなるｎ- ドリフト層２２の厚みＷを
５〜２０μｍとして、Ｓ＝１．５μｍ〜５μｍ程度に選
べば、プロトン照射、電子線照射、あるいはＰｔ，Ａｕ
といった重金属拡散などの複雑かつ制御性の低いライフ
タイムコントロール技術を用いなくても高速ＩＧＢＴが
製造できる。
においては図３２に示したように、チャンネル幅Ｗに対
し、主電流通路に沿った１対のゲート溝部側壁のゲート
絶縁膜６の相互の距離Ｓをｎ- ドリフト層２２の全域に
わたり狭くしてあることが特徴である。また同様に外側
の主電流通路すなわちチャンネルをゲート絶縁膜６およ
び素子分離絶縁膜１で幅Ｓの薄い領域として挟み込んで
いる。このような構造とする事でＩＧＢＴの活性領域の
有効体積を小さく抑えることができる。すなわち、ＩＧ
ＢＴのターンオフ時に余剰キャリアがなくなり、逆回復
電荷Ｑrrが小さくなる。したがってターンオフタイムが
短くなり高速スイッチングが可能となる。幅Ｓは通常の
フォトリソグラフィー技術で可能な範囲の精度で決めれ
ばよく、機械的強度上の問題や、結晶欠陥発生の問題を
伴うことなく、Ｑrrを小さくすることができる。たとえ
ばチャンネル幅Ｗとなるｎ- ドリフト層２２の厚みＷを
５〜２０μｍとして、Ｓ＝１．５μｍ〜５μｍ程度に選
べば、プロトン照射、電子線照射、あるいはＰｔ，Ａｕ
といった重金属拡散などの複雑かつ制御性の低いライフ
タイムコントロール技術を用いなくても高速ＩＧＢＴが
製造できる。
【００８４】第４の変形例においてｎ+ エミッタ層２４
の近傍のゲート溝間隔ＳE よりもｐ+ コレクタ層２９の
近傍のゲート溝間隔Ｓｃを狭くすればさらに余剰キャリ
アが少なくなり高速スイッチングが可能である。図３３
はそのような一例を示す。図３２においても図３３と同
様にＤＯＰＯＳ３７とＮＤＰＯＳ３７７との境界の絶縁
膜は省略してよい。すなわちゲート溝部の内部に最初に
ＮＤＰＯＳ３７７を全面に埋め込み、ｐベース層２３の
近傍にのみ選択的にボロン（11Ｂ+ ）等のイオン注入を
すれば、図３３のゲート構造は実現できる。
の近傍のゲート溝間隔ＳE よりもｐ+ コレクタ層２９の
近傍のゲート溝間隔Ｓｃを狭くすればさらに余剰キャリ
アが少なくなり高速スイッチングが可能である。図３３
はそのような一例を示す。図３２においても図３３と同
様にＤＯＰＯＳ３７とＮＤＰＯＳ３７７との境界の絶縁
膜は省略してよい。すなわちゲート溝部の内部に最初に
ＮＤＰＯＳ３７７を全面に埋め込み、ｐベース層２３の
近傍にのみ選択的にボロン（11Ｂ+ ）等のイオン注入を
すれば、図３３のゲート構造は実現できる。
【００８５】（変形例 ３−５）図３４（ａ）は本発明
の第３の実施の形態の第５の変形例に係るＩＧＢＴの平
面図である。いわゆるＩＥＧＴ（Ｉｎｊｅｃｔｉｏｎ
Ｅｎｈａｎｃｅｄ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ）
に相当するものであり、ｐベース層２３の面積を積極的
に減らしたものである。すなわちＩＧＢＴにおいてはｐ
ベース層２３は少数キャリアの抜け道になっているが、
少数キャリアは単位面積当りに蓄積できる量が多いほど
伝導度変調により飽和電圧を下げることができることに
着目した構造である。図３４（ａ）に示すような蛇行し
たゲート溝部を形成することにより、一部のｐベース層
２３を不活性領域として、実効的にｐベース層２３の幅
Ｓを小さくしている。もちろんｐベース層２３の幅を小
さくするだけであれば図３４（ｂ）に示すような構造で
もよいが、深いトレンチ溝をＤＯＰＯＳで埋め込むのは
トレンチ幅が大きくなればなるほど困難となる。したが
って図３４（ａ）に示すような狭いトレンチ幅を有して
周期的な構造の方が製造が容易である。図３４（ａ），
３４（ｂ）の構造によりＩＧＢＴの飽和電圧を下げ、低
オン抵抗化が可能となる。
の第３の実施の形態の第５の変形例に係るＩＧＢＴの平
面図である。いわゆるＩＥＧＴ（Ｉｎｊｅｃｔｉｏｎ
Ｅｎｈａｎｃｅｄ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ）
に相当するものであり、ｐベース層２３の面積を積極的
に減らしたものである。すなわちＩＧＢＴにおいてはｐ
ベース層２３は少数キャリアの抜け道になっているが、
少数キャリアは単位面積当りに蓄積できる量が多いほど
伝導度変調により飽和電圧を下げることができることに
着目した構造である。図３４（ａ）に示すような蛇行し
たゲート溝部を形成することにより、一部のｐベース層
２３を不活性領域として、実効的にｐベース層２３の幅
Ｓを小さくしている。もちろんｐベース層２３の幅を小
さくするだけであれば図３４（ｂ）に示すような構造で
もよいが、深いトレンチ溝をＤＯＰＯＳで埋め込むのは
トレンチ幅が大きくなればなるほど困難となる。したが
って図３４（ａ）に示すような狭いトレンチ幅を有して
周期的な構造の方が製造が容易である。図３４（ａ），
３４（ｂ）の構造によりＩＧＢＴの飽和電圧を下げ、低
オン抵抗化が可能となる。
【００８６】（変形例 ３−６）図３５（ａ）は本発明
の第３の実施の形態の第６の変形例に係るダブルゲート
ＩＧＢＴの平面図で、図３５（ｂ）はそのＡ−Ａ方向の
断面図である。この第６の変形例においてはｎ+ コレク
タ領域（第５の半導体領域）２９２がｐ+ コレクタ層
（第３の半導体領域）２９と隣接して形成されている。
そしてｐ+ コレクタ層２９およびｎ+ コレクタ領域２９
２に側壁部が達するように第２のゲート溝部が形成さ
れ、その表面にゲート絶縁膜６が形成され、さらに第２
ゲート埋め込み電極３７６としてＤＯＰＯＳが埋め込ま
れている。ｎ+ コレクタ領域２９２とｎ- ドリフト層２
２および第２ゲート埋め込み電極３７６により、コレク
タ側にｎチャンネル型ＭＯＳＦＥＴが形成され、ＩＧＢ
Ｔのターンオフ時にｎ- ドリフト層２２中の過剰な電子
を強制的にｎ+ コレクタ領域２９２に引き抜くことによ
り高速ターンオフすることが可能である。
の第３の実施の形態の第６の変形例に係るダブルゲート
ＩＧＢＴの平面図で、図３５（ｂ）はそのＡ−Ａ方向の
断面図である。この第６の変形例においてはｎ+ コレク
タ領域（第５の半導体領域）２９２がｐ+ コレクタ層
（第３の半導体領域）２９と隣接して形成されている。
そしてｐ+ コレクタ層２９およびｎ+ コレクタ領域２９
２に側壁部が達するように第２のゲート溝部が形成さ
れ、その表面にゲート絶縁膜６が形成され、さらに第２
ゲート埋め込み電極３７６としてＤＯＰＯＳが埋め込ま
れている。ｎ+ コレクタ領域２９２とｎ- ドリフト層２
２および第２ゲート埋め込み電極３７６により、コレク
タ側にｎチャンネル型ＭＯＳＦＥＴが形成され、ＩＧＢ
Ｔのターンオフ時にｎ- ドリフト層２２中の過剰な電子
を強制的にｎ+ コレクタ領域２９２に引き抜くことによ
り高速ターンオフすることが可能である。
【００８７】図３６（ａ）は本発明の第４の実施の形態
に係るＭＯＳ制御ＳＩＴＨ（ＭＯＳｃｏｎｔｒｏｌｌｅ
ｄ ＳＩＴＨ；ＭＣ−ＳＩＴＨ）の平面図で、図３６
（ｂ）はそのＡ−Ａ方向の断面図である。また図３７
（ａ）はＭＣ−ＳＩＴＨの等価回路を示す。図３６
（ｂ）に示すようにＳＯＩ構造を構成する底面絶縁膜８
の上に第１の半導体領域となるｎ- 半導体層２２が形成
され、ｎ+ カソード層（第２の半導体領域）２４１、ｐ
+ ゲート領域（第４の半導体領域）２８１、ｐ+ アノー
ド層（第３の半導体領域）２９３が底面絶縁膜８に達す
るように形成されている。これらのｎ+ カソード層２４
１、ｐ+ アノード層２９３は第３の実施例と同様に素子
分離溝部側壁を拡散窓として横方向拡散で形成すればよ
い。ｐ+ ゲート領域２８１はｐ+ ゲート領域２８１の形
成予定部に底面絶縁膜８に達する拡散溝を形成し、拡散
溝の側壁を拡散窓として用いて横方向に拡散すればよ
い。ｎ+ カソード層２４１に隣接して表面より拡散形成
されたｐ+ 補助カソード領域（第５の半導体領域）２８
２が形成され、さらにｐ+ 補助カソード領域２８２とｐ
+ ゲート領域２８１の間にはｎウェル（第６の半導体領
域）１８３が形成されている。ゲート溝部は前述したｐ
+ ゲート領域２８１を形成するための拡散溝を内包する
ように、ｐ+ ゲート領域２８１形成後に堀り込む。ゲー
ト溝部を底面絶縁膜８に達するまで深く形成する工程に
より内包された拡散溝は消滅する。ゲート溝部の表面に
はゲート絶縁膜６が形成され、さらにその表面にはゲー
ト溝部を埋めこむようにゲート埋め込み電極３７が形成
されている。ｐ+ 補助カソード領域２８２をドレイン領
域、ｐ+ ゲート領域２８１をソース領域として図３７
（ａ）に示したｐＭＯＳトランジスタ５３１が形成され
ることとなる。図３７（ａ）に示すようにＭＣ−ＳＩＴ
ＨはＳＩＴＨのｐ+ ゲート領域２８１にターンオン用コ
ンデンサ（Ｃｇ）５２２を直結し、ｐ+ ゲート領域２８
１とｎ+ カソード層２４１との間にｐＭＯＳトランジス
タ５３１を接続した構造である。ゲート埋め込み電極３
７はＤＯＰＯＳやＷＳｉ2 やＴｉＳｉ2 等の高融点金属
のシリサイド膜もしくはＷ，Ｍｏ等の高融点金属から構
成すればよい。ゲート埋め込み電極３７はｐＭＯＳトラ
ンジスタのゲート電極と、ＳＩＴＨのターンオン用のコ
ンデンサ（Ｃｇ）５２２の片方の電極を兼ねている。即
ち、ゲート埋め込み電極３７と酸化膜等のゲート絶縁膜
６とｐ+ ゲート領域２８１とでコンデンサ（Ｃｇ）５２
２が形成されている。このコンデンサＣｇの容量値が大
きい程ＳＩサイリスタのターンオン時間が短くなるが、
あまり大きくするとＳＩサイリスタのゲートに蓄積され
た過剰のキャリヤが増大し、ターンオフ時間が長くな
る。したがって、このコンデンサの容量には、ターンオ
ン時間及びターンオフ時間を共に短くするための最適値
が存在し、それはＳＩサイリスタのゲート領域自身の有
する容量（ゲート・カソード間容量ＣGK）の１０〜８０
倍程度が良い。従って、ｐ+ ゲート領域２８１の上部の
絶縁膜６として用いる薄い酸化膜の厚みは、１００ｎｍ
以下の値、好ましくは７〜２０ｎｍの厚みが良い。
に係るＭＯＳ制御ＳＩＴＨ（ＭＯＳｃｏｎｔｒｏｌｌｅ
ｄ ＳＩＴＨ；ＭＣ−ＳＩＴＨ）の平面図で、図３６
（ｂ）はそのＡ−Ａ方向の断面図である。また図３７
（ａ）はＭＣ−ＳＩＴＨの等価回路を示す。図３６
（ｂ）に示すようにＳＯＩ構造を構成する底面絶縁膜８
の上に第１の半導体領域となるｎ- 半導体層２２が形成
され、ｎ+ カソード層（第２の半導体領域）２４１、ｐ
+ ゲート領域（第４の半導体領域）２８１、ｐ+ アノー
ド層（第３の半導体領域）２９３が底面絶縁膜８に達す
るように形成されている。これらのｎ+ カソード層２４
１、ｐ+ アノード層２９３は第３の実施例と同様に素子
分離溝部側壁を拡散窓として横方向拡散で形成すればよ
い。ｐ+ ゲート領域２８１はｐ+ ゲート領域２８１の形
成予定部に底面絶縁膜８に達する拡散溝を形成し、拡散
溝の側壁を拡散窓として用いて横方向に拡散すればよ
い。ｎ+ カソード層２４１に隣接して表面より拡散形成
されたｐ+ 補助カソード領域（第５の半導体領域）２８
２が形成され、さらにｐ+ 補助カソード領域２８２とｐ
+ ゲート領域２８１の間にはｎウェル（第６の半導体領
域）１８３が形成されている。ゲート溝部は前述したｐ
+ ゲート領域２８１を形成するための拡散溝を内包する
ように、ｐ+ ゲート領域２８１形成後に堀り込む。ゲー
ト溝部を底面絶縁膜８に達するまで深く形成する工程に
より内包された拡散溝は消滅する。ゲート溝部の表面に
はゲート絶縁膜６が形成され、さらにその表面にはゲー
ト溝部を埋めこむようにゲート埋め込み電極３７が形成
されている。ｐ+ 補助カソード領域２８２をドレイン領
域、ｐ+ ゲート領域２８１をソース領域として図３７
（ａ）に示したｐＭＯＳトランジスタ５３１が形成され
ることとなる。図３７（ａ）に示すようにＭＣ−ＳＩＴ
ＨはＳＩＴＨのｐ+ ゲート領域２８１にターンオン用コ
ンデンサ（Ｃｇ）５２２を直結し、ｐ+ ゲート領域２８
１とｎ+ カソード層２４１との間にｐＭＯＳトランジス
タ５３１を接続した構造である。ゲート埋め込み電極３
７はＤＯＰＯＳやＷＳｉ2 やＴｉＳｉ2 等の高融点金属
のシリサイド膜もしくはＷ，Ｍｏ等の高融点金属から構
成すればよい。ゲート埋め込み電極３７はｐＭＯＳトラ
ンジスタのゲート電極と、ＳＩＴＨのターンオン用のコ
ンデンサ（Ｃｇ）５２２の片方の電極を兼ねている。即
ち、ゲート埋め込み電極３７と酸化膜等のゲート絶縁膜
６とｐ+ ゲート領域２８１とでコンデンサ（Ｃｇ）５２
２が形成されている。このコンデンサＣｇの容量値が大
きい程ＳＩサイリスタのターンオン時間が短くなるが、
あまり大きくするとＳＩサイリスタのゲートに蓄積され
た過剰のキャリヤが増大し、ターンオフ時間が長くな
る。したがって、このコンデンサの容量には、ターンオ
ン時間及びターンオフ時間を共に短くするための最適値
が存在し、それはＳＩサイリスタのゲート領域自身の有
する容量（ゲート・カソード間容量ＣGK）の１０〜８０
倍程度が良い。従って、ｐ+ ゲート領域２８１の上部の
絶縁膜６として用いる薄い酸化膜の厚みは、１００ｎｍ
以下の値、好ましくは７〜２０ｎｍの厚みが良い。
【００８８】Ａｌ等の金属から成るカソード電極３４１
は、ｎ+ カソード層２４１とｐ+ 補助カソード領域２８
２とを接続している。ｐ+ アノード層２９３の上部には
Ａｌ等から成る金属アノード電極３４２が形成されてい
る。ＭＣ−ＳＩＴＨにおいては主サイリスタ５２１をノ
ーマリ・オフ型ＳＩＴＨとする必要がある。したがって
ｐ+ ゲート領域相互の間隔ＳG およびｎ- 半導体層２２
の不純物密度はゲートゼロバイアスでｎ- 半導体層２２
がピンチオフするように選んでおく。ｎ- 半導体層２２
の不純物密度は１０11〜１０13ｃｍ-3程度の低不純物密
度とし、ｎウェル領域２８３の不純物密度を１０16ｃｍ
-3程度とすれば、ＳＩサイリスタをノーマリオフ型と
し、ゲート長Ｌが２μｍ以下のｐＭＯＳトランジスタを
構成しても、ｐＭＯＳトランジスタのソース・ドレイン
間にパンチスルー電流は流れない。ｎウェル領域２８３
の不純物密度を１０18ｃｍ-3程度とすれば、サブミクロ
ンゲート長のｐＭＯＳトランジスタを構成できるので、
オン抵抗が極めて低減され、しかもｐＭＯＳトランジス
タのパンチルー電流によるリーク電流は小さくなる。ｐ
+ 領域２８２，２８１，２９３の不純物密度は１０18〜
１０20ｃｍ-3程度でよく、ｎ+ カソード層２４１の不純
物密度は１０18〜１０21ｃｍ-3程度にすればよい。
は、ｎ+ カソード層２４１とｐ+ 補助カソード領域２８
２とを接続している。ｐ+ アノード層２９３の上部には
Ａｌ等から成る金属アノード電極３４２が形成されてい
る。ＭＣ−ＳＩＴＨにおいては主サイリスタ５２１をノ
ーマリ・オフ型ＳＩＴＨとする必要がある。したがって
ｐ+ ゲート領域相互の間隔ＳG およびｎ- 半導体層２２
の不純物密度はゲートゼロバイアスでｎ- 半導体層２２
がピンチオフするように選んでおく。ｎ- 半導体層２２
の不純物密度は１０11〜１０13ｃｍ-3程度の低不純物密
度とし、ｎウェル領域２８３の不純物密度を１０16ｃｍ
-3程度とすれば、ＳＩサイリスタをノーマリオフ型と
し、ゲート長Ｌが２μｍ以下のｐＭＯＳトランジスタを
構成しても、ｐＭＯＳトランジスタのソース・ドレイン
間にパンチスルー電流は流れない。ｎウェル領域２８３
の不純物密度を１０18ｃｍ-3程度とすれば、サブミクロ
ンゲート長のｐＭＯＳトランジスタを構成できるので、
オン抵抗が極めて低減され、しかもｐＭＯＳトランジス
タのパンチルー電流によるリーク電流は小さくなる。ｐ
+ 領域２８２，２８１，２９３の不純物密度は１０18〜
１０20ｃｍ-3程度でよく、ｎ+ カソード層２４１の不純
物密度は１０18〜１０21ｃｍ-3程度にすればよい。
【００８９】本発明の第４の実施の形態において、ＭＣ
−ＳＩＴＨのターンオンを行うには、ゲート埋め込み電
極３７に正の電圧を印加してｐ+ ゲート領域２８１の上
部に接続されたコンデンサＣｇを介してｎ- 半導体層２
２中のチャンネル中に形成される電位障壁の高さを容量
結合（静電誘導効果）で下げ、ｎ+ カソード層２４１か
ら電子が注入されるようにする。ＭＣ−ＳＩＴＨのチャ
ンネルは１対のｐ+ ゲート領域２８１にはさまれたｎ-
半導体層２２の部分が該当する。
−ＳＩＴＨのターンオンを行うには、ゲート埋め込み電
極３７に正の電圧を印加してｐ+ ゲート領域２８１の上
部に接続されたコンデンサＣｇを介してｎ- 半導体層２
２中のチャンネル中に形成される電位障壁の高さを容量
結合（静電誘導効果）で下げ、ｎ+ カソード層２４１か
ら電子が注入されるようにする。ＭＣ−ＳＩＴＨのチャ
ンネルは１対のｐ+ ゲート領域２８１にはさまれたｎ-
半導体層２２の部分が該当する。
【００９０】注入された電子はｎ- 半導体層２２とｐ+
アノード層２９３との界面近傍に蓄積され、その結果、
ｐ+ アノード層２９３側のホールに対する電位障壁が低
減され、ｐ+ アノード層２９３からホールの注入が起こ
り、このホールがｎ+ カソード層２４１からの電子の注
入をさらに促進し、ＳＩサイリスタはターンオンする。
この時、ｐ+ 補助カソード領域２８２とｐ+ ゲート領域
２８２の間に形成されるｐＭＯＳトランジスタ５３１を
ディプリーション型となるように設計しておけばゲート
埋め込み電極３７に正の電圧が印加されている状態では
ｐＭＯＳトランジスタ５３１は遮断状態になる。
アノード層２９３との界面近傍に蓄積され、その結果、
ｐ+ アノード層２９３側のホールに対する電位障壁が低
減され、ｐ+ アノード層２９３からホールの注入が起こ
り、このホールがｎ+ カソード層２４１からの電子の注
入をさらに促進し、ＳＩサイリスタはターンオンする。
この時、ｐ+ 補助カソード領域２８２とｐ+ ゲート領域
２８２の間に形成されるｐＭＯＳトランジスタ５３１を
ディプリーション型となるように設計しておけばゲート
埋め込み電極３７に正の電圧が印加されている状態では
ｐＭＯＳトランジスタ５３１は遮断状態になる。
【００９１】一方、ゲート埋め込み電極３７に印加する
電圧を零ボルトにすると、ｐＭＯＳトランジスタ５３１
は導通状態となり、ｐ+ ゲート領域２８１を介してホー
ルが金属カソード電極３４１側に引き抜かれ、ｎ+ カソ
ード層２４１の前面の電子に対する電位障壁が高くな
り、ＳＩサイリスタはターンオフする。
電圧を零ボルトにすると、ｐＭＯＳトランジスタ５３１
は導通状態となり、ｐ+ ゲート領域２８１を介してホー
ルが金属カソード電極３４１側に引き抜かれ、ｎ+ カソ
ード層２４１の前面の電子に対する電位障壁が高くな
り、ＳＩサイリスタはターンオフする。
【００９２】図３７（ｂ）はＭＣ−ＳＩＴＨのゲート駆
動パルスφG の波形を示す。図３７（ａ）に示すように
ノーマリオフ型ＳＩＴＨ５２１のゲートにゲート容量５
２２が接続され、ゲートとカソードの間にはｐＭＯＳト
ランジスタ５３１が接続されている。このｐＭＯＳトラ
ンジスタ５３１のゲートはパルスφG によって制御さ
れ、このφG はゲート容量５２２への入力パルスとなっ
ている。図３７（ｂ）で期間Ｔ1 のときパルスφG はＶ
off という電位で、この電位によってｐＭＯＳトランジ
スタ５３１は導通状態にあって、ＳＩＴＨ５２１はゲー
トカソード間が同電位となっていて遮断状態となってい
る。時刻ｔ1 でパルスφG がＶoff からＶonへと変化す
るとＳＩＴＨ５２１のゲートは容量結合によつ電位が上
昇する。このパルスφG のＶonという電位においてはｐ
ＭＯＳ５３１は遮断状態となっている。ノーマリオフの
ＳＩＴＨ５２１はゲートとカソード間の拡散電位に相当
するわずかな電圧が与えられれば、遮断状態から導通状
態へと移行する。このときゲート電流はゲートからみた
入力容量を充電するのに必要な分以外は必要でなく直流
を流す必要はない。期間Ｔ2 のときＳＩＴＨ５２１は導
通状態となっている。時刻ｔ2 でパルスφG がＶonから
Ｖoff へと変化すると、ｐＭＯＳ５３１は再び導通状態
となってＳＩＴＨ５２１は遮断状態となる。
動パルスφG の波形を示す。図３７（ａ）に示すように
ノーマリオフ型ＳＩＴＨ５２１のゲートにゲート容量５
２２が接続され、ゲートとカソードの間にはｐＭＯＳト
ランジスタ５３１が接続されている。このｐＭＯＳトラ
ンジスタ５３１のゲートはパルスφG によって制御さ
れ、このφG はゲート容量５２２への入力パルスとなっ
ている。図３７（ｂ）で期間Ｔ1 のときパルスφG はＶ
off という電位で、この電位によってｐＭＯＳトランジ
スタ５３１は導通状態にあって、ＳＩＴＨ５２１はゲー
トカソード間が同電位となっていて遮断状態となってい
る。時刻ｔ1 でパルスφG がＶoff からＶonへと変化す
るとＳＩＴＨ５２１のゲートは容量結合によつ電位が上
昇する。このパルスφG のＶonという電位においてはｐ
ＭＯＳ５３１は遮断状態となっている。ノーマリオフの
ＳＩＴＨ５２１はゲートとカソード間の拡散電位に相当
するわずかな電圧が与えられれば、遮断状態から導通状
態へと移行する。このときゲート電流はゲートからみた
入力容量を充電するのに必要な分以外は必要でなく直流
を流す必要はない。期間Ｔ2 のときＳＩＴＨ５２１は導
通状態となっている。時刻ｔ2 でパルスφG がＶonから
Ｖoff へと変化すると、ｐＭＯＳ５３１は再び導通状態
となってＳＩＴＨ５２１は遮断状態となる。
【００９３】本発明の第４の実施の形態においてはＭＣ
−ＳＩＴＨの実効的なチャンネル幅Ｗeff は図３６
（ｂ）に明らかなようにｎ- 半導体層２２の厚みＷとチ
ャンネル数の積で決定されるので、チップ面積が限定さ
れていても、基板表面に垂直方向、すなわち深さ方向で
チャンネル幅Ｗeff が自在に選定できる。したがって同
一チップ面積当りで比較した場合のオン抵抗は極めて小
さくなる。また電子はｎ-半導体層２２の表面より離れ
たバルク中を実効的に走行するので表面散乱や表面の欠
陥の影響を受けることもなく電子の移動度が高い。した
がって第４の実施の形態のＭＣ−ＳＩＴＨは低オン抵抗
かつ高速スイッチングが可能となる。ＭＣ−ＳＩＴＨ等
のＭＯＳ複合デバイスにおいては最終的なオン電圧は主
デバイスのオン電圧によって決定される。すなわちＭＣ
−ＳＩＴＨの主デバイスはＳＩＴＨであり、基本構造は
ｎｉｐダイオードである。つまり、ＩＧＢＴ等の他のス
イッチング素子のようにｎｐｎｐ４層構造を有するもの
ではなく、ｐｎ接合の数が少ないので、もともと（原理
的に）低オン電圧であるといえる。したがって本発明の
チャンネル幅を基板表面と垂直方向に測る構造の採用に
よって、この低オン電圧特性は飛躍的に向上する。
−ＳＩＴＨの実効的なチャンネル幅Ｗeff は図３６
（ｂ）に明らかなようにｎ- 半導体層２２の厚みＷとチ
ャンネル数の積で決定されるので、チップ面積が限定さ
れていても、基板表面に垂直方向、すなわち深さ方向で
チャンネル幅Ｗeff が自在に選定できる。したがって同
一チップ面積当りで比較した場合のオン抵抗は極めて小
さくなる。また電子はｎ-半導体層２２の表面より離れ
たバルク中を実効的に走行するので表面散乱や表面の欠
陥の影響を受けることもなく電子の移動度が高い。した
がって第４の実施の形態のＭＣ−ＳＩＴＨは低オン抵抗
かつ高速スイッチングが可能となる。ＭＣ−ＳＩＴＨ等
のＭＯＳ複合デバイスにおいては最終的なオン電圧は主
デバイスのオン電圧によって決定される。すなわちＭＣ
−ＳＩＴＨの主デバイスはＳＩＴＨであり、基本構造は
ｎｉｐダイオードである。つまり、ＩＧＢＴ等の他のス
イッチング素子のようにｎｐｎｐ４層構造を有するもの
ではなく、ｐｎ接合の数が少ないので、もともと（原理
的に）低オン電圧であるといえる。したがって本発明の
チャンネル幅を基板表面と垂直方向に測る構造の採用に
よって、この低オン電圧特性は飛躍的に向上する。
【００９４】（変形例 ４−１）図３８（ａ）は本発明
第４の実施の形態の第１の変形例に係りＭＣ−ＳＩＴＨ
の平面図で、図３８（ｂ）はそのＡ−Ａ方向の断面あ
る。この変形例は製造が容易なＭＣ−ＳＩＴＨの構造を
示すものでｎ+ カソード層２４１とｐ+ ゲート領域２８
１の間に形成されるｐＭＯＳを基板の表面側に形成した
ものである。主デバイスとなるＳＩＴＨのチャンネル幅
Ｗを基板表面に対し垂直方向に測り、主電流と基板の深
さ方向に分布させておけば導通時の抵抗すなわちオン抵
抗は小さくなる。したがって導通時のオン抵抗に直接関
係のないターンオフ時の電流通路となるｐＭＯＳの抵抗
は多少高くなってもかまわないのである。本変形例にお
いてはｐ+ 補助カソード領域２８２がｎ+ カソード層２
４１に隣接して形成され、ｎウェル２８３がｐ+ 補助カ
ソード領域２８２とｐ+ ゲート領域２８１との間に形成
されている点は図３６（ａ），（ｂ）とほぼ同様である
が、図３６（ａ）と図３８（ａ）と比較すればわかるよ
うにｐ+ 補助カソード領域２８２とｎウェル２８３は本
変形例の方がより広い面積で形成されている。そしてｐ
ＭＯＳのゲート酸化膜２８４は基板の表面に形成され、
その上に表面ゲート電極２３７が接続されている。表面
ゲート電極２３７はゲート埋め込み電極と接続されてい
る。このような構造にすればフォトリソグラフィーにお
けるパターン余裕ができ、またｎウェル２８３の表面へ
のチャンネルドープ・イオン注入等も容易であるので、
ｐＭＯＳＦＥＴのしきい値制御等が簡単にできる。した
がってより小さなゲート電圧でＭＣ−ＳＩＴＨが駆動で
きる。
第４の実施の形態の第１の変形例に係りＭＣ−ＳＩＴＨ
の平面図で、図３８（ｂ）はそのＡ−Ａ方向の断面あ
る。この変形例は製造が容易なＭＣ−ＳＩＴＨの構造を
示すものでｎ+ カソード層２４１とｐ+ ゲート領域２８
１の間に形成されるｐＭＯＳを基板の表面側に形成した
ものである。主デバイスとなるＳＩＴＨのチャンネル幅
Ｗを基板表面に対し垂直方向に測り、主電流と基板の深
さ方向に分布させておけば導通時の抵抗すなわちオン抵
抗は小さくなる。したがって導通時のオン抵抗に直接関
係のないターンオフ時の電流通路となるｐＭＯＳの抵抗
は多少高くなってもかまわないのである。本変形例にお
いてはｐ+ 補助カソード領域２８２がｎ+ カソード層２
４１に隣接して形成され、ｎウェル２８３がｐ+ 補助カ
ソード領域２８２とｐ+ ゲート領域２８１との間に形成
されている点は図３６（ａ），（ｂ）とほぼ同様である
が、図３６（ａ）と図３８（ａ）と比較すればわかるよ
うにｐ+ 補助カソード領域２８２とｎウェル２８３は本
変形例の方がより広い面積で形成されている。そしてｐ
ＭＯＳのゲート酸化膜２８４は基板の表面に形成され、
その上に表面ゲート電極２３７が接続されている。表面
ゲート電極２３７はゲート埋め込み電極と接続されてい
る。このような構造にすればフォトリソグラフィーにお
けるパターン余裕ができ、またｎウェル２８３の表面へ
のチャンネルドープ・イオン注入等も容易であるので、
ｐＭＯＳＦＥＴのしきい値制御等が簡単にできる。した
がってより小さなゲート電圧でＭＣ−ＳＩＴＨが駆動で
きる。
【００９５】本発明の第３および第４の実施の形態にお
いてはＩＧＢＴおよびＭＣ−ＳＩＴＨについて説明した
が、本発明はＩＧＢＴやＭＣＴと同様なＭＯＳ複合半導
体素子であるＭＣＴ（ＭＯＳ Ｃｏｎｔｒｏｌｌｅｄ
Ｔｈｙｒｉｓｔｏｒ）等にも適用できることは当然であ
る。図３９（ａ）は本発明の第５の実施の形態に係るＭ
ＣＴの平面図で、図３９（ｂ）はそのＡ−Ａ方向の断面
図ある。ＭＣＴセルは、図３９（ｂ）に示される様に、
まず、底面絶縁膜８の上に形成された第１の半導体領域
となるｎ- 半導体層２２の右側から横方向拡散により第
３の半導体領域であるｐ+ アノード層２９３を形成す
る。次に、このｎ- 半導体層２２の左側からｐ型不純
物，ｎ型不純物，高濃度のｎ型不純物を次々と横方向拡
散してｐベース層（第４の半導体領域）２３、ｎベース
層（第６の半導体領域）２８５、ｎ+カソード層（第２
の半導体領域）２４１を形成する。
いてはＩＧＢＴおよびＭＣ−ＳＩＴＨについて説明した
が、本発明はＩＧＢＴやＭＣＴと同様なＭＯＳ複合半導
体素子であるＭＣＴ（ＭＯＳ Ｃｏｎｔｒｏｌｌｅｄ
Ｔｈｙｒｉｓｔｏｒ）等にも適用できることは当然であ
る。図３９（ａ）は本発明の第５の実施の形態に係るＭ
ＣＴの平面図で、図３９（ｂ）はそのＡ−Ａ方向の断面
図ある。ＭＣＴセルは、図３９（ｂ）に示される様に、
まず、底面絶縁膜８の上に形成された第１の半導体領域
となるｎ- 半導体層２２の右側から横方向拡散により第
３の半導体領域であるｐ+ アノード層２９３を形成す
る。次に、このｎ- 半導体層２２の左側からｐ型不純
物，ｎ型不純物，高濃度のｎ型不純物を次々と横方向拡
散してｐベース層（第４の半導体領域）２３、ｎベース
層（第６の半導体領域）２８５、ｎ+カソード層（第２
の半導体領域）２４１を形成する。
【００９６】さらにｎベース層２８５とｎ+ エミッタ層
２４１の界面近傍に表面から拡散して第５の半導体領域
となるｐ+ ショート領域２８６を形成する。ｐベース層
２３、ｎベース層２８５に接するようにゲート溝部を形
成し、その表面にゲート酸化膜６を形成し、さらにＤＯ
ＰＯＳ等のゲート埋め込み電極３７を形成する。ゲート
溝部は底面絶縁膜に達するまで深く形成する。ｐベース
層２３、ｎベース層２８５の表面上にゲート絶縁膜とし
てのゲート酸化膜２８４を形成し、このゲート酸化膜２
８４上にＤＯＰＯＳ等からなる表面ゲート電極２３７を
形成する。表面ゲート電極２３７とゲート埋め込み電極
は電気的に接続されている。図示を省略しているが、Ｄ
ＯＰＯＳ等の表面ゲート電極２３７を被覆するように層
間絶縁膜を形成し、この間絶縁膜およびその下の酸化膜
２１中にコンタクトホールを開口しｐ+ ショート領域２
８６とｎ+ エミッタ層２４１とを電気的に接続する金属
カソード電極３４１を形成する。さらに、ｐ+ アノード
層２９３に上部に金属アノード電極３４２を形成する。
図３９（ａ），（ｂ）に示したＭＣＴの等価回路を図４
０に示した。
２４１の界面近傍に表面から拡散して第５の半導体領域
となるｐ+ ショート領域２８６を形成する。ｐベース層
２３、ｎベース層２８５に接するようにゲート溝部を形
成し、その表面にゲート酸化膜６を形成し、さらにＤＯ
ＰＯＳ等のゲート埋め込み電極３７を形成する。ゲート
溝部は底面絶縁膜に達するまで深く形成する。ｐベース
層２３、ｎベース層２８５の表面上にゲート絶縁膜とし
てのゲート酸化膜２８４を形成し、このゲート酸化膜２
８４上にＤＯＰＯＳ等からなる表面ゲート電極２３７を
形成する。表面ゲート電極２３７とゲート埋め込み電極
は電気的に接続されている。図示を省略しているが、Ｄ
ＯＰＯＳ等の表面ゲート電極２３７を被覆するように層
間絶縁膜を形成し、この間絶縁膜およびその下の酸化膜
２１中にコンタクトホールを開口しｐ+ ショート領域２
８６とｎ+ エミッタ層２４１とを電気的に接続する金属
カソード電極３４１を形成する。さらに、ｐ+ アノード
層２９３に上部に金属アノード電極３４２を形成する。
図３９（ａ），（ｂ）に示したＭＣＴの等価回路を図４
０に示した。
【００９７】図３９（ａ），（ｂ）に示すＭＣＴはｎベ
ース層２８５とｎ- 半導体層となる半導体層２２の間に
ゲート溝部側壁部に面したｐベース層２３をチャンネル
とするｎＭＯＳＦＥＴが形成されており、ゲートに正電
位を印加することにより、ｎＭＯＳＦＥＴが導通し、ｎ
- 半導体層２２に電子が注入されることによりＭＣＴが
ターンオンする。これによりｐ+ アノード層２９３から
も正孔の注入が生じ大量の導通電流が流れることとな
る。ＭＣＴのターンオフはｐ+ ショート領域２８６とｐ
ベース層２３との間のｎベース層２８５の表面をチャン
ネルとするｐＭＯＳＦＥＴのゲートに負電圧を印加する
ことによりｎ- 半導体層２２の正孔を金属カソード電極
３４１に引き抜くことにより行う。
ース層２８５とｎ- 半導体層となる半導体層２２の間に
ゲート溝部側壁部に面したｐベース層２３をチャンネル
とするｎＭＯＳＦＥＴが形成されており、ゲートに正電
位を印加することにより、ｎＭＯＳＦＥＴが導通し、ｎ
- 半導体層２２に電子が注入されることによりＭＣＴが
ターンオンする。これによりｐ+ アノード層２９３から
も正孔の注入が生じ大量の導通電流が流れることとな
る。ＭＣＴのターンオフはｐ+ ショート領域２８６とｐ
ベース層２３との間のｎベース層２８５の表面をチャン
ネルとするｐＭＯＳＦＥＴのゲートに負電圧を印加する
ことによりｎ- 半導体層２２の正孔を金属カソード電極
３４１に引き抜くことにより行う。
【００９８】本発明の第５の実施の形態においてはＭＣ
Ｔの実効的なチャンネル幅Ｗeff は図３９（ｂ）に明ら
かなようにｎ- ドリフト層２２の厚みＷとチャンネル数
の積で決定されるので、チップ面積が限定されていて
も、基板表面に垂直方向、すなわち深さ方向でチャンネ
ル幅Ｗeff が自在に選定できる。したがって同一チップ
面積当りのオン抵抗は極めて小さくなる。また電子はｎ
- ドリフト層２２のバルク中を実効的に走行するのて表
面散乱や表面の欠陥の影響を受けることもなく電子の移
動度が高く、低オン抵抗かつ高速スイッチングが可能と
なる。
Ｔの実効的なチャンネル幅Ｗeff は図３９（ｂ）に明ら
かなようにｎ- ドリフト層２２の厚みＷとチャンネル数
の積で決定されるので、チップ面積が限定されていて
も、基板表面に垂直方向、すなわち深さ方向でチャンネ
ル幅Ｗeff が自在に選定できる。したがって同一チップ
面積当りのオン抵抗は極めて小さくなる。また電子はｎ
- ドリフト層２２のバルク中を実効的に走行するのて表
面散乱や表面の欠陥の影響を受けることもなく電子の移
動度が高く、低オン抵抗かつ高速スイッチングが可能と
なる。
【００９９】図４１（ａ）は本発明の第６の実施の形態
に係るＥＳＴ（Ｅｍｉｔｔｅｒ Ｓｗｉｔｃｈｅｄ Ｔ
ｈｙｒｉｓｔｏｒ）の平面図で、図４１（ｂ）はそのＡ
−Ａ方向の断面図である。本発明のＥＳＴは底面絶縁膜
８の上部に形成された第１の半導体領域となるｎ- 半導
体層２２の両端に第２の半導体領域となるフローティン
グｎ+ カソード領域２８７と第３の半導体領域となるｐ
+ アノード層２９３が形成されている。フローティング
ｎ+ カソード領域２８７に隣接して第４の半導体領域と
なるｐベース層２３が形成され、ｐベース層２３とｎ-
半導体層２２の界面にｐ+ ベース層（第６の半導体領
域）２８９が形成されている。ｐ+ ベース層２８９のフ
ローティングｎ+ カソード領域側にｎ+ カソード領域
（第５の半導体領域）２８８が形成されている。ｎ+ カ
ソード領域２８８、、ｐ+ ベース領域２８９、ｎ- 半導
体層２２、ｐ+ アノード層２９３とで寄生サイリスタが
形成され、フローティングｎ+ カソード領域２８７、ｐ
ベース層２３、ｎ- 半導体層２２、ｐ+ アノード層２９
３とで主サイリスタが形成されている。ｐベース層２３
とｐ+ アノード層２９３の間のｎ- 半導体層２２は主サ
イリスタのｎ- ドリフト層となる。ｐベース層２３の少
なくとも一部およびｎ+ カソード領域２８８とｐ+ ベー
ス領域２８９とを貫通するようにゲート溝部が形成さ
れ、ゲート溝部の内壁にはゲート絶縁膜６が形成され、
さらにその内部にはゲート埋め込み電極３７が形成され
ている。フローティングｎ+ カソード領域２８７、ゲー
ト埋め込み電極３７、およびｎ+ カソード領域２８８と
でｎＭＯＳＦＥＴが形成されている。ＥＳＴの等価回路
を図４２に示した。ｎ+ カソード領域２８８とｐ+ ベー
ス領域２８９とは金属カソード電極３４１で短絡され、
ｐ+ アノード層２９３の上部には金属アノード電極３４
２が形成されている。
に係るＥＳＴ（Ｅｍｉｔｔｅｒ Ｓｗｉｔｃｈｅｄ Ｔ
ｈｙｒｉｓｔｏｒ）の平面図で、図４１（ｂ）はそのＡ
−Ａ方向の断面図である。本発明のＥＳＴは底面絶縁膜
８の上部に形成された第１の半導体領域となるｎ- 半導
体層２２の両端に第２の半導体領域となるフローティン
グｎ+ カソード領域２８７と第３の半導体領域となるｐ
+ アノード層２９３が形成されている。フローティング
ｎ+ カソード領域２８７に隣接して第４の半導体領域と
なるｐベース層２３が形成され、ｐベース層２３とｎ-
半導体層２２の界面にｐ+ ベース層（第６の半導体領
域）２８９が形成されている。ｐ+ ベース層２８９のフ
ローティングｎ+ カソード領域側にｎ+ カソード領域
（第５の半導体領域）２８８が形成されている。ｎ+ カ
ソード領域２８８、、ｐ+ ベース領域２８９、ｎ- 半導
体層２２、ｐ+ アノード層２９３とで寄生サイリスタが
形成され、フローティングｎ+ カソード領域２８７、ｐ
ベース層２３、ｎ- 半導体層２２、ｐ+ アノード層２９
３とで主サイリスタが形成されている。ｐベース層２３
とｐ+ アノード層２９３の間のｎ- 半導体層２２は主サ
イリスタのｎ- ドリフト層となる。ｐベース層２３の少
なくとも一部およびｎ+ カソード領域２８８とｐ+ ベー
ス領域２８９とを貫通するようにゲート溝部が形成さ
れ、ゲート溝部の内壁にはゲート絶縁膜６が形成され、
さらにその内部にはゲート埋め込み電極３７が形成され
ている。フローティングｎ+ カソード領域２８７、ゲー
ト埋め込み電極３７、およびｎ+ カソード領域２８８と
でｎＭＯＳＦＥＴが形成されている。ＥＳＴの等価回路
を図４２に示した。ｎ+ カソード領域２８８とｐ+ ベー
ス領域２８９とは金属カソード電極３４１で短絡され、
ｐ+ アノード層２９３の上部には金属アノード電極３４
２が形成されている。
【０１００】ゲート埋め込み電極３７のゲート電圧が所
定のしきい値以下の場合、寄生サイリスタも主サイリス
タもカソード・アノード間が高抵抗となり遮断状態であ
るが、ゲート電圧を所定のしきい値電圧以上にするとｎ
ＭＯＳＦＥＴがターンオンし、フローティングｎ+ カソ
ード領域とｐベース層２３が短絡され、フローティング
ｎ+ カソード領域２８７からｎ- ドリフト層２２へ電子
が注入され、主サイリスタがターンオンする。ｎチャン
ネルＭＯＳＦＥＴをターンオフすればフローティングｎ
+ カソード領域２８７とｐベース層２３間の電位障壁が
増大し主サイリスタもターンオフする。
定のしきい値以下の場合、寄生サイリスタも主サイリス
タもカソード・アノード間が高抵抗となり遮断状態であ
るが、ゲート電圧を所定のしきい値電圧以上にするとｎ
ＭＯＳＦＥＴがターンオンし、フローティングｎ+ カソ
ード領域とｐベース層２３が短絡され、フローティング
ｎ+ カソード領域２８７からｎ- ドリフト層２２へ電子
が注入され、主サイリスタがターンオンする。ｎチャン
ネルＭＯＳＦＥＴをターンオフすればフローティングｎ
+ カソード領域２８７とｐベース層２３間の電位障壁が
増大し主サイリスタもターンオフする。
【０１０１】本発明の第６の実施の形態においてはＥＳ
Ｔの実効的なチャンネル幅Ｗeff は図４１（ｂ）に明ら
かなようにｎ- 半導体層２２の厚みＷとチャンネル数の
積で決定されるので、チップ面積が限定されていても、
基板表面に垂直方向、すなわち深さ方向でチャンネル幅
Ｗeff が自在に選定できる。したがって同一チップ面積
当りで比較した場合のオン抵抗は極めて小さくなる。ま
た電子はｎ- 半導体層２２のバルク中を実効的に走行す
るのて表面散乱や表面の欠陥の影響を受けることもなく
電子の移動度が高く、低オン抵抗かつ高速スイッチング
が可能となる。
Ｔの実効的なチャンネル幅Ｗeff は図４１（ｂ）に明ら
かなようにｎ- 半導体層２２の厚みＷとチャンネル数の
積で決定されるので、チップ面積が限定されていても、
基板表面に垂直方向、すなわち深さ方向でチャンネル幅
Ｗeff が自在に選定できる。したがって同一チップ面積
当りで比較した場合のオン抵抗は極めて小さくなる。ま
た電子はｎ- 半導体層２２のバルク中を実効的に走行す
るのて表面散乱や表面の欠陥の影響を受けることもなく
電子の移動度が高く、低オン抵抗かつ高速スイッチング
が可能となる。
【０１０２】本発明はシリコン半導体装置に限られるも
のではない。禁制帯幅Ｅg の異なる二種の化合物半導体
のヘテロ接合も絶縁ゲート構造と同様な動作をする。そ
の様な例として図４３（ａ），（ｂ），（ｃ）にｎ−Ａ
ｌＧａＡｓを電子供給層とするＡｌＧａＡｓ／ＩｎＧａ
Ａｓ高電子移動度トランジスタ（ＨＥＭＴ）を本発明の
第７の実施の形態として示す。図４３（ｂ）は図４３
（ａ）のＡ−Ａ方向の、図４３（ｃ）はＢ−Ｂ方向の断
面図である。
のではない。禁制帯幅Ｅg の異なる二種の化合物半導体
のヘテロ接合も絶縁ゲート構造と同様な動作をする。そ
の様な例として図４３（ａ），（ｂ），（ｃ）にｎ−Ａ
ｌＧａＡｓを電子供給層とするＡｌＧａＡｓ／ＩｎＧａ
Ａｓ高電子移動度トランジスタ（ＨＥＭＴ）を本発明の
第７の実施の形態として示す。図４３（ｂ）は図４３
（ａ）のＡ−Ａ方向の、図４３（ｃ）はＢ−Ｂ方向の断
面図である。
【０１０３】本発明の第７の実施の形態のＨＥＭＴは半
絶縁性ＧａＡｓ基板（ＳＩ−ＧａＡｓ基板）８５の上に
形成された第１の半導体領域となるｎ- ＧａＡｓエピタ
キシャル成長層２２２を貫通して形成されたゲート溝部
の内部にＧａＡｓもしくはＡｌＧａＡｓからなるバッフ
ァ層４２２を介して第５の半導体領域となるＩｎＧａＡ
ｓチャンネル層４４４が形成されている。さらに第５の
半導体領域の上には第４の半導体領域となるＡｌＧａＡ
ｓスペーサ層４４５およびｎ−ＡｌＧａＡｓ電子供給層
４４６が形成され、さらにその表面にゲート埋め込み電
極７が形成されている。第２の半導体領域となるｎ+ ソ
ース層４の上には金属ソース電極１０、第３の半導体領
域となるｎ+ ドレイン層４の上には金属ドレイン電極１
１が形成されている。
絶縁性ＧａＡｓ基板（ＳＩ−ＧａＡｓ基板）８５の上に
形成された第１の半導体領域となるｎ- ＧａＡｓエピタ
キシャル成長層２２２を貫通して形成されたゲート溝部
の内部にＧａＡｓもしくはＡｌＧａＡｓからなるバッフ
ァ層４２２を介して第５の半導体領域となるＩｎＧａＡ
ｓチャンネル層４４４が形成されている。さらに第５の
半導体領域の上には第４の半導体領域となるＡｌＧａＡ
ｓスペーサ層４４５およびｎ−ＡｌＧａＡｓ電子供給層
４４６が形成され、さらにその表面にゲート埋め込み電
極７が形成されている。第２の半導体領域となるｎ+ ソ
ース層４の上には金属ソース電極１０、第３の半導体領
域となるｎ+ ドレイン層４の上には金属ドレイン電極１
１が形成されている。
【０１０４】本発明の第７の実施の形態においてはＨＥ
ＭＴの実効的なチャンネル幅Ｗeffは図４３（ｃ）に明
らかなようにｎ- 半導体層２２の厚みＷとチャンネル数
の積で決定されるので、チップ面積が限定されていて
も、基板表面に垂直方向、すなわち深さ方向でチャンネ
ル幅Ｗeff が自在に選定できる。したがって同一チップ
面積当りのオン抵抗は極めて小さくなる。ｎ−ＡｌＧａ
Ａｓの代わりにｎ−ＩｎＧａＰ等を電子供給層としても
よい。
ＭＴの実効的なチャンネル幅Ｗeffは図４３（ｃ）に明
らかなようにｎ- 半導体層２２の厚みＷとチャンネル数
の積で決定されるので、チップ面積が限定されていて
も、基板表面に垂直方向、すなわち深さ方向でチャンネ
ル幅Ｗeff が自在に選定できる。したがって同一チップ
面積当りのオン抵抗は極めて小さくなる。ｎ−ＡｌＧａ
Ａｓの代わりにｎ−ＩｎＧａＰ等を電子供給層としても
よい。
【０１０５】本発明の第７の実施の形態のＨＥＭＴは図
４４（ａ），４４（ｂ），４５（ａ），４５（ｂ）に示
すような製造工程で製造できる。
４４（ａ），４４（ｂ），４５（ａ），４５（ｂ）に示
すような製造工程で製造できる。
【０１０６】ａ）まずＳＩ−ＧａＡｓ基板８５上ににｎ
- ＧａＡｓ層２２２をエピタキシャル成長し、フォトリ
ソグラフィー工程とＲＩＥとにより溝部３１４，３１５
を形成する。この溝部３１４，３１５を拡散窓として図
４４（ａ）および（ｂ）に示すようにＳｉやＳｅ等のｎ
型不純物を横方向に拡散する。この際ＳＩ−ＧａＡｓ基
板側にもｎ型不純物が拡散することとなる。
- ＧａＡｓ層２２２をエピタキシャル成長し、フォトリ
ソグラフィー工程とＲＩＥとにより溝部３１４，３１５
を形成する。この溝部３１４，３１５を拡散窓として図
４４（ａ）および（ｂ）に示すようにＳｉやＳｅ等のｎ
型不純物を横方向に拡散する。この際ＳＩ−ＧａＡｓ基
板側にもｎ型不純物が拡散することとなる。
【０１０７】ｂ）次に溝部３１４，３１５を素子分離絶
縁膜１および素子分離溝穴埋め物３で埋める。次に図４
５（ａ），（ｂ）に示すように溝部３１６，３１７をＲ
ＩＥ等によりＳＩ−ＧａＡｓ基板８５に達するまでエッ
チングする。このエッチングはｎ- ＧａＡｓ層２２２と
ＳＩ−ＧａＡｓ基板８５の界面よりもさらに深く掘り込
む。
縁膜１および素子分離溝穴埋め物３で埋める。次に図４
５（ａ），（ｂ）に示すように溝部３１６，３１７をＲ
ＩＥ等によりＳＩ−ＧａＡｓ基板８５に達するまでエッ
チングする。このエッチングはｎ- ＧａＡｓ層２２２と
ＳＩ−ＧａＡｓ基板８５の界面よりもさらに深く掘り込
む。
【０１０８】ｃ）次に減圧ＭＯＣＶＤ法を用いてこの溝
内にノンドープＧａＡｓバッファ層４２２、ノンドープ
Ｉｎz Ｇａ1-z Ａｓチャンネル層４４４、ノンドープＡ
ｌ0. 15Ｇａ0.85Ａｓスペーサ層４４５、Ｓｉドープｎ−
Ａｌ0.15Ｇａ0.85Ａｓ電子供給層４４６、を順次エピタ
キシャル成長する。成長はたとえば温度６５０℃、圧力
１×１０4 Ｐａにおいて行う。ＧａＡｓの成長はたとえ
ばＴＥＧ（トリエチルガリウム）とＡｓＨ3 （アルシ
ン）、ＡｌＧａＡｓの成長はＴＭＡ（トリメチルアルミ
ニウム）、ＴＭＧ（トリメチルガリウム）とＡｓＨ3 を
ソースガスとして用いればよい。ＭＯＣＶＤ法のかわり
にＣＢＥ法、ＭＢＥ法、ＭＬＥ法を用いてもよい。
内にノンドープＧａＡｓバッファ層４２２、ノンドープ
Ｉｎz Ｇａ1-z Ａｓチャンネル層４４４、ノンドープＡ
ｌ0. 15Ｇａ0.85Ａｓスペーサ層４４５、Ｓｉドープｎ−
Ａｌ0.15Ｇａ0.85Ａｓ電子供給層４４６、を順次エピタ
キシャル成長する。成長はたとえば温度６５０℃、圧力
１×１０4 Ｐａにおいて行う。ＧａＡｓの成長はたとえ
ばＴＥＧ（トリエチルガリウム）とＡｓＨ3 （アルシ
ン）、ＡｌＧａＡｓの成長はＴＭＡ（トリメチルアルミ
ニウム）、ＴＭＧ（トリメチルガリウム）とＡｓＨ3 を
ソースガスとして用いればよい。ＭＯＣＶＤ法のかわり
にＣＢＥ法、ＭＢＥ法、ＭＬＥ法を用いてもよい。
【０１０９】ｄ）次に、Ｓｉドープｎ−Ａｌ0.15Ｇａ
0.85Ａｓ電子供給層４４６の上にＴｉ／Ｐｔ／Ａｕ又は
ＴｉＷ／Ａｕ等のゲート埋め込み電極７を形成する。
又、ソース／ドレイン層４，５の上にはＡｎＧｅ／Ｎｉ
／Ａｕの金属ソース電極１０、金属ドレイン電極１１を
形成すれば図４３（ａ）〜（ｃ）に示した第７の実施の
形態のＨＥＭＴが完成する。
0.85Ａｓ電子供給層４４６の上にＴｉ／Ｐｔ／Ａｕ又は
ＴｉＷ／Ａｕ等のゲート埋め込み電極７を形成する。
又、ソース／ドレイン層４，５の上にはＡｎＧｅ／Ｎｉ
／Ａｕの金属ソース電極１０、金属ドレイン電極１１を
形成すれば図４３（ａ）〜（ｃ）に示した第７の実施の
形態のＨＥＭＴが完成する。
【０１１０】ＨＥＭＴとしては上記のＩｎＧａＡｓ／Ａ
ｌＧａＡｓヘテロ接合に限られるものではなくＧａＡｓ
／ＡｌＧａＡｓ構造、ＩｎＧａＡｓ／ＩｎＡｌＡｓ構造
等でもよいことはもちろんである。
ｌＧａＡｓヘテロ接合に限られるものではなくＧａＡｓ
／ＡｌＧａＡｓ構造、ＩｎＧａＡｓ／ＩｎＡｌＡｓ構造
等でもよいことはもちろんである。
【０１１１】また第１の半導体領域としてＩｎＰや、Ｇ
ａＡｓの上にエピタキシャル成長したＩｎＰを用いても
よい。なお素子分離絶縁膜１および素子分離溝穴埋め物
３の一部をプロトン（Ｈ+ ）照射により形成した高抵抗
半導体領域を用いてもよいことはもちろんである。
ａＡｓの上にエピタキシャル成長したＩｎＰを用いても
よい。なお素子分離絶縁膜１および素子分離溝穴埋め物
３の一部をプロトン（Ｈ+ ）照射により形成した高抵抗
半導体領域を用いてもよいことはもちろんである。
【０１１２】図４６は本発明の第８の実施の形態に係る
分割ゲート型ＩＧＴの平面図である。本発明の第８の実
施の形態においては底面絶縁膜の上に形成された第１の
半導体領域となるｐ型半導体層２３の両側に第２／第３
の半導体領域となるｎ+ ソース／ドレイン層４，５が形
成され、そのｎ+ ソース／ドレイン層４，５の間にゲー
ト溝部が６本形成されている。ゲート溝部内にはゲート
絶縁膜６が形成されているが、各ゲート溝部の内部にお
いてゲート埋め込み電極が８分割されている。すなわち
一番上のゲート溝部にはゲート埋め込み電極７１ａ，７
２ａ，７３ａ，…，７８ａ，次のゲート溝部にはゲート
埋め込み電極７１ｂ，７２ｂ，…，７８ｂが、一番下の
ゲート溝部には、ゲート埋め込み電極７１ｆ，７２ｆ，
…，７８ｆが形成されている。ゲート埋め込み電極７１
ａ，７１ｂ，７１ｃ，…，７１ｆは相互に接続されてい
る。ゲート埋め込み電極７２ａ，７２ｂ，…，７２ｆも
相互に接続されているが、ゲート埋め込み電極７１ａ，
７１ｂ，…，７１ｆとの間は一定の抵抗ｒを介して接続
されている。
分割ゲート型ＩＧＴの平面図である。本発明の第８の実
施の形態においては底面絶縁膜の上に形成された第１の
半導体領域となるｐ型半導体層２３の両側に第２／第３
の半導体領域となるｎ+ ソース／ドレイン層４，５が形
成され、そのｎ+ ソース／ドレイン層４，５の間にゲー
ト溝部が６本形成されている。ゲート溝部内にはゲート
絶縁膜６が形成されているが、各ゲート溝部の内部にお
いてゲート埋め込み電極が８分割されている。すなわち
一番上のゲート溝部にはゲート埋め込み電極７１ａ，７
２ａ，７３ａ，…，７８ａ，次のゲート溝部にはゲート
埋め込み電極７１ｂ，７２ｂ，…，７８ｂが、一番下の
ゲート溝部には、ゲート埋め込み電極７１ｆ，７２ｆ，
…，７８ｆが形成されている。ゲート埋め込み電極７１
ａ，７１ｂ，７１ｃ，…，７１ｆは相互に接続されてい
る。ゲート埋め込み電極７２ａ，７２ｂ，…，７２ｆも
相互に接続されているが、ゲート埋め込み電極７１ａ，
７１ｂ，…，７１ｆとの間は一定の抵抗ｒを介して接続
されている。
【０１１３】ゲート埋め込み電極７３ａ，７３ｂ，…，
７３ｆも交互に接続され、相互に接続されたゲート埋め
込み電極７２ａ，７２ｂ，…７２ｆと抵抗ｒを介して接
続されている。ゲート埋め込み電極７８ａ，…，７８ｆ
は、ゲート埋め込み電極７７ａ，７７ｂ，…，７７ｆと
抵抗ｒを介して接続されている。各ゲート溝部の内部に
おいてゲート埋め込み電極相互の間はＮＤＰＯＳや酸化
膜等の絶縁物が堆積されるか、あるいは空胴を形成して
相互に絶縁されている。
７３ｆも交互に接続され、相互に接続されたゲート埋め
込み電極７２ａ，７２ｂ，…７２ｆと抵抗ｒを介して接
続されている。ゲート埋め込み電極７８ａ，…，７８ｆ
は、ゲート埋め込み電極７７ａ，７７ｂ，…，７７ｆと
抵抗ｒを介して接続されている。各ゲート溝部の内部に
おいてゲート埋め込み電極相互の間はＮＤＰＯＳや酸化
膜等の絶縁物が堆積されるか、あるいは空胴を形成して
相互に絶縁されている。
【０１１４】このような構造にすることにより、ゲート
埋め込み電極に印加される電圧が分割され、ｐ型半導体
層２３に形成されるチャンネル中のポテンシャルの勾配
が均一化される。すなわち図１０や図１１に示すような
一様なゲート埋め込み電極の場合は最もｎ+ ドレイン層
５に近いゲート埋め込み電極端とｎ+ ドレイン層５の間
で高電界が発生し絶縁破壊等が発生するが、図４６に示
すようにゲート埋め込み電極を分割することで電界強度
を均一化し、端部の高電界の発生を抑制することができ
る。したがって高耐圧かつ低オン抵抗の特性が得られ
る、すなわち各ゲート埋め込み電極近傍に蓄積層を生じ
低抵抗とすると共に、高いゲート・ドレイン間耐圧を実
現できる。すなわち、従来トレードオフ関係にあったド
レイン耐圧とオン抵抗の関係が改善され、トレードオフ
カーブが高耐圧，低オン抵抗側にシフトする。
埋め込み電極に印加される電圧が分割され、ｐ型半導体
層２３に形成されるチャンネル中のポテンシャルの勾配
が均一化される。すなわち図１０や図１１に示すような
一様なゲート埋め込み電極の場合は最もｎ+ ドレイン層
５に近いゲート埋め込み電極端とｎ+ ドレイン層５の間
で高電界が発生し絶縁破壊等が発生するが、図４６に示
すようにゲート埋め込み電極を分割することで電界強度
を均一化し、端部の高電界の発生を抑制することができ
る。したがって高耐圧かつ低オン抵抗の特性が得られ
る、すなわち各ゲート埋め込み電極近傍に蓄積層を生じ
低抵抗とすると共に、高いゲート・ドレイン間耐圧を実
現できる。すなわち、従来トレードオフ関係にあったド
レイン耐圧とオン抵抗の関係が改善され、トレードオフ
カーブが高耐圧，低オン抵抗側にシフトする。
【０１１５】図４７（ａ）〜図４７（ｃ）は本発明の第
８の実施の形態の変形例を示す。第１の半導体領域とな
るｐ型半導体層２３の両側の両側に第２／第３の半導体
領域となるｎ+ ソース／ドレイン領域４，５が形成さ
れ、ｎ+ ソース／ドレイン領域４，５の間にＸ−Ｙマト
リクス状あるいは千鳥配置状にゲート溝部が形成された
場合である。図４７（ａ）は６６個のゲート溝部を整然
とＸ−Ｙマトリクス状に配列した場合で、図４７（ｂ）
は６６個のゲート溝部を千鳥配置にした場合である。図
４７（ａ）に示すようにゲート溝部を整然と配列し、チ
ャンネルを一直線に形成した方が図４７（ｂ）に示すよ
うなチャンネルが蛇行する場合に比し、実効的なチャン
ネル長が短くなり、低オン抵抗となる。
８の実施の形態の変形例を示す。第１の半導体領域とな
るｐ型半導体層２３の両側の両側に第２／第３の半導体
領域となるｎ+ ソース／ドレイン領域４，５が形成さ
れ、ｎ+ ソース／ドレイン領域４，５の間にＸ−Ｙマト
リクス状あるいは千鳥配置状にゲート溝部が形成された
場合である。図４７（ａ）は６６個のゲート溝部を整然
とＸ−Ｙマトリクス状に配列した場合で、図４７（ｂ）
は６６個のゲート溝部を千鳥配置にした場合である。図
４７（ａ）に示すようにゲート溝部を整然と配列し、チ
ャンネルを一直線に形成した方が図４７（ｂ）に示すよ
うなチャンネルが蛇行する場合に比し、実効的なチャン
ネル長が短くなり、低オン抵抗となる。
【０１１６】図４７（ｃ）は六角形のゲート溝部を千鳥
配置に配列した場合であるが、図４７（ｂ）に示した四
角形ゲート溝部に比して６個多い、７２個のゲート溝部
が同一の表面積上に配置される。この場合、ゲート溝部
の周辺に形成される蓄積層は図４７（ｂ）の場合を１５
９５単位とすると１６７２単位となり、蓄積層の総面積
が大きくなり図４７（ｂ）よりも低オン抵抗となる。
配置に配列した場合であるが、図４７（ｂ）に示した四
角形ゲート溝部に比して６個多い、７２個のゲート溝部
が同一の表面積上に配置される。この場合、ゲート溝部
の周辺に形成される蓄積層は図４７（ｂ）の場合を１５
９５単位とすると１６７２単位となり、蓄積層の総面積
が大きくなり図４７（ｂ）よりも低オン抵抗となる。
【０１１７】本発明は能動素子としてのＩＧＴ，ＩＧＢ
Ｔ，等に限られるものではなく、負荷抵抗等として用い
る受動素子にも適用可能なものである。図４８は本発明
の第９の実施の形態に係る非線形負荷抵抗素子の平面図
である。図４８の構造はゲート溝部相互の間隔が等間隔
ではない点を除けば、本発明の第１の実施の形態で説明
した図１（ａ）に示した構造と基本的に同一である。図
４８のようにゲート間隔Ｓ1 ＞Ｓ2 ＞Ｓ5 ……Ｓ6 ＞Ｓ
s とすることによりゲート電圧Ｖg を高くしていくに従
いゲート間隔の狭いチャンネルから先にピンチオフする
ようになる。図４８のＩd −Ｖg 特性を図５２に示し
た。負荷抵抗として非線形性が必要なときは図４９のよ
うにすればよいことがわかる。
Ｔ，等に限られるものではなく、負荷抵抗等として用い
る受動素子にも適用可能なものである。図４８は本発明
の第９の実施の形態に係る非線形負荷抵抗素子の平面図
である。図４８の構造はゲート溝部相互の間隔が等間隔
ではない点を除けば、本発明の第１の実施の形態で説明
した図１（ａ）に示した構造と基本的に同一である。図
４８のようにゲート間隔Ｓ1 ＞Ｓ2 ＞Ｓ5 ……Ｓ6 ＞Ｓ
s とすることによりゲート電圧Ｖg を高くしていくに従
いゲート間隔の狭いチャンネルから先にピンチオフする
ようになる。図４８のＩd −Ｖg 特性を図５２に示し
た。負荷抵抗として非線形性が必要なときは図４９のよ
うにすればよいことがわかる。
【０１１８】（変形例 ９−１）図５０（ａ）は本発明
第９の実施の形態の第１の変形例に係る受動素子の平面
図であり、ｎ- 半導体層２中にゲート溝部を１個のみ中
央部から少しずらして形成した場合である。このように
ゲート溝部を非対象な位置に配置することにより、非線
形な負荷特性が得られる。また図５０（ｂ）は図５０
（ａ）を金属ソース電極１０、金属ドレイン電極１１で
相互に接続し、大電流が流せるようにした場合である。
第９の実施の形態の第１の変形例に係る受動素子の平面
図であり、ｎ- 半導体層２中にゲート溝部を１個のみ中
央部から少しずらして形成した場合である。このように
ゲート溝部を非対象な位置に配置することにより、非線
形な負荷特性が得られる。また図５０（ｂ）は図５０
（ａ）を金属ソース電極１０、金属ドレイン電極１１で
相互に接続し、大電流が流せるようにした場合である。
【０１１９】本発明は上述の第１〜第９の実施の形態に
限られるものではなく、本発明の技術的思想の範囲内で
他の実施の形態、他の変形例、応用例があることはもち
ろんである。たとえば図５０（ａ），５０（ｂ）で、ゲ
ート溝部を中央部からずらした配置の場合を説明した
が、ゲート溝部を中央部とした図５１のような構造のＩ
ＧＴとし動作させてもよいことはもちろんである。ｎ-
半導体層２のなかに１個のみのゲート溝部の構成として
いるで、大電流動作等において半導体チップ内の温度分
布やポテンシャル分布が発生した場合にも、均一性にす
ぐれ、電流集中等が生じにくいので安定動作ができる。
限られるものではなく、本発明の技術的思想の範囲内で
他の実施の形態、他の変形例、応用例があることはもち
ろんである。たとえば図５０（ａ），５０（ｂ）で、ゲ
ート溝部を中央部からずらした配置の場合を説明した
が、ゲート溝部を中央部とした図５１のような構造のＩ
ＧＴとし動作させてもよいことはもちろんである。ｎ-
半導体層２のなかに１個のみのゲート溝部の構成として
いるで、大電流動作等において半導体チップ内の温度分
布やポテンシャル分布が発生した場合にも、均一性にす
ぐれ、電流集中等が生じにくいので安定動作ができる。
【０１２０】大電流動作のためには第３の実施の形態で
説明した図２４（ａ）に示すようなユニットセル６６６
を、図５２に示す４インチ〜６インチ中の半導体ペレッ
トに配列してもよいことはもちろんである。
説明した図２４（ａ）に示すようなユニットセル６６６
を、図５２に示す４インチ〜６インチ中の半導体ペレッ
トに配列してもよいことはもちろんである。
【０１２１】また本発明の構造は第１および第２の主電
極領域に対する金属電極が同一平面上にあり集積化が容
易な構造であるので、種々のモノリシック・パワーＩＣ
を実現できる。たとえば図５３（ａ）の回路構成を同一
半導体チップ上に図５３（ｂ）に示すように集積化する
ことも可能である。すなわち図５３（ｂ）は第３の実施
の形態の第１の変形例に係る図２８（ａ）および図２８
（ｂ）に示すＩＧＢＴを用いてインバータを構成した例
であるが、図２８（ｂ）に示すように金属エミッタ電極
３４、金属コレクタ電極３９が共に同一平面上にあるの
で、図５３（ｂ）に示すような集積化構造において素子
間相互の表面配線が容易となる。また素子分離も容易な
構造である。したがってスマートパワーＩＣ等のような
多素子の集積化やチップ化も容易となる。
極領域に対する金属電極が同一平面上にあり集積化が容
易な構造であるので、種々のモノリシック・パワーＩＣ
を実現できる。たとえば図５３（ａ）の回路構成を同一
半導体チップ上に図５３（ｂ）に示すように集積化する
ことも可能である。すなわち図５３（ｂ）は第３の実施
の形態の第１の変形例に係る図２８（ａ）および図２８
（ｂ）に示すＩＧＢＴを用いてインバータを構成した例
であるが、図２８（ｂ）に示すように金属エミッタ電極
３４、金属コレクタ電極３９が共に同一平面上にあるの
で、図５３（ｂ）に示すような集積化構造において素子
間相互の表面配線が容易となる。また素子分離も容易な
構造である。したがってスマートパワーＩＣ等のような
多素子の集積化やチップ化も容易となる。
【０１２２】本発明の半導体装置はシリコンデバイスに
限る必要はなく、ＳｉＣやＧａＡｓ，ＩｎＰ等でもよ
い。ＧａＡｓの場合はＡｌＧａＡｓやＺｎＳｅをゲート
絶縁膜として用いればよく、ＳｉＣやＩｎＰではＳｉＯ
2 をゲート絶縁膜として用いることができる。
限る必要はなく、ＳｉＣやＧａＡｓ，ＩｎＰ等でもよ
い。ＧａＡｓの場合はＡｌＧａＡｓやＺｎＳｅをゲート
絶縁膜として用いればよく、ＳｉＣやＩｎＰではＳｉＯ
2 をゲート絶縁膜として用いることができる。
【０１２３】さらに本発明のゲート構造は絶縁ゲート構
造だけでなく、主電流が容量結合的に制御できる構造な
らばよい。したがって図１（ａ）〜図１３（ｃ）等に示
した構造においてゲート絶縁膜６を省略したショットキ
ーゲート構造としてもよく、あるいはｐｎ接合構造とし
てもよい。ショットキーゲート構造やｐｎ接合構造で
も、ゲートを逆バイアスすることによりチャンネル領域
に空乏層が拡がり、チャンネルをピンチオフすることが
可能であるからである。
造だけでなく、主電流が容量結合的に制御できる構造な
らばよい。したがって図１（ａ）〜図１３（ｃ）等に示
した構造においてゲート絶縁膜６を省略したショットキ
ーゲート構造としてもよく、あるいはｐｎ接合構造とし
てもよい。ショットキーゲート構造やｐｎ接合構造で
も、ゲートを逆バイアスすることによりチャンネル領域
に空乏層が拡がり、チャンネルをピンチオフすることが
可能であるからである。
【０１２４】以上の説明において主にＤＩ構造の半導体
装置について説明した。しかしながらＤＩ構造を採用す
るか、あるいはＪＩ構造を採用するかは使用目的、仕
様、要求される特性に合わせて任意に選択すればよいこ
とである。たとえば本発明の第１の実施の形態の変形例
として図６２に示すようにＳＯＩ基板を用いて、第１の
半導体領域となるｎ- 半導体層２の周辺にｐ+ 分離領域
８４を設け、ＪＩ構造としてもよい。また分離領域とし
ては図６３に示すように素子分離溝穴埋め物を用いずに
空洞とした、いわゆるＵ溝分離領域でもよい。図６３の
空洞に、最終パッシベーション膜、たとえばポリイミド
膜等を充填してもよい。また図２０（ｂ）はｐ基板８３
の上にｎ- 半導体層２２が形成されているが、これを図
６４に示すように底面絶縁膜８の上にｎ- 半導体層２２
を形成したＳＯＩ構造としてもよい。図６４のＳＯＩ構
造の場合はｎ+ ドレイン拡散層５を底面絶縁膜８に達す
るまで深く形成することができる。
装置について説明した。しかしながらＤＩ構造を採用す
るか、あるいはＪＩ構造を採用するかは使用目的、仕
様、要求される特性に合わせて任意に選択すればよいこ
とである。たとえば本発明の第１の実施の形態の変形例
として図６２に示すようにＳＯＩ基板を用いて、第１の
半導体領域となるｎ- 半導体層２の周辺にｐ+ 分離領域
８４を設け、ＪＩ構造としてもよい。また分離領域とし
ては図６３に示すように素子分離溝穴埋め物を用いずに
空洞とした、いわゆるＵ溝分離領域でもよい。図６３の
空洞に、最終パッシベーション膜、たとえばポリイミド
膜等を充填してもよい。また図２０（ｂ）はｐ基板８３
の上にｎ- 半導体層２２が形成されているが、これを図
６４に示すように底面絶縁膜８の上にｎ- 半導体層２２
を形成したＳＯＩ構造としてもよい。図６４のＳＯＩ構
造の場合はｎ+ ドレイン拡散層５を底面絶縁膜８に達す
るまで深く形成することができる。
【０１２５】また第１導電型の第１の半導体領域２２を
第２導電型の半導体基板８３の上部に形成する構造にお
いて第４の半導体領域（ｐベース層）２３を図２０
（ｂ）に示すように第２の半導体領域（ｎ+ ソース拡散
層）４を包含するように構成するのではなく、半導体基
板８３に達するまで形成してもよい。つまりｐ基板８３
の上にｎ- 半導体層２２を形成した構造の場合であって
も、本発明の第２および第３の実施の形態に係るＩＧ
Ｔ，ＩＧＢＴのｐベース層２３を図６５に示すように半
導体基板８３に達するように深く形成してもよい。また
第１の半導体領域の周辺をＤＩ構造とするかＪＩ構造と
するかは任意に選択可能であり、図６５は素子分離絶縁
膜１と素子分離溝穴埋め物３からなるＤＩ構造を示して
いるが、これをＪＩ構造としてもよい。
第２導電型の半導体基板８３の上部に形成する構造にお
いて第４の半導体領域（ｐベース層）２３を図２０
（ｂ）に示すように第２の半導体領域（ｎ+ ソース拡散
層）４を包含するように構成するのではなく、半導体基
板８３に達するまで形成してもよい。つまりｐ基板８３
の上にｎ- 半導体層２２を形成した構造の場合であって
も、本発明の第２および第３の実施の形態に係るＩＧ
Ｔ，ＩＧＢＴのｐベース層２３を図６５に示すように半
導体基板８３に達するように深く形成してもよい。また
第１の半導体領域の周辺をＤＩ構造とするかＪＩ構造と
するかは任意に選択可能であり、図６５は素子分離絶縁
膜１と素子分離溝穴埋め物３からなるＤＩ構造を示して
いるが、これをＪＩ構造としてもよい。
【０１２６】また本発明の第３の実施の形態においては
ＤＩ構造のＩＧＢＴについて説明したが、図６６に示す
ように第１の半導体領域となるｎ- 半導体層２２の周辺
をｐ+ 分離領域８４で囲んでＪＩ構造としてもよい。ま
た本発明の第３の実施の形態においては図２４および図
２８等に示すように第４の半導体領域となるｐベース層
２３が底面絶縁膜８に達する構造について説明したが、
図６６、および図６７に示すように第２の半導体領域と
なるｎ+ エミッタ層２４を第４の半導体領域となるｐベ
ース層２３が包含するような構造としてもよいことはも
ちろんである。図６６，６７においてｐ+ コレクタ層２
９を底面絶縁膜８に達するまで深く形成してもよい。同
様に第４〜第９の実施の形態においてＤＩ構造で説明し
たが、これらをＪＩ構造とすることが可能であることは
本発明の趣旨を鑑みれば容易に理解できるであろう。ま
た図６６は底面絶縁膜８の上にｎ- 半導体層２２が形成
されているが、図６８のようにｐ基板８３の上にｎ- 半
導体層２２を形成してもよい。したがって図６６のよう
なＳＯＩ構造とするか図６８のようなｐ基板８３の上に
ｎ- 半導体層２２を形成した構造にするか否かについて
も使用目的、要求仕様等により任意に選択すればよい。
ＤＩ構造のＩＧＢＴについて説明したが、図６６に示す
ように第１の半導体領域となるｎ- 半導体層２２の周辺
をｐ+ 分離領域８４で囲んでＪＩ構造としてもよい。ま
た本発明の第３の実施の形態においては図２４および図
２８等に示すように第４の半導体領域となるｐベース層
２３が底面絶縁膜８に達する構造について説明したが、
図６６、および図６７に示すように第２の半導体領域と
なるｎ+ エミッタ層２４を第４の半導体領域となるｐベ
ース層２３が包含するような構造としてもよいことはも
ちろんである。図６６，６７においてｐ+ コレクタ層２
９を底面絶縁膜８に達するまで深く形成してもよい。同
様に第４〜第９の実施の形態においてＤＩ構造で説明し
たが、これらをＪＩ構造とすることが可能であることは
本発明の趣旨を鑑みれば容易に理解できるであろう。ま
た図６６は底面絶縁膜８の上にｎ- 半導体層２２が形成
されているが、図６８のようにｐ基板８３の上にｎ- 半
導体層２２を形成してもよい。したがって図６６のよう
なＳＯＩ構造とするか図６８のようなｐ基板８３の上に
ｎ- 半導体層２２を形成した構造にするか否かについて
も使用目的、要求仕様等により任意に選択すればよい。
【０１２７】またＤＩ構造として垂直側壁を有したいわ
ゆるＵ溝構造について主に説明したが、図２２および図
２３に示したＶ溝構造を他の実施の形態に用いてもよい
ことはもちろんである。
ゆるＵ溝構造について主に説明したが、図２２および図
２３に示したＶ溝構造を他の実施の形態に用いてもよい
ことはもちろんである。
【０１２８】
【発明の効果】以上詳細に説明したように本発明によれ
ば、従来の半導体装置に比べ実行的なチャンネル幅Ｗ
eff を飛躍的に増大させることが可能で、同一チップ面
積で比較した場合オン抵抗が極めて低い半導体装置が実
現できる。すなわち、本発明においては、主電流の分布
の方向は、半導体の主表面と垂直方向であるため、チッ
プ面積の制限を受けることなく任意にチャンネル幅Ｗを
選択できる。
ば、従来の半導体装置に比べ実行的なチャンネル幅Ｗ
eff を飛躍的に増大させることが可能で、同一チップ面
積で比較した場合オン抵抗が極めて低い半導体装置が実
現できる。すなわち、本発明においては、主電流の分布
の方向は、半導体の主表面と垂直方向であるため、チッ
プ面積の制限を受けることなく任意にチャンネル幅Ｗを
選択できる。
【０１２９】さらに本発明によれば、平面型半導体装置
の電極構成を有しながら、主電流成分を構成するキャリ
アは基板表面から離れたバルク中を走行するので表面散
乱等の影響を受けることがない。つまり本発明の構造に
よればキャリアの移動度は高く高ｇm 化が可能である。
したがって本発明の半導体装置は極めて高速・高周波で
動作する。
の電極構成を有しながら、主電流成分を構成するキャリ
アは基板表面から離れたバルク中を走行するので表面散
乱等の影響を受けることがない。つまり本発明の構造に
よればキャリアの移動度は高く高ｇm 化が可能である。
したがって本発明の半導体装置は極めて高速・高周波で
動作する。
【０１３０】この場合キャリアの移動度や走行速度はそ
の有効質量の異方性により異なる。つまり、結晶方位を
いかに選ぶかにより、そのキャリアの移動度や走行速度
が決定されるが、本発明ではキャリアの走行方向は基板
の主表面と平行方向であり、主表面と平行な面内で任意
にその方向を選ぶことができる。つまり本発明の半導体
装置は縦型デバイスに比して、はるかに方位の選定が容
易で高速化に適している。たとえば図５４に示すように
電子の移動度は（８１１）面方向が最も大きいが、この
ような方向にチャンネルの方向を選定することは本発明
においては極めて容易にできる。一方縦型デバイスにお
いては主表面の面方位を決定すれば、それに直交方向の
面方位は結晶の対称性により決まり、任意には選定でき
ない。
の有効質量の異方性により異なる。つまり、結晶方位を
いかに選ぶかにより、そのキャリアの移動度や走行速度
が決定されるが、本発明ではキャリアの走行方向は基板
の主表面と平行方向であり、主表面と平行な面内で任意
にその方向を選ぶことができる。つまり本発明の半導体
装置は縦型デバイスに比して、はるかに方位の選定が容
易で高速化に適している。たとえば図５４に示すように
電子の移動度は（８１１）面方向が最も大きいが、この
ような方向にチャンネルの方向を選定することは本発明
においては極めて容易にできる。一方縦型デバイスにお
いては主表面の面方位を決定すれば、それに直交方向の
面方位は結晶の対称性により決まり、任意には選定でき
ない。
【０１３１】また、本発明によれば、ソース電極、ドレ
イン電極等の第１，第２の主電極領域に対する金属電極
が共に同一平面側にあるので、素子分離や素子間相互の
表面配線が容易となる。したがって本発明によれば、ス
マートパワーＩＣ等のような多素子の集積化やマルチ・
チップ化が容易であるという特徴を保ちながら、さらに
低オン電圧、高速、高耐圧の特性を発揮できる。
イン電極等の第１，第２の主電極領域に対する金属電極
が共に同一平面側にあるので、素子分離や素子間相互の
表面配線が容易となる。したがって本発明によれば、ス
マートパワーＩＣ等のような多素子の集積化やマルチ・
チップ化が容易であるという特徴を保ちながら、さらに
低オン電圧、高速、高耐圧の特性を発揮できる。
【０１３２】すなわち、本発明によれば、従来トレード
オフ関係にあったオン電圧と耐圧との関係、オン電圧と
スイッチング速度との関係において、高耐圧−低オン電
圧、高速−低オン電圧という特性を容易に実現できる。
オフ関係にあったオン電圧と耐圧との関係、オン電圧と
スイッチング速度との関係において、高耐圧−低オン電
圧、高速−低オン電圧という特性を容易に実現できる。
【０１３３】また本発明によれば従来の縦型構造では実
現が困難であったダブルゲート構造等の複雑な構造が容
易に実現できる。特に従来の縦型構造では側壁部の一部
に選択的にゲート領域を形成する等の微細加工は極めて
困難であったが、本発明によれば、従来の縦型構造では
実現不可能、あるいは可能であっても、製造歩留りの極
めて悪かった複雑な階層構造を有した半導体装置を簡単
に製造できる。
現が困難であったダブルゲート構造等の複雑な構造が容
易に実現できる。特に従来の縦型構造では側壁部の一部
に選択的にゲート領域を形成する等の微細加工は極めて
困難であったが、本発明によれば、従来の縦型構造では
実現不可能、あるいは可能であっても、製造歩留りの極
めて悪かった複雑な階層構造を有した半導体装置を簡単
に製造できる。
【図１】図１（ａ）は本発明の第１の実施の形態に係る
ＩＧＢＴの平面図で、図１（ｂ）は本発明の第１の実施
の形態に係るＩＧＢＴの断面図である。
ＩＧＢＴの平面図で、図１（ｂ）は本発明の第１の実施
の形態に係るＩＧＢＴの断面図である。
【図２】図２（ａ）および２（ｂ）は第１の実施の形態
に係るＩＧＢＴの動作を説明するための図である。
に係るＩＧＢＴの動作を説明するための図である。
【図３】図３（ａ）〜図３（ｃ）はゲート溝部の間隔Ｓ
と一番外側の溝部と素子分離溝との間隔Ｓs との関係を
説明するための図である。
と一番外側の溝部と素子分離溝との間隔Ｓs との関係を
説明するための図である。
【図４】ＳとＳs との関係によりＩd −Ｖg 特性がどの
ように変化するかを示す図である。
ように変化するかを示す図である。
【図５】Ｓ＜Ｓs の場合のＩd −Ｖg 特性を示す図であ
る。
る。
【図６】Ｓ＞Ｓs の場合のＩd −Ｖg 特性を示す図であ
る。
る。
【図７】図７（ａ）〜７（ｃ）は本発明の第１の実施の
形態のＩＧＴの製造工程を説明するための図である。
形態のＩＧＴの製造工程を説明するための図である。
【図８】図８（ａ）〜８（ｃ）は本発明の第１の実施の
形態の他の製造工程を説明するための図である。
形態の他の製造工程を説明するための図である。
【図９】図９（ａ）〜９（ｃ）は本発明の第１の実施の
形態のさらに他の製造工程を説明するための図である。
形態のさらに他の製造工程を説明するための図である。
【図１０】本発明の第１の実施の形態のＩＧＴの第１の
変形例を示す平面図である。
変形例を示す平面図である。
【図１１】本発明の第１の実施の形態のＩＧＴの第２の
変形例を示す平面図である。
変形例を示す平面図である。
【図１２】本発明の第１の実施の形態のＩＧＴの第３の
変形例を示す平面図である。
変形例を示す平面図である。
【図１３】図１３（ａ）は本発明の第１の実施の形態の
ＩＧＴの第４の変形例を示す平面図で、図１３（ｂ），
図１３（ｃ）はその断面図である。
ＩＧＴの第４の変形例を示す平面図で、図１３（ｂ），
図１３（ｃ）はその断面図である。
【図１４】図１４（ａ）は本発明の第２の実施の形態の
ＩＧＴの平面図で、図１４（ｂ）はその断面図、図１４
（ｃ）はその鳥瞰図である。
ＩＧＴの平面図で、図１４（ｂ）はその断面図、図１４
（ｃ）はその鳥瞰図である。
【図１５】図１５（ａ）〜１５（ｃ）は本発明の第２の
実施の形態のＩＧＴの製造方法を説明するための図であ
る。
実施の形態のＩＧＴの製造方法を説明するための図であ
る。
【図１６】図１６（ａ）〜１６（ｃ）は本発明の第２の
実施の形態のＩＧＴの製造方法を説明するための図であ
る。
実施の形態のＩＧＴの製造方法を説明するための図であ
る。
【図１７】図１７（ａ）は本発明の第２の実施の形態の
第１の変形例に係るＩＧＴの平面図で、図１７（ｂ）は
その断面図である。
第１の変形例に係るＩＧＴの平面図で、図１７（ｂ）は
その断面図である。
【図１８】図１８（ａ）〜１８（ｄ）は本発明の第２の
実施の形態の第１の変形例の製造工程を説明するための
図である。
実施の形態の第１の変形例の製造工程を説明するための
図である。
【図１９】本発明の第２の実施の形態の第２の変形例に
係るＩＧＴの平面図である。
係るＩＧＴの平面図である。
【図２０】図２０（ａ）は本発明の第２の実施の形態の
第３の変形例に係るＩＧＴの平面図で、図２０（ｂ），
２０（ｃ）はその断面図である。
第３の変形例に係るＩＧＴの平面図で、図２０（ｂ），
２０（ｃ）はその断面図である。
【図２１】図２１（ａ）および２１（ｂ）は本発明の第
２の実施の形態の第４の変形例に係るＩＧＴの断面図で
ある。
２の実施の形態の第４の変形例に係るＩＧＴの断面図で
ある。
【図２２】図２２（ａ）は本発明の第２の実施の形態の
第５の変形例に係るＩＧＴの平面図で、図２２（ｂ），
２２（ｃ）はその断面図である。
第５の変形例に係るＩＧＴの平面図で、図２２（ｂ），
２２（ｃ）はその断面図である。
【図２３】図２３（ａ）は本発明の第２の実施の形態の
第６の変形例に係るＩＧＴの平面図で、図２３（ｂ），
２３（ｃ）はその断面図である。
第６の変形例に係るＩＧＴの平面図で、図２３（ｂ），
２３（ｃ）はその断面図である。
【図２４】図２４（ａ）は本発明の第３の実施の形態に
係るＩＧＢＴの平面図で、図２４（ｂ）はそのＡ−Ａ方
向の断面図である。
係るＩＧＢＴの平面図で、図２４（ｂ）はそのＡ−Ａ方
向の断面図である。
【図２５】本発明の第３の実施の形態に係るＩＧＢＴの
隣のユニットセルまで含めた平面図である。
隣のユニットセルまで含めた平面図である。
【図２６】図２６（ａ）〜２６（ｃ）は本発明の第３の
実施の形態に係るＩＧＢＴの製造工程を説明する図であ
る。
実施の形態に係るＩＧＢＴの製造工程を説明する図であ
る。
【図２７】図２７（ａ），２７（ｂ）は本発明の第３の
実施の形態に係るＩＧＢＴの製造工程を説明する図であ
る。
実施の形態に係るＩＧＢＴの製造工程を説明する図であ
る。
【図２８】図２８（ａ）は本発明の第３の実施の形態に
係るＩＧＢＴの第１の変形例の平面図で、図２８（ｂ）
はそのＡ−Ａ方向の断面図である。
係るＩＧＢＴの第１の変形例の平面図で、図２８（ｂ）
はそのＡ−Ａ方向の断面図である。
【図２９】図２９（ａ）は本発明の第３の実施の形態に
係るＩＧＢＴの第１の変形例の製造工程を説明するため
の平面図で、図２９（ｂ）はその断面図である。
係るＩＧＢＴの第１の変形例の製造工程を説明するため
の平面図で、図２９（ｂ）はその断面図である。
【図３０】図３０（ａ）は本発明の第３の実施の形態に
係るＩＧＢＴの第２の変形例の平面図で、図３０（ｂ）
はそのＡ−Ａ方向の断面図である。
係るＩＧＢＴの第２の変形例の平面図で、図３０（ｂ）
はそのＡ−Ａ方向の断面図である。
【図３１】図３１（ａ）は本発明の第３の実施の形態に
係るＩＧＢＴの第３の変形例で、図３１（ｂ）はそのＡ
−Ａ方向の、図３１（ｃ）はそのＢ−Ｂ方向の断面図で
ある。
係るＩＧＢＴの第３の変形例で、図３１（ｂ）はそのＡ
−Ａ方向の、図３１（ｃ）はそのＢ−Ｂ方向の断面図で
ある。
【図３２】本発明の第３の実施の形態に係るＩＧＢＴの
第４の変形例の平面図である。
第４の変形例の平面図である。
【図３３】本発明の第３の実施の形態に係るＩＧＢＴの
第４の変形例の他の構造を示す平面図である。
第４の変形例の他の構造を示す平面図である。
【図３４】図３４（ａ）および３４（ｂ）は本発明の第
３の実施の形態に係るＩＧＢＴの第５の変形例の平面図
である。
３の実施の形態に係るＩＧＢＴの第５の変形例の平面図
である。
【図３５】図３５（ａ）は本発明第３の実施例の第６の
変形例に係るダブルゲートＩＧＢＴの平面図で、図３５
（ｂ）はその断面図である。
変形例に係るダブルゲートＩＧＢＴの平面図で、図３５
（ｂ）はその断面図である。
【図３６】図３６（ａ）は本発明第４の実施の形態に係
るＭＣ−ＳＩＴＨの平面図で、図３６（ｂ）はその断面
図である。
るＭＣ−ＳＩＴＨの平面図で、図３６（ｂ）はその断面
図である。
【図３７】図３７（ａ）はＭＣ−ＳＩＴＨの等価回路
で、図３７（ｂ）はＭＣ−ＳＩＴＨのゲート駆動パルス
の波形を示す。
で、図３７（ｂ）はＭＣ−ＳＩＴＨのゲート駆動パルス
の波形を示す。
【図３８】図３８（ａ）は本発明の第４の実施の形態に
係るＭＣ−ＳＩＴＨの変形例の平面図で、図４２Ｂはそ
の断面図である。
係るＭＣ−ＳＩＴＨの変形例の平面図で、図４２Ｂはそ
の断面図である。
【図３９】図３９（ａ）は本発明の第５の実施の形態に
係るＭＣＴの平面図で、図３９（ｂ）はその断面図であ
る。
係るＭＣＴの平面図で、図３９（ｂ）はその断面図であ
る。
【図４０】本発明の第５の実施の形態に係るＭＣＴの等
価回路である。
価回路である。
【図４１】図４１（ａ）は本発明の第６の実施の形態に
係るＥＳＴの平面図で、図４１（ｂ）はその断面図であ
る。
係るＥＳＴの平面図で、図４１（ｂ）はその断面図であ
る。
【図４２】本発明の第６の実施の形態に係るＥＳＴの等
価回路である。
価回路である。
【図４３】図４３（ａ）は本発明の第７の実施の形態に
係るＨＥＭＴの平面図で、図４３（ｂ），４３（ｃ）は
その断面図である。
係るＨＥＭＴの平面図で、図４３（ｂ），４３（ｃ）は
その断面図である。
【図４４】図４４（ａ），４４（ｂ）は本発明の第７の
実施の形態に係るＨＥＭＴの製造工程を説明するための
図である。
実施の形態に係るＨＥＭＴの製造工程を説明するための
図である。
【図４５】図４５（ａ），４５（ｂ）は本発明の第７の
実施の形態に係るＨＥＭＴの製造工程を説明するための
図である。
実施の形態に係るＨＥＭＴの製造工程を説明するための
図である。
【図４６】本発明の第８の実施の形態に係る分割ゲート
型ＩＧＴの平面図である。
型ＩＧＴの平面図である。
【図４７】図４７（ａ）〜４７（ｃ）は本発明の第８の
実施の形態に係る分割ゲート型ＩＧＴの変形例の平面図
である。
実施の形態に係る分割ゲート型ＩＧＴの変形例の平面図
である。
【図４８】本発明の第９の実施の形態に係る半導体装置
の平面図である。
の平面図である。
【図４９】本発明の第９の実施の形態に係る半導体装置
のＩd −Ｖg 特性図である。
のＩd −Ｖg 特性図である。
【図５０】図５０（ａ）および図５０（ｂ）は本発明の
第９の実施の形態の第１の変形例に係る半導体装置の平
面図である。
第９の実施の形態の第１の変形例に係る半導体装置の平
面図である。
【図５１】本発明の他の実施の形態の平面図である。
【図５２】本発明のさらに他の実施の形態の平面図であ
る。
る。
【図５３】図５３（ａ），５３（ｂ）は本発明のさらに
他の実施の形態の回路図および平面図である。
他の実施の形態の回路図および平面図である。
【図５４】移動度の結晶面依存性を示す図である。
【図５５】従来の接合型ＦＥＴの構造を示す図である。
【図５６】従来のＭＯＳＥＴの構造を示す図である。
【図５７】従来の横型（ラテラル）ＤＭＯＳの構造を示
す図である。
す図である。
【図５８】従来のバイポーラトランジスタの構造を示す
図である。
図である。
【図５９】従来の横型（ラテラル）ＩＧＢＴの構造を示
す図である。
す図である。
【図６０】従来のダブルゲートＳＩＴＨの構造を示す図
である。
である。
【図６１】従来の縦型ＩＧＢＴの構造を示す図である。
【図６２】本発明の第１の実施の形態に係るＩＧＴの他
の変形例を示す断面図である。
の変形例を示す断面図である。
【図６３】本発明の第１の実施の形態に係るＩＧＴのさ
らに別の変形例を示す断面図である。
らに別の変形例を示す断面図である。
【図６４】本発明の第２の実施の形態に係るＩＧＴの他
の変形例を示す断面図である。
の変形例を示す断面図である。
【図６５】本発明の第２の実施の形態に係るＩＧＴのさ
らに別の変形例を示す断面図である。
らに別の変形例を示す断面図である。
【図６６】本発明の第３の実施の形態に係るＩＧＢＴの
他の変形例を示す断面図である。
他の変形例を示す断面図である。
【図６７】本発明の第３の実施の形態に係るＩＧＢＴの
さらに別の変形例を示す断面図である。
さらに別の変形例を示す断面図である。
【図６８】本発明の第３の実施の形態に係るＩＧＢＴの
さらに別の変形例を示す断面図である。
さらに別の変形例を示す断面図である。
１ 素子分離絶縁膜 ２ 半導体層 ３ 素子分離溝穴埋め物（ポリシリコン） ４ ソース拡散層 ５ ドレイン拡散層 ６ ゲート絶縁膜 ７ ゲート埋め込み電極 ８ 底面絶縁膜（ウェハ接着絶縁膜） ９ 金属ゲート電極 １０ 金属ソース電極 １１ 金属ドレイン電極 １２ 空乏層 １３ 蓄積層 ２２ ｎ- ドリフト層 ２３ ｐベース層 ２４ ｎ+ エミッタ層 ２５ ドリフト走行層 ２９ ｐ+ コレクタ層 ３３ ゲート電極 ３７ ゲート埋め込み電極 ３４ 金属エミッタ電極 ３９ 金属コレクタ電極 ８２ 基板 ８３ ｐ基板 ８４ ｐ+ 分離領域 ８５ ＳＩ基板 ９１ ｐ+ 第１ゲート ９２ 金属第１ゲート電極 ９３ ｎ+ 第２ゲート ９４ 金属第２ゲート電極 ９５ ｐ+ アノード層 ９６ 金属アノード電極 ９７ ｎ+ カソード層 ９８ 金属カソード電極 ２２９ ｎ+ バッファ層 ２３７ 表面ゲート電極 ２４１ ｎ+ カソード層 ２８１ ｐ+ ゲート領域 ２８２ ｐ+ 補助カソード領域 ２８３ ｎウェル ２８４ ゲート酸化膜 ２８５ ｎベース層 ２８６ ｐ+ ショート領域 ２８７ フローティングｎ+ カソード領域 ２８８ ｎ+ カソード領域 ２８９ ｐ+ ベース領域 ２９１ ｎ+ ショート領域 ２９２ ｎ+ コレクタ領域 ２９３ ｐ+ アノード層 ３１４ 第１の溝部 ３１５ 第２の溝部 ３１６ 第３の溝部 ３１７ 第４の溝部 ３４１ 金属カソード電極 ３４２ 金属アノード電極 ３６１，３６２，…，３６５ ゲート溝部 ３７６ 第２ゲート埋め込み電極 ３７７ ゲート溝内絶縁領域 ４２２ ＧａＡｓバッファ層 ４４４ ＩｎＧａＡｓチャネル層 ４４５ ＡｌＧａＡｓスペーサ層 ４４６ ｎ−ＡｌＧａＡｓ電子供給層 ５２１ ＳＩサイリスタ ５２２ ゲート容量 ５３１ ｐＭＯＳＦＥＴ ６６６ ユニットセル
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年５月１６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図９
【補正方法】変更
【補正内容】
【図９】図９（ａ）〜図９（ｅ）は本発明の第１の実施
の形態のさらに他の製造工程を説明するための図であ
る。
の形態のさらに他の製造工程を説明するための図であ
る。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】図３８
【補正方法】変更
【補正内容】
【図３８】図３８（ａ）は本発明の第４の実施の形態に
係るＭＣ−ＳＩＴＨの変形例の平面図で、図３８（ｂ）
はその断面図である。
係るＭＣ−ＳＩＴＨの変形例の平面図で、図３８（ｂ）
はその断面図である。
Claims (176)
- 【請求項１】 少なく共一つの主表面を有する基板と、 該基板の上部又は該主表面の少なく共一部に形成され、
該主表面と実質的に平行な主表面を有する第１の半導体
領域と、 該第１の半導体領域の一部に形成された第１の主電極領
域となる第２の半導体領域と、 該第１の半導体領域の一部に形成され、該第２の半導体
領域とは離間して形成された第２の主電極領域となる第
３の半導体領域と、 該第２および第３の半導体領域の間の該第１の半導体領
域の一部に形成され、該主表面に対し実質的に垂直の側
壁を有して該第１の半導体領域の表面から内部に向かっ
て形成されたゲート溝部と、 該ゲート溝部の該側壁部に形成されたゲート絶縁膜と、 該ゲート絶縁膜の表面に、該ゲート溝部の少なくとも一
部を埋め込むように形成されたゲート埋め込み電極と、 を少なくとも具備する絶縁ゲート型半導体装置であっ
て、該第１および第２の主電極領域間を流れる主電流の
うち、該ゲート埋め込み電極の最も近傍の、該ゲート埋
め込み電極により制御される成分の方向が、該主表面と
実質的に平行であり、該主電流の分布の方向が該主表面
から垂直方向である事を特徴とする半導体装置。 - 【請求項２】 前記第１の半導体領域の底部と該基板の
主表面の間にさらに底面絶縁膜を具備することを特徴と
する請求項１記載の半導体装置。 - 【請求項３】 前記基板はＳＯＩ絶縁膜とその上に形成
された半導体層を具備するＳＯＩ基板であり、前記第１
の半導体領域は該ＳＯＩ絶縁膜に底部を接して形成され
ていることを特徴とする請求項１記載の半導体装置。 - 【請求項４】 前記第１の半導体領域の周辺にさらに、
前記ＳＯＩ絶縁膜に達するまで形成された素子分離領域
を具備することを特徴とする請求項３記載の半導体装
置。 - 【請求項５】 前記素子分離領域は絶縁分離領域である
ことを特徴とする請求項４記載の半導体装置。 - 【請求項６】 前記素子分離領域はｐｎ接合分離領域で
あることを特徴とする請求項４記載の半導体装置。 - 【請求項７】 前記素子分離領域は実質的に垂直側壁を
有したＵ溝分離領域であることを特徴とする請求項４記
載の半導体装置。 - 【請求項８】 前記第１の半導体領域は第１導電型の半
導体領域であり、前記基板は該第１導電型とは異なる第
２導電型の半導体基板であることを特徴とする請求項１
記載の半導体装置。 - 【請求項９】 前記第１の半導体領域の周辺に、さらに
前記第１の半導体領域の底面の深さまで達する素子分離
領域を具備することを特徴とする請求項８記載の半導体
装置。 - 【請求項１０】 前記素子分離領域は絶縁分離領域であ
ることを特徴とする請求項９記載の半導体装置。 - 【請求項１１】 前記素子分離領域はｐｎ接合分離領域
であることを特徴とする請求項９記載の半導体装置。 - 【請求項１２】 前記素子分離領域は実質的に垂直側壁
を有したＵ溝分離領域であることを特徴とする請求項９
記載の半導体装置。 - 【請求項１３】 前記ゲート溝部は前記ＳＯＩ絶縁膜に
達していることを特徴とする請求項３記載の半導体装
置。 - 【請求項１４】 前記ゲート溝部は前記第１の半導体領
域を貫通して、前記半導体基板に達していることを特徴
とする請求項８記載の半導体装置。 - 【請求項１５】 前記第１の半導体領域は第１導電型の
半導体領域であり、前記第２，第３の半導体領域は前記
第１の半導体領域よりも高不純物密度の第１導電型の半
導体領域であることを特徴とする請求項１３記載の半導
体装置。 - 【請求項１６】 前記第１の半導体領域は、第１導電型
の半導体領域であり、前記第２，第３の半導体領域は前
記第１導電型とは異なる第２導電型の半導体領域である
ことを特徴とする請求項１３記載の半導体装置。 - 【請求項１７】 前記第１の半導体領域は、第１導電型
の半導体領域であり、前記第２の半導体領域は前記第１
導電型の半導体領域よりも高不純物密度の第１導電型半
導体領域であり、前記第３の半導体領域は前記第１導電
型とは異なる第２導電型の半導体領域であることを特徴
とする請求項１３記載の半導体装置。 - 【請求項１８】 前記第２および第３の半導体領域の間
にさらに、前記ＳＯＩ絶縁膜に達するまで形成された第
２導電型の第４の半導体領域を具備することを特徴とす
る請求項１５記載の半導体装置。 - 【請求項１９】 前記第２の半導体領域を包含するよう
に形成された第２導電型の第４の半導体領域を具備する
ことを特徴とする請求項１５記載の半導体装置。 - 【請求項２０】 前記第２および第３の半導体領域の間
にさらに、前記ＳＯＩ絶縁膜に達するまで形成された第
２導電型の第４の半導体領域を具備することを特徴とす
る請求項１７記載の半導体装置。 - 【請求項２１】 前記第２の半導体領域を包含するよう
に形成された第２導電型の第４の半導体領域を具備する
ことを特徴とする請求項１７記載の半導体装置。 - 【請求項２２】 前記第４および第３の半導体領域の間
にさらに第１導電型の第５の半導体領域を具備すること
を特徴とする請求項２０記載の半導体装置。 - 【請求項２３】 前記第４および第３の半導体領域の間
にさらに第１導電型の第５の半導体領域を具備すること
を特徴とする請求項２１記載の半導体装置。 - 【請求項２４】 記第２，第３の半導体領域は前記ＳＯ
Ｉ絶縁膜に達するまで前記第１の半導体領域の表面から
形成されていることを特徴とする請求項１５記載の半導
体装置。 - 【請求項２５】 前記第２，第３の半導体領域は前記Ｓ
ＯＩ絶縁膜に達するまで前記第１の半導体領域の表面か
ら形成されていることを特徴とする請求項１６記載の半
導体装置。 - 【請求項２６】 前記第２，第３の半導体領域は前記Ｓ
ＯＩ絶縁膜に達するまで前記第１の半導体領域の表面か
ら形成されていることを特徴とする請求項１７記載の半
導体装置。 - 【請求項２７】 前記第２，第３の半導体領域は前記Ｓ
ＯＩ絶縁膜に達するまで前記第１の半導体領域の表面か
ら形成されていることを特徴とする請求項１８記載の半
導体装置。 - 【請求項２８】 前記第３の半導体領域は、前記ＳＯＩ
絶縁膜に達するまで前記第１の半導体領域の表面から形
成されていることを特徴とする請求項１９記載の半導体
装置。 - 【請求項２９】 前記第２，第３の半導体領域は、前記
ＳＯＩ絶縁膜に達するまで前記第１の半導体領域の表面
から形成されていることを特徴とする請求項２０記載の
半導体装置。 - 【請求項３０】 前記第３の半導体領域は、前記ＳＯＩ
絶縁膜に達するまで前記第１の半導体領域の表面から形
成されていることを特徴とする請求項２１記載の半導体
装置。 - 【請求項３１】 前記ゲート溝部は前記第４の半導体領
域に接して形成され、前記ゲート埋め込み電極は前記第
４の半導体領域を流れる電流を制御すべく、前記第４の
半導体領域の近傍に形成されていることを特徴とする請
求項１８記載の半導体装置。 - 【請求項３２】 前記ゲート溝部は前記第４の半導体領
域に接して形成され、前記ゲート埋め込み電極は前記第
４の半導体領域を流れる電流を制御すべく、前記第４の
半導体領域の近傍に形成されていることを特徴とする請
求項１９記載の半導体装置。 - 【請求項３３】 前記ゲート溝部は前記第４の半導体領
域に接して形成され、前記ゲート埋め込み電極は前記第
４の半導体領域を流れる電流を制御すべく、前記第４の
半導体領域の近傍に形成されていることを特徴とする請
求項２０記載の半導体装置。 - 【請求項３４】 前記ゲート溝部は前記第４の半導体領
域に接して形成され、前記ゲート埋め込み電極は前記第
４の半導体領域を流れる電流を制御すべく、前記第４の
半導体領域の近傍に形成されていることを特徴とする請
求項２１記載の半導体装置。 - 【請求項３５】 前記ゲート溝部は前記第４の半導体領
域に接して形成され、前記ゲート埋め込み電極は前記第
４の半導体領域を流れる電流を制御すべく、前記第４の
半導体領域の近傍に形成されていることを特徴とする請
求項２２記載の半導体装置。 - 【請求項３６】 前記ゲート溝部は前記第４の半導体領
域に接して形成され、前記ゲート埋め込み電極は前記第
４の半導体領域を流れる電流を制御すべく、前記第４の
半導体領域の近傍に形成されていることを特徴とする請
求項２３記載の半導体装置。 - 【請求項３７】 前記第２の半導体領域を包含するよう
にさらに第４の半導体領域が形成され、 前記ゲート溝部は前記第４の半導体領域に接して形成さ
れ、前記ゲート埋め込み電極は、前記第４の半導体領域
中を流れる電流を制御すべく、前記第４の半導体領域の
近傍に形成されていることを特徴とする請求項３記載の
半導体装置。 - 【請求項３８】 前記ゲート溝部は前記第４の半導体領
域よりも深く形成されていることを特徴とする請求項３
７記載の半導体装置。 - 【請求項３９】 前記第１の半導体領域は第１導電型の
半導体領域であり、前記第２，第３の半導体領域は前記
第１の半導体領域よりも高不純物密度の第１導電型半導
体領域であることを特徴とする請求項１４記載の半導体
装置。 - 【請求項４０】 前記第１の半導体領域は、第１導電型
の半導体領域であり、 前記第２，第３の半導体領域は前記第１導電型とは異な
る第２導電型半導体領域であることを特徴とする請求項
１４記載の半導体装置。 - 【請求項４１】 前記第１の半導体領域は、第１導電型
の半導体領域であり、前記第２の半導体領域は前記第１
導電型の半導体領域よりも高不純物密度の第１導電型半
導体領域であり、前記第３の半導体領域は前記第１導電
型とは異なる第２導電型の半導体領域であることを特徴
とする請求項１４記載の半導体装置。 - 【請求項４２】 前記第２および第３の半導体領域の間
にさらに、前記半導体基板に達するまで形成された第２
導電型の第４の半導体領域を形成したことを特徴とする
請求項３９記載の半導体装置。 - 【請求項４３】 前記第２の半導体領域を包含するよう
にさらに、第２導電型の第４の半導体領域を形成したこ
とを特徴とする請求項３９記載の半導体装置。 - 【請求項４４】 前記第２および第３の半導体領域の間
にさらに、前記半導体基板に達するまで第２導電型の第
４の半導体領域を形成したことを特徴とする請求項４１
記載の半導体装置。 - 【請求項４５】 前記第２の半導体領域を包含するよう
にさらに、第２導電型の第４の半導体領域を形成したこ
とを特徴とする請求項４１記載の半導体装置。 - 【請求項４６】 前記第４および第３の半導体領域の間
にさらに第１導電型の第５の半導体領域を形成したこと
を特徴とする請求項４４記載の半導体装置。 - 【請求項４７】 前記第４および第３の半導体領域の間
にさらに第１導電型の第５の半導体領域を形成したこと
を特徴とする請求項４５記載の半導体装置。 - 【請求項４８】 前記ゲート溝部は前記第４の半導体領
域に接して形成され、前記ゲート埋め込み電極は前記第
４の半導体領域中を流れる電流を制御すべく、前記第４
の半導体領域の近傍に形成されていることを特徴とする
請求項４２記載の半導体装置。 - 【請求項４９】 前記ゲート溝部は前記第４の半導体領
域に接して形成され、前記ゲート埋め込み電極は前記第
４の半導体領域中を流れる電流を制御すべく、前記第４
の半導体領域の近傍に形成されていることを特徴とする
請求項４３記載の半導体装置。 - 【請求項５０】 前記ゲート溝部は前記第４の半導体領
域に接して形成され、前記ゲート埋め込み電極は前記第
４の半導体領域中を流れる電流を制御すべく、前記第４
の半導体領域の近傍に形成されていることを特徴とする
請求項４４記載の半導体装置。 - 【請求項５１】 前記ゲート溝部は前記第４の半導体領
域に接して形成され、前記ゲート埋め込み電極は前記第
４の半導体領域中を流れる電流を制御すべく、前記第４
の半導体領域の近傍に形成されていることを特徴とする
請求項４５記載の半導体装置。 - 【請求項５２】 前記ゲート溝部は前記第４の半導体領
域に接して形成され、前記ゲート埋め込み電極は前記第
４の半導体領域中を流れる電流を制御すべく、前記第４
の半導体領域の近傍に形成されていることを特徴とする
請求項４６記載の半導体装置。 - 【請求項５３】 前記ゲート溝部は前記第４の半導体領
域に接して形成され、前記ゲート埋め込み電極は前記第
４の半導体領域中を流れる電流を制御すべく、前記第４
の半導体領域の近傍に形成されていることを特徴とする
請求項４７記載の半導体装置。 - 【請求項５４】 前記第２の半導体領域を包含するよう
にさらに第４の半導体領域が形成され、前記ゲート溝部
は前記第４の半導体領域に接して形成され、前記ゲート
埋め込み電極は、前記第４の半導体領域中を流れる電流
を制御すべく、前記第４の半導体領域の近傍に形成され
ていることを特徴とする請求項８記載の半導体装置。 - 【請求項５５】 前記ゲート溝部は前記第４の半導体領
域よりも深く形成されていることを特徴とする請求項５
４記載の半導体装置。 - 【請求項５６】 前記ゲート溝部は前記第１の半導体領
域の中央部近傍に１個形成され、前記ゲート溝部と前記
素子分離領域の間隔Ｓｓ、および前記第１の半導体領域
の不純物密度が、前記ゲート埋め込み電極に印加される
所定のゲートバイアスにおいて、前記ゲート絶縁膜から
延びる空乏層で、前記第１の半導体領域がピンチオフす
るように選ばれていることを特徴とする請求項４記載の
半導体装置。 - 【請求項５７】 前記第１，第２，第３の半導体領域、
ゲート溝部、ゲート絶縁膜、およびゲート埋め込み電極
によりユニットセルが構成され、該ユニットセルが前記
基板上に複数個配置されていることを特徴とする請求項
５６記載の半導体装置。 - 【請求項５８】 前記ユニットセルは同一寸法のユニッ
トセルであり、各ユニットセルの第２，第３の半導体領
域およびゲート埋め込み電極が他のユニットセルの第
２，第３の半導体領域およびゲート埋め込み電極とそれ
ぞれ電気的に結合していることを特徴とする請求項５７
記載の半導体装置。 - 【請求項５９】 前記ゲート溝部は前記第１の半導体領
域の中央部近傍に１個形成され、前記ゲート溝部と前記
素子分離領域の間隔Ｓｓ、および前記第１の半導体領域
の不純物密度が、前記ゲート埋め込み電極に印加される
所定のゲートバイスにより、前記ゲート絶縁膜から延び
る空乏層で、前記第１の半導体領域がピンチオフするよ
うに選ばれていることを特徴とする請求項９記載の半導
体装置。 - 【請求項６０】 前記第１，第２，第３の半導体領域、
ゲート溝部、ゲート絶縁膜、およびゲート埋め込み電極
によりユニットセルが構成され、該ユニットセルが前記
基板上に複数個配置されていることを特徴とする請求項
５９記載の半導体装置。 - 【請求項６１】 前記ユニットセルは同一寸法のユニッ
トセルであり、各ユニットセルの第２，第３の半導体領
域およびゲート埋め込み電極が他のユニットセルの第
２，第３の半導体領域およびゲート埋め込み電極とそれ
ぞれ電気的に結合していることを特徴とする請求項６０
記載の半導体装置。 - 【請求項６２】 前記ゲート溝部は前記第１の半導体領
域中に複数個形成され、該複数個のゲート溝部相互の間
隔Ｓおよび前記第１の半導体領域の不純物密度が、前記
ゲート埋め込み電極に印加される所定のゲートバイアス
により、前記ゲート絶縁膜から互いに対向して延びる空
乏層で、前記第１の半導体領域がピンチオフするように
選ばれていることを特徴とする請求項４記載の半導体装
置。 - 【請求項６３】 前記第１，第２，第３の半導体領域、
ゲート溝部、ゲート絶縁膜、およびゲート埋め込み電極
によりユニットセルが構成され、該ユニットセルが前記
基板上に複数個配置されていることを特徴とする請求項
９記載の半導体装置。 - 【請求項６４】 前記複数のゲート溝部のうち最も前記
素子分離領域に近いゲート溝部と、前記素子分離領域と
の間隔Ｓｓが前記間隔Ｓの１／２以下であることを特徴
とする請求項６２記載の半導体装置。 - 【請求項６５】 前記複数のゲート溝部のうち最も前記
素子分離領域に近いゲート溝部と、前記素子分離領域と
の間隔Ｓｓが前記間隔Ｓの１／２以下であることを特徴
とする請求項６３記載の半導体装置。 - 【請求項６６】 前記最も素子分離領域に近いゲート溝
部は、前記素子分離領域に接触し、前記Ｓｓ＝０である
ことを特徴とする請求項６４記載の半導体装置。 - 【請求項６７】 前記最も素子分離領域に近いゲート溝
部は、前記素子分離領域に接触し、前記Ｓｓ＝０である
ことを特徴とする請求項６５記載の半導体装置。 - 【請求項６８】 前記ゲート溝部は等間隔Ｓで３個以上
形成されていることを特徴とする請求項６２記載の半導
体装置。 - 【請求項６９】 前記ゲート溝部は等間隔Ｓで３個以上
形成されていることを特徴とする請求項６３記載の半導
体装置。 - 【請求項７０】 前記ゲート溝部は第１のゲート間隔Ｓ
1 および第２のゲート間隔Ｓ2 を有すべく、複数個前記
第１の半導体領域中に形成され、該第１のゲート間隔Ｓ
1 および前記第１の半導体領域の不純物密度は、前記ゲ
ート埋め込み電極に印加される所定のゲートバイアスに
おいて、前記ゲート絶縁膜から互いに対向して延びる空
乏層で、前記第１の半導体領域がピンチオフするように
選ばれ、Ｓ2 はＳ1 よりも大きいことを特徴とする請求
項４記載の半導体装置。 - 【請求項７１】 前記ゲート溝部は第１のゲート間隔Ｓ
1 および第２のゲート間隔Ｓ2 を有すべく、複数個前記
第１の半導体領域中に形成され、該第１のゲート間隔Ｓ
1 および前記第１の半導体領域の不純物密度は、前記ゲ
ート埋め込み電極に印加される所定のゲートバイアスに
より、前記ゲート絶縁膜から互いに対向して延びる空乏
層で、前記第１の半導体領域がピンチオフするように選
ばれ、Ｓ2 はＳ1 よりも大きいことを特徴とする請求項
９記載の半導体装置。 - 【請求項７２】 前記間隔Ｓはゲートゼロバイアスでピ
ンチオフするように選ばれていることを特徴とする請求
項６２記載の半導体装置。 - 【請求項７３】 前記素子分離領域は、前記第１の半導
体領域とは反対導電型の半導体領域からなるｐｎ接合分
離領域であり、前記複数のゲート溝部のうちの最も該ｐ
ｎ接合分離領域に近いゲート溝部と、該ｐｎ接合分離領
域の間が、ゲートゼロバイアスにおいてピンチオフして
いることを特徴とする請求項６２記載の半導体装置。 - 【請求項７４】 前記素子分離領域は、前記第１の半導
体領域とは反対導電型の半導体領域からなるｐｎ接合分
離領域であり、前記複数のゲート溝部のうちの最も該ｐ
ｎ接合分離領域に近いゲート溝部と、該ｐｎ接合分離領
域の間が、ゲートゼロバイアスにおいてピンチオフして
いることを特徴とする請求項６３記載の半導体装置。 - 【請求項７５】 前記第２および第３の半導体領域の少
なく共一方は前記素子分離領域と接して形成されている
ことを特徴とする請求項４記載の半導体装置。 - 【請求項７６】 前記第２および第３の半導体領域は前
記素子分離領域と離間して形成されていることを特徴と
する請求項９記載の半導体装置。 - 【請求項７７】 前記素子分離領域と接した前記第２お
よび第３の半導体領域の少なく共一方の領域は前記ＳＯ
Ｉ絶縁膜に達するまで前記第１の半導体領域の表面から
形成されていることを特徴とする請求項７５記載の半導
体装置。 - 【請求項７８】 前記ＳＯＩ絶縁膜に達するまで形成さ
れた半導体領域は、前記素子分離領域を形成するための
溝部の側壁から横方向拡散により前記第１の半導体領域
中に形成された半導体領域であることを特徴とする請求
項７７記載の半導体装置。 - 【請求項７９】 前記ゲート溝部は前記第２の半導体領
域に接して形成されていることを特徴とする請求項１３
記載の半導体装置。 - 【請求項８０】 前記ゲート溝部は前記第２の半導体領
域に接して形成されていることを特徴とする請求項１４
記載の半導体装置。 - 【請求項８１】 前記ゲート溝部は前記第２および第３
の半導体領域の双方に接して形成されていることを特徴
とする請求項１３記載の半導体装置。 - 【請求項８２】 前記ゲート溝部は前記第２および第３
の半導体領域の双方に接して形成されていることを特徴
とする請求項１４記載の半導体装置。 - 【請求項８３】 前記ゲート溝部が前記第２の半導体領
域近傍に偏って配置されていることを特徴とする請求項
１３記載の半導体装置。 - 【請求項８４】 前記ゲート溝部が前記第２の半導体領
域近傍に偏って配置されていることを特徴とする請求項
１４記載の半導体装置。 - 【請求項８５】 前記ゲート溝部が前記第１の半導体領
域中にＸ−Ｙマトリクス状又は千鳥メッシュ状に複数個
配置されていることを特徴とする請求項１３記載の半導
体装置。 - 【請求項８６】 前記ゲート溝部が前記第１の半導体領
域中にＸ−Ｙマトリクス状又は千鳥メッシュ状に複数個
配置されていることを特徴とする請求項１４記載の半導
体装置。 - 【請求項８７】 前記ゲート埋め込み電極は前記ゲート
溝部を完全に埋め込んでいることを特徴とする請求項１
３記載の半導体装置。 - 【請求項８８】 前記ゲート埋め込み電極は、前記ゲー
ト溝部を完全に埋め込んでいることを特徴とする請求項
１４記載の半導体装置。 - 【請求項８９】 前記ゲート埋め込み電極は前記ゲート
溝部の内部に複数個分割されて配置されていることを特
徴とする請求項１３記載の半導体装置。 - 【請求項９０】 前記ゲート埋め込み電極は前記ゲート
溝部の内部に複数個分割されて配置されていることを特
徴とする請求項１４記載の半導体装置。 - 【請求項９１】 前記複数のゲート埋め込み電極の間の
前記ゲート溝部の内部にさらに埋め込み絶縁物を具備す
ることを特徴とする請求項８９記載の半導体装置。 - 【請求項９２】 前記複数のゲート埋め込み電極の間の
前記ゲート溝部の内部にさらに埋め込み絶縁物を具備す
ることを特徴とする請求項９０記載の半導体装置。 - 【請求項９３】 前記複数のゲート埋め込み電極間にさ
らにゲート抵抗が接続されたことを特徴とする請求項９
１記載の半導体装置。 - 【請求項９４】 前記複数のゲート埋め込み電極間にさ
らにゲート抵抗が接続されたことを特徴とする請求項９
２記載の半導体装置。 - 【請求項９５】 前記複数のゲート溝部の内部のそれぞ
れのゲート埋め込み電極を相互に接続するゲート抵抗を
具備することを特徴とする請求項８５記載の半導体装
置。 - 【請求項９６】 前記複数のゲート溝部の内部のそれぞ
れのゲート埋め込み電極を相互に接続するゲート抵抗を
具備することを特徴とする請求項８６記載の半導体装
置。 - 【請求項９７】 前記第１の半導体領域の周辺にさらに
Ｖ溝からなる素子分離領域が形成されたことを特徴とす
る請求項１９記載の半導体装置。 - 【請求項９８】 前記第１の半導体領域の周辺にさらに
Ｖ溝からなる素子分離領域が形成されたことを特徴とす
る請求項２１記載の半導体装置。 - 【請求項９９】 前記第１の半導体領域の周辺にさらに
Ｖ溝からなる素子分離領域が形成されたことを特徴とす
る請求項２３記載の半導体装置。 - 【請求項１００】 前記第１の半導体領域の周辺にさら
にＶ溝からなる素子分離領域が形成されたことを特徴と
する請求項４３記載の半導体装置。 - 【請求項１０１】 前記第１の半導体領域の周辺にさら
にＶ溝からなる素子分離領域が形成されたことを特徴と
する請求項４５記載の半導体装置。 - 【請求項１０２】 前記第１の半導体領域の周辺にさら
にＶ溝からなる素子分離領域が形成されたことを特徴と
する請求項４７記載の半導体装置。 - 【請求項１０３】 前記第３の半導体領域に隣接してさ
らに第１導電型の第５の半導体領域が形成されたことを
特徴とする請求項２０記載の半導体装置。 - 【請求項１０４】 前記第３の半導体領域に隣接してさ
らに第１導電型の第５の半導体領域が形成されたことを
特徴とする請求項４４記載の半導体装置。 - 【請求項１０５】 さらに、前記第３および第５の半導
体領域に接して形成された第２ゲート溝部と、該第２ゲ
ート溝部の側壁部に形成された第２ゲート絶縁膜と、該
第２ゲート絶縁膜の少なくとも一部を埋め込むように形
成された第２ゲート埋め込み電極とを具備することを特
徴とする請求項１０３記載の半導体装置。 - 【請求項１０６】 さらに前記第３および第５の半導体
領域に接して形成された第２ゲート溝部と、該第２ゲー
ト溝部の側壁部に形成された第２ゲート絶縁膜と、該第
２ゲート絶縁膜の少なくとも一部を埋め込むように形成
された第２ゲート埋め込み電極とを具備することを特徴
とする請求項１０４記載の半導体装置。 - 【請求項１０７】 前記第２ゲート溝部は前記ＳＯＩ絶
縁膜に達していることを特徴とする請求項１０５記載の
半導体装置。 - 【請求項１０８】 前記第２ゲート溝部は前記半導体基
板に達していることを特徴とする請求項１０６記載の半
導体装置。 - 【請求項１０９】 前記ゲート溝部相互の間隔の前記第
２の半導体領域に近い部分の値ＳE が前記第３の半導体
領域に近い部分のゲート溝部相互の間隔ＳCと異なるこ
とを特徴とする請求項１７記載の半導体装置。 - 【請求項１１０】 前記ゲート溝部相互の間隔の前記第
２の半導体領域に近い部分の値ＳE が前記第３の半導体
領域に近い部分のゲート溝部相互の間隔ＳCと異なるこ
とを特徴とする請求項２０記載の半導体装置。 - 【請求項１１１】 前記ゲート溝部相互の間隔の前記第
２の半導体領域に近い部分の値ＳE が前記第３の半導体
領域に近い部分のゲート溝部相互の間隔ＳCと異なるこ
とを特徴とする請求項２２記載の半導体装置。 - 【請求項１１２】 前記ゲート溝部相互の間隔の前記第
２の半導体領域に近い部分の値ＳE が前記第３の半導体
領域に近い部分のゲート溝部相互の間隔ＳCと異なるこ
とを特徴とする請求項２３記載の半導体装置。 - 【請求項１１３】 前記ゲート溝部相互の間隔の前記第
２の半導体領域に近い部分の値ＳE が前記第３の半導体
領域に近い部分のゲート溝部相互の間隔ＳCと異なるこ
とを特徴とする請求項４１記載の半導体装置。 - 【請求項１１４】 前記ゲート溝部相互の間隔の前記第
２の半導体領域に近い部分の値ＳE が前記第３の半導体
領域に近い部分のゲート溝部相互の間隔ＳCと異なるこ
とを特徴とする請求項４４記載の半導体装置。 - 【請求項１１５】 前記ゲート溝部相互の間隔の前記第
２の半導体領域に近い部分の値ＳE が前記第３の半導体
領域に近い部分のゲート溝部相互の間隔ＳCと異なるこ
とを特徴とする請求項４６記載の半導体装置。 - 【請求項１１６】 前記ゲート溝部相互の間隔の前記第
２の半導体領域に近い部分の値ＳE が前記第３の半導体
領域に近い部分のゲート溝部相互の間隔ＳCと異なるこ
とを特徴とする請求項４７記載の半導体装置。 - 【請求項１１７】 前記ＳE と前記ＳC とはＳE ＞ＳC
なる関係であることを特徴とする請求項１０９〜１１６
のいずれか記載の半導体装置。 - 【請求項１１８】 前記ＳC が５μｍ以下であることを
特徴とする請求項１０９〜１１６のいずれか記載の半導
体装置。 - 【請求項１１９】 前記第２の半導体領域と前記第４の
半導体領域とを接続する表面電極をさらに具備すること
を特徴とする請求項２０，２２，２３，４４，４６，４
７のいずれかに記載の半導体装置。 - 【請求項１２０】 前記第３の半導体領域と前記第５の
半導体領域とを接続する表面電極をさらに具備すること
を特徴とする請求項２２，２３，４６，４７，１０３〜
１０７のいずれかに記載の半導体装置。 - 【請求項１２１】 さらに、前記第２の半導体領域と接
して形成された第２導電型の第５の半導体領域と該第２
および第５の半導体領域とを接続する表面電極とを具備
し、前記ゲート溝部は前記第１，第４，第５の半導体領
域に接して形成され、前記第４の半導体領域は、前記第
１の半導体領域の一部を挟んで形成された一対の高不純
物密度領域であり、前記一対の高不純物密度領域に挟ま
れた前記第１の半導体領域を前記主電流の電流通路とし
て用いることを特徴とする請求項２０記載の半導体装
置。 - 【請求項１２２】 前記第２の半導体領域と接して形成
された第２導電型の第５の半導体領域と、第２および第
５の半導体領域とを接続する表面電極とをさらに具備
し、前記ゲート溝部は前記第１，第４，第５の半導体領
域に接して形成され、前記第４の半導体領域は、前記第
１の半導体領域の一部を挟んで形成された一対の高不純
物密度領域であり、前記高不純物密度領域に挟まれた前
記第１の半導体領域を前記主電流の電流通路として用い
ることを特徴とする請求項４４記載の半導体装置。 - 【請求項１２３】 前記第１の半導体領域は前記一対の
高不純物密度領域から延びる空乏層により、ゲートゼロ
バイアスにおいてピンチオフするように前記一対の高不
純物密度領域の相互の間隔および前記第１の半導体領域
の不純物密度が選定されていることを特徴とする請求項
１２１又は１２２記載の半導体装置。 - 【請求項１２４】 前記第４と第５の半導体領域の間に
さらに第１導電型で前記第１の半導体領域よりも高不純
物密度の第６の半導体領域を具備することを特徴とする
請求項１２１又は１２２記載の半導体装置。 - 【請求項１２５】 前記第６の半導体領域の表面にさら
に第２のゲート絶縁膜が形成され、さらに該第２のゲー
ト絶縁膜の表面に表面ゲート電極が形成され、該表面ゲ
ート電極は前記ゲート埋め込み電極と電気的に接続され
ていることを特徴とする請求項１２記載の半導体装置。 - 【請求項１２６】 前記第２の半導体領域に接し前記第
１の半導体領域の表面近傍に形成された第２導電型の第
５の半導体領域と、前記第２の半導体領域と前記第４の
半導体領域との間で、かつ、該第５の半導体領域に接し
て形成された第１導電型の第６の半導体領域と、前記第
２および第５の半導体領域を接続する表面金属電極とを
さらに具備し、前記ゲート溝部は前記第４および第６の
半導体領域に接して形成されていることを特徴とする請
求項２０記載の半導体装置。 - 【請求項１２７】 前記第２の半導体領域に接し、前記
第１の半導体領域の表面近傍に形成された第２導電型の
第５の半導体領域と、前記第２の半導体領域と前記第４
の半導体領域との間で、かつ、該第５の半導体領域に接
して形成された第１導電型の第６の半導体領域と、前記
第２および第５の半導体領域を接続する表面金属電極と
をさらに具備し、前記ゲート溝部は前記第４および第６
の半導体領域に接して形成されていることを特徴とする
請求項４４記載の半導体装置。 - 【請求項１２８】 前記第４の半導体領域の表面近傍
で、前記第２の半導体領域とは離間されて形成れた、第
１導電型の第５の半導体領域と、前記第１および第４の
半導体領域の界面近傍に前記第５の半導体領域に接して
形成された第２導電型で前記第４の半導体領域よりも高
不純物密度の第６の半導体領域と、前記第５および第６
の半導体領域を接続する表面金属電極とをさらに具備
し、前記ゲート溝部は前記第４の半導体領域に接して形
成されていることを特徴とする請求項２０記載の半導体
装置。 - 【請求項１２９】 前記第４の半導体領域の表面近傍で
前記第２の半導体領域とは離間されて形成れた、第１導
電型の第５の半導体領域と、前記第１および第４の半導
体領域の界面近傍に前記第５の半導体領域に接して形成
された第２導電型で前記第４の半導体領域よりも高不純
物密度の第６の半導体領域と、前記第５および第６の半
導体領域を接続する表面金属電極とをさらに具備し、前
記ゲート溝部は前記第４の半導体領域に接して形成され
ていることを特徴とする請求項４４記載の半導体装置。 - 【請求項１３０】 前記ゲート溝部は櫛状形状であり、
該櫛の歯に相当する部分のゲート溝部とゲート溝部との
間の前記第４の半導体領域中に前記主電流の通路が形成
され、前記第２および第４の半導体領域が複数の領域に
分割されていることを特徴とする請求項２０−２３，４
４−４７のいずれかに記載の半導体装置。 - 【請求項１３１】 前記ゲート溝部、第１，第２，第３
および第４の半導体領域とを少なくとも具備するユニッ
トセルが前記基板上に複数個配列されていることを特徴
とする請求項１３０記載の半導体装置。 - 【請求項１３２】 前記複数個のユニットセルは表面配
線で並列接続されていることを特徴とする請求項１３１
記載の半導体装置。 - 【請求項１３３】 前記複数個のユニットセルは表面配
線で直列接続されていることを特徴とする請求項１３１
記載の半導体装置。 - 【請求項１３４】 前記ゲート溝部は前記第４の半導体
領域に接して形成され、前記第４の半導体領域中に前記
電流の通路が形成され、前記ゲート溝部の幅Ｗｇが、前
記ゲート溝部相互の間隔Ｓよりも大きいことを特徴とす
る請求項２０−２３，４４−４７のいずれかに記載の半
導体装置。 - 【請求項１３５】 前記ゲート溝部は実質的に直角の折
れ曲り部を複数個有した周期的な蛇行形状であり、該ゲ
ート溝部に挟まれた前記第４の半導体領域中に、前記主
電流の通路が形成されていることを特徴とする請求項２
０−２３，４４−４７のいずれかに記載の半導体装置。 - 【請求項１３６】 前記蛇行形状のゲート溝部により前
記第２、および第４の半導体領域の所定の部分を電気的
にフローティング状態とし、残余の前記第２および第４
の半導体領域を活性領域とし、さらに前記第２および第
４の半導体領域の上部に前記第２および第４の半導体領
域を共に接続するように表面金属電極を形成したことを
特徴とする請求項１３５記載の半導体装置。 - 【請求項１３７】 前記ゲート溝部は前記第４の半導体
領域を複数に分割すべく、前記第４の半導体領域に隣接
して複数個形成され、前記第４の半導体領域中に前記主
電流の通路が形成され、前記第１，第２，第３，第４の
半導体領域、および前記複数のゲート溝部でユニットセ
ルを構成し、該ユニットセルが前記基板上に複数個配列
されていることを特徴とする請求項２０−２３，４４−
４７のいずれかに記載の半導体装置。 - 【請求項１３８】 前記ユニットセルは表面配線で直列
接続されていることを特徴とする請求項１３７記載の半
導体装置。 - 【請求項１３９】 前記ユニットセルは表面配線で並列
接続されていることを特徴とする請求項１３７記載の半
導体装置。 - 【請求項１４０】 少なく共一つの主表面を有する基板
と、 該基板の上部に形成された該主表面と実質的に平行な主
表面を有する第１の半導体領域と、 該第１の半導体領域の一部に形成された第１の主電極領
域となる第２の半導体領域と、 該第１の半導体領域の一部に形成され、該第２の半導体
領域とは離間して形成された第２の主電極領域となる第
３の半導体領域と、 該第２および第３の半導体領域の間の該第１の半導体領
域の一部に形成され、該主表面に対し実質的に垂直の側
壁を有して該第１の半導体領域の表面から内部に向かっ
て形成されたゲート溝部と、 該ゲート溝部の該側壁部に形成された該第１の半導体領
域よりも禁制帯幅の大きい第４の半導体領域と、 該第４の半導体領域の表面に、該ゲート溝部の少なくと
も一部を埋め込むように形成されたゲート埋め込み電極
と、 を少なくとも具備し、該第１および第２の主電極領域間
を流れる主電流のうち、該ゲート埋め込み電極の最も近
傍の、該ゲート埋め込み電極により制御される成分の方
向が、該主表面と実質的に平行であり、該主電流の分布
の方向が主表面から垂直方向であることを特徴とする半
導体装置。 - 【請求項１４１】 前記基板は半絶縁性半導体基板であ
ることを特徴とする請求項１４０記載の半導体装置。 - 【請求項１４２】 前記第１の半導体領域の周辺は素子
分離領域で囲まれていることを特徴とする請求項１４１
記載の半導体装置。 - 【請求項１４３】 前記素子分離領域は高抵抗半導体領
域であることを特徴とする請求項１４２記載の半導体装
置。 - 【請求項１４４】 前記素子分離領域は、絶縁体からな
る絶縁分離領域であることを特徴とする請求項１４２記
載の半導体装置。 - 【請求項１４５】 前記第１，第２，第３，第４の半導
体領域は化合物半導体領域であることを特徴とする請求
項１４０記載の半導体装置。 - 【請求項１４６】 前記第１の半導体領域はＧａＡｓで
あり、前記第４の半導体領域はＡｌＧａＡｓであること
を特徴とする請求項１４５記載の半導体装置。 - 【請求項１４７】 前記第１および第４の半導体領域の
間にさらに前記第４の半導体領域よりも禁制帯幅の小さ
い第５の半導体領域を形成したことを特徴とする請求項
１４５記載の半導体装置。 - 【請求項１４８】 前記第１の半導体領域はＧａＡｓ、
前記第４の半導体領域はＡｌＧａＡｓ、前記第５の半導
体領域はＩｎＧａＡｓであることを特徴とする請求項１
４７記載の半導体装置。 - 【請求項１４９】 前記第１の半導体領域はＩｎＰ、前
記第４の半導体領域はＩｎＡｌＡｓ、前記第５の半導体
領域はＩｎＧａＡｓであることを特徴とする請求項１４
７記載の半導体装置。 - 【請求項１５０】 半導体表面に形成された溝部と溝部
との間をチャンネル領域とし、該チャンネル領域を流れ
る主電流が、半導体表面と平行方向に流れ、該主電流の
分布の方向が半導体表面と垂直であることを特徴とする
半導体装置。 - 【請求項１５１】 前記半導体装置は絶縁ゲート型半導
体装置であることを特徴とする請求項１５０記載の半導
体装置。 - 【請求項１５２】 前記半導体装置はＭＯＳ−ＦＥＴで
あることを特徴とする請求項１５１記載の半導体装置。 - 【請求項１５３】 前記半導体装置はＭＯＳ−ＳＩＴで
あることを特徴とする請求項１５１記載の半導体装置。 - 【請求項１５４】 前記半導体装置はＩＧＢＴであるこ
とを特徴とする請求項１５１記載の半導体装置。 - 【請求項１５５】 前記半導体装置はＭＯＳ複合デバイ
スであることを特徴とする請求項１５１記載の半導体装
置。 - 【請求項１５６】 前記ＭＯＳ複合デバイスはＭＣ−Ｓ
ＩＴＨであることを特徴とする請求項１５５記載の半導
体装置。 - 【請求項１５７】 前記ＭＯＳ複合デバイスはＭＣＴで
あることを特徴とする請求項１５５記載の半導体装置。 - 【請求項１５８】 前記ＭＯＳ複合デバイスはＥＳＴで
あることを特徴とする請求項１５５記載の半導体装置。 - 【請求項１５９】 前記半導体装置はＨＥＭＴであるこ
とを特徴とする請求項１５０記載の半導体装置。 - 【請求項１６０】 第１の半導体領域の一部の空乏層と
空乏層とに挟まれた領域をチャンネル領域とし、該チャ
ンネル領域を流れる主電流が、該第１の半導体領域の主
表面と平行方向に流れ、該主電流の分布の方向が該主表
面と垂直方向であることを特徴とする半導体装置。 - 【請求項１６１】 前記空乏層は前記第１の半導体領域
の主表面の一部に形成された溝部の側壁表面のゲート絶
縁膜と、ゲート絶縁膜の表面に形成されたゲート電極に
より形成されることを特徴とする請求項１６０記載の半
導体装置。 - 【請求項１６２】 前記空乏層は前記第１の半導体領域
とは反対導電型の第２の半導体領域と前記第１の半導体
領域とが構成するｐｎ接合により形成され、該ｐｎ接合
の界面が、前記第１の半導体領域の主表面と実質的に垂
直方向であることを特徴とする請求項１６０記載の半導
体装置。 - 【請求項１６３】 前記空乏層は前記第１の半導体領域
の主表面の一部に形成された溝部の内部に埋め込まれた
金属と、前記第１の半導体領域との間に形成されるショ
ットキー接合により形成され、該ショットキー接合の界
面が、前記第１の半導体領域の主表面と実質的に垂直方
向であることを特徴とする請求項１６０記載の半導体装
置。 - 【請求項１６４】 所定の基板上に底面絶縁膜を介して
第１の半導体領域を形成する第１の工程と、 前記第１の半導体領域の所定の部分に前記底面絶縁膜に
達するまで第１および第２の溝部を形成する第２の工程
と、 前記第１および第２の溝部の側壁を拡散窓として用い、
前記第１の半導体領域に不純物を横方向に拡散して第
２、および第３の半導体領域を形成する第３の工程と、 前記第１，第２の溝部と直交する方向に、第３、および
第４の溝部を形成し、該第１，第２，第３、および第４
の溝部で前記第１，第２、および第３の半導体領域を囲
み、さらに前記第１の半導体領域の内部にゲート溝部を
形成する第４の工程と、 前記第１〜第４の溝部の表面に素子分離絶縁膜を形成
し、前記ゲート溝部の表面にゲート絶縁膜を形成する第
５の工程と、 前記第１〜第４の溝部に絶縁物を埋め込み、前記ゲート
溝部に埋め込みゲート電極を埋め込む第６の工程とから
少なくとも半導体装置の製造方法。 - 【請求項１６５】 前記第１の半導体領域は第１導電型
半導体領域であり、前記第３の工程により拡散する不純
物は第１導電型不純物であることを特徴とする請求項１
６４記載の半導体装置の製造方法。 - 【請求項１６６】 次の各工程を少なくとも含む半導体
装置の製造方法。 （イ）所定の基板上に底面絶縁膜を介して第１の半導体
領域を形成する工程； （ロ）前記第１の半導体領域の所定の部分に前記底面絶
縁膜に達するまで第１および第２の溝部を形成する工
程； （ハ）前記第１および第２の溝部の表面に素子分離絶縁
膜を形成し、さらにその上部に絶縁物を堆積し、前記第
１および第２の溝部を埋め込む工程； （ニ）前記第１および第２の溝部と直交する方向に前記
底面絶縁膜に達するまで第３の溝部を形成する工程； （ホ）前記第３の溝部の側壁を拡散窓として用い前記第
１の半導体領域に第１および第２の不純物を横方向に拡
散して第２および第４の半導体領域を形成する工程； （ヘ）前記第１および第２の溝部と直交し、前記第３の
溝部とは離間して、前記底面絶縁膜に達するまで第４の
溝部を形成する工程； （ト）前記第４の溝部の側壁を拡散窓として用い前記第
２の不純物を横方向に拡散して第３の半導体領域を形成
する工程； （チ）前記第１の半導体領域の内部にゲート溝部を形成
する工程； （リ）前記第３および第４の溝部の表面に素子分離絶縁
膜を形成する工程； （ヌ）前記ゲート溝部の表面にゲート絶縁膜を形成する
工程； （ル）前記第３および第４の溝部に絶縁物を埋め込む工
程； （ヲ）前記ゲート溝部に埋め込みゲート電極を埋め込む
工程 - 【請求項１６７】 前記第１の半導体領域は第１導電型
半導体領域であり、前記第１の不純物は第１導電型不純
物であり、前記第２の不純物は第２導電型不純物である
ことを特徴とする請求項１６６記載の半導体装置の製造
方法。 - 【請求項１６８】 前記（ホ）の工程において前記第２
の不純物を前記第１の不純物よりも先に拡散することを
特徴とする請求項１６７記載の半導体装置の製造方法。 - 【請求項１６９】 前記第２の不純物の拡散係数は前記
第１の不純物の拡散係数よりも大きく、前記（ホ）の工
程で前記第１および第２の不純物を同時に拡散すること
を特徴とする請求項１６７記載の半導体装置の製造方
法。 - 【請求項１７０】 前記ゲート絶縁膜は熱酸化法により
形成することを特徴とする請求項１６４−１６９のいず
れかに記載の半導体装置の製造方法。 - 【請求項１７１】 前記ゲート溝部および前記第１〜第
４の溝部はＣＶＤ法により埋め込むことを特徴とする請
求項１６４−１６９のいずれかに記載の半導体装置の製
造方法。 - 【請求項１７２】 前記ゲート溝部には不純物を添加し
た多結晶シリコンを埋め込み、前記第１〜第４の溝部に
は不純物を添加しない多結晶シリコンを埋め込むことを
特徴とする請求項１７１記載の半導体装置の製造方法。 - 【請求項１７３】 所定の基板上に底面絶縁膜を介して
第１の半導体領域を形成する第１の工程と、 前記第１の半導体領域の所定の部分に前記底面絶縁膜に
達するまで第１の溝部を形成する第２の工程と、 前記第１の溝部の側壁を拡散窓として用いて前記第１の
半導体領域に第１の不純物を横方向拡散して第３の半導
体領域を形成する第３の工程と、 前記第１の溝部を絶縁物で埋め込む第４の工程と、 前記第１の半導体領域の所定の部分に前記底面絶縁膜に
達するまで第２の溝部を形成する第５の工程と、 前記第２の溝部の側壁を拡散窓として用いて前記第１の
半導体領域に第２の不純物を横方向に拡散して第２の半
導体領域を形成する第６の工程とから少なくとも成るこ
とを特徴とする半導体装置の製造方法。 - 【請求項１７４】 前記第６の工程の前に前記第２の溝
部の側壁を拡散窓として前記第１の半導体領域に第３の
不純物を横方向拡散して、前記第２の半導体領域に隣接
した第４の半導体領域を形成する工程をさらに有するこ
とを特徴とする請求項１７３記載の半導体装置の製造方
法。 - 【請求項１７５】 前記第１の半導体領域は第１導電型
であり、前記第１の不純物は第２導電型であり、前記第
２の不純物は第１導電型であることを特徴とする請求項
１７３記載の半導体装置の製造方法。 - 【請求項１７６】 前記第１の半導体領域は第１導電型
であり、前記第１，第３の不純物は第２導電型であり、
前記第２の不純物は第１導電型であることを特徴とする
請求項１７４記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8066041A JPH08330601A (ja) | 1995-03-30 | 1996-03-22 | 半導体装置およびその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7335495 | 1995-03-30 | ||
| JP7-73354 | 1995-03-30 | ||
| JP8066041A JPH08330601A (ja) | 1995-03-30 | 1996-03-22 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08330601A true JPH08330601A (ja) | 1996-12-13 |
Family
ID=26407217
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8066041A Pending JPH08330601A (ja) | 1995-03-30 | 1996-03-22 | 半導体装置およびその製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JPH08330601A (ja) |
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