KR101225225B1 - 래치업되지 않는 집적 절연 게이트 양극성 트랜지스터 - Google Patents

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Abstract

횡형 절연 게이트 양극성 트랜지스터(LIGBT)는 반도체 기판 및 상기 반도체 기판의 양극 영역을 포함한다. 상기 기판의 제1 전도형 음극 영역은 상기 양극 영역으로부터 측면으로 일정한 간격을 두며, 상기 기판의 제2 전도형 음극 영역은 상기 양극 영역으로부터 반대편인 제1 전도형 음극 영역의 측면 상에 근접하여 위치된다. 상기 반도체 기판의 표류 영역은 상기 제1 전도형 양극 영역과 음극 영역 사이에 연장한다. 절연 게이트가 상기 제1 전도형 음극 영역에 동작 결합되며, 상기 양극 영역으로부터 반대편인 제1 전도형 음극 영역의 측면 상에 위치된다. 절연 스페이서가 상기 제2 전도형 음극 영역 위에 놓인다. 상기 절연 스페이서와 상기 제2 전도형 음극 영역의 측면 치수는 대략 동일하며, 상기 제2 전도형 음극 영역의 측면 치수보다는 대략 작다.
Figure R1020097011019
트랜지스터, 횡형 절연 게이트 양극성 트랜지스터(LIGBT), 반도체 기판, 스페이서

Description

래치업되지 않는 집적 절연 게이트 양극성 트랜지스터{INTEGRATED LATCH-UP FREE INSULATED GATE BIPOLAR TRANSISTOR}
본 발명은 일반적으로 반도체 장치에 관한 것이며, 더욱 상세하게는 래치업되지 않는(latch-up free) 집적 절연 게이트 양극성 트랜지스터에 관한 것이다.
절연 게이트 양극성 트랜지스터(IGBT)는 양극성 트랜지스터와 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)의 집적 결합이며, 그의 우수한 온 상태(on-state) 특성들, 적당한 전환속도, 및 우수한 안전동작 영역으로 인해 상업적으로 성공하고 있다. 전형적인 횡형 IGBT는 양극과 음극 사이에 측면 위치된 게이트를 구비한다(예컨대, 발명자 아들러(Adler) 외에 의해 1990년 10월 16일 발행된 미국특허 제4,963,951호; 발명자 오타베(Watabe)에 의해 1997년 8월 5일 발행된 미국특허 제5,654,561호; 발명자 엔도(Endo) 외에 의해 1999년 2월 9일 발행된 미국특허 제5,869,850호 참조). 발명자 켐카(Khemka) 외에 의해 2003년 3월 4일 발행된 미국특허 제6,528,849호는 초접합 이중 게이트 횡형 DMOSFET 장치(super junction dual gate lateral DMOSFET device)를 개시한다.
초접합 디모스(Super junction Double Diffused Metal Oxide Semiconductor) 장치들은 그들이 오프-상태의 고 항복전압 및 및 온-상태의 저 저항을 위한 일차원(one dimension) 실리콘 장치의 한계를 극복하기 때문에 바람직하다. 초접합 장치에서, 소모 영역들이 장치의 고 항복 전압을 위해 n 및 p 필러들에 형성된다. n 필러(n 채널의 MOSFET을 위한)들의 상대적으로 높은 도핑 농도(doping concentration)는 장치의 온-상태 저항을 감소시킬 수 있다. 그러나, 상기 p 필러들이 장치 표류 영역의 상당한 비율을 점유하기 때문에, 그들은 MOSFET의 온-상태에서 장치의 저항을 감소시키는데 기여하지는 않는다. 상기 p 필러들이 온 상태에서의 장치 저항(Ron)을 줄이는데 기여하도록 설계된 초접합 장치를 구비하는 것이 바람직하다.
횡형 IGBT(LIGBT)들은 그들의 우수한 장치 특성으로 전력집적회로(PIC) 응용물의 전력 장치로서 일반적으로 사용된다. 그러나, 게이트 제어 손실을 이끄는 장치의 래치업이 IGBT 아키텍처에 있어서 기생 사이리스터(parasitic thyristor)(n+ 음극/p-바디/n-드리프트/p+ 양극)의 존재로 인해 고 전류에서 발생할 수 있다. 그러므로, 사실상 래치업되지 않는(latch-up free) IGBT를 제조하는 것이 바람직하다.
따라서, 감소된 온-상태 저항을 가지는 횡형 IGBT 장치에 대한 수요가 있으며, 상기 장치의 기생 npn은 정상 동작에서 결코 턴 온(turn on)하지 않으며, 이에 따라 상기 횡형 IGBT 장치는 효과적으로 래치업 프리된다.
본 발명에 의하여, 상기 수요들에 대한 실현 및 상술한 문제들에 대한 해결책이 제공된다.
본 발명의 특징에 의하여, 반도체 기판; 상기 반도체 기판의 양극 영역; 상기 양극 영역으로부터 측면으로 일정한 간격을 둔 상기 기판의 제1 전도형 음극 영역; 상기 양극 영역으로부터 반대편인 상기 제1 전도형 음극 영역의 측면 상에서 가깝게 위치되는 상기 기판의 제2 전도형 음극 영역; 상기 제1 전도형의 양극 영역과 음극 영역 사이에 있는 상기 반도체 기판의 표류 영역; 상기 양극 영역으로부터 반대편인 상기 제1 전도형 음극 영역의 측면 상에 위치되는 상기 제1 전도형 음극 영역에 동작 결합되는 절연 게이트; 및 상기 제2 전도형 음극 영역 위에 놓이는 절연 스페이서를 포함하는 횡형 절연 게이트 양극성 트랜지스터(LlGBT) 장치가 제공되며, 상기 절연 스페이서와 상기 제2 전도형 음극 영역의 측면 치수는 대략 동일하다.
본 발명의 다른 특징에 의하여, p 기판; 상기 p 기판상에 형성되는 n 영역;
상기 n 영역에 형성되는 p 바디 영역; 양극 영역; 상기 양극 영역으로부터 측면으로 일정한 간격을 둔 상기 p 바디 영역에 형성되는 p+ 음극 영역; 상기 양극 영역으로부터 반대편인 상기 p+ 음극 영역의 측면 상에서 가깝게 위치된 상기 p 바디 영역에 형성되는 n+ 음극 영역; 상기 p+ 음극 영역에 형성되어 상기 n+ 음극 영역에 결합되는 전도층; 상기 양극 영역과 상기 p+ 음극 영역 사이의 상기 p 기판상에 형성되는 표류 영역; 상기 양극 영역으로부터 반대편인 상기 p+ 음극 영역의 측면 상에 위치된 상기 p+ 음극 영역에 동작 결합되는 절연 게이트; 및 상기 n+ 음극 영역 위에 놓이는 절연 스페이서를 포함하는 횡형 절연 게이트 양극성 트랜지스터(LlGBT) 장치가 제공되며, 상기 절연 스페이서와 상기 n+ 음극 영역의 측면 치수는 동일하며, 상기 p+ 음극 영역의 측면 치수보다 대략 작다.
본 발명의 또 다른 특징에 의하여, 반도체 기판의 활성 영역에 양극 영역을 형성하고; 상기 양극 영역으로부터 측면으로 일정한 간격을 둔 상기 활성 영역에 제1 전도형 음극 영역을 형성하고; 상기 양극 영역으로부터 반대편인 상기 제1 전도형 음극 영역의 측면 상에서 가깝게 위치되는 상기 활성 영역에 제2 전도형 음극 영역을 형성하고; 상기 제1 전도형 양극 영역과 음극 영역 사이의 상기 활성 영역에 표류 영역을 형성하고; 상기 제1 전도형 음극 영역에 동작 결합되며, 상기 양극 영역으로부터 반대편인 제1 전도형 음극 영역의 측면 상에 위치되는 절연 게이트를 형성하고; 상기 제2 전도형 음극 영역 위에 놓이는 절연 스페이서를 형성함에 의한 횡형 절연 게이트 양극성 트랜지스터(LlGBT) 장치의 제조 방법이 제공되며, 상기 절연 스페이서와 상기 제2 전도형 음극 영역의 측면 치수는 대략 동일하다.
일반적으로 본 발명의 전술한 및 기타 특징, 특성 및 이점들은 첨부 도면과 관련하여 다음의 상세한 설명으로부터 더욱 이해될 것이다.
도 1a는 본 발명의 일 실시형태를 나타내는 개략 사시도이며,
도 1b는 본 발명의 다른 실시형태를 나타내는 개략 사시도이며,
도 1c는 본 발명의 다른 실시형태를 나타내는 개략 사시도이며,
도 2는 도 1의 일부 실시형태를 나타내는 부분 개략도이며,
도 3 및 도 4는 도 1의 일부 실시형태를 나타내는 각각의 단면 측면 및 평면 개략도이며,
도 5a, 5b, 5c 및 5d는 도 1의 실시형태를 위한 대안적인 양극 영역 설계를 나타내는 각각의 개략 사시도이며,
도 6은 본 발명의 다른 실시형태에 있어서의 개략 사시도이며,
도 7은 세 개의 LIGBT 장치들과 하나의 LDMOS 장치의 순방향 전도 특성들을 나타내는 그래픽이며,
도 8은 도 8의 장치들의 역방향 바이어스 특성들을 나타내는 그래픽이며,
도 9는 본 발명의 순방향 전도 특성들을 나타내는 그래픽이며,
도 10a, 10b, 11a, 11b, 12a, 12b, 13a, 13b, 14a 및 14b는 본 발명의 동작을 설명하는데 유용한 홀 벡터(hole vectors)와 전자 벡터(electron vectors)의 그래픽이며,
도 15a, 15b 및 15c는 도 1의 n+ 음극 스페이서의 형성을 나타내는 부분 개략도이다.
명료화를 목적으로 적절한 위치에 대응 특징을 표시하기 위해 참조 부호가 도면들에 반복되는 것이 인지될 것이다. 또한, 상기 도면들에서의 다양한 대상물의 상대 크기는 본 발명을 더욱 명확하게 도시하기 위해 일부의 경우 왜곡된다.
도 1을 지금 참조하면, 본 발명에 따른 LIGBT 장치의 일 실시형태(10)가 나타난다. 보여진 바와 같이, 상기 LIGBT 장치(10)는 p-기판(12)과 함께 상기 기판의 상부에 있는 임의의 산화층(14)을 구비한다. 또한, 상기 LIGBT 장치(10)는 매립된 n 웰영역(buried n well region)(16), n-에피 영역(n- epi region)(18), p 바디(20), p-웰(22), p+ 음극층(24), n+ 음극 스페이서(26), 게이트(28), 게이트 산화물(30), 산화물 스페이서(32), 음극 실리사이드층(34), 게이트 터미널(36), 음극 터미널(38), 초접합 표류 영역(40), n 웰영역(42), p+ 양극(44), 양극 실리사이드층(46), 및 양극 터미널(48)을 포함한다. 도 1에서 볼 수 있는 바와 같이, 상기 게이트(28)는 음극(34)과 양극(46) 사이의 영역으로부터 오프셋된다. 하기에 더 상세히 설명되는 바와 같이, n+ 음극 스페이서(26)와 p 영역(20,22,24)들을 구비한 오프셋 게이트 및 산화물 스페이서(32) 하부의 조그마한 n+ 음극 스페이서(26)는 LIGBT 장치(10)의 래치업 가능성을 크게 감소시킨다.
도 1b는 초접합 표류 영역(40)이 매립된 n 웰(16)과 일부의 n-에피 영역(18)으로 구성된 종래의 RESURF 드리프트 영역(52)으로 교체된 본 발명의 다른 실시형태(50)를 나타내는 개략 사시도이다.
도 1c는 매립된 n 웰영역(16)이 장치의 더 높은 항복 전압을 위해 장치의 오프-상태에서 n 필러를 용이하게 소모시킬 수 있지만, 도 1a와 비교할 때, 약간 더 높은 온-상태 저항을 유도하는 p 영역(20,22)들 아래의 n-에피(18)에 더 많은 전류를 집중시키는(crowd) 매립된 p 웰영역(17)으로 교체되는 본 발명의 다른 실시형태(60)를 나타내는 개략 사시도이다.
도 2는 오프셋 게이트(28)와, 실리사이드 음극(34)과, p 바디(20)와, p-웰(22)과, p+ 음극층(24)과, 제1 및 제2 금속층(60)을 동반한 n+ 음극 스페이서(26)를 더 잘 도시하기 위한 도 1a의 좌측 상단 코너(upper left hand corner)에 대한 확대도이다. 온-상태에서, p 바디(20)와 p-웰(22)의 존재는 p+ 음극층(24)에 의한 홀들의 집합을 용이하게 하며, 이에 의해 홀들은 장치의 래치업을 야기할 수 있는 n+ 음극(26) 영역을 덜 유통하게 될 것이다. n+ 음극 스페이서(26) 하부의 공핍 영역(depletion region)은 상기 영역으로부터 홀의 흐름을 전환하고, n+ 음극(26)의 하부를 흐르는 홀의 수를 감소시킨다. 이들 모든 것들은 상기 홀들이 n+ 음극(26)에 이르기 전에 p 바디(20)와 p-웰(22)을 통하는 p+ 음극(24)에 의해 효과적으로 집적하는 것을 가능하게 한다. 상기 장치(10)의 래치업은 따라서 LlGBT 장치(10)의 정상 동작 동안에 효과적으로 방지된다.
래치업 특성을 더 향상시키기 위해, n+ 음극 스페이서(26)의 폭이 최소화된다. 바람직하게는 n+ 음극 영역(26)의 측면 치수는 p+ 음극층(24)의 측면 치수보다 대략 작다. n+ 음극 영역을 형성하는 종래의 방법에서, 상기 폭은 포토리소그래피 특성에 의해 제한된다. 도 15a, 15b 및 15c와 관련하여 하기에 거론한 바와 같이, 산화물 스페이서(32)는 n+ 음극 스페이서(26)의 폭을 한정하기 위한 하드 마스크로서 사용된다.
도 3 및 도 4에 개략적으로 나타낸 바와 같이, 상기 초접합 표류 영역(40)은 p-매립층(56)에 의해 두 개의 세로면(52,54)들로 각각 분리되는 하나 이상의 인터리브된 p 및 n 필러(48,50)들로 형성될 수 있다. 도 1a의 실시형태에서 상부(52)는 p-상부층(58)을 가지며, 하부(54)는 산화물(14)의 바닥층을 가진다. 인터리브된 p 및 n 필러(48,50)들은 각각 상부(52)와 바닥부(54)에 다중 적층된 접합 전계 효과 트랜지스터(JFET)(60,62)들을 형성한다.
정전압(positive voltage)이 p+ 음극층(24)에 비례하여 p+ 양극층(46)에 인가될 때, 게이트(28)에 인가된 전압이 장치의 임계 전압보다 높을 때, 및 양극 전압이 음극 전압에 대한 하나의 다이오드 드롭(diode drop)보다 높을 때, 상기 LIGBT 장치(10)가 동작의 순방향 전도 모드에 있게 된다. 이러한 환경들 하에서, p+ 양극(44)은 초접합 표류 영역(40)의 p-필러(48)들과 n-필러(50)들 내에 홀들을 pn 접합 주입한다. 이들 홀들의 일부는 n 필러 영역(50)들의 장치 채널로부터 유동하는 전자들과 재결합할 것이며, LlGBT 장치(10)의 n 필러 저항을 감소시키기 위해 n 필러(50)들의 전도성을 변조할 것이다. 상기 홀들의 일부는 p 필러(48)들을 유동할 것이며, 이는 상기 p 필러(48)들이 LlGBT 장치(10)의 온-상태 동안에 장치의 저항을 줄이는데 기여하게 한다. 상기 거의 대부분의 홀들은 상기 초접합 표류 영역(40)으로부터(n 및p 필러(50,48)들 모두로부터) p 바디(20)와 p-웰(22)로 유동할 것이며, n+ 음극 스페이서(26)의 영역을 유동하지 않고 p+ 음극층(24)에 의해 집합될 것이다. 따라서, 장치(10)의 정상 동작에서, 상기 홀들은 장치(10)의 래치업을 야기하지 않는다.
상기 LlGBT 장치(10)가 역방향 바이어스될 경우, 상기 LlGBT 장치(10)는 종래의 초접합 장치와 유사하게 동작한다. 초접합 표류 영역(40)에서, n 및 p 필러(50,48)들의 음극 및 양극 단부들의 횡형 pn 접합들에 있어서 공핍(depletion)이 시작된다. 상기의 모든 n 및 p 필러들은 장치의 높은 항복전압을 획득하기 위해 완전히 공핍될 수 있다.
도 5a, 5b, 5c, 및 5d는 임의의 양극 영역 설계들을 나타낸다. 도 5a는 도 1의 실시형태에 사용된 설계를 나타내며, p+ 양극(44), n-웰영역(42), 전도성 실리사이드층(46) 및 양극 터미널(48)을 구비한다. 도 5b는 인터리브된 n+ 양극 세그먼트(66)들 및 p+ 양극 세그먼트(68)들을 구비하는 하나의 양극 설계를 보인다. 도 5c는 실리사이드층(46)과 n형 층(70)을 포함하는 실리사이드된 쇼트키 애노드(silicided Schottky anode;세그먼트될 수도 있는)를 나타낸다. 도 5d는 상기 n+ 세그먼트(74)들이 p+ 세그먼트(72)들보다 큰 단면 영역을 가진다는 점을 제외하면 도 5b와 동일한 양극 영역을 나타낸다.
도 5a의 양극 설계는 상기 4개의 양극 영역 설계들의 최고 정공주입(hole injection)을 생성한다. 상기 정공 주입은 초접합 표류 영역(40)의 전도성을 변조하며, 최저의 온-상태 저항을 제공한다. 도 5b의 양극 설계는 동일한 단면 영역의 n+ 영역(66) 및 p+ 영역(68)들을 각각 구비하며, 신속한 전환 및 도 5a의 양극 설계보다 높은 항복 전압을 제공한다. n+ 세그먼트(74)들의 영역이 p+ 세그먼트(72)들의 영역보다 50% 더 큰 도 5d의 양극 영역은 도 5c의 양극 영역보다 신속한 전환을 가진다.
도 6은 SOI 기판(14)을 구비한 디티아이(Deep Trench Isolation: DTI) 설계(80) 및 최고의 분리를 제공하지만 비용이 좀 더 비싼 디티아이(Deep Trench Isolation)(82)를 나타낸다. 일 대안적인 기판 설계는 p 매립웰과 p+ 싱크분리(p+ sink isolation)를 가지는 p-기판이다. 후자의 설계는 덜 완벽한 분리를 제공하지만 좀 더 경제적이다.
도 7은 유사한 도핑 프로파일과 70μm의 표류 길이(drift length)를 가지는 하나의 LDMOS 장치와 세 개의 LlGBT 장치들의 시뮬레이트된 순방향 전도 특성들을 나타낸다. 곡선(90)은 본 발명에 의한 n+ 음극 스페이서를 구비한 오프셋 게이트(LlGBT)의 전류-전압 순방향 전도 특성들을 나타내며, 곡선(92)은 1.5μm의 n+ 음극을 가지는 오프셋 게이트의 전류-전압 순방향 전도 특성들을 나타내며; 곡선(94)은 종래 LlGBT의 전류-전압 순방향 전도 특성들을 나타내며; 및 곡선(96)은 종래 LDMOS의 전류-전압 순방향 전도 특성들을 나타낸다. 상기 LDMOS(곡선(96))는 상기 LlGBT 장치들과 비교하여 훨씬 낮은 전류 처리능을 가지지만 래치업되지 않는다. 이는 LDMOS 표류 영역의 전도성 변조가 없고 상기 장치의 기생 사이리스터 구조가 없기 때문이다.
종래의 LlGBT(곡선(94)) 및 1.5μm의 n+ 음극 길이를 가지는 오프셋 게이트(LlGBT)(곡선(92))의 정지 래치업 전류 밀도(static latch-up current densities)는 각각 대략 3e-4A/μm 및 7e-4 A/μm 이상이다. 그러나, 더욱 중요하게는 효과적이게도, 본 발명에 따른 n+ 음극 스페이서를 구비한 오프셋 게이트(LlGBT)(곡선(90))에서는 순방향 전류 밀도가 600V - 700V 장치들의 Si 한계를 초과하는 1.7e3 A/μm 보다 큰 경우라 할지라도, 래치업이 발생하지 않는다. 따라서, 본 발명의 n+ 음극 스페이서를 구비하는 오프셋 게이트(LlGBT)는 매우 높은 전류 처리능을 가지며, 효과적으로 래치업 프리된다(free of latch-up).
도 8은 도 7에 나타난 장치들의 시뮬레이트된 역방향 바이어스 특성들을 나타낸다. 유사한 도핑 프로파일 및 70μm의 동일한 표류 길이로, 도 7에 시험된 세 개의 LIGBT들의 시뮬레이트된 항복전압은 대략 640V이며, 770V의 LDMOS 항복전압과 비교할 때 약 130V 작다. 이는 양극 전압이 매우 높을 때 용이하게 누손(leakage)을 유도할 수 있는 LIGBT 장치들에 존재하는 기생 pnp로 인한 것이다. 상기 LIGBT 장치들의 항복전압은 기생 pnp 베타(parasitic pnp beta)를 감소시키는 n-버퍼층(p+ 양극 영역에 위치하는)을 최대화함에 의해 증가할 수 있다. 그러나, 하나 이상의 버퍼 마스크층이 필요하기 때문에 공정비용에 대한 타협(trade off)이 필요하다.
도 9는 팽창된(expanded) 전류 밀도 및 전압 범위를 가지는 본 발명의 시뮬레이트된 순방향 전도 특성을 나타낸다. 보여진 바와 같이, 상기 순방향 전류 밀도가 600V-700V 장치들의 Si 한계를 초과하는 2.8e-3 A/μm 보다 크다 할지라도, 래치업이 일어나지 않는다. 따라서, 본 발명의 n+ 음극 스페이서를 구비한 오프셋 게이트 LIGBT는 매우 높은 전류 처리능을 가지며, 또한 효과적으로 래치업 프리된다.
도 10a, 10b 내지 14a, 14b는 본 발명을 설명하는데 유용한 래치업의 수치해석을 나타내는 게이트 영역과 양극에 근접하는 시뮬레이트된 그래픽이다. 도 10a, 11a 및 12a는 각각 2e-4A/μm, 5e-4A/μm, 및 le-3A/μm의 전류에서 본 발명의 LIGBT 양극 영역에 있는 홀 벡터들을 도시한다. le-3A/μm의 전류에서도 n+ 음극 스페이서에 있어서 홀 벡터들이 확인되지 않았으며, 이는 상기 n+ 음극/p-웰 다이오드가 턴 온(turn on)하지 않았으며, 결과로 래치업이 발생하지 않았다는 것을 의미한다. 도 10b, 11b 및 12b는 각각 2e-4A/μm, 5e-4A/μm, 및 le-3A/μm의 전류에 있어서의 전자 벡터들을 나타낸다.
도 13a 및 13b는 2e-4A/μm의 전류에서 종래의 LIGBT 구조에 있는 각각의 홀 및 전자 벡터들을 도시한다. n+ 음극 영역에서 홀 벡터들이 확인되지 않았으며, 이는 상기 n+ 음극/p-웰 다이오드가 턴 온(turn on)하지 않았으며, 래치업이 발생하지 않았다는 것을 의미한다. 도 14a 및 14b는 5e-4A/μm의 전류에서 종래의 LIGBT 구조에 있는 각각의 홀 및 전자 벡터들을 도시한다. n+ 음극으로 홀들을 주입하는 것은 5e-4A/μm의 전류에서 자명한 것이며, 이는 상기 n+ 음극/p-웰 다이오드가 턴 온(turn on)하였으며, 래치업이 발생했다는 것을 의미한다.
도 15a, 15b 및 15c는 LIGBT 장치(10,50,60)들의 음극 영역을 형성하는데 사용될 수 있는 공정 과정들을 도시한다. p-웰(100)이 내부에 확산된 n-에피층(18)이 도 15a에 도시된다. p 바디(104) 및 셸로우(shallow) n+ 주입 영역(106)들이 상기 n-에피층(18)의 게이트 폴리(gate poly)에 자기 정렬되어 형성된다. 도 15b에서, 상기 p-웰(100), p 바디(104) 및 n+ 주입 영역(106)들은 각각 p-웰(22), p 바디(20) 및 n+ 층(110)을 형성하기 위해 확산하였다. 산화층(108)이 증착되고, 상기 증착된 산화물이 이방성 에칭된(anisotropically etched) 후에, 측벽면 산화물(32)이 도 5c와 같이 남겨진다. 마스크로서 상기 측벽면 산화물(32)과 전계 산화물(102)을 사용하여, p+ 음극층(24)이 도 1a, 도 1b, 도 1c, 도 2 및 도 6에 도시된 n+ 음극 스페이서(26) 위치에 측벽면 산화물(32)을 남기고 게이트(28) 아래에 n+ 층(110)의 일부를 두며 형성된다. p+ 음극층(24)의 일부는 실리사이드층(34)으로 변환된다. 바람직한 실시형태에서, n+ 음극 스페이서(26)의 폭은 0.05 내지 0.3 μm이다.
본 발명은 그의 바람직한 실시형태를 포함하기 위해 특정 참조로 상세히 설명되었지만, 본 발명의 사상과 범위 내에서 다양한 변형이 작용할 수 있음을 이해될 것이다.
본 발명은 일반적으로 반도체 장치에 관한 것이며, 더욱 상세하게는 래치업되지 않는(latch-up free) 집적 절연 게이트 양극성 트랜지스터에 관한 것이다.
횡형 IGBT(LIGBT)들은 그들의 우수한 장치 특성으로 전력집적회로(PIC) 응용물의 전력 장치로서 일반적으로 사용된다. 그러나, 게이트 제어 손실을 이끄는 장치의 래치업이 IGBT 아키텍처에 있어서 기생 사이리스터(parasitic thyristor)(n+ 음극/p-바디/n-드리프트/p+ 양극)의 존재로 인해 고 전류에서 발생할 수 있다. 그러므로, 사실상 래치업되지 않는(latch-up free) IGBT를 제조하는 것이 바람직하다.
따라서, 감소된 온-상태 저항을 가지는 횡형 IGBT 장치에 대한 수요가 있으며, 상기 장치의 기생 npn은 정상 동작에서 결코 턴 온(turn on)하지 않으며, 이에 따라 상기 횡형 IGBT 장치는 효과적으로 래치업 프리된다.
본 발명에 의하여, 상기 수요들에 대한 실현 및 상술한 문제들에 대한 해결책이 제공된다.
삭제

Claims (27)

  1. 횡형 절연 게이트 양극성 트랜지스터(LlGBT) 장치로서,
    반도체 기판;
    상기 반도체 기판의 양극 영역;
    상기 양극 영역으로부터 측면으로 일정한 간격을 둔 상기 기판의 제1 전도형 음극 영역;
    상기 양극 영역으로부터 반대편인 상기 제1 전도형 음극 영역의 측면 상에서 가깝게 위치되는 상기 기판의 제2 전도형 음극 영역;
    상기 제1 전도형의 양극 영역과 음극 영역 사이에 있는 상기 반도체 기판의 표류 영역;
    상기 양극 영역으로부터 반대편인 상기 제1 전도형 음극 영역의 측면 상에 위치되는 상기 제1 전도형 음극 영역에 동작 결합되는 절연 게이트; 및
    상기 제2 전도형 음극 영역 위에 놓이는 절연 스페이서를 포함하며,
    상기 절연 스페이서와 상기 제2 전도형 음극 영역의 측면 치수는 동일하거나, 상기 제1 전도형 음극 영역의 측면 치수보다 작은 것을 특징으로 하는 횡형 절연 게이트 양극성 트랜지스터 장치.
  2. 제 1항에 있어서,
    상기 제1 전도형은 p형이고, 상기 제2 전도형은 n형인 것을 특징으로 하는 횡형 절연 게이트 양극성 트랜지스터 장치.
  3. 제 1항에 있어서,
    상기 제2 전도형 음극 영역의 측면 치수는 상기 제1 전도형 음극 영역의 측면 치수보다 작은 것을 특징으로 하는 횡형 절연 게이트 양극성 트랜지스터 장치.
  4. 제 1항에 있어서,
    상기 양극 영역은 상기 제1 전도성의 양극을 포함하는 것을 특징으로 하는 횡형 절연 게이트 양극성 트랜지스터 장치.
  5. 제 1항에 있어서,
    상기 양극 영역은 상기 제1 전도형의 인터리브된 세그먼트(interleaved segments)와 상기 제2전도형의 인터리브된 세그먼트를 포함하는 것을 특징으로 하는 횡형 절연 게이트 양극성 트랜지스터 장치.
  6. 제 1항에 있어서,
    상기 양극 영역은 쇼트키 양극을 포함하는 것을 특징으로 하는 횡형 절연 게이트 양극성 트랜지스터 장치.
  7. 제 6항에 있어서,
    상기 쇼트키 양극은 제1 전도형과 제2 전도형 가운데 하나의 일 실리사이드층과 일 층을 포함하는 것을 특징으로 하는 횡형 절연 게이트 양극성 트랜지스터 장치.
  8. 제 1항에 있어서,
    상기 표류 영역은 초접합 표류 영역인 것을 특징으로 하는 횡형 절연 게이트 양극성 트랜지스터 장치.
  9. 제 8항에 있어서,
    상기 초접합 표류 영역은 단일 JFET(접합 전계 효과 트랜지스터), 두 개의 적층된 JFET, 또는 다중 JFET 가운데 하나인 것을 특징으로 하는 횡형 절연 게이트 양극성 트랜지스터 장치.
  10. 제 8항에 있어서,
    상기 초접합 표류 영역은 제1 전도형의 제1 층과 제 2층과, 상기 제 1층과 제 2층을 중개하며, 상기 양극 영역과 음극 영역 사이에 연장하는 상기 제1 전도형의 교호 인터리브된 필러(pillar)와 제2 전도형의 교호 인터리브된 필러를 구비하는 제3 층을 포함하는 것을 특징으로 하는 횡형 절연 게이트 양극성 트랜지스터 장치.
  11. 제 8항에 있어서,
    상기 초접합 표류 영역은 제1 전도형의 제1 층과, 제 2층과, 제3층과, 상기 제 1층과 제 2층을 중개하며, 상기 양극 영역과 음극 영역 사이에 연장하는 상기 제1 전도형과 제2 전도형의 교호 인터리브된 필러(pillar)들을 구비하는 제4 층을 포함하며, 상기 표류 영역은 상기 제2 층과 제 3층을 중개하며, 상기 양극 영역과 음극 영역 사이에 연장하는 상기 제1 전도형과 제2 전도형의 교호 인터리브된 필러(pillar)들을 구비하는 제 5층을 포함하는 것을 특징으로 하는 횡형 절연 게이트 양극성 트랜지스터 장치.
  12. 횡형 절연 게이트 양극성 트랜지스터(LIGBT) 장치로서,
    p 기판;
    상기 p 기판상에 형성되는 n 영역;
    상기 n 영역에 형성되는 p 바디 영역;
    양극 영역;
    상기 양극 영역으로부터 측면으로 일정한 간격을 둔 상기 p 바디 영역에 형성되는 p+ 음극 영역;
    상기 양극 영역으로부터 반대편인 상기 p+ 음극 영역의 측면 상에서 가깝게 위치된 상기 p 바디 영역에 형성되는 n+ 음극 영역;
    상기 p+ 음극 영역에 형성되어 상기 n+ 음극 영역에 결합되는 전도층;
    상기 양극 영역과 상기 p+ 음극 영역 사이의 상기 p 기판상에 형성되는 표류 영역;
    상기 양극 영역으로부터 반대편인 상기 p+ 음극 영역의 측면 상에 위치된 상기 p+ 음극 영역에 동작 결합되는 절연 게이트; 및
    상기 n+ 음극 영역 위에 놓이는 절연 스페이서를 포함하며,
    상기 절연 스페이서와 상기 n+ 음극 영역의 측면 치수는 동일하거나, 상기 p+ 음극 영역의 측면 치수보다 작은 것을 특징으로 하는 횡형 절연 게이트 양극성 트랜지스터 장치.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 제 12항에 있어서,
    상기 표류 영역은 초접합 표류 영역인 것을 특징으로 하는 횡형 절연 게이트 양극성 트랜지스터 장치.
  18. 제 17항에 있어서,
    상기 초접합 표류 영역은 단일 JFET(접합 전계 효과 트랜지스터), 두 개의 적층된 JFET, 또는 다중 JFET 가운데 하나인 것을 특징으로 하는 횡형 절연 게이트 양극성 트랜지스터 장치.
  19. 제 17항에 있어서,
    상기 초접합 표류 영역은 제1 전도형의 제1 층과 제 2층과, 상기 제 1층과 제 2층을 중개하며, 상기 양극 영역과 음극 영역 사이에 연장하는 상기 제1 전도형의 교호 인터리브된 필러(pillar)와 제2 전도형의 교호 인터리브된 필러를 구비하는 제3 층을 포함하는 것을 특징으로 하는 횡형 절연 게이트 양극성 트랜지스터 장치.
  20. 제 17항에 있어서,
    상기 초접합 표류 영역은 제1 전도형의 제1 층과, 제 2층과, 제3층과, 상기 제 1층과 제 2층을 중개하며, 상기 양극 영역과 음극 영역 사이에 연장하는 상기 제1 전도형의 교호 인터리브된 필러(pillar)와 제2 전도형의 교호 인터리브된 필러를 구비하는 제4 층을 포함하며, 상기 표류 영역은 상기 제2 층과 제 3층을 중개하며, 상기 양극 영역과 음극 영역 사이에 연장하는 상기 제1 전도형의 교호 인터리브된 필러(pillar)와 제2 전도형의 교호 인터리브된 필러를 구비하는 제 5층을 포함하는 것을 특징으로 하는 횡형 절연 게이트 양극성 트랜지스터 장치.
  21. 제 1항에 있어서,
    상기 장치는 디티아이(Deep Trench Isolation: DTI) 설계를 가지는 것을 특징으로 하는 횡형 절연 게이트 양극성 트랜지스터 장치.
  22. 제 1항에 있어서,
    상기 장치는 RESURF 드리프트 영역(RESURF drift region) 설계를 가지는 것을 특징으로 하는 횡형 절연 게이트 양극성 트랜지스터 장치.
  23. 제 1항에 있어서,
    상기 장치는 매립된 p 웰영역(buried p well region) 설계를 가지는 것을 특징으로 하는 횡형 절연 게이트 양극성 트랜지스터 장치.
  24. 제 12항에 있어서,
    상기 장치는 디티아이(Deep Trench Isolation: DTI) 설계를 가지는 것을 특징으로 하는 횡형 절연 게이트 양극성 트랜지스터 장치.
  25. 제 12항에 있어서,
    상기 장치는 RESURF 드리프트 영역(RESURF drift region) 설계를 가지는 것을 특징으로 하는 횡형 절연 게이트 양극성 트랜지스터 장치.
  26. 제 12항에 있어서,
    상기 장치는 매립된 p 웰영역(buried p well region) 설계를 가지는 것을 특징으로 하는 횡형 절연 게이트 양극성 트랜지스터 장치.
  27. 횡형 절연 게이트 양극성 트랜지스터(LIGBT) 장치의 제조 방법으로서,
    반도체 기판의 활성 영역에 양극 영역을 형성하는 단계;
    상기 양극 영역으로부터 측면으로 일정한 간격을 둔 상기 활성 영역에 제1 전도형 음극 영역을 형성하는 단계;
    상기 양극 영역으로부터 반대편인 상기 제1 전도형 음극 영역의 측면 상에서 가깝게 위치되는 상기 활성 영역에 제2 전도형 음극 영역을 형성하는 단계;
    상기 제1 전도형 양극 영역과 음극 영역 사이의 상기 활성 영역에 표류 영역을 형성하는 단계;
    상기 제1 전도형 음극 영역에 동작 결합되며, 상기 양극 영역으로부터 반대편인 제1 전도형 음극 영역의 측면 상에 위치되는 절연 게이트를 형성하는 단계;
    상기 제2 전도형 음극 영역 위에 놓이는 절연 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 횡형 절연 게이트 양극성 트랜지스터 장치의 제조 방법.
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