CN116169159B - 一种超级结绝缘栅双极型晶体管结构及其制作方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 239000004065 semiconductor Substances 0.000 claims abstract description 23
- 239000000969 carrier Substances 0.000 claims abstract description 9
- 238000005036 potential barrier Methods 0.000 claims abstract description 7
- 239000002184 metal Substances 0.000 claims description 35
- 210000000746 body region Anatomy 0.000 claims description 32
- 229910052710 silicon Inorganic materials 0.000 claims description 24
- 239000010703 silicon Substances 0.000 claims description 24
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 9
- 229920005591 polysilicon Polymers 0.000 claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 15
- XUIMIQQOPSSXEZ-AKLPVKDBSA-N silicon-31 atom Chemical compound [31Si] XUIMIQQOPSSXEZ-AKLPVKDBSA-N 0.000 description 8
- XUIMIQQOPSSXEZ-RNFDNDRNSA-N silicon-32 atom Chemical compound [32Si] XUIMIQQOPSSXEZ-RNFDNDRNSA-N 0.000 description 6
- 238000000151 deposition Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 230000000052 comparative effect Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
- H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
- H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
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- General Physics & Mathematics (AREA)
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Abstract
本发明公开了一种超级结绝缘栅双极型晶体管结构及其制作方法。所述晶体管结构包括第一导电类型的漂移区，所述漂移区内间隔分布有多个超级结区，其中，所述超级结区包括沿载流子的移动方向依次设置的第二导电类型的第一半导体、第一导电类型的第二半导体和第二导电类型的第三半导体，所述第二半导体至少用于与第一半导体形成势垒，而使流入超级结区的载流子积累在第一半导体中。本发明提供的超级结绝缘栅双极型晶体管结构，导通压降小，导通损耗低。
Description
技术领域
本发明属于半导体器件技术领域，具体涉及一种新型的超级结绝缘栅双极型晶体管结构及其制作方法。
背景技术
绝缘栅双极型晶体管(IGBT)是由双极型三极管和绝缘栅型场效应管组成的复合全控型电压驱动式功率半导体器件，兼有绝缘栅型场效应管的高输入阻抗和双极型三极管的低导通压降两方面的优点，被广泛应用在各种功率集成电路中。
随着应用的不断升级，传统的绝缘栅双极型晶体管已不再满足高性能的应用需求，因此，提出了超级结结构的绝缘栅双极型晶体管，但这种超级结绝缘栅双极型晶体管为了得到较高的击穿电压，通常会降低漂移区的掺杂浓度，然而漂移区掺杂浓度的降低又会导致器件的导通压降变大，增加器件损耗。
因此，如何提出一种超级结绝缘栅双极型晶体管，既能保证其高击穿电压的性能，又能够降低导通压降，是一个急需解决的问题。
发明内容
本发明的主要目的在于提供一种新型的超级结绝缘栅双极型晶体管结构及其制作方法，以克服现有技术的不足。
为实现前述发明目的，本发明采用的技术方案包括：
本发明实施例提供了一种超级结绝缘栅双极型晶体管结构，其包括第一导电类型的漂移区，所述漂移区内间隔分布有多个超级结区，其中，所述超级结区包括沿载流子的移动方向依次设置的第二导电类型的第一半导体、第一导电类型的第二半导体和第二导电类型的第三半导体，所述第二半导体至少用于与第一半导体形成势垒，而使流入超级结区的载流子积累在第一半导体中。
进一步的，所述超级结区包括形成于所述漂移区第一表面的第一凹槽，所述第一半导体、第二半导体和第三半导体设置在所述第一凹槽内。
进一步的，所述晶体管结构还包括形成于所述漂移区第一表面的第一导电类型的外延层，所述外延层中形成有第二导电类型的体区，所述体区中形成有沟槽栅极和第一导电类型的发射极，所述发射极围绕所述沟槽栅极设置，所述沟槽栅极穿过所述体区并局部延伸至所述外延层中。
进一步的，所述沟槽栅极包括形成于所述体区和外延层中的第二凹槽及填充所述第二凹槽内的多晶硅，所述多晶硅与第二凹槽的内壁之间还形成有栅氧层。
进一步的，所述发射极与形成于所述体区表面的发射极金属电性接触。
进一步的，所述发射极金属与沟槽栅极之间形成有绝缘介质层。
进一步的，所述漂移区的第二表面依次形成有第二导电类型的集电区和第二导电类型的集电极，所述集电极与集电极金属电性接触。
进一步的，所述第一表面和第二表面相背对。
进一步的，所述第一导电类型和第二导电类型中的任一者为N型，另一者为P型。
进一步的，所述晶体管结构包括沿指定方向依次设置的集电极金属、P+集电极、P型集电区、N-漂移区、N型外延层、P型体区和发射极金属，所述P型体区中形成有沟槽栅极和围绕沟槽栅极设置的N+发射极，所述发射极金属与P型体区、N+发射极电性接触，所述集电极金属与P+集电极电性接触，且所述发射极金属与沟槽栅极之间还设置有绝缘介质层；
所述N-漂移区内间隔设置有多个超级结区，每一所述超级结区均包括形成于所述N-漂移区第一表面的第一凹槽及沿载流子移动方向依次设置在第一凹槽内的第一P型硅、N型硅和第二P型硅，所述N型硅至少用于与第一P型硅形成势垒而使流入超级结区的载流子积累在第一P型硅中。
本发明实施例还提供了一种所述的超级结绝缘栅双极型晶体管结构的制作方法，其包括：
提供衬底，并在所述衬底上外延生长N-漂移区，所述N-漂移区具有第一表面和相背对的第二表面；
在N-漂移区的第一表面开设多个间隔分布的第一凹槽，并在每一第一凹槽内依次淀积P型硅、N型硅和P型硅，从而形成多个超级结区。
进一步的，所述制作方法还包括：
在N-漂移区的第一表面外延生长一N型外延层；
在所述N型外延层上开设多个间隔分布的第二凹槽，并在第二凹槽的内壁形成栅氧层，之后填充多晶硅形成沟槽栅极；
在所述N型外延层的顶部区域加工形成P型体区；
在所述P型体区内加工形成N+发射极，并使所述N+发射极围绕沟槽栅极设置；以及
将所述衬底加工成P-集电区和P+集电极。
进一步的，所述制作方法还包括：加工形成集电极金属和发射极金属，使所述集电极金属与P+集电极电性接触，使所述发射极金属与N+发射极电性接触。
进一步的，所述制作方法还包括：在所述P型体区的表面形成绝缘介质层，并在所述绝缘介质层上开设窗口，使所述发射极金属通过所述窗口与P型体区、N+发射极电性接触。
与现有技术相比，本发明提供的一种超级结绝缘栅双极型晶体管结构，导通压降低，导通损耗小。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例1中提供的一种超级结绝缘栅双极型晶体管结构示意图；
图2是本发明对比例1中提供的一种超级结绝缘栅双极型晶体管结构示意图。
具体实施方式
鉴于现有技术的缺陷，本案发明人经长期研究和大量实践，得以提出本发明的技术方案，针对传统的超级结IGBT器件在提高击穿电压的同时，会导致器件的导通压降变大，进而增大器件的导通损耗的问题，本发明实施例提供了一种新型的超级结绝缘栅双极型晶体管结构及其制作方法，通过对器件的超级结结构进行改进，有效降低了器件的导通压降。
下面将结合附图和具体的实施例对本发明的技术方案、其实施过程及原理进行清楚、完整地描述，本实施例在以发明技术方案为前提下进行实施，给出了详细的实施方式和具体的操作过程，但本发明的保护范围不限于下述的实施例。除非特别说明的之外，本实施例中所涉及到的如刻蚀、淀积、离子注入和外延等制备工艺以及所运用的电导调制效应的机理均是本领域技术人员所习知的。
实施例1：
请参与图1，本发明实施例提供的一种超级结绝缘栅双极型晶体管结构，包括自下而上依次设置的集电极金属12、P+集电极11、P型集电区1、N-漂移区2、N型外延层4、P型体区7和发射极金属10，所述P-集电区7中形成有沟槽栅极6和围绕沟槽栅极6设置的N+发射极8，所述发射极金属10与P型体区7、N+发射极8电性接触，所述集电极金属12与P+集电极11电性接触，且所述发射极金属10与沟槽栅极6之间还设置有绝缘介质层9。
具体的，所述N-漂移区2内间隔设置有多个超级结区3，每一超级结区3均包括形成于所述N-漂移区2第一表面的第一凹槽及自下而上依次填充在第一凹槽内的P型硅31、N型硅32和P型硅33，所述N型硅32能够与P型硅31形成势垒而使注入超级结区3的载流子积累在P型硅31中。
具体的，所述沟槽栅极6包括形成于所述P型体区7和N型外延层4中的第二凹槽及填充所述第二凹槽内的多晶硅，所述多晶硅与第二凹槽的内壁之间还形成有栅氧层5。
具体的，本发明一典型实施例提供的一种超级结绝缘栅双极型晶体管结构的制作方法包括：
1)提供硅衬底，在该硅衬底的第一面外延生长N-漂移区2；
2)在所述N-漂移区2的上表面刻蚀形成多个第一凹槽，并在第一凹槽内依次淀积P型硅31、N型硅32和P型硅33，形成多个超级结区3；
3)在N-漂移区2的上表面继续外延生长一N型外延层4；
4)在所述N型外延层4的上表面刻蚀形成多个间隔分布的第二凹槽，并在第二凹槽的内壁形成栅氧层5，之后填充多晶硅形成沟槽栅极6；
5)通过离子注入的方式在所述N型外延层4的顶部区域形成P型体区7，且所述P型体区7深度小于沟槽栅极6的深度；
6)通过离子注入的方式在所述P型体区7内形成N+发射极8，并使所述N+发射极8围绕沟槽栅极6设置；
7)在所述P型体区7的上表面淀积绝缘介质层9，并在所述绝缘介质层9上刻蚀窗口，之后制备发射极金属10，使所述发射极金属10通过所述窗口与P型体区7、N+发射极电性接触；
8)通过离子注入的方式，将所述硅衬底加工成P-集电区1和P+集电极11；
9)制备集电极金属12，使集电极金属12与P+集电极11电性接触，完成如图1所示的超级结绝缘栅双极型晶体管结构的制作。
本实施例中的超级结绝缘栅双极型晶体管结构，当器件正向导通时，P-集电区1内的空穴注入到超级结区3，由于超级结区3内依次设置有P型硅31、N型硅32和P型硅33，P型硅31和N型硅32之间形成势垒，会将流过超级结区3的大量空穴积累在P型硅31靠近N型硅32的表面，此时，这些空穴会与N-漂移区2中的电子产生电导调制效应，进而使器件的导通压降降低。
对比例1：
请参阅图2，本发明对比例中的一种超级结绝缘栅双极型晶体管结构，其与实施例1中的晶体管结构的区别在于，超级结区3中仅设置有P型硅31，这种超级结结构的绝缘栅双极型晶体管结构与实施例1相比导通压降会增大10％左右。
应当理解，本发明的技术方案不限于上述具体实施案例的限制，凡是在不脱离本发明宗旨和权利要求所保护的范围情况下，根据本发明的技术方案做出的技术变形，均落于本发明的保护范围之内。
Claims (11)
1.一种超级结绝缘栅双极型晶体管结构，包括第一导电类型的漂移区，所述漂移区内间隔分布有多个超级结区，其特征在于，所述超级结区包括：
形成于所述漂移区第一表面的第一凹槽，
沿载流子的移动方向依次设置在所述第一凹槽内的第二导电类型的第一半导体、第一导电类型的第二半导体和第二导电类型的第三半导体，所述第二半导体至少用于与第一半导体形成势垒，而使流入超级结区的载流子积累在第一半导体中。
2.根据权利要求1所述的超级结绝缘栅双极型晶体管结构，其特征在于，还包括：形成于所述漂移区第一表面的第一导电类型的外延层；所述外延层中形成有第二导电类型的体区，所述体区中形成有沟槽栅极和第一导电类型的发射极，所述发射极围绕所述沟槽栅极设置，所述沟槽栅极穿过所述体区并局部延伸至所述外延层中。
3.根据权利要求2所述的超级结绝缘栅双极型晶体管结构，其特征在于：所述沟槽栅极包括形成于所述体区和外延层中的第二凹槽及填充所述第二凹槽内的多晶硅，所述多晶硅与第二凹槽的内壁之间还形成有栅氧层。
4.根据权利要求2所述的超级结绝缘栅双极型晶体管结构，其特征在于：所述发射极与形成于所述体区表面的发射极金属电性接触。
5.根据权利要求4所述的超级结绝缘栅双极型晶体管结构，其特征在于：所述发射极金属与沟槽栅极之间形成有绝缘介质层。
6.根据权利要求2所述的超级结绝缘栅双极型晶体管结构，其特征在于：所述漂移区的第二表面依次形成有第二导电类型的集电区和第二导电类型的集电极，所述集电极与集电极金属电性接触，所述第一表面和第二表面相背对。
7.根据权利要求1-6中任一项所述的超级结绝缘栅双极型晶体管结构，其特征在于：所述第一导电类型和第二导电类型中的任一者为N型，另一者为P型。
8.根据权利要求7所述的超级结绝缘栅双极型晶体管结构，其特征在于：所述晶体管结构包括沿指定方向依次设置的集电极金属、P+集电极、P型集电区、N-漂移区、N型外延层、P型体区和发射极金属，所述P型体区中形成有沟槽栅极和围绕沟槽栅极设置的N+发射极，所述发射极金属与P型体区、N+发射极电性接触，所述集电极金属与P+集电极电性接触，且所述发射极金属与沟槽栅极之间还设置有绝缘介质层；
所述N-漂移区内间隔设置有多个超级结区，每一所述超级结区均包括形成于所述N-漂移区第一表面的第一凹槽及沿载流子移动方向依次设置在第一凹槽内的第一P型硅、N型硅和第二P型硅，所述N型硅至少用于与第一P型硅形成势垒而使注入超级结区的载流子积累在第一P型硅中。
9.一种超级结绝缘栅双极型晶体管结构的制作方法，其特征在于，包括：
提供衬底，并在所述衬底上外延生长N-漂移区，所述N-漂移区具有第一表面和相背对的第二表面；
在N-漂移区的第一表面开设多个间隔分布的第一凹槽，并在每一第一凹槽内依次淀积P型硅、N型硅和P型硅，从而形成多个超级结区；
在N-漂移区的第一表面外延生长一N型外延层；
在所述N型外延层上开设多个间隔分布的第二凹槽，并在第二凹槽的内壁形成栅氧层，之后填充多晶硅形成沟槽栅极；
在所述N型外延层的顶部区域加工形成P型体区；
在所述P型体区内加工形成N+发射极，并使所述N+发射极围绕沟槽栅极设置；
以及，将所述衬底加工成P-集电区和P+集电极。
10.根据权利要求9所述的制作方法，其特征在于，还包括：加工形成集电极金属和发射极金属，使所述集电极金属与P+集电极电性接触，使所述发射极金属与N+发射极电性接触。
11.根据权利要求9所述的制作方法，其特征在于，还包括：在所述P型体区的表面形成绝缘介质层，并在所述绝缘介质层上开设窗口，使所述发射极金属通过所述窗口与P型体区、N+发射极电性接触。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111408640.2A CN116169159B (zh) | 2021-11-24 | 2021-11-24 | 一种超级结绝缘栅双极型晶体管结构及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111408640.2A CN116169159B (zh) | 2021-11-24 | 2021-11-24 | 一种超级结绝缘栅双极型晶体管结构及其制作方法 |
Publications (2)
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|---|---|
| CN116169159A CN116169159A (zh) | 2023-05-26 |
| CN116169159B true CN116169159B (zh) | 2023-11-21 |
Family
ID=86409990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202111408640.2A Active CN116169159B (zh) | 2021-11-24 | 2021-11-24 | 一种超级结绝缘栅双极型晶体管结构及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116169159B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20120273916A1 (en) * | 2011-04-27 | 2012-11-01 | Yedinak Joseph A | Superjunction Structures for Power Devices and Methods of Manufacture |
| US11075264B2 (en) * | 2016-05-31 | 2021-07-27 | Cree, Inc. | Super junction power semiconductor devices formed via ion implantation channeling techniques and related methods |
-
2021
- 2021-11-24 CN CN202111408640.2A patent/CN116169159B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101553932A (zh) * | 2006-11-30 | 2009-10-07 | 飞兆半导体公司 | 集成无闭锁绝缘栅极双极晶体管 |
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| CN113497132A (zh) * | 2020-04-07 | 2021-10-12 | 苏州华太电子技术有限公司 | 超级结绝缘栅双极型晶体管及其制作方法 |
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| Publication number | Publication date |
|---|---|
| CN116169159A (zh) | 2023-05-26 |
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