JP2019186252A - 半導体装置 - Google Patents

Abstract

【課題】オン耐量を向上させる技術を提供すること。【解決手段】半導体装置１は、コンタクト用トレンチＴＲ２の下方に設けられているｐ型の正孔引き抜き領域１５と、正孔引き抜き領域１５の下方に設けられており、正孔引き抜き領域１５の下方に位置するボディ領域１３に接するｎ型の電界緩和領域１６と、電界緩和領域１６の下方に設けられているｐ型の下部領域１７と、を備えている。電界緩和領域１６の不純物濃度は、ドリフト領域１２の不純物濃度よりも薄い。【選択図】図１

Description

本明細書が開示する技術は、半導体装置に関する。

半導体装置の小型化を進めるために、半導体層の表層部にコンタクト用トレンチを形成する技術が知られている。コンタクト用トレンチ内に充填された電極は、コンタクト用トレンチの側面を利用して半導体層に接触することができる。このため、半導体層の面内方向における電極の接触面積を削減することができるので、半導体装置の小型化が実現される。

アバランシェ降伏時に発生する正孔を引き抜くために、このようなコンタクト用トレンチの下方にｐ型の正孔引き抜き領域を形成する技術が知られている。特許文献１は、アバランシェ耐量を向上させるために、この正孔引き抜き領域を深く形成する技術を開示する。

特開２００９−４３９６６号公報

特許文献１に開示される正孔引き抜き領域は、ボディ領域を超えてドリフト領域に侵入するように形成されている。このため、正孔引き抜き領域は、ドリフト領域とボディ領域の間のｐｎ接合に隣接して配置されている。例えば、半導体装置がオンしているときに負荷短絡等が生じると、半導体装置に大電圧が印加されるときがある。このとき、ドリフト領域とボディ領域の間のｐｎ接合に隣接する正孔引き抜き領域の側面近傍が高電界領域となり、この部分でアバランシェ降伏が発生することが懸念される。この高電界領域は、トレンチゲート部の側面に存在する寄生ｎｐｎトランジスタ（ドリフト領域とボディ領域とソース領域で構成される寄生ｎｐｎトランジスタ）に近接している。このため、高電界領域のアバランシェ降伏で発生したアバランシェ電流が寄生ｎｐｎトランジスタのベース電流となり、寄生ｎｐｎトランジスタが動作する２次降伏が発生してしまう。このように、特許文献１に開示される半導体装置は、オン耐量が低いという問題がある。本明細書は、オン耐量を向上させる技術を提供することを目的とする。

本明細書が開示する半導体装置は、その種類は特に限定されず、例えばＭＯＳＦＥＴ又はＩＧＢＴである。また、本明細書が開示する半導体装置の半導体材料は、特に限定されるものではなく、例えばワイドバンドギャップ半導体である。ワイドバンドギャップ半導体は、例えば炭化珪素又は窒化物半導体であってもよい。本明細書が開示する半導体装置の一実施形態は、第１導電型の第１半導体領域と、第１半導体領域上に設けられている第２導電型の第２半導体領域と、第２半導体領域上に設けられている第１導電型の第３半導体領域と、第３半導体領域を超えて第２半導体領域に達するコンタクト用トレンチ内に充填されている表面電極と、コンタクト用トレンチの下方に設けられている第２導電型のキャリア引き抜き領域と、キャリア引き抜き領域の下方に設けられており、キャリア引き抜き領域の下方に位置する第２半導体領域に接する第１導電型の電界緩和領域と、電界緩和領域の下方に設けられている第２導電型の下部領域と、第３半導体領域及び第２半導体領域を超えて第１半導体領域に達するゲート用トレンチ内に配置されており、第１半導体領域と第３半導体領域を隔てる位置にある第２半導体領域に対向するトレンチゲート部と、を備えることができる。コンタクト用トレンチ内に充填されている表面電極は、その側面で第３半導体領域に接しており、その底面でキャリア引き抜き領域に接している。キャリア引き抜き領域の不純物濃度は、第２半導体領域の不純物濃度よりも濃い。電界緩和領域の不純物濃度は、第１半導体領域の不純物濃度よりも薄い。この半導体装置では、キャリア引き抜き領域の下方に電界緩和領域が設けられており、その電界緩和領域の不純物濃度が第１半導体領域の不純物濃度よりも薄く形成されている。このため、キャリア引き抜き領域の下方に位置する第２半導体領域は、第１半導体領域よりも不純物濃度が薄い電界緩和領域とｐｎ接合している。これにより、半導体装置がオンしているときに半導体装置に大電圧が印加されても、キャリア引き抜き領域の下方における第２半導体領域と電界緩和領域のｐｎ接合近傍の電界が緩和され、第１半導体領域と第２半導体領域と第３半導体領域で構成される寄生トランジスタが動作することが抑えられる。この半導体装置は、高いオン耐量という特性を有することができる。

上記実施形態の半導体装置はさらに、ゲート用トレンチ内において、トレンチゲート部よりも下方に配置されている埋設プレート部をさらに備えていてもよい。埋設プレート部は、埋設絶縁膜と、埋設絶縁膜を介して第１半導体領域に対向するプレート電極と、を有することができる。この半導体装置は、埋設プレート部のプレート電極に印加される電圧に基づいて、耐圧向上及び／又はオン抵抗の低下が可能となる。

上記実施形態の半導体装置では、下部領域が、隣接する第１半導体領域との間でスーパージャンクション構造を構成してもよい。この半導体装置は、高耐圧という特性を有することができる。

半導体装置の要部断面図を模式的に示す。

図１に示されるように、半導体装置１は、縦型のMOSFET（Metal Oxide Semiconductor Field Effect Transistor）であり、半導体層１０、半導体層１０の裏面１０Ａを被覆するドレイン電極２２、半導体層１０の表面１０Ｂを被覆するソース電極２４、トレンチゲート部３０及び埋設プレート部４０を備えている。半導体層１０の材料は、シリコンである。この例に代えて、半導体層１０の材料は、例えば炭化珪素又は窒化物半導体であってもよい。半導体層１０は、ｎ⁺型のドレイン領域１１、ｎ^-型のドリフト領域１２、ｐ型のボディ領域１３、ｎ⁺型のソース領域１４、ｐ⁺型の正孔引き抜き領域１５、ｎ^-型の電界緩和領域１６及びｐ型の下部領域１７を有している。

半導体層１０の表面１０Ｂからソース領域１４及びボディ領域１３を貫通してドリフト領域１２の一部に侵入するようにゲート用トレンチＴＲ１が形成されており、そのゲート用トレンチＴＲ１内にトレンチゲート部３０及び埋設プレート部４０が設けられている。トレンチゲート部３０がゲート用トレンチＴＲ１内の上側に配置されており、埋設プレート部４０がゲート用トレンチＴＲ１内の下側に配置されている。さらに、半導体層１０の表面１０Ｂからソース領域１４を貫通してボディ領域１３の一部に侵入するようにコンタクト用トレンチＴＲ２が形成されており、そのコンタクト用トレンチＴＲ２内にソース電極２４の一部が充填されている。コンタクト用トレンチＴＲ２は、隣り合うゲート用トレンチＴＲ１の間に配置されている。

ドレイン領域１１は、半導体層１０の裏層部に設けられており、半導体層１０の裏面１０Ａに露出している。ドレイン領域１１は、ドレイン電極２２にオーミック接触している。

ドリフト領域１２は、ドレイン領域１１上に設けられており、ドレイン領域１１とボディ領域１３の間に配置されている。ドリフト領域１２の不純物濃度は、厚み方向の略一定となっている。また、ドリフト領域１２の不純物濃度は、後述するように、下部領域１７との間でスーパージャンクション構造を構成するように調整されており、例えば６×１０¹⁶〜５×１０¹⁷ｃｍ^-3の範囲である。ドリフト領域１２に対応する深さに埋設プレート部４０が配置されている。ドリフト領域１２は、埋設プレート部４０の側面に接している。ドリフト領域１２は、第１半導体領域の一例である。

ボディ領域１３は、ドリフト領域１２上に設けられており、ドリフト領域１２とソース領域１４の間に配置されている。ボディ領域１３に対応する深さにトレンチゲート部３０が配置されている。ボディ領域１３は、トレンチゲート部３０の側面に接している。ボディ領域１３の不純物濃度は、閾値電圧及びチャネル抵抗を考慮して設計されており、例えば６×１０¹⁶〜５×１０¹⁷ｃｍ^-3の範囲である。ボディ領域１３は、第２半導体領域の一例である。

ソース領域１４は、ボディ領域１３上に設けられており、半導体層１０の表面１０Ｂに露出している。ソース領域１４は、ソース電極２４にオーミック接触している。図１に示されるように、コンタクト用トレンチＴＲ２内に充填されているソース電極２４は、その側面でソース領域１４に接している。このように、コンタクト用トレンチＴＲ２を利用することで、ソース領域１４の面方向の面積を広く確保しなくても、ソース領域１４とソース電極２４の接触面積を十分に確保することができる。このため、隣り合うゲート用トレンチＴＲ１の間隔（ゲートピッチ）を短くすることができる。ソース領域１４は、第３半導体領域の一例である。

正孔引き抜き領域１５は、コンタクト用トレンチＴＲ２の下方に配置されており、ボディ領域１３よりも浅く形成されている。正孔引き抜き領域１５は、ボディ領域１３によってソース領域１４、ドリフト領域１２及び電界緩和領域１６から隔てられている。半導体層１０の表面１０Ｂに直交する方向（紙面上下方向）から観測したときに（以下、「平面視したときに」という）、正孔引き抜き領域１５は、コンタクト用トレンチＴＲ２の存在範囲内に収まるように配置されていてもよく、コンタクト用トレンチＴＲ２の存在範囲を超えて配置されていてもよい。コンタクト用トレンチＴＲ２内に充填されているソース電極２４は、その底面で正孔引き抜き領域１５にオーミック接触している。なお、正孔引き抜き領域１５は、コンタクト用トレンチＴＲ２の底面の角部を覆うように形成されていてもよい。正孔引き抜き領域１５の不純物濃度は、ボディ領域１３の不純物濃度よりも濃く、例えば１×１０¹⁸〜５×１０¹⁹ｃｍ^-3の範囲である。正孔引き抜き領域１５は、キャリア引き抜き領域の一例である。

電界緩和領域１６は、正孔引き抜き領域１５の下方に配置されており、正孔引き抜き領域１５の下方に位置するボディ領域１３と下部領域１７の間に配置されおり、ボディ領域１３と下部領域１７の双方に接している。電界緩和領域１６は、平面視したときに、コンタクト用トレンチＴＲ２の存在範囲内に収まるように配置されていてもよく、コンタクト用トレンチＴＲ２の存在範囲を超えて配置されていてもよい。また、電界緩和領域１６は、平面視したときに、正孔引き抜き領域１５の存在範囲内に収まるように配置されていてもよく、正孔引き抜き領域１５の存在範囲を超えて配置されていてもよい。電界緩和領域１６の不純物濃度は、ドリフト領域１２の不純物濃度よりも薄く、例えば５×１０¹⁵〜５×１０¹⁶ｃｍ^-3の範囲である。このように、電界緩和領域１６の不純物濃度は、半導体層１０の面方向、より詳しくは、隣り合うゲート用トレンチＴＲ２を結ぶ方向（紙面左右方向）に隣接するドリフト領域１２の不純物濃度よりも薄い。これにより、ボディ領域１３と接する部分のｎ型領域の不純物濃度は、隣り合うゲート用トレンチＴＲ２を結ぶ方向で測定したときに、電界緩和領域１６の範囲で薄くなっている。

下部領域１７は、電界緩和領域１６の下方に配置されており、電界緩和領域１６によってボディ領域１３から隔てられている。下部領域１７は、ドリフト領域１２及び電界緩和領域１６によって囲まれており、電位はフローティングである。下部領域１７は、平面視したときに、コンタクト用トレンチＴＲ２の存在範囲内に収まるように配置されていてもよく、コンタクト用トレンチＴＲ２の存在範囲を超えて配置されていてもよい。また、下部領域１７は、平面視したときに、電界緩和領域１６の存在範囲内に収まるように配置されていてもよく、電界緩和領域１６の存在範囲を超えて配置されていてもよい。下部領域１７の不純物濃度は、例えば６×１０¹⁶〜５×１０¹⁷ｃｍ^-3の範囲である。また、下部領域１７は隣り合うゲート用トレンチＴＲ１の間に配置されており、これらゲート用トレンチＴＲ１と下部領域１７の間に一対のドリフト部分領域１２ａが配置されている。下部領域１７と一対のドリフト部分領域１２ａは、スーパージャンクション構造となるように構成されている。

上記したように、半導体装置１では、コンタクト用トレンチＴＲ２の下方において、ドリフト領域１２の不純物濃度よりも薄い電界緩和領域１６が設けられている。このため、ボディ領域１３の下面に接するｎ型領域の面方向の不純物濃度分布を測定すると、ドリフト領域１２の間の電界緩和領域１６で薄くなっている。電界緩和領域１６は、ｐ型不純物のカウンタードーピングよってドリフト領域１２の一部のｎ型不純物の濃度が薄く調整された領域として形成されてもよい。

トレンチゲート部３０は、ゲート用トレンチＴＲ１の上側に配置されており、ゲート電極３２及びゲート絶縁膜３４を有している。ゲート電極３２は、ドリフト領域１２とソース領域１４を隔てる位置にあるボディ領域１３にゲート絶縁膜３４を介して対向している。これにより、半導体装置１がオンするときには、ドリフト領域１２とソース領域１４を隔てる位置にあるボディ領域１３にチャネル（反転層）が形成される。

埋設プレート部４０は、ゲート用トレンチＴＲ１の下側に配置されており、プレート電極４２及び埋設絶縁膜４４を有している。プレート電極４２は、埋設絶縁膜４４を介してドリフト領域１２に対向している。プレート電極４２は、ソース電極２４に電気的に接続されていてもよく、ゲート電極３２に電気的に接続されていてもよい。プレート電極４２がソース電極２４に電気的に接続されている場合、半導体装置１がオフしたときに、フィールドプレート効果によって埋設プレート部４０の側面に接するドリフト領域１２内に空乏層が素早く形成され、半導体装置１の耐圧が向上する。一方、プレート電極４２がゲート電極３２に電気的に接続されている場合、半導体装置１がオンしたときに、埋設プレート部４０の側面に接するドリフト領域１２内に蓄積層が形成され、半導体装置１のオン抵抗が低下する。なお、この例では、ゲート用トレンチＴＲ１の幅が深さ方向に一定の形態を例示しているが、ゲート用トレンチＴＲ１の幅は深さ方向に変わってもよい。ゲート用トレンチＴＲ１の幅は、深部に向けて先細りのテーパであってもよく、埋設プレート部４０に対応する深さとトレンチゲート部３０に対応する深さの間に段差が形成されるように埋設プレート部４０に対応する深さの幅がトレンチゲート部３０に対応する深さの幅よりも小さくてもよい。

次に、半導体装置１の動作を説明する。ソース電極２４よりも高い電圧がドレイン電極２２に印加され、ゲート電極３２に閾値電圧よりも高い電圧が印加されると、半導体装置１はオンとなる。このとき、トレンチゲート部３０の側面に接するボディ領域１３内にチャネル（反転層）が形成される。ソース領域１４から注入された電子は、ボディ領域１３内に形成されたチャネルを介してドリフト領域１２に移動し、半導体装置１がオンする。上記したように、下部領域１７と一対のドリフト部分領域１２ａは、スーパージャンクション構造となるように構成されている。このため、ドリフト部分領域１２ａの不純物濃度は比較的に濃く調整されており、ドリフト抵抗は低い。半導体装置１は、低オン抵抗という特性を有することができる。

ゲート電極３２に印加される電圧が閾値電圧を下回ると、ボディ領域１３内のチャネルが消失し、半導体装置１がオフとなる。上記したように、下部領域１７と一対のドリフト部分領域１２ａは、スーパージャンクション構造となるように構成されている。このため、このスーパージャンクション構造において電界強度が深さ方向に一様となり、半導体装置１は高い耐圧を有することができる。また、半導体装置１がターンオフするときに、サージ等の高電圧が印加されると、ゲート用トレンチＴＲ１の底部又はスーパージャンクション構造においてアバランシェ降伏することができる。このアバランシェ降伏で発生した正孔は、下部領域１７と電界緩和領域１６とボディ領域１３と正孔引き抜き領域１５を介して速やかにソース電極２４に排出される。これにより、半導体装置１は、オフ時において、高いアバランシェ耐量を有することができる。

次に、半導体装置１の負荷短絡時の挙動を説明する。半導体装置１がオンしているときに負荷が短絡すると、ドレイン電極２２とソース電極２４の間に電源電圧に相当する高い電圧（例えば１００Ｖ）が印加される。このとき、背景技術で説明したように、仮に正孔引き抜き領域１５に相当する不純物濃度のｐ型領域がボディ領域１３を超えてドリフト領域１２に侵入するように形成されていると、ドリフト領域１２とボディ領域１３の間のｐｎ接合に隣接してそのようなｐ型領域が配置され、そのｐ型領域の側面近傍が高電界領域となり、この部分でアバランシェ降伏が発生することが懸念される。このようなｐ型領域の側面近傍でアバランシェ降伏が発生すると、アバランシェ電流が寄生ｎｐｎトランジスタ（ドリフト領域１２とボディ領域１３とソース領域１４で構成される寄生ｎｐｎトランジスタ）のベース電流となり、寄生ｎｐｎトランジスタが動作する２次降伏が発生してしまう。特に、上記したように、コンタクト用トレンチＴＲ２を有する半導体装置１では、隣り合うゲート用トレンチＴＲ１の間隔（ゲートピッチ）が短いことから、高電界領域と寄生ｎｐｎトランジスタが近接しており、２次降伏が発生し易い。

一方、半導体装置１では、正孔引き抜き領域１５の下方に位置するボディ領域１３に接するように、ドリフト領域１２の不純物濃度よりも薄い電界緩和領域１６が設けられている。このため、正孔引き抜き領域１５の下方に位置するボディ領域１３は、ドリフト領域１２よりも不純物濃度が薄い電界緩和領域１６とｐｎ接合している。これにより、半導体装置１がオンしているときに半導体装置に大電圧が印加されても、このボディ領域１３と電界緩和領域１６のｐｎ接合近傍の電界が緩和され、寄生ｎｐｎトランジスタが動作することが抑えられる。半導体装置１は、高いオン耐量という特性を有することができる。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

１：半導体装置
１０：半導体層
１１：ドレイン領域
１２：ドリフト領域
１３：ボディ領域
１４：ソース領域
１６：電界緩和領域
１７：下部領域
２２：ドレイン電極
２４：ソース電極
３０：トレンチゲート部
４０：埋設プレート部
ＴＲ１：ゲート用トレンチ
ＴＲ２：コンタクト用トレンチ

Claims (3)

1. 第１導電型の第１半導体領域と、
   前記第１半導体領域上に設けられている第２導電型の第２半導体領域と、
   前記第２半導体領域上に設けられている第１導電型の第３半導体領域と、
   前記第３半導体領域を超えて前記第２半導体領域に達するコンタクト用トレンチ内に充填されている表面電極と、
   前記コンタクト用トレンチの下方に設けられている第２導電型のキャリア引き抜き領域と、
   前記キャリア引き抜き領域の下方に設けられており、前記キャリア引き抜き領域の下方に位置する前記第２半導体領域に接する第１導電型の電界緩和領域と、
   前記電界緩和領域の下方に設けられている第２導電型の下部領域と、
   前記第３半導体領域及び前記第２半導体領域を超えて前記第１半導体領域に達するゲート用トレンチ内に配置されており、前記第１半導体領域と前記第３半導体領域を隔てる位置にある前記第２半導体領域に対向するトレンチゲート部と、を備えており、
   前記コンタクト用トレンチ内に充填されている前記表面電極は、その側面で前記第３半導体領域に接しており、その底面で前記キャリア引き抜き領域に接しており、
   前記キャリア引き抜き領域の不純物濃度は、前記第２半導体領域の不純物濃度よりも濃く、
   前記電界緩和領域の不純物濃度は、前記第１半導体領域の不純物濃度よりも薄い、半導体装置。
2. 前記ゲート用トレンチ内において、前記トレンチゲート部よりも下方に配置されている埋設プレート部、をさらに備えており、
   前記埋設プレート部は、
   埋設絶縁膜と、
   前記埋設絶縁膜を介して前記第１半導体領域に対向するプレート電極と、を有している、請求項１に記載の半導体装置。
3. 前記下部領域は、隣接する前記第１半導体領域との間でスーパージャンクション構造を構成する、請求項２に記載の半導体装置。

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