JP2014225599A - 半導体装置 - Google Patents

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Abstract

【課題】炭化珪素基板に形成されており、ドリフト層とベース層の間に埋込層を有する半導体装置において、埋込層の欠陥がベース層まで引き継がれることを防ぐことが可能な技術を提供する。
【解決手段】 本明細書は、表面に表面電極が設けられており、裏面に裏面電極が設けられた炭化珪素基板に形成された半導体装置を開示する。その半導体装置は、ドレイン層と、ドリフト層と、ベース層と、炭化珪素基板の表面からドリフト層まで達するトレンチの内部に配置され絶縁膜によって絶縁されたゲート電極と、ソース層と、ドリフト層とベース層の間に設けられており、炭化珪素基板の表面からのドリフト層側の端部の深さが、炭化珪素基板の表面からのトレンチの先端の深さよりも深くなるように形成された埋込層と、埋込層とベース層の間に設けられており、埋込層よりも不純物濃度の高い第１エピタキシャル層を備えている。
【選択図】図１

Description

本発明は、半導体装置に関する。
特許文献１には、表面に表面電極が設けられており、裏面に裏面電極が設けられた炭化珪素基板に形成された半導体装置が開示されている。その半導体装置は、裏面電極と導通している第１導電型のドレイン層と、ドレイン層に対して炭化珪素基板の表面側に設けられており、ドレイン層よりも不純物濃度が低い第１導電型のドリフト層と、ドリフト層に対して炭化珪素基板の表面側に設けられており、表面電極と導通している第２導電型のベース層と、炭化珪素基板の表面からドリフト層まで達するトレンチの内部に配置されており、絶縁膜によって炭化珪素基板と表面電極から絶縁されたゲート電極と、ベース層と表面電極の間に設けられており、ゲート電極の絶縁膜と表面電極に接している第１導電型のソース層と、ドリフト層とベース層の間に設けられており、炭化珪素基板の表面からのドリフト層側の端部の深さが、炭化珪素基板の表面からのトレンチの先端の深さよりも深くなるように形成された、第２導電型の埋込層を備えている。
上記の半導体装置では、ゲート電極とソース電極である表面電極の間に電圧を印加すると、ベース層においてゲート絶縁膜と接している箇所に、Ｎ型のチャネルが形成される。この状態で、ドレイン電極である裏面電極とソース電極である表面電極の間に電圧を印加すると、裏面電極から表面電極に向けて大電流が流れる。この際に流れる電流の大きさはゲート電極と表面電極の間の電圧の大きさに依存する。すなわち、上記の半導体装置は、トレンチゲート型のＮチャネル縦型ＭＯＳＦＥＴとして機能する。
上記の半導体装置では、ドリフト層とベース層の間に埋込層が形成されており、炭化珪素基板の表面から埋込層のドリフト層側の端部までの深さは、炭化珪素基板の表面からトレンチの先端までの深さよりも深い。このような構成とすることによって、電圧印加時のトレンチの先端近傍における電界集中が緩和される。これによって、半導体装置の耐圧を向上している。
特開２００９−１９４０６５号公報
上記のような半導体装置は、通常、次のような手順で製造される。まず、炭化珪素基板にドレイン層とドリフト層を形成し、ドリフト層の表面からイオン注入することで埋込層を形成する。そして、埋込層の表面にエピタキシャル成長によってベース層を形成し、ベース層の表面からイオン注入することでソース層を形成する。さらに、炭化珪素基板の表面からトレンチを形成し、トレンチの内部にゲート電極を形成して、炭化珪素基板の表面と裏面に表面電極と裏面電極をそれぞれ形成する。
上記のように埋込層をイオン注入によって形成する場合、埋込層には貫通転移などの微小な欠陥が発生する。上記のように埋込層の表面にエピタキシャル成長によってベース層を形成すると、埋込層の欠陥がベース層にも引き継がれてしまい、ベース層にも埋込層と同様な欠陥が発生してしまう。ベース層に欠陥が発生すると、ドレイン／ソース間での電圧印加時にリーク電流が発生してしまう。
本明細書は上記課題を解決する技術を提供する。本明細書は、炭化珪素基板に形成されており、ドリフト層とベース層の間に埋込層を有する半導体装置において、埋込層の欠陥がベース層まで引き継がれることを防ぐことが可能な技術を提供する。
本明細書は、表面に表面電極が設けられており、裏面に裏面電極が設けられた炭化珪素基板に形成された半導体装置を開示する。その半導体装置は、裏面電極と導通している第１導電型のドレイン層と、ドレイン層に対して炭化珪素基板の表面側に設けられており、ドレイン層よりも不純物濃度が低い第１導電型のドリフト層と、ドリフト層に対して炭化珪素基板の表面側に設けられており、表面電極と導通している第２導電型のベース層と、炭化珪素基板の表面からドリフト層まで達するトレンチの内部に配置されており、絶縁膜によって炭化珪素基板と表面電極から絶縁されたゲート電極と、ベース層と表面電極の間に設けられており、ゲート電極の絶縁膜と表面電極に接している第１導電型のソース層と、ドリフト層とベース層の間に設けられており、炭化珪素基板の表面からのドリフト層側の端部の深さが、炭化珪素基板の表面からのトレンチの先端の深さよりも深くなるように形成された、第２導電型の埋込層と、埋込層とベース層の間に設けられており、埋込層よりも不純物濃度の高い第１エピタキシャル層を備えている。
上記の半導体装置では、埋込層とベース層の間に、埋込層よりも不純物濃度が高い第１エピタキシャル層が形成されている。このような構成とすることによって、埋込層からの欠陥の進展を第１エピタキシャル層で停止させることができ、埋込層の欠陥がベース層まで引き継がれることを防ぐことができる。ドレイン／ソース間での電圧印加時のリーク電流の発生を抑制することができる。
半導体装置の要部断面図を模式的に示す。 別の半導体装置の要部断面図を模式的に示す。 別の半導体装置の要部断面図を模式的に示す。 別の半導体装置の要部断面図を模式的に示す。
以下、本明細書で開示される技術の特徴を整理する。なお、以下に記す事項は、各々単独で技術的な有用性を有している。
本明細書で開示される半導体装置は、第１エピタキシャル層とベース層の間に設けられており、第１エピタキシャル層よりも不純物濃度が低い第２エピタキシャル層をさらに備えるように構成することができる。
仮に第１エピタキシャル層とベース層の間に第２エピタキシャル層を設けることなく、第１エピタキシャル層とベース層が接触する構成とした場合、電圧印加時に第１エピタキシャル層とベース層の境界に電界が集中し、ベース層の裏面側の端面で破壊しやすくなる。上記の半導体装置では、第１エピタキシャル層とベース層の間に、第１エピタキシャル層よりも不純物濃度が低い第２エピタキシャル層が形成されている。このような構成とすることによって、ベース層の裏面側の端面における電界集中を緩和し、半導体装置の耐圧をより向上することができる。なお、このような構成とした場合でも、埋込層の欠陥の進展は第１エピタキシャル層で停止するので、第２エピタキシャル層やベース層に欠陥が引き継がれることはない。
本明細書で開示される半導体装置は、第１エピタキシャル層と第２エピタキシャル層の不純物濃度の平均がドリフト層の不純物濃度よりも低いように構成することができる。
第１エピタキシャル層と第２エピタキシャル層の不純物濃度が高すぎると、第１エピタキシャル層と第２エピタキシャル層の近傍でブレークダウンを生じやすくなる。第１エピタキシャル層と第２エピタキシャル層の不純物濃度の平均がドリフト層の不純物濃度よりも低くなるように構成することで、半導体装置の耐圧をより向上することができる。
本明細書で開示される半導体装置は、埋込層とベース層の間に設けられており、ベース層とは異なる導電型を有する第３エピタキシャル層をさらに備えるように構成することができる。
上記の半導体装置によれば、埋込層内の欠陥に起因するリーク電流がベース層へ流れることを抑制することができる。
図１に示すように、半導体装置２は、炭化珪素基板４に形成されている。炭化珪素基板４の表面には表面電極６が設けられており、裏面には裏面電極８が設けられている。
半導体装置２は、ドレイン層１０と、ドリフト層１２と、埋込層１４と、第１エピタキシャル層１６と、第２エピタキシャル層１８と、ベース層２０と、ゲート電極２２と、ソース層２４と、コンタクト層２６を備えている。
ドレイン層１０は、不純物濃度の高いｎ型炭化珪素から構成されている。ドレイン層１０は、炭化珪素基板４の裏面に露出しており、裏面電極８に接触している。すなわち、ドレイン層１０は裏面電極８と導通している。
ドリフト層１２は、ドレイン層１０よりも不純物濃度が低いｎ型炭化珪素から構成されている。ドリフト層１２は、ドレイン層１０に対して炭化珪素基板４の表面側に配置されている。
埋込層１４は、ｐ型炭化珪素から構成されている。埋込層１４は、ドリフト層１２に対して炭化珪素基板４の表面側に部分的に配置されている。埋込層１４は、ドリフト層１２の表面に対して部分的にイオン注入を施すことで形成されている。
第１エピタキシャル層１６は、埋込層１４よりも不純物濃度の高いｎ型炭化珪素から構成されている。第１エピタキシャル層１６は、ドリフト層１２の表面に埋込層１４を形成した後に、ｎ型炭化珪素をエピタキシャル成長させることで形成されている。
第２エピタキシャル層１８は、第１エピタキシャル層１６よりも不純物濃度の低いｎ型炭化珪素から構成されている。第２エピタキシャル層１８は、第１エピタキシャル層１６に対して炭化珪素基板４の表面側に配置されている。第２エピタキシャル層１８は、第１エピタキシャル層１６を形成した後に、ｎ型炭化珪素をエピタキシャル成長させることで形成されている。
ベース層２０はｐ型炭化珪素から構成されている。ベース層２０は、第２エピタキシャル層１８に対して炭化珪素基板４の表面側に配置されている。ベース層２０は、第２エピタキシャル層１８を形成した後に、ｐ型炭化珪素をエピタキシャル成長させることで形成されている。
ゲート電極２２は、トレンチ２８の内部に配置されている。トレンチ２８は、炭化珪素基板４の表面から、ベース層２０、第２エピタキシャル層１８、第１エピタキシャル層１６を貫通して、ドリフト層１２まで達している。炭化珪素基板４の表面からトレンチ２８の先端までの深さは、炭化珪素基板４の表面から埋込層１４の裏面側（ドリフト層１２側）の端部までの深さよりも浅い。ゲート電極２２は、ゲート絶縁膜３０によって炭化珪素基板４から絶縁されており、表面絶縁膜３２によって表面電極６から絶縁されている。ゲート電極２２は、図示しないゲート電極端子と電気的に接続されている。
ソース層２４は、不純物濃度の高いｎ型炭化珪素から構成されている。ソース層２４は、ベース層２０と表面電極６の間に配置されており、ゲート電極２２のゲート絶縁膜３０と表面電極６に接触している。ソース層２４は、ベース層２０を形成した後に、ベース層２０の表面に部分的にイオン注入を施すことで形成されている。
コンタクト層２６は、ベース層２０よりも不純物濃度の高いｐ型炭化珪素から構成されている。コンタクト層２６は、ベース層２０と表面電極６の間に配置されており、表面電極６に接触している。コンタクト層２６は、ベース層２０を形成した後に、ベース層２０の表面に部分的にイオン注入を施すことで形成されている。
ゲート電極２２とソース電極である表面電極６の間に電圧を印加すると、ベース層２０においてゲート絶縁膜３０と接している箇所に、Ｎ型のチャネルが形成される。この状態で、ドレイン電極である裏面電極８とソース電極である表面電極６の間に電圧を印加すると、裏面電極８から表面電極６に向けて大電流が流れる。この際に流れる電流の大きさは、ゲート電極２２と表面電極６の間に印加する電圧の大きさに依存する。すなわち、半導体装置２は、トレンチゲート型のＮチャネル縦型ＭＯＳＦＥＴとして機能する。
本実施例の半導体装置２では、ドリフト層１２とベース層２０の間に埋込層１４が形成されており、炭化珪素基板４の表面から埋込層１４の裏面側（ドリフト層１２側）の端部までの深さは、炭化珪素基板４の表面からトレンチ２８の先端までの深さよりも深い。このような構成とすることによって、電圧印加時のトレンチ２８の先端近傍における電界集中が緩和される。これによって、半導体装置２の耐圧が向上されている。
通常、半導体装置２の製造過程において、埋込層１４はドリフト層１２の表面からイオン注入をすることで形成されており、イオン注入に伴って埋込層１４には貫通転移などの微小な欠陥が発生している。従来技術のように、埋込層１４の表面にエピタキシャル成長によってベース層２０を形成すると、埋込層１４の欠陥がベース層２０にも引き継がれてしまい、ベース層２０にも埋込層１４と同様な欠陥が発生してしまう。ベース層２０に欠陥が発生すると、ドレイン／ソース間での電圧印加時にリーク電流が発生してしまう。
これに対して、本実施例の半導体装置２では、埋込層１４とベース層２０の間に、埋込層１４よりも不純物濃度が高い第１エピタキシャル層１６が形成されている。このような構成とすることによって、埋込層１４からの欠陥の進展を第１エピタキシャル層１６で停止させることができ、埋込層１４の欠陥がベース層２０まで引き継がれることを防ぐことができる。ドレイン／ソース間での電圧印加時のリーク電流の発生を抑制することができる。
仮に第１エピタキシャル層１６とベース層２０の間に第２エピタキシャル層１８を設けることなく、第１エピタキシャル層１６とベース層２０が接触する構成とした場合、電圧印加時に第１エピタキシャル層１６とベース層２０の境界に電界が集中し、ベース層２０の裏面側の端面で破壊しやすくなる。本実施例の半導体装置２では、第１エピタキシャル層１６とベース層２０の間に、第１エピタキシャル層１６よりも不純物濃度が低い第２エピタキシャル層１８が形成されている。このような構成とすることによって、ベース層２０の裏面側の端面における電界集中を緩和し、半導体装置２の耐圧を向上することができる。なお、このような構成とした場合でも、埋込層１４の欠陥の進展は第１エピタキシャル層１６で停止するので、第２エピタキシャル層１８やベース層２０に欠陥が引き継がれることはない。
なお、第１エピタキシャル層１６と第２エピタキシャル層１８の不純物濃度が高すぎると、第１エピタキシャル層１６と第２エピタキシャル層１８の近傍でブレークダウンを生じやすくなる。このような事態を回避するために、第１エピタキシャル層１６と第２エピタキシャル層１８の不純物濃度の平均は、ドリフト層１２の不純物濃度よりも低くしておくことが好ましい。このような構成とすることで、半導体装置の耐圧をより向上することができる。
図２に示す半導体装置４２のように、第１エピタキシャル層１６と第２エピタキシャル層１８の組を複数積層してもよい。図２に示す例では、第１エピタキシャル層１６ａと第２エピタキシャル層１８ａの組と、第１エピタキシャル層１６ｂと第２エピタキシャル層１８ｂの組の２組が、順に積層されている場合を示しているが、第１エピタキシャル層１６と第２エピタキシャル層１８の組が３つ以上積層されていてもよい。このように第１エピタキシャル層１６と第２エピタキシャル層１８の組を複数積層する構成の場合、炭化珪素基板４の表面側（すなわちベース層２０に近い側）に配置された第１エピタキシャル層１６ｂと第２エピタキシャル層１８ｂの組の不純物濃度の平均を、炭化珪素基板４の裏面側（すなわちドリフト層１２および埋込層１４に近い側）に配置された第１エピタキシャル層１６ａと第２エピタキシャル層１８ａの組の不純物濃度の平均よりも低くすることが好ましい。このような構成とすると、ベース層２０との境界から空乏層が伸びやすくなり、半導体装置２の耐圧をより向上することができる。
上記では、第１エピタキシャル層１６と第２エピタキシャル層１８が、いずれもドリフト層１２と同様にｎ型炭化珪素から構成される場合について説明したが、図３に示す半導体装置５２のように、第１エピタキシャル層１６と第２エピタキシャル層１８はベース層２０と同様にｐ型炭化珪素から構成してもよい。なお、このような構成とする場合、ベース層２０との境界におけるリーク電流を防止するために、図４に示す半導体装置６２のように、ベース層２０と第１エピタキシャル層１６および第２エピタキシャル層１８の間に、ｉ型炭化珪素またはｎ型炭化珪素からなる別のエピタキシャル層（第３エピタキシャル層）２１を形成しておくことがより好ましい。図４に示す半導体装置６２では、埋込層１４とベース層２０の間に、ベース層２０とは異なる導電型の第３エピタキシャル層２１を備えているため、埋込層１４内の欠陥に起因するリーク電流がベース層２０へ流れることを抑制することができる。
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
２ 半導体装置
４ 炭化珪素基板
６ 表面電極
８ 裏面電極
１０ ドレイン層
１２ ドリフト層
１４ 埋込層
１６，１６ａ，１６ｂ 第１エピタキシャル層
１８，１８ａ，１８ｂ 第２エピタキシャル層
２０ ベース層
２１ 第３エピタキシャル層
２２ ゲート電極
２４ ソース層
２６ コンタクト層
２８ トレンチ
３０ ゲート絶縁膜
３２ 表面絶縁膜
４２ 半導体装置
５２ 半導体装置
６２ 半導体装置

Claims (4)

  1. 表面に表面電極が設けられており、裏面に裏面電極が設けられた炭化珪素基板に形成された半導体装置であって、
    裏面電極と導通している第１導電型のドレイン層と、
    ドレイン層に対して炭化珪素基板の表面側に設けられており、ドレイン層よりも不純物濃度が低い第１導電型のドリフト層と、
    ドリフト層に対して炭化珪素基板の表面側に設けられており、表面電極と導通している第２導電型のベース層と、
    炭化珪素基板の表面からドリフト層まで達するトレンチの内部に配置されており、絶縁膜によって炭化珪素基板と表面電極から絶縁されたゲート電極と、
    ベース層と表面電極の間に設けられており、ゲート電極の絶縁膜と表面電極に接している第１導電型のソース層と、
    ドリフト層とベース層の間に設けられており、炭化珪素基板の表面からのドリフト層側の端部の深さが、炭化珪素基板の表面からのトレンチの先端の深さよりも深くなるように形成された、第２導電型の埋込層と、
    埋込層とベース層の間に設けられており、埋込層よりも不純物濃度の高い第１エピタキシャル層を備える半導体装置。
  2. 第１エピタキシャル層とベース層の間に設けられており、第１エピタキシャル層よりも不純物濃度が低い第２エピタキシャル層をさらに備える請求項１の半導体装置。
  3. 第１エピタキシャル層と第２エピタキシャル層の不純物濃度の平均がドリフト層の不純物濃度よりも低い請求項１または２の半導体装置。
  4. 埋込層とベース層の間に設けられており、ベース層とは異なる導電型を有する第３エピタキシャル層をさらに備える請求項１から３の何れか一項の半導体装置。
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