JP2013201267A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】微細化が可能な半導体装置及びその製造方法を提供する。
【解決手段】実施形態に係る半導体装置は、第１導電形の第１半導体層と、前記第１半導体層上に設けられた第２導電形の第２半導体層と、前記第２半導体層の表面に選択的に設けられた第１導電形の第３半導体層と、前記第３半導体層の上面から前記第１半導体層まで達するトレンチの内壁を覆うように設けられた絶縁膜と、前記トレンチの下部に設けられたフィールドプレート電極と、前記フィールドプレート電極上に絶縁膜を介して設けられたゲート電極と、少なくとも前記トレンチの直下域に設けられ、前記絶縁膜に接した第２電導形の第４半導体層と、を備える。
【選択図】図１

Description

本発明の実施形態は、半導体装置及びその製造方法に関する。
トレンチ型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）において、オン抵抗を抑制しつつ耐圧を向上させるための構造としては、フィールドプレート電極（以下、「ＦＰ電極」という。）がトレンチに埋め込まれたフィールドプレート構造（以下、「ＦＰ構造」という。）、及び、ｎ形のピラーとｐ形のピラーを交互に配列させて高い不純物濃度を維持しつつ厚い空乏層を形成するスーパージャンクション構造（以下、「ＳＪ構造」という。）が考えられる。
ＦＰ電極を埋め込むためには深いトレンチを必要とする。通常、トレンチの側面はテーパー状になり易いため、トレンチを深くしようとすると開口幅を広くする必要がある。また、耐圧を向上させるために、トレンチを深くしたり、フィールドプレート絶縁膜（以下、「ＦＰ絶縁膜」という。）を厚くしたりすると、さらにトレンチの開口幅は広くなってしまい、微細化が困難となる。
一方、ＳＪ構造を、コストを抑えるためにイオン注入法で形成する場合には、半導体基板内にｐ形のピラーとｎ形のピラーとを交互に形成する必要がある。空乏層を厚くするために各ピラーを深く形成しようとすると、イオンの加速エネルギーを高くする必要が生じるが、高エネルギーのイオンは半導体基板内で散乱されてしまう。これにより、ピラーの幅が拡がってしまい、微細化が困難となる。
特開２００８−２２７５１４号公報
本発明の実施形態は、微細化が可能な半導体装置及びその製造方法を提供する。
実施形態に係る半導体装置は、第１導電形の第１半導体層と、前記第１半導体層上に設けられた第２導電形の第２半導体層と、前記第２半導体層の表面に選択的に設けられた第１導電形の第３半導体層と、前記第３半導体層の上面から前記第１半導体層まで達するトレンチの内壁を覆うように設けられた絶縁膜と、前記トレンチの下部に設けられたフィールドプレート電極と、前記フィールドプレート電極上に絶縁膜を介して設けられたゲート電極と、少なくとも前記トレンチの直下域に設けられ、前記絶縁膜に接した第２電導形の第４半導体層と、を備える。
また、実施形態に係る半導体装置の製造方法は、第１導電形の半導体基板の上面に、一方向に延びる複数本のトレンチを形成する工程と、前記半導体基板に上方から不純物を注入することにより、前記半導体基板における少なくとも前記トレンチの直下域に、前記トレンチの内面に露出するように第２導電形の第４半導体層を形成すると共に、前記半導体基板における上層部分に、第２導電形の第２半導体層を形成する工程と、前記トレンチの内面上にフィールドプレート絶縁膜を形成する工程と、前記トレンチの下部に導電材料を埋め込んで、フィールドプレート電極を形成する工程と、前記フィールドプレート電極の上面上及び前記トレンチの内面上にゲート絶縁膜を形成する工程と、前記トレンチ内における前記フィールドプレート電極上に導電材料を埋め込んで、下端が前記第２半導体層の下面より下方になるようにゲート電極を形成する工程と、前記第２半導体層に上方から不純物を選択的に注入することにより、前記第２半導体層の上層部分であって、前記ゲート絶縁膜に接し、下面が前記ゲート電極の上端より下方となる部分に、第１導電形の第３半導体層を形成する工程と、前記半導体基板の上面に接するように第１導電膜を形成する工程と、前記半導体基板の下面に接するように第２導電膜を形成する工程と、を備える。
第１の実施形態に係る半導体装置を例示する断面図である。 （ａ）は、ＦＰ構造の半導体装置において、空乏層を例示する図であり、（ｂ）は、ＳＪ構造の半導体装置において、空乏層を例示する図であり、（ｃ）は、第１の実施形態に係る半導体装置において、空乏層を例示する図である。 （ａ）は、従来構造の半導体装置を例示する断面図であり、（ｂ）は、従来構造の半導体装置における電界強度を例示する図であり、（ｃ）は、第１の実施形態に係る半導体装置を例示する断面図であり、（ｄ）は、第１の実施形態に係る半導体装置における電界強度を例示する図である。 （ａ）〜（ｄ）は、第２の実施形態に係る半導体装置の製造方法を例示する工程断面図である。 （ａ）〜（ｄ）は、第２の実施形態に係る半導体装置の製造方法を例示する工程断面図である。 （ａ）〜（ｃ）は、第２の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
（第１の実施形態）
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
図１は、第１の実施形態に係る半導体装置を例示する断面図である。
図１に示すように、本実施形態に係る半導体装置１は、ドレイン層２１を有している。ドレイン層２１にはドナーとなる不純物、例えば、リンが含有されている。ドレイン層２１の導電形はｎ形である。ドレイン層２１上には、ドレイン層２１に接してドリフト層２２が設けられている。ドリフト層２２にはドナーとなる不純物、例えば、リンが含有されている。ドリフト層２２の導電形はｎ形である。ドレイン層２１及びドリフト層２２は、ｎ形の半導体層である。但し、ドリフト層２２の実効的な不純物濃度は、ドレイン層２１の実効的な不純物濃度よりも低い。
なお、本明細書において「実効的な不純物濃度」とは、半導体材料の導電に寄与する不純物の濃度をいい、例えば、半導体材料にドナーとなる不純物とアクセプタとなる不純物の双方が含有されている場合には、ドナーとアクセプタの相殺分を除いた分の濃度をいう。
ドリフト層２２上には、ドリフト層２２に接してベース層２３が設けられている。ベース層２３にはアクセプターとなる不純物、例えば、ボロンが含有されている。ベース層２３の導電形はｐ形である。ベース層２３の表面には、選択的にソース層２４が設けられている。ソース層２４には、ドナーとなる不純物、例えば、リンが含有されている。ソース層２４の導電形はｎ形である。ベース層２３の上面の位置と、ソース層２４の上面の位置とは、同じ高さとされている。
ソース層２４の上面には、ソース層２４の上面からドリフト層２２まで達する複数のトレンチ１２が設けられている。トレンチ１２は、ソース層２４の上面に平行な面内における一方向に延びるように形成されている。例えば、一方向は、図面に対して垂直な方向である。ソース層２４は、トレンチ１２に沿って一方向に延びている。また、ソース層２４は、トレンチ１２から、ソース層２４の上面に平行な面内における一方向に直交する他方向に、所定の幅で拡がっている。例えば、他方向は、図面の右方向である。
本明細書において、トレンチ１２が延びる方向を、「トレンチ延在方向」という。また、ソース層２４の上面に平行な面内におけるトレンチ延在方向に直交する方向を「トレンチ配置方向」という。
隣り合うトレンチ１２の間に配置されたソース層２４の間には、ベース層２３が介在している。
トレンチ１２の内壁を覆うように、例えば、シリコン酸化膜からなるＦＰ絶縁膜１４及びゲート絶縁膜１７が設けられている。ＦＰ絶縁膜１４は、トレンチ１２の下部に配置され、ゲート絶縁膜１７は、トレンチ１２の上部に配置されている。トレンチ１２の下部には、ＦＰ電極１３が設けられている。ＦＰ電極１３は、導電性材料、例えば、不純物が添加されたポリシリコンによって形成されている。ＦＰ電極１３の上端は、ドリフト層２２の上面より下方に位置している。ＦＰ絶縁層１４は、ＦＰ電極１３とドリフト層２２との間に配置されている。
ＦＰ電極１３上には、ゲート電極１５が設けられている。ゲート電極１５は、導電性材料、例えば、不純物が添加されたポリシリコンによって形成されている。ゲート電極１５の下端１５ｂは、ドリフト層２２の上面より下方に位置している。ゲート電極１５の上端１５ａは、ソース層２４の下面より、上方に位置している。ゲート電極１５と、ドリフト層２２、ベース層２３及びソース層２４との間に、ゲート絶縁膜１７が配置されている。また、ゲート電極１５とＦＰ電極１３との間にも、ゲート絶縁膜１７が配置されている。したがって、ＦＰ電極１３上には、ゲート絶縁膜１７を介してゲート電極１５が配置されている。
トレンチ１２の直下域にはｐ形半導体層２５が設けられている。直下域とは、あるものの真下の領域をいう。トレンチ１２の直下域とは、トレンチ１２から見て、ソース層２４の上面に垂直な方向のうちドレイン層２１の方向を覆う領域をいう。ｐ形半導体層２５には、アクセプターとなる不純物、例えば、ボロンが含有されている。ｐ形半導体層２５の導電形はｐ形である。ｐ形半導体層２５はＦＰ絶縁膜１４に接している。また、ｐ形半導体層２５の上端２５ａは、ＦＰ電極１３の下端１３ｂより上方に位置している。これにより、ｐ形半導体層２５は、ＦＰ電極１３の下部の側方にも配置されている。
ｐ形半導体層２５及びベース層２３には、同じ種類のドーパント不純物が含まれている。また、同じドーズ量で含まれている。ソース層２４、ベース層２３、ドリフト層２２、ドレイン層２１及びｐ形半導体層２５により、半導体基板１１が構成されている。
ゲート電極１５上には、絶縁性材料、例えばシリコン酸化物からなる絶縁膜１６が設けられている。絶縁膜１６の上面１６ａは半導体基板１１の上面１１ａより上方に位置している。絶縁膜１６における半導体基板１１の上面１１ａ上の部分は、トレンチ１２の両側面方向に張り出している。絶縁膜１６は、ソース層２４の上面２４ａにおけるトレンチ１２に近い側の部分を覆っている。ソース層２４の上面２４ａにおけるトレンチ１２から遠い側の部分は、絶縁膜１６によって覆われていない。絶縁膜１６とソース層２４との間にも、ゲート絶縁膜１７が配置されている。
ソース層２４の上面２４ａ及びベース層２３の上面２３ａは、ソース電極１８に接している。ドレイン層２１の下面２１ｂは、ドレイン電極１９に接している。ｐ形半導体層２５は、フローティング、すなわち、電気的にソース電極１８、ドレイン電極１９、ゲート電極及びＦＰ電極に接続されず、独立の電位となっている。または、ｐ形半導体層２５は、ソース電極１８に接続されて、ソース電極１８と同じ電位とされてもよい。半導体装置１においては、図１に示す構成が繰り返し配置されている。図１は、２つの基本単位を示している。
次に、本実施形態に係る半導体装置の動作について説明する。
図２（ａ）は、ＦＰ構造の半導体装置において、空乏層を例示する図であり、（ｂ）は、ＳＪ構造の半導体装置において、空乏層を例示する図であり、（ｃ）は、第１の実施形態に係る半導体装置において、空乏層を例示する図である。
図２（ａ）に示すように、ＦＰ構造のみが形成された半導体装置２において、ソース電極１８及びドレイン電極１９間に電圧を印加すると、ドリフト層２２とベース層２３との界面を発生面として空乏層２７ａが形成される。そして、ＦＰ電極１３に例えば、ソース電極１８と同じ電位を印加すると、ＦＰ電極１３が形成する電界は、ゲート電極１５とドレイン電極１９との間の電界集中を緩和する。
一方、図２（ｂ）に示すように、ドレイン層２１上に、ドレイン層２１の上面に平行な面内において一方向に延びた複数のｐ形ピラー２８及びｎ形ピラー２９が一方向と直交する他方向に交互に配置されたＳＪ構造のみが形成された半導体装置３においては、ソース電極１８（図示せず）及びドレイン電極１９（図示せず）間に電圧を印加すると、ドリフト層２２におけるｐ形ピラー２８とｎ形ピラー２９との界面より空乏層２７ｂが発生し、他方向及び他方向の逆方向に伸びる。そして、空乏層２７ｂは、ドリフト層２２全体に渡って拡がる。
図２（ｃ）に示すように、半導体装置１においては、ソース電極１８に負極の電源電位を印加し、ドレイン電極１９に正極の電源電位を印加すると、上述のＦＰ構造の作用とＳＪ構造の作用が重畳されて、ドリフト層２２及びベース層２３内に空乏層２７ａ及び２７ｂからなる空乏層２７が形成される。
空乏層２７ａは、ＦＰ構造の半導体装置２の場合と同様に、ドリフト層２２とベース層２３との界面を発生面として形成される。そして、ＦＰ電極１３が形成する電界は、空乏層２７ａが上下方向に伸びることを助長する。
空乏層２７ｂは、ＳＪ構造の半導体装置３の場合と同様に、ドリフト層２２とｐ形半導体層２５との界面を発生面として形成される。そして、空乏層２７ｂは、トレンチ配置方向に伸びる。ｐ形半導体層２５の電位をフローティング、すなわち、どこにも接続されない独立な電位とする。これにより、空乏層２７ｂをトレンチ配置方向に伸ばすことができる。また、ｐ形半導体層２５をソース電極１８に接続して、ｐ形半導体層２５の電位をソース電極１８と同じ電位としてもよい。
本実施形態において、この状態で、ゲート電極１５に閾値よりも高い電位を印加してオン動作とすると、ベース層２３におけるゲート絶縁膜１７の近傍に反転層が形成されて、ドレイン電極１９から、ドレイン層２１、ドリフト層２２、ベース層２３及びソース層２４を介して、電流が流れる。一方、ゲート電極１５に閾値よりも低い電位を印加してオフ動作とすると、反転層が消滅して電流が遮断される。
図３（ａ）は、従来構造の半導体装置を例示する図であり、（ｂ）は、従来構造の半導体装置における電界強度を例示するグラフ図であり、縦軸は、半導体基板における厚さ方向の位置を示し、横軸は電界強度を示す。図３（ｃ）は、第１の実施形態に係る半導体装置を例示する図であり、（ｄ）は、第１の実施形態に係る半導体装置における電界強度を例示するグラフ図であり、縦軸は、半導体基板における厚さ方向の位置を示し、横軸は電界強度を示す。
図３（ａ）及び（ｂ）に示すように、従来構造の半導体装置４においては、半導体基板１１が設けられており、半導体基板１１の上面１１ａには、複数本のトレンチ１２が形成されている。トレンチ１２の下部には、絶縁膜３０、例えば、シリコン酸化膜が埋め込まれている。トレンチ１２内の上部における絶縁膜３０上には、ゲート電極１５が設けられている。ゲート電極１５と半導体基板１１との間には、ゲート絶縁膜１７が設けられている。
半導体基板１１には、ドレイン層２１、ドリフト層２２、ベース層２３、ソース層２４及び不純物層３１が設けられている。不純物層３１は、ドリフト層２２中における少なくともトレンチ２１の直下域に配置されている。不純物層３１には、アクセプターとなる不純物、例えば、ボロンが含有されている。不純物層３１の導電形はｐ形である。不純物層３１はシリコン酸化膜３０に接している。また、不純物層３１の上端３１ａは、ゲート電極１５の下端１５ｂより下方に位置している。不純物層３１は、絶縁膜３０の下部の側方にも配置されている。従来構造の半導体装置４における上記以外の構成は、前述の第１の実施形態と同様である。
従来構造の半導体装置４において、ソース電極１８及びドレイン電極１９間に電圧を印加すると、半導体基板１１における電界強度は、厚さ方向において、ゲート電極１５の下端１５ｂ及び不純物層３１の下端３１ｂで強くなる。したがって、従来構造の半導体装置４においては、ゲート電極１５の下端１５ｂ及び不純物層３１の下端３１ｂの２カ所で電界が集中している。
一方、図３（ｃ）及び（ｄ）に示すように、本実施形態に係る半導体装置１においては、ソース電極１８及びドレイン電極１９間に電圧を印加すると、半導体基板１１における電界強度は、厚さ方向において、ゲート電極１５の下端１５ｂ、ＦＰ電極１３の下端１３ｂ及びｐ形半導体層２５の下端２５ｂで強くなる。したがって、本実施形態の半導体装置１においては、ゲート電極１５の下端１５ｂ、ＦＰ電極１３の下端１３ｂ及びｐ形半導体層２５の下端２５ｂの３カ所で電界が集中している。
次に、本実施形態における効果について説明する。
本実施形態に係る半導体装置１においては、半導体基板１１の上部にＦＰ構造が形成されている。したがって、ドリフト層２２とベース層２３との界面を発生面として空乏層２７ａが形成される。また、ＦＰ電極１３が形成する電界によって、半導体基板１１内の電界集中を緩和すると共に、空乏層２７ａを上下方向に伸ばすことができる。
一方、ＦＰ構造の下方には、ＳＪ構造が形成されている。したがって、ドリフト層２２とｐ形半導体層２５との界面を発生面として空乏層２７ｂが形成される。そして、形成された空乏層２７ｂはトレンチ配置方向に拡大する。このように、ＦＰ構造及びＳＪ構造を形成することにより、半導体装置１の耐圧を向上させることができる。
さらに、半導体装置１は、ＦＰ構造とＳＪ構造の両者を併設することにより、どちらか一方のみの構造より、空乏層の発生面を増加させることができる。よって、半導体装置１の耐圧を向上させることができる。
また、ＦＰ構造のみで耐圧を向上させるためには、深いトレンチ１２を必要とする。この場合には、トレンチ１２の開口幅が拡がり、微細化が困難となる。一方、ＳＪ構造のみで耐圧を向上させるためには、ｐ形ピラー２８及びｎ形ピラー２９を深く形成する必要がある。この場合には、高エネルギーのイオンが半導体基板１１内で散乱する。その結果、ｐ形ピラー２８及びｎ形ピラー２９の幅が広がり、微細化が困難となる。
しかし、半導体装置１のように、ＦＰ構造とＳＪ構造を上下に配置した構造とすることによって、深いトレンチ１２を形成する必要も、ｐ形ピラー２８及びｎ形ピラー２９を深く形成する必要もなく、半導体装置１の耐圧を向上させることができる。したがって、半導体装置１を微細化することができる。
また、半導体層２５は、トレンチ１２の直下域に形成されており、半導体装置１のオン電流の経路上に設けられていない。これにより、オン電流がｐ形半導体層２５によって阻害されることがなく、半導体装置１のオン抵抗を低減することができる。
さらに、ｐ形半導体層２５の上端２５ａがＦＰ電極１３の下端１３ｂより上方に位置している。これにより、電界集中が起こりやすいＦＰ電極１３の下端１３ｂを、電界が一定なｐ形半導体層２５によって覆っている。よって、電界集中を緩和させる。また、ｐ形半導体層２５は、ＦＰ電極１３の下部の側方にも配置されているので、空乏層２７ｂを上下方向に拡大させることができる。よって、半導体装置１の耐圧を向上させることができる。
また、本実施形態に係る半導体装置１と従来構造の半導体装置４とを比較すると、従来構造の半導体装置４においては、電界集中する位置が、ゲート電極１５の下端１５ｂ及び不純物層３１の下端３１ｂの２カ所であるのに対して、本実施形態に係る半導体装置１においては、ゲート電極１５の下端１５ｂ、ＦＰ電極１３の下端１３ｂ及びｐ形半導体層２５の下端２５ｂの３カ所である。よって、電界の集中する箇所を分散することができる。よって、従来構造の半導体装置４においては、不純物層３１をトレンチ配置方向に広げることによって、不純物層３１の下端３１ｂにおける電界を分散する必要性が生じるのに対して、本実施形態に係る半導体装置１においては、ｐ形半導体層２５のトレンチ配置方向の広がりを抑えて形成することができる。これにより、半導体装置１を微細化することができる。
ｐ形半導体層２５をフローティングすることによって、空乏層２７ｂを伸ばすことができる。また、ｐ形半導体層２５をソース電極１８の電位と同電位とすることによって、空乏層２７ｂの大きさを制御することができる。
（第２の実施形態）
次に、第２の実施形態について説明する。
図４（ａ）〜（ｄ）、図５（ａ）〜（ｄ）及び図６（ａ）〜（ｃ）は、第２の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
本実施形態は、前述の第１の実施形態に係る半導体装置１の製造方法についての実施形態である。
先ず、図４（ａ）に示すように、半導体基板１１を用意する。半導体基板１１は、ドレイン層２１上にドリフト層２２が形成されたものである。ドレイン層２１及びドリフト層２２の導電形はｎ形である。但し、ドリフト層２２の実効的な不純物濃度は、ドレイン層２１の実効的な不純物濃度よりも低い。
次に、図４（ｂ）に示すように、半導体基板１１に対して、例えば、ＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）等の異方性エッチングを施すことにより、半導体基板１１の上面１１ａに、一方向に延びる複数本のトレンチ１２を等間隔に形成する。このとき、トレンチ１２を下方の部分ほど細く形成する。
そして、図４（ｃ）に示すように、半導体基板１１に対して、上方から、アクセプタとなる不純物、例えばボロンをイオン注入する。これにより、半導体基板１１におけるトレンチ１２の下端１２ｂよりも上層部分の導電形が、ｎ形からｐ形に変化する。その結果、半導体基板１１の上層にベース層２３が形成される。また、半導体基板１１における少なくともトレンチ１２の直下域の部分の導電形が、ｎ形からｐ形に変化する。これにより、少なくともトレンチ１２の直下域において、トレンチ１２の側面を含む内面に露出するようにｐ形半導体層２５が形成される。
次に、図４（ｄ）に示すように、例えば、熱酸化処理を行い、トレンチ１２の内面上を含む半導体基板１１上にＦＰ絶縁膜１４を形成する。
次に、図５（ａ）に示すように、例えばＣＶＤ（chemical vapor deposition：化学気相成長）法により、半導体基板１１の全面に、不純物、例えばリンを含有したポリシリコンを堆積させる。次に、エッチバックを行い、堆積させたポリシリコンのうち、半導体基板１１の上面１１ａ上に堆積された部分及びトレンチ１２内の上部に埋め込まれた部分を除去する。この結果、ポリシリコンがトレンチ１２内の下部に残留し、ＦＰ電極１３が形成される。
次に、図５（ｂ）に示すように、エッチングを行い、ＦＰ絶縁膜１４のうち、ＦＰ電極１３の上面１３ａ上に位置する部分を除去する。この結果、ＦＰ絶縁膜１４におけるＦＰ電極１３の上面１３ａより下方の部分が残留する。
次に、図５（ｃ）に示すように、例えば、熱酸化処理を行い、トレンチ１２の内面上におけるＦＰ電極１３の上面１３ａ上、ＦＰ電極１３の上面１３ａ上及び半導体基板１１の上面１１ａ上にゲート絶縁膜１７を形成する。
次に、図５（ｄ）に示すように、例えばＣＶＤ法により、半導体基板１１の全面に、不純物、例えばリンを含有したポリシリコンを堆積させる。次に、エッチバックを行い、堆積させたポリシリコンのうち、半導体基板１の上面１１ａ上に堆積された部分を除去する。この結果、ポリシリコンがトレンチ１２の内部に残留し、ゲート電極１５が形成される。
そして、図６（ａ）に示すように、ベース層２３に対して、上方から、ドナーとなる不純物、例えばリンをイオン注入する。これにより、ベース層２３における上層部の導電形がｐ形からｎ形に変化し、ソース層２４となる。ソース層２４の下面２４ｂは、ゲート電極１５の上端１５ａよりも下方に位置させる。
次に、図６（ｂ）に示すように、例えばＣＶＤ法により、全面にシリコン酸化物を堆積させる。そして、例えば、ＲＩＥにより、シリコン酸化物におけるトレンチ１２間の部分を選択的に除去し、トレンチ１２上の部分及びトレンチ１２上の部分から両側面に張り出している部分を残留させて、絶縁膜２６を形成する。このとき、ゲート絶縁膜１７における絶縁膜２６で覆われていない部分も除去される。
その後、絶縁膜２６をマスクとし、ソース層２４に対して、上方から、アクセプタとなる不純物、例えばボロンをイオン注入する。これにより、ソース層２４における絶縁膜２６に覆われていない部分の導電形がｎ形からｐ形に変化し、ソース層２４の下面２４ｂより下方に位置するベース層２３と一体化する。したがって、ベース層２３は、ドリフト層２２上において、ソース層２４の直下域と、絶縁膜２６の直下域間とに形成される。この結果、ベース層２３の上面２３ａは、絶縁膜２６の直下域間において露出する。一方、ソース層２４は、ベース層２３上における絶縁膜２６の直下域に位置している。また、ソース層２４は、トレンチ１２の上部における絶縁膜に接している。
次に、図６（ｃ）に示すように、絶縁膜２６（図６（ｂ）参照）をエッチングし、絶縁膜２６（図６（ｂ）参照）の両側の部分を除去する。これにより、絶縁膜２６（図６（ａ）参照）の側面がトレンチ１２側に後退して、絶縁膜１６が形成される。また、ソース層２４の上面２４ａにおけるトレンチ１２に対して反対側の部分が露出する。
その後、図１に示すように、半導体基板１１の上面１１ａを覆うように、ソース電極１８を形成する。ソース電極１８は、ベース層２３の上面２３ａ及びソース層２４の上面２４ａに接すると共に、絶縁膜１６を覆う。一方、半導体基板１１の下面１１ｂ上にドレイン電極１９を形成する。
このようにして、図１に示すように、半導体装置１が製造される。
次に、本実施形態の効果について説明する。
本実施形態において、ｐ形半導体層２５は、半導体基板１１におけるトレンチ１２以外の部分をマスクとして、少なくともトレンチ１２の直下域に形成される。よって、リソグラフィーによらずに自己整合的にトレンチ１２の直下域に形成することができる。
また、ベース層２３を形成する際のイオン注入と同時に形成するので、新たにｐ形半導体層２５の形成工程を設ける必要がなく、製造工程を短縮することができる。
さらに、ｐ形半導体層２５はトレンチ１２の直下域に形成されるので、注入されるイオンが半導体基板１１によって散乱される影響を少なくすることができる。よって、ｐ形半導体層２５の幅の広がりを抑制し、半導体装置１を微細化することができる。
以上説明した実施形態によれば、微細化が可能な半導体装置及びその製造方法を提供することができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１：半導体装置、２：半導体装置、３：半導体装置、４：半導体装置、１１：半導体基板、１１ａ：上面、１２：トレンチ、１３：ＦＰ電極、１３ｂ：下端、１４：ＦＰ絶縁膜、１５：ゲート電極、１５ａ：上端、１５ｂ：下端、１６：絶縁膜、１６ａ：上面、１７：ゲート絶縁膜、１８：ソース電極、１９：ドレイン電極、２１：ドレイン層、２１ｂ：下面、２２：ドリフト層、２２ａ：上面、２３：ベース層、２３ａ：上面、２４：ソース層、２４ａ：上面、２４ｂ：下面、２５：ｐ形半導体層、２５ａ：上端、２６：絶縁膜、２７：空乏層、２７ａ：空乏層、２７ｂ：空乏層、２８：ｐ形ピラー、２９：ｎ形ピラー、３０：絶縁膜、３１：不純物層、３１ｂ：下端

Claims (8)

  1. 第１導電形の第１半導体層と、
    前記第１半導体層上に設けられた第２導電形の第２半導体層と、
    前記第２半導体層上の表面に選択的に設けられた第１導電形の第３半導体層と、
    前記第３半導体層の上面から前記第１半導体層まで達するトレンチの内壁を覆うように設けられた絶縁膜と、
    前記トレンチの下部に設けられたフィールドプレート電極と、
    前記フィールドプレート電極上に絶縁膜を介して設けられたゲート電極と、
    少なくとも前記トレンチの直下域に設けられ、前記絶縁膜に接し、上端が前記フィールドプレート電極の下端より上方に位置する第２導電形の第４半導体層と、
    前記第２半導体層及び前記第３半導体層の上面に接続された第１電極と、
    前記第１半導体層の下面に接続された第２電極と、
    を備え、
    前記第２半導体層及び前記前記第４半導体層には、同じ種類のドーパント不純物が含まれており、
    前記第４半導体層は、フローティングである半導体装置。
  2. 第１導電形の第１半導体層と、
    前記第１半導体層上に設けられた第２導電形の第２半導体層と、
    前記第２半導体層の表面に選択的に設けられた第１導電形の第３半導体層と、
    前記第３半導体層の上面から前記第１半導体層まで達するトレンチの内壁を覆うように設けられた絶縁膜と、
    前記トレンチの下部に設けられたフィールドプレート電極と、
    前記フィールドプレート電極上に絶縁膜を介して設けられたゲート電極と、
    少なくとも前記トレンチの直下域に設けられ、前記絶縁膜に接した第２電導形の第４半導体層と、
    を備えた半導体装置。
  3. 前記第４半導体層は、その上端が前記フィールドプレート電極の下端より上方に位置する請求項２記載の半導体装置。
  4. 前記第２半導体層及び前記第４半導体層には、同じ種類のドーパント不純物が含まれている請求項２または３に記載の半導体装置。
  5. 前記第４半導体層は、フローティングである請求項２〜４のいずれか１つに記載の半導体装置。
  6. 前記第２半導体層及び前記第３半導体層の上面に接続された第１電極と、
    前記第１半導体層の下面に接続された第２電極と、
    をさらに備え、
    前記第４半導体層は、第１電極と同じ電位である請求項２〜４のいずれか１つに記載の半導体装置。
  7. 第１導電形の半導体基板の上面に、一方向に延びる複数本のトレンチを形成する工程と、
    前記半導体基板に上方から不純物を注入することにより、前記半導体基板における少なくとも前記トレンチの直下域に、前記トレンチの内面に露出するように第２導電形の第４半導体層を形成すると共に、前記半導体基板における上層部分に、第２導電形の第２半導体層を形成する工程と、
    前記トレンチの内面上にフィールドプレート絶縁膜を形成する工程と、
    前記トレンチの下部に導電材料を埋め込んで、フィールドプレート電極を形成する工程と、
    前記フィールドプレート電極の上面上及び前記トレンチの内面上にゲート絶縁膜を形成する工程と、
    前記トレンチ内における前記フィールドプレート電極上に導電材料を埋め込んで、下端が前記第２半導体層の下面より下方になるようにゲート電極を形成する工程と、
    前記第２半導体層に上方から不純物を選択的に注入することにより、前記第２半導体層の上層部分であって、前記ゲート絶縁膜に接し、下面が前記ゲート電極の上端より下方となる部分に、第１導電形の第３半導体層を形成する工程と、
    前記半導体基板の上面に接するように第１導電膜を形成する工程と、
    前記半導体基板の下面に接するように第２導電膜を形成する工程と、
    を備えた半導体装置の製造方法。
  8. 前記トレンチを形成する工程において、前記トレンチを、下方の部分ほど細く形成し、
    前記第１半導体層を形成する工程において、前記第４半導体層を、前記トレンチの側面に露出する部分にも形成し、
    前記フィールドプレート電極を形成する工程において、前記フィールドプレート電極の下端を前記第４半導体層の上端より下方になるように形成する請求項７記載の半導体装置の製造方法。
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