JP2017147431A - 半導体装置 - Google Patents
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Abstract
Description
[先行技術文献]
[特許文献]
特許文献1 米国特許第8441046号明細書
特許文献2 特開2014−60362号公報
図1は、実施例1に係る半導体装置100の一例を示す平面図である。本例の半導体装置100は、IGBT(Insulated Gate Bipolar Transistor)等のトランジスタを含むトランジスタ部70、および、FWD(Free Wheel Diode)等のダイオードを含むダイオード部80を有する半導体チップである。図1においてはチップ端部周辺のチップ表面を示しており、他の領域を省略している。
図6は、比較例1に係る半導体装置500のd−d'断面の一例を示す。半導体装置500は、半導体基板510に形成されたダミートレンチ部530およびゲートトレンチ部540を備える。ダミートレンチ部530およびゲートトレンチ部540は、スプリット構造を有さない。よって、本例の半導体装置500は、スプリット構造を有さない点で実施例1に係る半導体装置100と異なる。なお、半導体装置100と共通する符号で示される構成については、半導体装置100の場合と同様の機能を有してよい。
図7は、比較例2に係る半導体装置500のd−d'断面の一例を示す。半導体装置500は、スプリット構造を有さないダミートレンチ部530およびゲートトレンチ部540を備える。本例の半導体装置500は、スプリット構造を有さない点で実施例1に係る半導体装置100と異なる。また、本例の半導体装置500は、ダミートレンチ部530およびゲートトレンチ部540のトレンチ深さが、比較例1に係る半導体装置500よりも深く形成されている点で異なる。
図8は、実施例2に係る半導体装置100の一例を示す平面図である。図9は、実施例2に係る半導体装置100のa−a'断面の一例を示す。図10は、実施例2に係る半導体装置100のb−b'断面の一例を示す。本例の半導体装置100は、スプリット構造の替わりに、厚膜構造を有する点で実施例1に係る半導体装置100と異なる。
図11は、実施例3に係る半導体装置100の一例を示す平面図である。図12は、実施例3に係る半導体装置100のa−a'断面の一例を示す。本例の半導体装置100は、スプリット構造と厚膜構造の両方を有する。
但し、絶縁膜42の膜厚は、ドリフト領域18において、ゲートトレンチ部40の側面で厚くなる。つまり、本例の絶縁膜42は、ゲートトレンチ部40のトレンチ下端においてトレンチ幅が小さくなっているものの、トレンチ上端よりもトレンチ下端において絶縁膜42の膜厚が厚くなっている。
Claims (19)
- 第1導電型の半導体基板と、
前記半導体基板のおもて面側に形成され、前記半導体基板の不純物濃度よりも高濃度である第1導電型の蓄積層と、
前記半導体基板のおもて面に形成されたトレンチ部と
を備え、
前記トレンチ部は、
第1導電部と、
前記第1導電部の下方であって、前記蓄積層の深さ方向における中心位置よりも下方に形成された第2導電部と、
前記第1導電部の側面および前記第2導電部の周囲を覆う絶縁膜と
を有し、
前記トレンチ部は、前記絶縁膜が前記第1導電部と前記第2導電部との間を絶縁するスプリット構造、又は、前記絶縁膜が前記第1導電部の側面よりも前記第2導電部の側面に厚く形成された厚膜構造の少なくとも一方を有する
半導体装置。 - 前記第2導電部の下端は、前記蓄積層の下端よりも下方に形成されている
請求項1に記載の半導体装置。 - 前記第2導電部の上端は、前記蓄積層の下端よりも下方に形成されている
請求項1又は2に記載の半導体装置。 - 前記第1導電部の下端は、前記蓄積層の下端よりも下方に形成されている
請求項1から3のいずれか一項に記載の半導体装置。 - 前記トレンチ部のトレンチ幅は、メサ幅よりも大きい
請求項1から4のいずれか一項に記載の半導体装置。 - 前記メサ幅は、0.5μm以下である
請求項5に記載の半導体装置。 - 前記蓄積層の不純物濃度は、1E16cm−3以上、1E18cm−3以下である
請求項1から6のいずれか一項に記載の半導体装置。 - 前記トレンチ部は、前記スプリット構造を有し、
前記絶縁膜の膜厚は、前記第1導電部の側面および前記第2導電部の側面において同一である
請求項1から7のいずれか一項に記載に半導体装置。 - 前記トレンチ部は、前記スプリット構造を有し、
前記絶縁膜の膜厚は、前記第1導電部の側面よりも前記第2導電部の側面の方が大きい
請求項1から7のいずれか一項に記載の半導体装置。 - 前記絶縁膜の膜厚は、前記第2導電部の側面において、0.05μm以上、0.2μm以下μmである
請求項1から9のいずれか一項に記載の半導体装置。 - 前記トレンチ部のトレンチ幅は、0.5μm以上、1.5μm以下である
請求項1から10のいずれか一項に記載の半導体装置。 - 前記トレンチ部の下端のトレンチ幅は、前記トレンチ部の上端のトレンチ幅よりも小さい
請求項1から11のいずれか一項に記載の半導体装置。 - 前記トレンチ部は、ゲートトレンチ部およびエミッタトレンチ部を有し、
前記ゲートトレンチ部および前記エミッタトレンチ部は、前記スプリット構造又は前記厚膜構造のうち同一の構造を有する
請求項1から12のいずれか一項に記載の半導体装置。 - 前記トレンチ部は、ゲートトレンチ部およびエミッタトレンチ部を有し、
前記ゲートトレンチ部は、前記スプリット構造および前記厚膜構造のいずれか一方を有し、前記エミッタトレンチ部は、前記スプリット構造又は前記厚膜構造のうち、前記ゲートトレンチ部の構造と異なる構造を有する
請求項1から12のいずれか一項に記載の半導体装置。 - ゲート電極と、
前記ゲート電極と、前記スプリット構造の前記ゲートトレンチ部に形成された前記第1導電部とを電気的に接続するゲートコンタクト部と、
エミッタ電極と、
前記エミッタ電極と、前記スプリット構造の前記ゲートトレンチ部に形成された前記第2導電部とを電気的に接続する複数のエミッタコンタクト部と
を更に備え、
前記複数のエミッタコンタクト部は、平面視で、前記ゲートトレンチ部において、隣接する前記複数のエミッタコンタクト部の間に前記ゲートコンタクト部を有するように配置される
請求項13又は14に記載の半導体装置。 - 前記ゲートトレンチ部は、ループ型構造又はI型構造を有し、
前記複数のエミッタコンタクト部は、前記ゲートトレンチ部の長手方向の中心位置に形成される
請求項15に記載の半導体装置。 - 第2導電型のウェル領域を更に備え、
前記複数のエミッタコンタクト部は、前記ウェル領域の上方に形成されている
請求項16に記載の半導体装置。 - 前記ゲートトレンチ部は、I型構造を有し、
前記ゲートコンタクト部は、前記ゲートトレンチ部の両端に形成される
請求項15から17のいずれか一項に記載の半導体装置。 - 前記ゲートトレンチ部に隣接して形成された第1導電型のエミッタ領域と、
前記ゲートトレンチ部に隣接して形成され、前記エミッタ領域と交互に形成された第2導電型のコンタクト領域と
を更に備え、
前記複数のエミッタコンタクト部は、前記コンタクト領域に対応して設けられる
請求項15から18のいずれか一項に記載の半導体装置。
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