CN113921605A - 半导体装置 - Google Patents

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Abstract

提供沟槽栅极的栅极绝缘膜的可靠性提高的半导体装置。半导体装置包含半导体基板、栅极电极和多个沟槽栅极。半导体基板包含有源区域和配线区域。沟槽栅极从有源区域延伸至配线区域。该沟槽栅极在有源区域形成晶体管的一部分。栅极电极设置于配线区域，与沟槽栅极电连接。沟槽栅极的端部位于配线区域。栅极电极以将在沟槽栅极的端部形成的栅极接触部覆盖的方式设置。栅极电极经由栅极接触部而与沟槽栅极电连接。多个沟槽栅极仅沿一个方向延伸。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
在通用逆变器、AC伺服等领域中，从节能观点出发，对三相电动机进行可变速控制的功率模块使用IGBT(Insulated Gate BipolarTransistor)、二极管等。就这些IGBT以及二极管而言，出于降低逆变器损耗的目的，要求低的通断损耗以及低的接通电压特性。
沟槽栅型IGBT是具有低的接通电压特性的器件。就该沟槽栅型IGBT而言，沟槽的端部或者底部的形状是决定栅极绝缘膜的可靠性的支配性要素。在专利文献1及2中公开了为了提高沟槽的端部处的栅极绝缘膜的可靠性而在被填埋于沟槽内的导电体之上形成栅极接触的构造。
专利文献1：日本特开2003-309263号公报
专利文献2：日本特开2014-72412号公报
在形成晶体管的有源区域，在多个沟槽栅极以彼此交叉的方式设置的情况下，该沟槽的交叉部处的开口比交叉部间的直线部处的开口宽。因此，在由蚀刻形成沟槽时，由于微观负载效应，交叉部深度比周围的深度深。其结果，在沟槽的底部产生台阶，栅极绝缘膜的可靠性下降。
发明内容
本发明提供沟槽栅极的栅极绝缘膜的可靠性提高的半导体装置。
本发明涉及的半导体装置包含半导体基板、栅极电极和多个沟槽栅极。半导体基板在俯视观察时包含设置有多个晶体管的有源区域和将有源区域包围的配线区域。多个沟槽栅极从半导体基板的表面的有源区域延伸至配线区域。上述多个沟槽栅极在有源区域形成多个晶体管的一部分。栅极电极设置于配线区域，与多个沟槽栅极电连接。多个沟槽栅极各自的端部位于配线区域。栅极电极以将在多个沟槽栅极各自的端部形成的栅极接触部覆盖的方式设置。栅极电极经由栅极接触部而与多个沟槽栅极各自电连接。多个沟槽栅极仅沿半导体基板的表面的一个方向延伸。
发明的效果
根据本发明的半导体装置，沟槽栅极的栅极绝缘膜的可靠性提高。
本发明的目的、特征、方案以及优点通过以下的详细说明和附图变得更清楚。
附图说明
图1是表示实施方式1的半导体装置的结构的俯视图。
图2是表示实施方式1的半导体装置的结构的俯视图。
图3是表示图2的线段A-A’的剖面的图。
图4是表示图2的线段B-B’的剖面的图。
图5是表示图2的线段C-C’的剖面的图。
图6是表示实施方式2的半导体装置的结构的俯视图。
图7是表示实施方式3的半导体装置的结构的俯视图。
图8是表示实施方式4的半导体装置的结构的俯视图。
图9是表示实施方式5的半导体装置的结构的俯视图。
图10是表示实施方式6的半导体装置的结构的剖视图，是表示图2的线段A-A’的剖面的图。
图11是表示图2的线段B-B’的剖面的图。
图12是表示图2的线段C-C’的剖面的图。
图13是表示实施方式7的半导体装置的结构的俯视图。
图14是表示图13的线段D-D’的剖面的图。
图15是表示实施方式8的半导体装置的结构的俯视图。
具体实施方式
＜实施方式1＞
图1是表示实施方式1的半导体装置的结构的俯视图。
半导体装置包含半导体基板10、栅极电极30、栅极焊盘31、指状配线32以及多个沟槽栅极20。另外，虽然在图1中未示出，但半导体装置如后述的图2所示包含发射极电极40。
半导体基板10在俯视观察时包含有源区域1、配线区域2以及终端区域3。有源区域1是设置有多个晶体管的区域。实施方式1中的晶体管是绝缘栅型双极晶体管(InsulatedGate Bipolar Transistor，IGBT)。配线区域2以将有源区域1包围的方式设置。终端区域3以将有源区域1以及配线区域2包围的方式设置。在终端区域3的半导体基板10设置有半导体装置的耐压保持构造。半导体基板10例如由Si等半导体，或者SiC、GaN等所谓的宽带隙半导体形成。
多个沟槽栅极20彼此平行地配置。沟槽栅极20在半导体基板10的表面仅沿第1方向而延伸。以下，将第1方向作为俯视图中的左右方向、将第2方向作为俯视图中的上下方向而进行说明。在图1中作为一个例子，示出了8根沟槽栅极20，但沟槽栅极20的个数不限定于此。沟槽栅极20是横跨半导体基板10的表面的有源区域1和配线区域2而设置的。即，沟槽栅极20从有源区域1延伸至配线区域2，该沟槽栅极20的端部位于配线区域2。详情在后面叙述，但有源区域1的沟槽栅极20形成晶体管的一部分。
栅极电极30设置于配线区域2。实施方式1中的栅极电极30也称为栅极配线，以将有源区域1包围的方式设置。栅极电极30与沟槽栅极20的端部电连接。
栅极焊盘31具有作为用于与外部的配线进行连接的端子的功能。栅极焊盘31与栅极电极30电连接。
指状配线32从配线区域2的栅极电极30延伸至有源区域1。指状配线32与栅极电极30和沟槽栅极20这两者电连接。这里，指状配线32沿第2方向延伸。指状配线32降低沟槽栅极20之间的电位差。对于实施方式1中的半导体装置，指状配线32并非是必须的，但优选设置指状配线32。
图2是表示实施方式1中的半导体装置的结构的俯视图，是图1所示的区域P的放大图。在以下的说明中，n及p表示半导体的导电型。另外，n-表示杂质浓度比n低这一情况，n+表示杂质浓度比n高这一情况。p+表示杂质浓度比p高这一情况。
在有源区域1，n+型发射极层11和p型基极层12被作为半导体基板10的表层而选择性地配置。例如，n+型发射极层11和p型基极层12沿第1方向交替地配置。在实施方式1中的有源区域1的周缘部，从有源区域1的内侧至外侧而依次配置有n+型发射极层11和p型基极层12。虽然省略了图示，但p型基极层12也可以在半导体基板10的表面包含p+型接触层。
在配线区域2，p型阱层13被作为半导体基板10的表层而配置。这里，该p型的阱层13以与有源区域1的周缘部的p型基极层12接触的方式从配线区域2延伸至有源区域1的周缘部。
多个沟槽栅极20如已经叙述的那样，从有源区域1延伸至配线区域2。沟槽栅极20的端部位于配线区域2。多个沟槽栅极20的第2方向上的配置间距P1例如为大于或等于0.6μm而小于或等于10.0μm程度。有源区域1处的沟槽宽度W11以及配线区域2处的沟槽宽度W12例如为大于或等于0.5μm而小于或等于1.5μm程度。实施方式1中的沟槽宽度W11与沟槽宽度W12相等。沟槽栅极20包含栅极绝缘膜21和栅极导电部22。栅极绝缘膜21沿着沟槽的内壁而设置。栅极导电部22隔着栅极绝缘膜21而设置于沟槽的内部。
在配线区域2的沟槽栅极20的端部设置有栅极接触部23。栅极接触部23形成于栅极导电部22之上。栅极接触部23的周围在俯视观察时被栅极导电部22包围。即，栅极接触部23与栅极导电部22的缘部相比形成于内侧。栅极接触部23设置于后述的层间绝缘膜的开口。栅极接触部23的宽度W22例如大于或等于0.1μm而小于或等于1.0μm程度。
栅极电极30在配线区域2以将在各沟槽栅极20的端部形成的栅极接触部23覆盖的方式设置。栅极电极30经由栅极接触部23而与各沟槽栅极20电连接。例如，栅极电极30在栅极接触部23处与栅极导电部22接触。栅极焊盘31与沟槽栅极20经由配线区域2的栅极电极30以及栅极接触部23而彼此电连接。
在有源区域1设置有发射极接触部41。发射极接触部41至少设置于n+型发射极层11之上，与n+型发射极层11电连接。实施方式1中的发射极接触部41设置为，不仅仅是n+型发射极层11，还与有源区域1的p型基极层12以及p型阱层13的表面的一部分接触。这里，发射极接触部41设置于彼此相邻的2个沟槽栅极20之间。发射极接触部41与沟槽栅极20同样地，沿第1方向延伸。发射极接触部41例如由金属形成。发射极接触部41的宽度W21例如为大于或等于0.1μm而小于或等于1.0μm程度。
发射极电极40在有源区域1以将发射极接触部41覆盖的方式设置。发射极电极40经由发射极接触部41而与n+型发射极层11电连接。
图3是表示图2中的线段A-A’的剖面的图。图4是表示图2中的线段B-B’的剖面的图。图5是表示图2中的线段C-C’的剖面的图。在各剖视图中，省略了半导体基板10的背面侧的构造的图示。
如图3所示，在有源区域1，从半导体基板10的表面起沿深度方向依次设置有n+型发射极层11、p型基极层12、n型载流子积蓄层14和n-型漂移层15。以半导体基板10的表面为基准，n+型发射极层11的深度例如为大于或等于0.1μm而小于或等于2.0μm程度。p型基极层12的深度例如为大于或等于0.5μm而小于或等于3.0μm程度。n型载流子积蓄层14的深度例如为大于或等于1.0μm而小于或等于6.0μm程度。
有源区域1的沟槽栅极20将n+型发射极层11、p型基极层12和n型载流子积蓄层14贯通。该沟槽栅极20的底部与n-型漂移层15相对。以半导体基板10的表面为基准，沟槽栅极20的深度例如为大于或等于0.5μm而小于或等于10.0μm程度。
在有源区域1，沟槽栅极20的表面被层间绝缘膜16覆盖，但n+型发射极层11的表面的一部分不被层间绝缘膜16覆盖。发射极接触部41形成于未设置层间绝缘膜16的区域。
发射极电极40例如以将有源区域1覆盖的方式设置。发射极电极40经由发射极接触部41而与n+型发射极层11电连接。
如图4及图5所示，在配线区域2，从半导体基板10的表面起沿深度方向依次设置有p型阱层13和n-型漂移层15。如图5所示，配线区域2的沟槽栅极20的端部的底部被阱层13覆盖。
在配线区域2，栅极接触部23以外的沟槽栅极20的表面被层间绝缘膜16覆盖。栅极接触部23位于在层间绝缘膜16设置的开口处。栅极电极30经由栅极接触部23而与沟槽栅极20电连接。
实施方式1中的晶体管至少包含有源区域1的n+型发射极层11、p型基极层12、n型载流子积蓄层14、n-型漂移层15、沟槽栅极20、层间绝缘膜16以及发射极电极40。如图3所示，有源区域1的沟槽栅极20的侧壁即栅极绝缘膜21与n+型发射极层11、p型基极层12、n型载流子积蓄层14接触。在经由栅极焊盘31、栅极电极30以及栅极接触部23而对栅极导电部22施加了电压的情况下，在与栅极绝缘膜21接触的p型基极层12形成沟道。用于形成沟道的向栅极导电部22的电压是经由配线区域2的栅极焊盘31、栅极电极30以及栅极接触部23而施加的。
综上所述，实施方式1中的半导体装置包含半导体基板10、栅极电极30和多个沟槽栅极20。半导体基板10在俯视观察时包含设置有多个晶体管的有源区域1和将有源区域1包围的配线区域2。多个沟槽栅极20从半导体基板10的表面的有源区域1延伸至配线区域2。上述多个沟槽栅极20在有源区域1形成多个晶体管的一部分。栅极电极30设置于配线区域2，与多个沟槽栅极20电连接。多个沟槽栅极20各自的端部位于配线区域2。栅极电极30以将在多个沟槽栅极20各自的端部形成的栅极接触部23覆盖的方式设置。栅极电极30经由栅极接触部23而与多个沟槽栅极20各自电连接。多个沟槽栅极20仅沿半导体基板10的表面的一个方向而延伸。
就这样的半导体装置而言，有源区域1的沟槽栅极20彼此不交叉。另外，有源区域1的沟槽宽度W11与配线区域2的沟槽宽度W12相等。因此，不存在沟槽宽度W11及W12急剧变化的部位。在沟槽栅极20的延伸方向上，由于沟槽的开口的大小不急剧变化，因此不产生微观负载效应。其结果，在沟槽栅极20的延伸方向上，不形成沟槽的深度急剧变化的部位，而是形成深度大致恒定的沟槽。由于在沟槽的底部不产生台阶，因此，沟槽的底部处的栅极绝缘膜21的可靠性提高。
另外，实施方式1中的半导体基板10在有源区域1从半导体基板10的表面起沿深度方向包含第1导电型的发射极层11、第2导电型的基极层12和第1导电型的载流子积蓄层14。另外，半导体基板10在配线区域2包含第2导电型的阱层13。有源区域1的多个沟槽栅极20将发射极层11、基极层12和载流子积蓄层14贯通。有源区域1的多个沟槽栅极20的侧壁与发射极层11、基极层12、载流子积蓄层14接触。配线区域2的多个沟槽栅极20各自的端部的底部被阱层13覆盖。在实施方式1中，对第1导电型为n型、第2导电型为p型的例子进行了说明，但也可以是第1导电型为p型、第2导电型为n型。此外，有时将发射极层11称为源极层。
就这样的半导体装置而言，阱层13将沟槽栅极20的端部的底部覆盖。因此，沟槽的端部处的栅极绝缘膜21的可靠性提高，进而半导体装置的主耐压提高。并且，还取得载流子积蓄层14使接通电压降低这一效果。
＜实施方式2＞
对实施方式2中的半导体装置进行说明。实施方式2是实施方式1的下位概念。在实施方式2中，对与实施方式1相同的结构要素标注相同的参照标号，省略它们的详细说明。
图6是表示实施方式2中的半导体装置的结构的俯视图，是图1所示的区域P的放大图。
沟槽栅极20的端部处的沟槽宽度W12比有源区域1的沟槽宽度W11宽。配线区域2的沟槽宽度W12相对于有源区域1的沟槽宽度W11，例如为大于或等于1.1倍而小于或等于2.0倍程度。有源区域1以及配线区域2的栅极绝缘膜21的厚度Tox恒定。
沟槽栅极20包含配线区域2的沟槽宽度随着接近端部而逐渐变宽的过渡区域。过渡区域相对于设置栅极接触部23的沟槽栅极20的端部而位于有源区域1的方向。该过渡区域的沟槽宽度的扩展角A1相对于沟槽栅极20的延伸方向即第1方向来说小于45度。
对由比沟槽宽度W11宽的沟槽宽度W12实现的效果进行说明。为了防止栅极以及发射极短路，需要将栅极接触部23与栅极导电部22的缘部相比配置于内侧。为了制造这样的构造，考虑各要素的尺寸波动、各要素的对准偏差等的稳健性，优选配线区域2的沟槽宽度W12与栅极接触部23的宽度W22之差大。但是，栅极接触部23的宽度W22越小，则栅极导电部22与栅极电极30之间的接触电阻越是增大，进而通断损耗恶化。因此，优选沟槽宽度W12大。另一方面，有源区域1的沟槽宽度W11越大，则寄生电容越是增加，进而通断损耗恶化。
实施方式2中的沟槽宽度W12比沟槽宽度W11宽。通过这样的结构，防止了寄生电容的增加，并且相对于制造波动的稳健性提高。
对由小于45度的扩展角A1实现的效果进行说明。通过扩展角A1小于45度，从而在过渡区域，沟槽宽度平缓地变化。换言之，不存在沟槽宽度急剧变宽的部分。因此，不会由于微观负载效应而形成沟槽的深度急剧变化这样的形状。实施方式2中的沟槽的深度平缓地变化。防止了沟槽底部处的台阶的形成。其结果，沟槽的底部处的栅极绝缘膜21的可靠性提高。
在实施方式2中，示出了过渡区域的沟槽宽度线性地变化的例子。但是，沟槽宽度的变化的状态不限定于此。过渡区域的沟槽宽度的扩展也可以呈曲线状。以上的沟槽栅极20的平面形状是通过制造工序中的掩模图案而控制的。
＜实施方式3＞
对实施方式3中的半导体装置进行说明。实施方式3是实施方式1的下位概念。在实施方式3中，对与实施方式1或2相同的结构要素标注相同的参照标号，省略它们的详细说明。
图7是表示实施方式3中的半导体装置的结构的俯视图，是图1所示的区域P的放大图。与实施方式2同样地，沟槽栅极20的端部处的沟槽宽度W12比有源区域1处的沟槽宽度W11宽。
在实施方式3中，过渡区域以及端部处的栅极绝缘膜21的厚度Tox2比有源区域1的栅极绝缘膜21的厚度Tox厚。栅极绝缘膜21的厚度Tox例如为大于或等于10nm而小于或等于200nm程度。栅极绝缘膜21的厚度Tox2例如相对于栅极绝缘膜21的厚度Tox为大于或等于1.1倍而小于或等于5.0倍程度。
通过这样的结构，沟槽的端部处的栅极绝缘膜21的可靠性提高。
配线区域2的栅极绝缘膜21例如通过与有源区域1的栅极绝缘膜21不同的工序的氧化、氮化或者沉积处理等而形成。或者例如，当在沟槽的端部配置了高浓度的第1导电型的层之后，利用由氧化等的热处理实现的氧化增速扩散效应而形成。
＜实施方式4＞
对实施方式4中的半导体装置进行说明。实施方式4是实施方式1的下位概念。在实施方式4中，对与实施方式1至3中任一者相同的结构要素标注相同的参照标号，省略它们的详细说明。
图8是表示实施方式4中的半导体装置的结构的俯视图，是图1所示的区域P的放大图。半导体基板10包含第1有源区域1A和第2有源区域1B。
在第1有源区域1A，作为半导体基板10的表层而沿第1方向选择性地配置有n+型发射极层11和p型基极层12。虽然省略了剖视图，但从第1有源区域1A的半导体基板10的表面起沿深度方向依次设置有n+型发射极层11、p型基极层12、n型载流子积蓄层14和n-型漂移层15。
在第2有源区域1B，不配置n+型发射极层11而仅配置有p型基极层12作为半导体基板10的表层。虽然省略了剖视图，但从第2有源区域1B的半导体基板10的表面起沿深度方向依次设置有p型基极层12、n型载流子积蓄层14和n-型漂移层15。
沟槽栅极20从第1有源区域1A延伸至配线区域2。第1有源区域1A的沟槽栅极20将n+型发射极层11、p型基极层12和n型载流子积蓄层14贯通。构成沟槽栅极20的侧壁的栅极绝缘膜21与n+型发射极层11、p型基极层12、n型载流子积蓄层14接触。在经由栅极焊盘31、栅极电极30以及栅极接触部23而对栅极导电部22施加了电压的情况下，在与栅极绝缘膜21接触的p型基极层12形成沟道。
实施方式4中的半导体装置除了这些沟槽栅极20以外还包含至少1个哑沟槽栅极20A。哑沟槽栅极20A设置于第2有源区域1B，与沟槽栅极20同样地沿第1方向延伸。但是，哑沟槽栅极20A不在配线区域2延伸，哑沟槽栅极20A的端部位于第2有源区域1B。例如，哑沟槽栅极20A的沟槽宽度以及配置间距分别与沟槽栅极20的沟槽宽度以及配置间距相同。相对于哑沟槽栅极20A，沟槽栅极20有时称为有源沟槽栅极。
哑沟槽栅极20A与沟槽栅极20同样地，包含栅极绝缘膜21和栅极导电部22。哑沟槽栅极20A将p型基极层12和n型载流子积蓄层14贯通。构成哑沟槽栅极20A的侧壁的栅极绝缘膜21不与n+型发射极层11接触，而是与p型基极层12、n型载流子积蓄层14接触。
在第2有源区域1B的哑沟槽栅极20A的端部设置有哑接触部23A。哑接触部23A形成于哑沟槽栅极20A的栅极导电部22之上。哑接触部23A的周围在俯视观察时被栅极导电部22包围。即，哑接触部23A与栅极导电部22的缘部相比形成于内侧。
发射极电极40以将哑沟槽栅极20A之上的哑接触部23A和n+型发射极层11之上的发射极接触部41覆盖的方式设置。发射极电极40经由哑接触部23A而与哑沟槽栅极20A电连接。发射极电极40经由发射极接触部41而与n+型发射极层11电连接。
这样，哑沟槽栅极20A与发射极电极40连接。在与栅极绝缘膜21接触的p型基极层12不形成沟道。通过将沟槽栅极20的一部分置换为哑沟槽栅极20A，从而半导体装置的寄生电容减小。
＜实施方式5＞
对实施方式5中的半导体装置进行说明。实施方式5是实施方式1的下位概念。在实施方式5中，对与实施方式1至4中任一者相同的结构要素标注相同的参照标号，省略它们的详细说明。
图9是表示实施方式5中的半导体装置的结构的俯视图，是图1所示的区域P的放大图。实施方式5中的半导体装置的哑沟槽栅极20A与发射极电极40之间的连接结构不同于实施方式4中的半导体装置。
第2有源区域1B的发射极接触部41以跨越哑沟槽栅极20A的方式设置。即，发射极接触部41设置于哑沟槽栅极20A之上和在该哑沟槽栅极20A的两侧配置的p型基极层12之上。在实施方式5中，第2有源区域1B的发射极接触部41在相邻的第1有源区域1A延伸。在第1有源区域1A，该发射极接触部41设置于n+型发射极层11以及p型基极层12之上。
发射极电极40设置于有源区域1，经由发射极接触部41而与哑沟槽栅极20A、n+发射极层11电连接。
通过这样的结构，发射极接触部41的宽度扩宽，因此，发射极电极40对发射极接触部41的填埋性得到改善。
＜实施方式6＞
对实施方式6中的半导体装置进行说明。实施方式6是实施方式1的下位概念。在实施方式6中，对与实施方式1至5中任一者相同的结构要素标注相同的参照标号，省略它们的详细说明。
实施方式6中的半导体装置的平面结构与实施方式1中的半导体装置的平面结构相同。即，实施方式6中的半导体装置的平面结构与图2所示的结构相同。图10是表示实施方式6中的半导体装置的结构的剖视图，是表示图2中的线段A-A’的剖面的图。图11是表示图2中的线段B-B’的剖面的图。图12是表示图2中的线段C-C’的剖面的图。
有源区域1的沟槽栅极20与实施方式1同样地，将n+型发射极层11、p型基极层12和n型载流子积蓄层14贯通。沟槽栅极20的侧壁与n+发射极层11、p型基极层12、n型载流子积蓄层14接触。该沟槽栅极20的底部与n-型漂移层15相对。
沟槽栅极20的栅极绝缘膜21在沟槽的内部将栅极导电部分割为上部的第1栅极导电部22A和下部的第2栅极导电部22B。
第1栅极导电部22A的底部与p型基极层12相比位于下方。例如，第1栅极导电部22A的底部与p型基极层12和n型载流子积蓄层14之间的边界相比位于下方。这里，第1栅极导电部22A的底部位于n型载流子积蓄层14。
第2栅极导电部22B的底部与n型载流子积蓄层14相比位于下方。这里，第2栅极导电部22B的底部位于n-型漂移层15。
通过这样的结构，沟槽栅极20的反馈电容减小。
＜实施方式7＞
对实施方式7中的半导体装置进行说明。实施方式7是实施方式1的下位概念。在实施方式7中，对与实施方式1至6中任一者相同的结构要素标注相同的参照标号，省略它们的详细说明。
图13是表示实施方式7中的半导体装置的结构的俯视图，是图1所示的区域Q的放大图。图14是表示图13中的线段D-D’的剖面的图。
有源区域1的沟槽栅极20的栅极绝缘膜21与实施方式6同样地，在沟槽的内部，将栅极导电部分割为上部的第1栅极导电部22A和下部的第2栅极导电部22B。
有源区域1的第2栅极导电部22B的一部分在半导体基板10的表面露出。在露出于该表面的第2栅极导电部22B的一部分设置有屏蔽接触部23B。屏蔽接触部23B的周围在俯视观察时被第2栅极导电部22B包围。即，屏蔽接触部23B与第2栅极导电部22B的缘部相比形成于内侧。
在有源区域1，第1栅极导电部22A的表面被层间绝缘膜16覆盖，但屏蔽接触部23B的表面不被层间绝缘膜16覆盖。换言之，在层间绝缘膜16的开口内形成有屏蔽接触部23B。
发射极接触部41与实施方式1同样地，设置于彼此相邻的2个沟槽栅极20之间，沿第1方向延伸。
发射极电极40以将屏蔽接触部23B和n+型发射极层11之上的发射极接触部41覆盖的方式设置。发射极电极40经由屏蔽接触部23B而与第2栅极导电部22B电连接。发射极电极40经由发射极接触部41而与n+型发射极层11电连接。
通过这样的结构，第2栅极导电部22B的电位稳定化。
＜实施方式8＞
对实施方式8中的半导体装置进行说明。实施方式8是实施方式1的下位概念。在实施方式8中，对与实施方式1至7中任一者相同的结构要素标注相同的参照标号，省略它们的详细说明。
图15是表示实施方式8中的半导体装置的结构的俯视图，是图1所示的区域Q的放大图。实施方式8中的沟槽栅极20的结构与实施方式7的沟槽栅极20的结构相同。在实施方式8中，发射极电极40与第2栅极导电部22B之间的连接结构不同于实施方式7。
发射极接触部41与实施方式1同样地，设置于彼此相邻的2个沟槽栅极20之间，沿第1方向延伸。并且，发射极接触部41以跨越在半导体基板10的表面露出的第2栅极导电部22B的方式设置。即，发射极接触部41也设置于在半导体基板10的表面露出的第2栅极导电部22B之上，也沿第2方向延伸。这样的发射极接触部41例如呈格子形状。
发射极电极40以将发射极接触部41覆盖的方式设置。发射极电极40经由发射极接触部41而与第2栅极导电部22B、n+型发射极层11电连接。
通过这样的结构，发射极电极40与第2栅极导电部22B之间的接触的形成变得容易。
以上所示的多个沟槽栅极20是在有源区域1形成的晶体管的结构要素的一部分。在各实施方式中，作为该晶体管的一个例子而示出了IGBT，但在该晶体管是MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)的情况下，也取得相同的效果。
即使是仅在半导体基板10的一部分的区域应用各实施方式所示的沟槽栅极20的构造的情况，也取得相同的效果。
在半导体装置是RC-IGBT(Reverse Conducting IGBT)的情况下，RC-IGBT所包含的IGBT元件对应于上述的晶体管。即，沟槽栅极20也可以是RC-IGBT所包含的IGBT元件的结构要素。RC-IGBT是在1个半导体基板10选择性地形成有包含IGBT元件的IGBT区域和包含二极管元件的二极管区域的半导体装置。在半导体装置是RC-IGBT的情况下，上述的有源区域1是包含IGBT区域和二极管区域的区域。特别地，在对IGBT区域与配线区域2之间的边界应用各实施方式所示的沟槽栅极20的构造的情况下，取得与上述相同的效果。
半导体基板10的种类是FZ基板、MCZ基板、外延基板等，无论该基板的种类如何，都会取得各实施方式的效果。并且，无论半导体基板10或者半导体装置的耐压等级如何，都会取得各实施方式的效果。
此外，本发明能够对各实施方式自由地进行组合，或者对各实施方式适当地进行变形、省略。
对于本发明进行了详细说明，但上述说明在所有方面均为例示，本发明不限定于此。能够想到未例示出的无数的变形例。
标号的说明
1有源区域，1A第1有源区域，1B第2有源区域，2配线区域，3终端区域，10半导体基板，11发射极层，12基极层，13阱层，14载流子积蓄层，15漂移层，16层间绝缘膜，20沟槽栅极，20A哑沟槽栅极，21栅极绝缘膜，22栅极导电部，22A第1栅极导电部，22B第2栅极导电部，23栅极接触部，23A哑接触部，23B屏蔽接触部，30栅极电极，31栅极焊盘，32指状配线，40发射极电极，41发射极接触部，A1扩展角，Tox厚度，Tox2厚度，W11沟槽宽度，W12沟槽宽度。

Claims (10)

1.一种半导体装置，其具有：
半导体基板，其在俯视观察时包含设置有多个晶体管的有源区域和将所述有源区域包围的配线区域；
多个沟槽栅极，它们从所述半导体基板的表面的所述有源区域延伸至所述配线区域，在所述有源区域形成所述多个晶体管的一部分；以及
栅极电极，其设置于所述配线区域，与所述多个沟槽栅极电连接，
所述多个沟槽栅极各自的端部位于所述配线区域，
所述栅极电极以将在所述多个沟槽栅极各自的所述端部形成的栅极接触部覆盖的方式设置，经由所述栅极接触部而与所述多个沟槽栅极各自电连接，
所述多个沟槽栅极仅沿所述半导体基板的所述表面的一个方向延伸。
2.根据权利要求1所述的半导体装置，其中，
所述多个沟槽栅极各自的所述端部处的沟槽宽度比所述有源区域的沟槽宽度宽，
所述多个沟槽栅极各自包含所述配线区域的所述沟槽宽度随着接近所述端部而逐渐变宽的过渡区域，
所述过渡区域的所述沟槽宽度的扩展角相对于所述多个沟槽栅极的延伸方向即所述一个方向来说小于45度。
3.根据权利要求2所述的半导体装置，其中，
所述多个沟槽栅极各自包含：
栅极绝缘膜，其沿着在所述半导体基板形成的沟槽的内壁而设置；以及
栅极导电部，其隔着所述栅极绝缘膜而设置于所述沟槽的内部，
所述栅极接触部形成于所述栅极导电部之上，
所述过渡区域以及所述端部处的所述栅极绝缘膜的厚度比所述有源区域的所述栅极绝缘膜的厚度厚。
4.根据权利要求1至3中任一项所述的半导体装置，其中，
还具有：
至少1个哑沟槽栅极，其设置于所述半导体基板的所述表面的所述有源区域；以及
发射极电极，其设置于所述有源区域，
所述半导体基板在所述有源区域内包含：
第1有源区域，其在所述半导体基板的所述表面沿着所述多个沟槽栅极的延伸方向即所述一个方向而选择性地配置第1导电型的发射极层和第2导电型的基极层；以及
第2有源区域，其在所述半导体基板的所述表面配置所述基极层而不配置所述发射极层，
从所述第1有源区域的所述半导体基板的所述表面起沿深度方向设置有所述发射极层和所述基极层，
从所述第2有源区域的所述半导体基板的所述表面起沿深度方向设置有所述基极层而不设置所述发射极层，
所述多个沟槽栅极设置于所述第1有源区域，并且将所述发射极层和所述基极层贯通，
所述多个沟槽栅极的侧壁与所述发射极层、所述基极层接触，
所述至少1个哑沟槽栅极设置于所述第2有源区域，并且将所述基极层贯通，
所述至少1个哑沟槽栅极的侧壁与所述基极层接触而不与所述发射极层接触，
所述发射极电极以将在所述至少1个哑沟槽栅极的端部形成的哑接触部和在所述发射极层之上形成的发射极接触部覆盖的方式设置，经由所述哑接触部而与所述至少1个哑沟槽栅极电连接，经由所述发射极接触部而与所述发射极层电连接。
5.根据权利要求1至3中任一项所述的半导体装置，其中，
还具有：
至少1个哑沟槽栅极，其设置于所述半导体基板的所述表面的所述有源区域；以及
发射极电极，其设置于所述有源区域，
所述半导体基板在所述有源区域内包含：
第1有源区域，其在所述半导体基板的所述表面沿所述多个沟槽栅极的延伸方向即所述一个方向而选择性地配置第1导电型的发射极层和第2导电型的基极层；以及
第2有源区域，其在所述半导体基板的所述表面配置所述基极层而不配置所述发射极层，
从所述第1有源区域的所述半导体基板的所述表面起沿深度方向设置有所述发射极层和所述基极层，
从所述第2有源区域的所述半导体基板的所述表面起沿深度方向设置有所述基极层而不设置所述发射极层，
所述多个沟槽栅极设置于所述第1有源区域，并且将所述发射极层和所述基极层贯通，
所述多个沟槽栅极的侧壁与所述发射极层、所述基极层接触，
所述至少1个哑沟槽栅极设置于所述第2有源区域，并且将所述基极层贯通，
所述至少1个哑沟槽栅极的侧壁与所述基极层接触而不与所述发射极层接触，
所述发射极电极以将在所述至少1个哑沟槽栅极之上和所述发射极层之上形成的发射极接触部覆盖的方式设置，经由所述发射极接触部而与所述至少1个哑沟槽栅极、所述发射极层电连接。
6.根据权利要求1至3中任一项所述的半导体装置，其中，
所述半导体基板，
在所述有源区域，从所述半导体基板的所述表面起沿深度方向包含第1导电型的发射极层、第2导电型的基极层和所述第1导电型的载流子积蓄层，
在所述配线区域，包含所述第2导电型的阱层，
所述有源区域的所述多个沟槽栅极将所述发射极层、所述基极层和所述载流子积蓄层贯通，
所述有源区域的所述多个沟槽栅极的侧壁与所述发射极层、所述基极层、所述载流子积蓄层接触，
所述配线区域的所述多个沟槽栅极各自的所述端部的底部被所述阱层覆盖。
7.根据权利要求1或2所述的半导体装置，其中，
所述半导体基板在所述有源区域，从所述半导体基板的所述表面起沿深度方向包含第1导电型的发射极层、第2导电型的基极层和所述第1导电型的载流子积蓄层，
所述有源区域的所述多个沟槽栅极将所述发射极层、所述基极层和所述载流子积蓄层贯通，
所述有源区域的所述多个沟槽栅极的侧壁与所述发射极层、所述基极层、所述载流子积蓄层接触，
所述有源区域的所述多个沟槽栅极各自包含：
栅极绝缘膜，其沿着在所述半导体基板形成的沟槽的内壁而设置，与所述发射极层、所述基极层、所述载流子积蓄层接触；以及
栅极导电部，其隔着所述栅极绝缘膜而设置于所述沟槽的内部，
所述栅极绝缘膜在所述沟槽的所述内部，将所述栅极导电部分割为上部的第1栅极导电部和下部的第2栅极导电部，
所述第1栅极导电部的底部与所述基极层相比位于下方，
所述第2栅极导电部的底部与所述载流子积蓄层相比位于下方。
8.根据权利要求7所述的半导体装置，其中，
还具有在所述有源区域设置的发射极电极，
所述有源区域的所述第2栅极导电部的一部分在所述半导体基板的所述表面露出，
所述发射极电极以将在所述第2栅极导电部的所述一部分形成的屏蔽接触部和在所述发射极层之上形成的发射极接触部覆盖的方式设置，经由所述屏蔽接触部而与所述第2栅极导电部电连接，经由所述发射极接触部而与所述发射极层电连接。
9.根据权利要求7所述的半导体装置，其中，
还具有在所述有源区域设置的发射极电极，
所述有源区域的所述第2栅极导电部的一部分在所述半导体基板的所述表面露出，
所述发射极电极以将在所述第2栅极导电部的所述一部分和所述发射极层之上形成的发射极接触部覆盖的方式设置，经由所述发射极接触部而与所述第2栅极导电部、所述发射极层电连接。
10.根据权利要求1至9中任一项所述的半导体装置，其中，
所述多个晶体管包含多个绝缘栅型双极晶体管。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116632035A (zh) * 2023-04-25 2023-08-22 海信家电集团股份有限公司 半导体装置及其制作方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230420527A1 (en) * 2022-06-23 2023-12-28 Wolfspeed, Inc. Gate trench power semiconductor devices having improved breakdown performance and methods of forming such devices
DE102022214248A1 (de) 2022-12-21 2024-06-27 Infineon Technologies Ag Leistungshalbleitervorrichtung und Verfahren zum Herstellen einer Leistungshalbleitervorrichtung

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002016252A (ja) * 2000-06-27 2002-01-18 Toshiba Corp 絶縁ゲート型半導体素子
US20170170286A1 (en) * 2015-12-10 2017-06-15 Infineon Technologies Ag Semiconductor devices and a method for forming a semiconductor device
JP2017147431A (ja) * 2016-02-12 2017-08-24 富士電機株式会社 半導体装置
JP2018093135A (ja) * 2016-12-07 2018-06-14 株式会社東芝 半導体装置及びその製造方法
CN109524396A (zh) * 2017-09-20 2019-03-26 株式会社东芝 半导体装置
JP2019161199A (ja) * 2017-05-17 2019-09-19 ローム株式会社 半導体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6838722B2 (en) 2002-03-22 2005-01-04 Siliconix Incorporated Structures of and methods of fabricating trench-gated MIS devices
JP2010028029A (ja) * 2008-07-24 2010-02-04 Renesas Technology Corp 半導体装置および半導体装置の製造方法
US8362548B2 (en) 2008-11-14 2013-01-29 Semiconductor Components Industries, Llc Contact structure for semiconductor device having trench shield electrode and method
JP6077251B2 (ja) 2012-09-28 2017-02-08 エスアイアイ・セミコンダクタ株式会社 半導体装置
JP6561611B2 (ja) 2015-06-17 2019-08-21 富士電機株式会社 半導体装置
CN111954924A (zh) * 2018-03-30 2020-11-17 罗姆股份有限公司 半导体装置
JP7250473B2 (ja) 2018-10-18 2023-04-03 三菱電機株式会社 半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002016252A (ja) * 2000-06-27 2002-01-18 Toshiba Corp 絶縁ゲート型半導体素子
US20170170286A1 (en) * 2015-12-10 2017-06-15 Infineon Technologies Ag Semiconductor devices and a method for forming a semiconductor device
JP2017147431A (ja) * 2016-02-12 2017-08-24 富士電機株式会社 半導体装置
JP2018093135A (ja) * 2016-12-07 2018-06-14 株式会社東芝 半導体装置及びその製造方法
JP2019161199A (ja) * 2017-05-17 2019-09-19 ローム株式会社 半導体装置
CN109524396A (zh) * 2017-09-20 2019-03-26 株式会社东芝 半导体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116632035A (zh) * 2023-04-25 2023-08-22 海信家电集团股份有限公司 半导体装置及其制作方法

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