CN111954924A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN111954924A
CN111954924A CN201980023669.3A CN201980023669A CN111954924A CN 111954924 A CN111954924 A CN 111954924A CN 201980023669 A CN201980023669 A CN 201980023669A CN 111954924 A CN111954924 A CN 111954924A
Authority
CN
China
Prior art keywords
layer
semiconductor device
main surface
region
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201980023669.3A
Other languages
English (en)
Inventor
中泽成哉
春山沙和
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Publication of CN111954924A publication Critical patent/CN111954924A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/0485—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/6606—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H01L21/0465—Making n or p doped regions or layers, e.g. using diffusion using ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/049—Conductor-insulator-semiconductor electrodes, e.g. MIS contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/34—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being on the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

一种半导体装置，包括：具有一侧的第一主面和另一侧的第二主面的SiC半导体层、形成于上述第一主面的半导体元件、隆起部群、以及形成于上述第二主面的与上述隆起部群连接的电极，上述隆起部群包括在上述第二主面中相互隔着间隔形成的多个隆起部且具有多个上述隆起部中的数个上述隆起部在从作为上述第二主面的面方向之一的第一方向看去的第一方向观察时相互重叠的第一部分。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
专利文献1中公开了一种半导体装置，其包括SiC基板、在SiC基板的表面形成的肖特基势垒二极管和在SiC基板的背面形成的欧姆电极层。
现有技术文献
专利文献
专利文献1：日本特开2011-198780号公报
发明内容
发明要解决的课题
本发明的一个实施方式提供一种能够在包括SiC的结构中提高电特性的半导体装置。
解决课题的方法
本发明的一个实施方式提供一种半导体装置，包括：具有一侧的第一主面和另一侧的第二主面的SiC半导体层、形成于上述第一主面的半导体元件、隆起部群、以及形成于上述第二主面上的与上述隆起部群连接的电极，上述隆起部群包括在上述第二主面中相互隔着间隔形成的多个隆起部且具有多个上述隆起部中的数个上述隆起部在从作为上述第二主面的面方向之一的第一方向看去的第一方向观察时相互重叠的第一部分。
根据该半导体装置，能够因隆起部群而增加电极相对于第二主面的连接面积。由此，能够提高电特性。
本发明中的上述或进一步的其他目的、特征和效果可以参考附图基于如下所述的实施方式的说明而明确。
附图说明
[图1]图1是显示本发明的第一实施方式涉及的半导体装置的立体图。
[图2]图2是图1所示的半导体装置的俯视图。
[图3]图3是图1所示的半导体装置的仰视图，是显示隆起部群的第一方式例的仰视图。
[图4A]图4A是显示隆起部群的第二方式例的图。
[图4B]图4B是显示隆起部群的第三方式例的图。
[图4C]图4C是显示隆起部群的第四方式例的图。
[图4D]图4D是显示隆起部群的第五方式例的图。
[图5]图5是沿图2所示的V-V线的截面图。
[图6A]图6A是显示图1所示的半导体装置的制造中所使用的半导体晶片的俯视图。
[图6B]图6B是图6A所示的半导体晶片的仰视图，是显示经过研磨工序和退火处理的状态的图。
[图7]图7是用于说明图1所示的半导体装置的制造方法的一例的流程图。
[图8A]图8A是显示图1所示的半导体装置的制造方法的截面图。
[图8B]图8B是显示图8A之后的工序的截面图。
[图8C]图8C是显示图8B之后的工序的截面图。
[图8D]图8D是显示图8C之后的工序的截面图。
[图8E]图8E是显示图8D之后的工序的截面图。
[图8F]图8F是显示图8E之后的工序的截面图。
[图8G]图8G是显示图8F之后的工序的截面图。
[图8H]图8H是显示图8G之后的工序的截面图。
[图8I]图8I是显示图8H之后的工序的截面图。
[图8J]图8J是显示图8I之后的工序的截面图。
[图8K]图8K是显示图8J之后的工序的截面图。
[图8L]图8L是显示图8K之后的工序的截面图。
[图8M]图8M是显示图8L之后的工序的截面图。
[图8N]图8N是显示图8M之后的工序的截面图。
[图8O]图8O是显示图8N之后的工序的截面图。
[图8P]图8P是显示图8O之后的工序的截面图。
[图8Q]图8Q是显示图8P之后的工序的截面图。
[图8R]图8R是显示图8Q之后的工序的截面图。
[图9]图9是显示电阻值和金属层的厚度的关系的图表。
[图10]图10是显示电阻值和激光照射位置的重合量的关系的图表。
[图11]图11是与图2对应的仰视图，是显示本发明的第二实施方式涉及的半导体装置的仰视图。
[图12]图12是与图5对应的截面图，是显示本发明的第三实施方式涉及的半导体装置的截面图。
[图13]图13是与图5对应的截面图，是显示本发明的第四实施方式涉及的半导体装置的截面图。
[图14]图14是显示本发明的第五实施方式涉及的半导体装置的俯视图，是去除了SiC半导体层的第一主面以上的结构的图。
[图15]图15是沿图14所示的XV-XV线的截面图。
[图16]图16是显示本发明的第六实施方式涉及的半导体装置的俯视图，是去除了SiC半导体层的第一主面以上的结构的图。
[图17]图17是沿图16所示的XVII-XVII线的截面图。
[图18]图18是显示本发明的第七实施方式涉及的半导体装置的俯视图。
[图19]图19是图18所示的半导体装置的仰视图。
[图20]图20是图18所示的区域XX的放大图，是去除了SiC半导体层的第一主面以上的结构的图。
[图21]图21是沿图20的XXI-XXI线的截面图。
[图22]图22是沿图20的XXII-XXII线的截面图。
[图23]图23是图22的区域XXIII的放大图。
[图24]图24是用于说明表面电阻的图表。
[图25]图25是与图20对应的区域的放大图，是用于说明本发明的第八实施方式涉及的半导体装置的结构的放大图。
[图26]图26是沿图25所示的XXVI-XXVI线的截面图。
[图27]图27是与图21对应的区域的截面图，是用于说明本发明的第九实施方式涉及的半导体装置的结构的截面图。
[图28]图28是与图20对应的区域的放大图，是用于说明本发明的第十实施方式涉及的半导体装置的结构的放大图。
[图29]图29是与图21对应的区域的截面图，是用于说明本发明的第十一实施方式涉及的半导体装置的结构的平面图。
具体实施方式
图1是显示本发明的第一实施方式涉及的半导体装置1的立体图。图2是图1所示的半导体装置1的俯视图。图3是图1所示的半导体装置1的仰视图，是显示隆起部群12的第一方式例的仰视图。
参照图1，半导体装置1具有包括SiC(碳化硅)单晶的SiC半导体层2。SiC半导体层2可以包括4H-SiC单晶。
SiC半导体层2具有从(0001)面开始向[11-20]方向以10°以内的角度倾斜的偏角(off angle)。更具体地，偏角为0°以上4°以下(例如2°或4°)。偏角可以超过0°且小于4°。典型地，偏角为2°或4°，更具体地，设定在2°±10％的范围或4°±10％的范围内。
SiC半导体层2具有一侧的第一主面3、另一侧的第二主面4以及与第一主面3和第二主面4连接的侧面5A、5B、5C、5D。第一主面3和第二主面4在从其法线方向看去的平面观察(以下，简称为“平面观察”)时形成为四边形状。
侧面5A与侧面5D相对。侧面5B与侧面5C相对。4个侧面5A～5D分别沿着第一主面3和第二主面4的法线方向平面地延伸。侧面5A～5D的长度可以分别为1mm以上10mm以下(例如2mm以上5mm以下)。
参照图1和图2，在第一主面3上形成有绝缘层6、电极7、绝缘层8和树脂层9。在第二主面4上形成有电极10。绝缘层6、电极7、绝缘层8、树脂层9和电极10的结构在后文中描述。
参照图3和图3的放大图，在第二主面4上形成有包括多个隆起部11的隆起部群12。多个隆起部11是在第二主面4中沿着第二主面4的法线方向隆起的部分。
多个隆起部11沿着任意的第一方向X和与第一方向X交叉的第二方向Y相互隔着间隔而形成。第一方向X是SiC半导体层2的第一主面3的面方向之一。
在本方式中，将第一方向X设定为与侧面5B、5D平行的方向。第二方向Y更具体地是与第一方向X正交的方向。即，在本方式中，将第二方向Y设定为与侧面5A、5C平行的方向。
隆起部群12中，多个隆起部11中的数个隆起部11在从第一方向X看去的第一方向观察时具有在第一方向X上重叠的第一部分17。隆起部群12中，多个隆起部11中的数个隆起部11与第一部分17分开地形成且在第一方向观察时在第一方向X上重叠而成的第二部分18。
多个隆起部11沿着第一方向X连续地形成。更具体地，多个隆起部11具有沿着第一方向X和第二方向Y隔着间隔散布的散布图案。
多个隆起部11在维持该散布图案的同时，沿着第一方向X连续地形成。在本方式中，多个隆起部11形成在平面观察时从一个侧面5A侧的周缘直至另一侧面5C侧的周缘。
隆起部群12中在第一方向X上隔着间隔形成的多个隆起部11之间的距离可以相互不同。隆起部群12中在第二方向Y上隔着间隔形成的多个隆起部11之间的距离可以相互不同。
多个隆起部11可以分别形成为不均匀的形状、大小和厚度。隆起部11的厚度是在第二主面4的法线方向上从隆起部11的基部至顶部(前端部)的距离。
多个隆起部11在平面观察时可以具有超过0μm且10μm以下的大小。各隆起部11的厚度可以是超过0μm且2μm以下、2μm以上4μm以下、4μm以上6μm以下、6μm以上8μm以下或8μm以上10μm以下。
各隆起部11的厚度可以是超过0nm且500nm以下。各隆起部11的厚度还可以是超过0nm且1nm以上、1nm以上50nm以下、50nm以上100nm以下、100nm以上200nm以下、200nm以上300nm以下、300nm以上400nm以下或400nm以上500nm以下。
隆起部群12在第二主面4中形成在比侧面5A～5D(本方式中为侧面5A、5C)的宽度更窄的范围内。隆起部群12还可以形成在相对于侧面5A～5D(本方式中为侧面5A、5C)的宽度的1/1000以上1/5以下的范围内。
隆起部群12还可以形成在相对于侧面5A～5D的宽度的1/1000以上1/500以下、1/500以上1/100以下、1/100以上1/50以下、1/50以上1/10以下或1/10以上1/5以下的范围内。
隆起部群12可以形成在相对于侧面5A～5D(本方式中为侧面5A、5C)的宽度的200分之一以上10分之一以下的范围内。隆起部群12还可以在第二方向Y上形成在10μm以上200μm以下的范围内。
隆起部群12可以在第二方向Y上形成在10μm以上50μm以下、50μm以上100μm以下、100μm以上150μm以下或150μm以上200μm以下的范围内。隆起部群12还可以在第二方向Y上形成在50μm以上150μm以下或80μm以上120μm以下的范围内。
隆起部群12具有在从第一方向X看去的第一方向观察时多个隆起部11在第一方向X上重叠的布局。隆起部群12由沿着第一方向X连续地散布的多个隆起部11的集合图案形成沿着第一方向X呈带状延伸的隆起部群区域13。
换而言之，隆起部群区域13包括在第二主面4中在沿着第一方向X延伸的带状区域中形成的多个隆起部11(隆起部群12)。在第二主面4上，具有这样形态的隆起部群12(隆起部群区域13)沿着第二方向Y隔着间隔形成有多个。
即，多个隆起部11的散布图案在从第二方向Y看去的第二方向观察时不连续地形成。多个隆起部群12之间的距离可以具有形成有隆起部群12的范围的1％以上25％以下的值。多个隆起部群12之间的距离还可以具有形成有隆起部群12的范围的1％以上5％以下、5％以上10％以下、10％以上15％以下、15％以上20％以下或20％以上25％以下的值。
在第二方向Y上相互邻接的多个隆起部群12之间的距离可以是超过0μm且100μm以下。多个隆起部群12之间的距离还可以是超过0μm且20μm以下、20μm以上40μm以下、40μm以上60μm以下、60μm以上80μm以下或80μm以上100μm以下。多个隆起部群12之间的距离可以是5μm以上50μm以下。
可以将第一方向X设定为[11-20]方向，将第二方向Y设定为[1-100]方向。即，隆起部群12可以形成相对于[11-20]方向基本平行或平行地延伸的带状的隆起部群区域13，沿着[1-100]方向隔着间隔形成有多个。
可以将第一方向X设定为[1-100]方向，将第二方向Y设定为[11-20]方向。即，隆起部群12可以形成相对于[1-100]方向基本平行或平行地延伸的带状的隆起部群区域13，沿着[11-20]方向隔着间隔形成有多个。
在第二主面4中在第二方向Y上相互邻接的隆起部群12之间的区域划分出空白区14。空白区14不具有包括多个隆起部11的散布图案。
由相互邻接的隆起部群12(隆起部群区域13)将空白区14划分成在第一方向X上平行地延伸的带状。由此，在第二主面4上形成有包括沿着第二方向Y交替形成的隆起部群12和空白区14的条纹图案。
在第二主面4，形成有多个沟16。在图3和图3的放大图中，由线来表示沟16。沟16形成在隆起部群12和空白区14中。
多个沟16包括因对后述的SiC半导体晶片41的第二晶片主面43进行研磨而产生的研磨痕。因此，沟16的延伸方向对应于从SiC半导体晶片41切出SiC半导体层2的位置而不同。
沟16可以相对于各隆起部群12基本平行或平行地延伸。沟16还可以包括与隆起部群12交叉的部分。沟16还可以沿着与各隆起部群12交叉或正交的方向延伸。沟16可以以直线状延伸，也可以以圆弧状延伸。
各隆起部群12中所包括的多个隆起部11中的数个沿着沟16隔着间隔形成。即，在平面观察时，各隆起部群12包括多个隆起部11中的数个隆起部11沿着沟16隔着间隔形成的第三部分19。
各隆起部群12例如可以通过退火处理法来形成。多个隆起部11还可以是由激光退火处理法形成的激光加工痕。
沿着沟16的多个隆起部11(隆起部群12的第三部分19)也可以通过在第二主面4(SiC半导体晶片41的第二晶片主面43)中对由沟16划分出的凹凸进行的退火处理法来形成。
如图4A～图4D所示，各隆起部群12可以通过调整退火处理条件(这里是激光退火处理条件)来采用各种方式。
图4A是显示各隆起部群12的第二方式例的图。
如图4A所示，隆起部群12可以包括在平面观察时沿着第一方向X延伸且沿着第二方向Y(图4A中的侧面5B侧)突出的凸弯曲状的隆起部11。隆起部11也可以由相互重合的多个隆起部11来形成。
隆起部11中分开最远的2个点间的距离可以为1μm以上200μm以下(本方式例中为50μm左右)。在第一方向X上，相互邻接的多个隆起部11之间的距离设定为隆起部11的大小的10％以上的值。多个隆起部11通过将相互邻接的激光照射位置在第一方向X上移动来形成。
图4B是显示隆起部群12的第三方式例的图。
如图4B所示，隆起部群12可以包括在平面观察时沿着第二方向Y延伸且沿着第一方向X凹陷的凹弯曲状的隆起部11。隆起部11也可以由相互重合的多个隆起部11来形成。
各隆起部11中分开最远的2个点间的距离可以为1μm以上200μm以下(本方式例中为50μm左右)。多个隆起部11通过将相互邻接的激光照射位置在50％以上70％以下的范围内重合来形成。
图4C是显示隆起部群12的第四方式例的图。
如图4C所示，隆起部群12可以包括在平面观察时沿着第二方向Y延伸且沿着第一方向X凹陷的线状的隆起部11。隆起部11也可以具有沿着第一方向X突出的突出部。隆起部11也可以由相互重合的多个隆起部11来形成。
隆起部11中分开最远的2个点间的距离可以为1μm以上200μm以下(本方式例中为50μm左右)。多个隆起部11通过将相互邻接的激光照射位置在70％以上90％以下的范围内重合来形成。
图4D是显示隆起部群12的第五方式例的图。
如图4D所示，隆起部群12可以具有包括沿着第二方向Y隔着间隔排列的多个隆起部11的隆起部列沿着第一方向X隔着间隔形成的布局。
隆起部11中分开最远的2个点间的距离可以为1μm以上200μm以下(本方式例中为5μm左右)。多个隆起部11可以通过将相互邻接的激光照射位置在90％以上且小于100％的范围内重合来形成。
图5是沿图3所示的V-V线的截面图。
参照图5，在本方式中，SiC半导体层2具有包括n+型SiC半导体基板21和n型SiC外延层22的层叠结构。SiC半导体基板21形成第二主面4。SiC外延层22形成第一主面3。SiC半导体基板21和SiC外延层22形成侧面5A～5D。
SiC半导体基板21的厚度可以是5μm以上400μm以下。SiC半导体基板21的厚度也可以是5μm以上50μm以下、50μm以上100μm以下、100μm以上150μm以下、150μm以上200μm以下、200μm以上250μm以下、250μm以上300μm以下、300μm以上350μm以下或350μm以上400μm以下。
SiC半导体基板21的厚度优选为80μm以上200μm以下(例如150μm左右)。通过降低SiC半导体基板21的厚度，能够通过缩短电流路径来实现电阻值的下降。
SiC外延层22形成第一主面3和侧面5A～5D的一部分。SiC外延层22的厚度可以为1μm以上100μm以下。
SiC外延层22的厚度可以为1μm以上25μm以下、25μm以上50μm以下、50μm以上75μm以下或75μm以上100μm以下。SiC外延层22的厚度优选为5μm以上15μm以下(例如10μm左右)。
SiC外延层22的n型杂质浓度为SiC半导体基板21的n型杂质浓度以下。SiC半导体基板21的n型杂质浓度可以为1.0×1018cm-3以上1.0×1021cm-3以下。SiC外延层22的n型杂质浓度可以为1.0×1015cm-3以上1.0×1018cm-3以下。
参照图5和图5的放大图，上述隆起部群12和沟16形成在SiC半导体基板21中。在第二主面4的表层部，形成有将SiC半导体层2(SiC半导体基板21)的SiC的一部分改性为其他性质的改性层4a。改性层4a通对第二主面4的退火处理法来形成。
改性层4a含有Si原子和C原子。更具体地，改性层4a具有与SiC半导体层2(SiC半导体基板21)中改性层4a外的区域的碳密度相比更低的碳密度。
改性层4a具有超过碳密度的硅密度。即，改性层4a包括将SiC半导体层2(SiC半导体基板21)的SiC改性为Si的Si改性层。改性层4a可以为Si非晶层。
改性层4a还可以含有因SiC的改性而导致的晶格缺陷。即，改性层4a还可以包括因SiC的改性而导入的具有缺陷态的晶格缺陷区域。
在本方式中，改性层4a形成在第二主面4的表层部中沿着隆起部群12的区域。各隆起部群12中多个隆起部11由改性层4a形成。即，多个隆起部11包括改性层4a。
在本方式中，改性层4a还形成于空白区14中。改性层4a从隆起部群12延伸到空白区14。即，对第二主面4的退火处理法也涉及到空白区14中。
改性层4a中的沿着隆起部群12的部分的厚度由于隆起部11的存在而为改性层4a中的沿着空白区14的部分的厚度以上。改性层4a中的沿着隆起部群12的部分的厚度更具体地比改性层4a中的沿着空白区14的部分的厚度大。
改性层4a的厚度可以为1nm以上1000nm以下。改性层4a中形成隆起部11的区域的厚度Ta可以为50nm以上1000nm以下。改性层4a中的形成隆起部11外的区域的厚度Tb可以为1nm以上300nm以下。
厚度Ta可以为50nm以上100nm以下、100nm以上200nm以下、200nm以上300nm以下、300nm以上400nm以下、400nm以上500nm以下、500nm以上600nm以下、600nm以上700nm以下、700nm以上800nm以下、800nm以上900nm以下、900nm以上1000nm以下。
厚度Tb可以为1nm以上10nm以下、10nm以上50nm、50nm以上100nm以下、100nm以上150nm以下、150nm以上200nm以下、200nm以上250nm以下或250nm以上300nm以下。
厚度Tb可以为厚度Ta的1/2以下、1/3以下、1/4以下、1/5以下、1/6以下、1/7以下、1/8以下、1/9以下、1/10以下、1/11以下、1/12以下、1/13以下、1/14以下、1/15以下、1/16以下、1/17以下、1/18以下、1/19以下或1/20以下。
在第二主面4中不存在隆起部群12时的第二主面4的电阻值比在第二主面4中存在隆起部群12时的第二主面4的电阻值大。即，作为电特性，多个隆起部群12具有SiC单晶单体的电阻值以下的电阻值。
更具体地，多个隆起部群12具有比SiC单晶单体的电阻值小的电阻值。此外，多个隆起部群12具有空白区14的电阻值以下的电阻值。更具体地，多个隆起部群12具有小于空白区14的电阻值的电阻值。
作为隆起部群12的电特性的电阻值由于改性层4a而被降低。即，隆起部群12的电阻值会因为改性层4a而成为SiC单晶的电阻值以下。作为空白区14的电特性的电阻值也会因改性层4a而成为SiC单晶的电阻值以下。
上述电极10形成在第二主面4上。电极10与第二主面4直接连接。电极10被覆第二主面4中的隆起部群12。在本方式中，电极10将多个隆起部群12一并被覆。
电极10沿着隆起部群12的外表面(多个隆起部11的外表面)和沟16的内表面的形状而形成为膜状。由此，在电极10的外表面中被覆隆起部群12(多个隆起部11)的部分，形成有向着从第二主面4离开的方向隆起的隆起部10a。此外，在电极10的外表面中被覆沟16的部分，形成有向着第二主面4凹陷的凹陷部10b。
在电极10与第二主面4之间形成欧姆接触。更具体地，在电极10与隆起部群12形成欧姆接触。进一步具体地，在电极10与多个隆起部群12之间形成欧姆接触。在本方式中，电极10与空白区14之间也形成欧姆接触。
电极10具有包括在第二主面4上层叠的多个电极层的层叠结构。在本方式中，电极10具有包括从第二主面4开始依次层叠的Ti层31、Ni层32、Au层33和Ag层34的4层结构。
Ti层31、Ni层32、Au层33和Ag层34各自沿着隆起部群12的外表面(多个隆起部11的外表面)和沟16的内表面的形状而形成为膜状。在Ag层34的外表面也形成电极10的隆起部10a和凹陷部10b。
Ti层31与第二主面4直接连接。Ti层31一并被覆多个隆起部群12，与第二主面4之间形成欧姆接触。在本方式中，Ti层31与空白区14之间也形成欧姆接触。
Ni层32覆盖Ti层31的几乎整个区域或整个区域。Au层33覆盖Ni层32的几乎整个区域或整个区域。Ag层34覆盖Au层33的几乎整个区域或整个区域。
Ti层31的厚度可以为0.01μm以上5μm以下(例如0.07μm左右)。Ni层32的厚度可以为0.1μm以上40μm以下(例如1.2μm左右)。
Au层33的厚度可以为0.1μm以上40μm以下(例如0.07μm左右)。Ag层34的厚度可以为0.1μm以上40μm以下(例如0.3μm左右)。电极10还可以具有由Ti层31、Ni层32、Au层33或Ag层34形成的单层结构。
电极10不经由主要构成中含有硅化物的硅化物层而与第二主面4之间形成欧姆接触。电极10不经由主要构成中含有硅化物的硅化物层而与隆起部群12之间形成欧姆接触。
电极10不经由主要构成中含有碳的碳层与第二主面4之间形成欧姆接触。电极10不经由主要构成中含有碳的碳层与隆起部群12之间形成欧姆接触。
电极10不包括主要构成中含有硅化物的材料形成为层状的区域。此外，电极10不包括主要构成中含有碳的材料形成为层状的区域。
电极10与由隆起部群12(多个隆起部11)和多个沟16划分出的凹凸部啮合。电极10相对于第二主面4的接触面积因隆起部群12(多个隆起部11)而增加。由此，电极10相对于第二主面4的密合力提高。电极10相对于第二主面4的接触面积也因多个沟16而增加。
SiC外延层22中形成有n型二极管区域23。二极管区域23的一部分从第一主面3露出。在本方式中，二极管区域23利用SiC外延层22的一部分区域来形成。
二极管区域23可以通过对SiC外延层22的表层部导入n型杂质(受体)来形成。这种情形下，二极管区域23可以具有比SiC外延层22的n型杂质浓度更高的n型杂质浓度。
在平面观察时，二极管区域23形成在第一主面3的中央部。在平面观察时，二极管区域23形成为具有与侧面5A～5D平行的4个边的四边形状。在平面观察时，二极管区域23也可以形成为圆形状。
在SiC外延层22的表层部中的二极管区域23的周围形成有杂质区域24。杂质区域24是沿着二极管区域23的周围导入了p型杂质(受体)的区域。杂质区域24具有比SiC外延层22的n型杂质浓度更高的p型杂质浓度。
在本方式中，形成杂质区域24的p型杂质不实施活性化处理。杂质区域24作为并非p型半导体区域的非半导体区域而形成。形成杂质区域24的p型杂质也可以活性化。这种情形下，杂质区域24就成为p型半导体区域。
杂质区域24沿着二极管区域23的周缘呈带状延伸。在本方式中，杂质区域24形成为围绕二极管区域23的无末端状(四边环状)。杂质区域24也称为护环区域。杂质区域24的内周缘划分出二极管区域23。
杂质区域24也可以从侧面5A～5D露出。杂质区域24也可以与侧面5A～5D隔着间隔地形成于内部区域。
上述绝缘层6形成在第一主面3上。绝缘层6可以含有氧化硅。绝缘层6具有使二极管区域23露出的开口25。在本方式中，开口25也使二极管区域23和杂质区域24的边界露出。在平面观察时，开口25形成为具有与侧面5A～5D平行的4个边的四边形状。
在第一主面3中的二极管区域23上形成有电极7。电极7与二极管区域23之间形成肖特基结。由此，形成以电极7为阳极、以二极管区域23为阴极的肖特基势垒二极管D。
电极7的周缘部与侧面5A～5D隔着间隔地形成于内部区域。在平面观察时，电极7的周缘部也可以与杂质区域24重叠。在平面观察时，电极7形成为具有与侧面5A～5D平行的4个边的四边形状。
电极7具有被覆部26。被覆部26从第一主面3上方引出至绝缘层6上方，被覆绝缘层6的一部分。被覆部26的宽度可以为隆起部群12的线宽度以上。
电极7含有铝、铜、钼、镍、铝-铜合金、铝-硅合金和铝-硅-铜合金中的至少一种。在本方式中，电极7含有铝-铜合金。
上述绝缘层8形成在绝缘层6上。在本方式中，绝缘层8含有氮化硅。绝缘层8可以含有氧化硅来替代氮化硅，或除了含有氮化硅之外还含有氧化硅。绝缘层8被覆电极7。绝缘层8具有使电极7露出的第一开口27。
在本方式中，第一开口27被覆电极7的周缘部而使电极7的内部区域露出。在平面观察时，第一开口27形成为具有与侧面5A～5D平行的4个边的四边形状。
上述树脂层9形成在绝缘层8上。在本方式中，树脂层9含有感光性树脂。树脂层9可以含有负型或正型的感光性树脂。
在本方式中，树脂层9含有作为正型的感光性树脂的一例的聚苯并
Figure BDA0002709085230000131
唑。树脂层9可以含有作为负型的感光性树脂的一例的聚酰亚胺。
在平面观察时，树脂层9形成为具有与侧面5A～5D平行的4个边的四边形状。树脂层9的周缘部与侧面5A～5D隔着间隔地形成于内部区域，使第一主面3露出。更具体地，树脂层9的周缘部使绝缘层8露出。
在树脂层9的内侧部形成有第二开口28。第二开口28与第一开口27连通，使电极7露出。第二开口28的内壁可以位于第一开口27的外侧。第二开口28的内壁也可以位于第一开口27的内侧。
图6A是显示图1所示的半导体装置1的制造中所使用的SiC半导体晶片41的俯视图。图6B是图6A所示的SiC半导体晶片41的仰视图，是显示对SiC半导体晶片41的第二晶片主面43进行过研磨工序和退火处理的状态的图。
参照图6A和图6B，SiC半导体晶片41由形成为圆盘状的板状SiC单晶构成。SiC半导体晶片41具有一侧的第一晶片主面42、另一侧的第二晶片主面43以及连接第一晶片主面42和第二晶片主面43的晶片侧面44。
SiC半导体晶片41也可以含有4H-SiC单晶。第一晶片主面42具有从(0001)面向[11-20]方向以10°以内的角度倾斜的偏角。偏角可以为0°以上4°以下。偏角可以为超过0°且小于4°。典型地，将偏角设定为2°或4°，更具体地，设定在2°±10％的范围或4°±10％的范围内。
SiC半导体晶片41包括在晶片侧面44上形成的1个或多个(本方式中为1个)定向平面45。定向平面45作为显示结晶方位的标记的一例而形成。定向平面45包括在SiC半导体晶片41的周缘上形成的切口部。在本方式中，定向平面45沿着[11-20]方向以直线状延伸。
第一晶片主面42是形成有半导体元件(本方式中为肖特基势垒二极管D)的元件形成面。在第一晶片主面42设定有分别对应于半导体装置1的多个器件形成区域46。
在本方式中，多个器件形成区域46沿着[11-20]方向([-1-120]方向)和[1-100]方向([-1100]方向)排列为行列状。
多个器件形成区域46由格子状的切割线47划分。通过沿着多个器件形成区域46的周缘(切割线47)将SiC半导体晶片41切断来切出半导体装置1。
参照图6B，在对第二晶片主面43进行过研磨工序和退火处理的状态，在第二晶片主面43上形成有多个隆起部群12和多个研磨痕48。
多个隆起部群12形成为相对于定向平面45基本平行或平行的条带状。多个隆起部群12也可以形成为与定向平面45交叉或正交的条带状。
多个研磨痕48分别从SiC半导体晶片41的中央部向着周缘部以圆弧状延伸。大致而言，多个研磨痕48包括与[11-20]方向和[1-100]方向交叉的研磨痕48。
多个研磨痕48包括圆弧的切线在沿着[11-20]方向或[1-100]方向的部分相对于[11-20]方向或[1-100]方向基本平行或平行地延伸的研磨痕48。在SiC半导体层2的第二主面4上形成的沟16可以由研磨痕48的一部分来形成。
图7是用于说明图1所示的半导体装置1的制造方法的一例的流程图。图8A～图8R是显示图1所示的半导体装置1的制造方法的截面图。图8A～图8R中只显示一个器件形成区域46。
参照图8A，首先，准备上述n+型的SiC半导体晶片41(图7的步骤S1)。SiC半导体晶片41成为SiC半导体基板21的基础。
接着，参照图8B，在第一晶片主面42上形成n型的SiC外延层22(图7的步骤S2)。通过由外延生长法在第一晶片主面42上生长SiC来形成SiC外延层22。
接着，参照图8C，在SiC外延层22的主面上设定二极管区域23。接着，在SiC外延层22的表层部形成杂质区域24来划分出二极管区域23(图7的步骤S3)。本工序中，利用通过离子注入掩模51的离子注入法将p型杂质导入到SiC外延层22的表层部。
接着，参照图8D，在SiC外延层22的主面上形成绝缘层6(图7的步骤S4)。绝缘层6可以含有氧化硅。绝缘层6可以通过热氧化处理法或CVD(Chemical Vapor Deposition，化学气相沉积)法来形成。
接着，参照图8E，将绝缘层6中不需要的部分除去(图7的步骤S5)。绝缘层6中不需要的部分可以通过隔着具有规定图案的掩模52的蚀刻法(例如湿式蚀刻法)来除去。掩模52具有使绝缘层6中需要形成开口25的区域露出的开口53。由此，在绝缘层6中形成开口25。
接着，参照图8F，在SiC外延层22的主面上形成电极7(图7的步骤S6)。电极7可以含有铝-铜合金。电极7可以通过溅射法或CVD法来形成。
接着，参照图8G，将电极7中不需要的部分除去(图7的步骤S7)。电极7中不需要的部分可以通过隔着具有规定图案的掩模54的蚀刻法(例如干式蚀刻法)来除去。由此，电极7图案化为规定形状。
接着，参照图8H，在绝缘层6上形成绝缘层8以被覆电极7(图7的步骤S8)。绝缘层8含有氮化硅。绝缘层8可以由CVD法来形成。
接着，参照图8I，将绝缘层8中不需要的部分除去(图7的步骤S9)。绝缘层8中不需要的部分可以通过隔着具有规定图案的掩模55的蚀刻法(例如湿式蚀刻法)来除去。掩模55具有使在绝缘层8中需要形成第一开口27的区域露出的开口56。由此，在绝缘层8中形成第一开口27。
接着，参照图8J，在绝缘层8上涂布树脂层9以被覆电极7(图7的步骤S12)。在本方式中，树脂层9含有作为正型的感光性树脂的一例的聚苯并
Figure BDA0002709085230000161
唑。
接着，在对树脂层9选择性曝光后，进行显影(图7的步骤S11)。由此，在树脂层9中形成与第一开口27连通的第二开口28和使切割线47露出的切割开口57。
接着，参照图8K，对第二晶片主面43进行研磨(图7的步骤S12)。本工序中，使用具有500号以上粒度的磨料对第二晶片主面43进行研磨。磨料的粒度优选为1000号以上5000号以下。由此，在第二晶片主面43形成有多个研磨痕48(也一并参照图6B)。此外，在将第二晶片主面43平坦化的同时使SiC半导体晶片41变薄。
接着，参照图8L，在第二晶片主面43上形成金属层61(图7的步骤S13)。在本方式中，金属层61由Ni层构成。Ni层可以通过溅射法来形成。Ni层的厚度可以为
Figure BDA0002709085230000162
以上
Figure BDA0002709085230000163
以下。
接着，参照图8M，对第二晶片主面43实施退火处理法(图7的步骤S14)。本工序中，实施作为退火处理法的一例的激光退火处理法。
激光退火处理法中，使用具有50μm以上200μm以下(例如100μm左右)的激光径
Figure BDA0002709085230000164
的脉冲激光。脉冲激光是具有紫外区域的波长的UV激光。脉冲激光能量可以为1.0J/cm2以上4.0J/cm2以下(例如3.0J/cm2左右)。
脉冲激光隔着金属层61打入第二晶片主面43。在对第二晶片主面43照射脉冲激光的同时，将对第二晶片主面43照射脉冲激光的位置沿着定向平面45移动。在第二晶片主面43中的打入脉冲激光的区域形成1个或多个隆起部11。
此外，在第二晶片主面43中的打入脉冲激光的区域中形成将SiC半导体晶片41的SiC改性为其他性质的改性层4a。更具体地，通过加热而使C原子从SiC脱离和/或升华，从而将SiC半导体晶片41的SiC改性为Si。
由此，形成包含Si改性层的改性层4a。改性层4a可以包含硅非晶层。改性层4a也可以含有C原子。形成于第二晶片主面43的一个或多个隆起部11也可以由该改性层4a形成。由此，在第二晶片主面43上形成包括多个隆起部11且沿着定向平面45([11-20]方向)的一个隆起部群12。
在形成一个隆起部群12(隆起部群区域13)后，在[1-100]方向上移动脉冲激光的照射位置。并且，在对第二晶片主面43照射脉冲激光的同时，将对第二晶片主面43照射脉冲激光的位置沿着定向平面45移动。
由此，在第二晶片主面43上形成相对于一个隆起部群12基本平行或平行地延伸的另一隆起部群12。就激光退火处理法而言，反复进行这样的工序，直至在第二晶片主面43的几乎整个区域或整个区域中遍布形成有多个隆起部群12(一并参照图6B)。
在本方式中，经过激光退火处理法的金属层61具有包括从第二晶片主面43侧开始依次层叠的碳层62、NiSi(镍硅化物)层63和Ni层64的层叠结构。即，激光退火处理法包括使金属层61与SiC半导体晶片41反应而硅化物化的工序。更具体地，激光退火处理法包括形成NiSi层63的工序。
激光退火处理法中，除了NiSi层63之外，在金属层61内还形成作为副生成物的含有C原子的碳层62。碳层62由构成SiC的C原子的析出来形成。
金属层61中的碳层62和NiSi层63会成为剥离起点。即，尽管可以将金属层61直接用作电极10，但金属层61会有连接不良和因连接不良导致的电阻值增加的问题。因此，优选由与金属层61不同的金属层来形成为电极10。
伴随着NiSi层63的形成，对金属层61施加的温度会成为电极7的熔点以上(例如1000°以上)。根据激光退火处理法，由于能够局部地提高第二晶片主面43的温度，能够抑制电极7的温度上升。因此，能够合适地抑制电极7的熔融。
接着，参照图8N，进行金属层61的除去工序。金属层61的除去工序进行至使第二晶片主面43露出。
本工序中，首先，将金属层61内的NiSi层63和Ni层64除去(图7的步骤S15)。NiSi层63和Ni层64可以通过湿式蚀刻法来除去。
接着，参照图8O，将金属层61内的碳层62除去(图7的步骤S16)。碳层62可以通过干式蚀刻法来除去。
接着，参照图8P，将附着在第二晶片主面43的NiSi层63的残渣和Ni层64的残渣除去(图7的步骤S17)。NiSi层63和Ni层64可以通过湿式蚀刻法除去。
接着，参照图8Q，将附着在第二晶片主面43的碳层62的残渣除去(图7的步骤S18)。碳层62可以通过干式蚀刻法除去。接着，将自然氧化膜从第二晶片主面43除去(图7的步骤S19)。自然氧化膜可以通过湿式蚀刻法除去。
在本方式中，以这样的方式将含有Ni的层(NiSi层63和Ni层64)的除去工序和含有碳的层(碳层62)的除去工序反复2次。由此，能够合适地将金属层61除去。在金属层61的除去工序后，通过激光退火处理实现了电阻值降低的第二晶片主面43露出。
接着，参照图8R，在第二晶片主面43上形成电极10(图7的步骤S20)。本工序包括在第二晶片主面43上依次形成Ti层31、Ni层32、Au层33和Ag层34的工序。Ti层31、Ni层32、Au层33和Ag层34可以分别由溅射法来形成。
电极10中，Ti层31与第二晶片主面43直接连接。Ti层31一并被覆多个隆起部群12，在与多个隆起部群12之间和与多个空白区14之间形成欧姆接触。
接着，将SiC半导体晶片41沿着多个器件形成区域46的周缘(切割线47)切断(图7的步骤S21)。由此，从SiC半导体晶片41切出多个半导体装置1。经过包括以上操作的工序，制造出半导体装置1。
图9是显示电阻值与金属层61的厚度的关系的图表。图9中的纵轴表示电阻值(导通电阻)[Ω·cm2]。图9中的横轴表示金属层61的厚度
Figure BDA0002709085230000181
图9中的“X”表示在在第一方向X上相互邻接的激光照射位置的重合量[μm]。图9中的“Y”表示在第二方向Y上相互邻接的激光照射位置间的距离[μm]。
“+Y”意思是在第二方向Y上相互邻接的激光照射位置分开。“﹣Y”意思是在第二方向Y上相互邻接的激光照射位置重合。激光的激光径
Figure BDA0002709085230000182
为100μm左右。将激光能量固定在特定值来进行测定。
图9中示出第一曲线A1、第二曲线B1、第三曲线C1和第四曲线D1。
第一曲线A1表示(X,Y)＝(90μm,50μm)时的关系。第二曲线B1表示(X,Y)＝(65μm,50μm)时的关系。第三曲线C1表示(X,Y)＝(85μm,-10μm)时的关系。第四曲线D1表示(X,Y)＝(80μm,15μm)时的关系。
参照第一～第四曲线A1～D1可知，有金属层61的厚度越小则电阻值增加的倾向。这被认为是因为，在金属层61的厚度小时，由于脉冲激光的照射，金属层61的一部分会升华，不能合适地实施退火处理。
另一方面可知，如果金属层61的厚度大到一定程度，则电阻值会下降。如果金属层61的厚度如果为
Figure BDA0002709085230000191
以上，则不依赖于照射位置的重合量，电阻值为2Ω·cm2以下。
由图9的结果可知，第二主面4中的电阻值取决于制造过程中所形成的金属层61的厚度。此外可知，通过调节金属层61的厚度、相互邻接的激光照射位置的重合量，可以使电阻值最优化。
图10是显示电阻值和激光照射位置的重合量的关系的图表。图10中的纵轴表示电阻值(导通电阻)[Ω·cm2]。图10中的横轴表示在第一方向X上相互邻接的激光照射位置的重合量[μm]。将金属层61的厚度设定为特定的值。
图10中示出第一曲线A2、第二曲线B2、第三曲线C2和第四曲线D2。
第一曲线A2表示激光能量为1.5J/cm2时的关系。第二曲线B2表示激光能量为2.0J/cm2时的关系。第三曲线C2表示激光能量为2.5J/cm2时的关系。第四曲线D2表示激光能量为3.0J/cm2时的关系。
参照第一～第四曲线A2～D2可知，激光能量越大，则电阻值会下降。此外可知，即使在将激光能量固定时，通过增加相互邻接的激光照射位置的重合量，能够降低电阻值。
由图10的结果可知，第二主面4中的电阻值取决于激光能量、相互邻接的激光照射位置的重合量。此外可知，可以通过调整这些可使电阻值最优化。
以上，根据半导体装置1，通过隆起部群12能够增加电极10相对于第二主面4的连接面积。由此，提高电特性。
更具体地，电极10与隆起部群12之间形成欧姆接触。由此，由于能够在SiC半导体层2和电极10之间得到良好的欧姆特性，能够提高电特性。
此外，根据半导体装置1，电极10直接连接在第二主面4上。更具体地，电极10不经由碳层而与隆起部群12之间形成欧姆接触。此外，电极10不经由硅化物层而与隆起部群12之间形成欧姆接触。
碳层、硅化物层易于成为剥离起点。因此，通过在第二主面4上直接连接电极10的结构，能够合适地抑制连接不良、因连接不良引起的电阻值的增加。
图11是对应于图2的仰视图，是显示本发明的第二实施方式涉及的半导体装置71的仰视图。以下，对于与对半导体装置1已经描述的结构相对应的结构赋予相同的参照符号并省略说明。
参照图11，半导体装置71具有包括第一隆起部群12A和第二隆起部群12B的多个隆起部群12。第一隆起部群12A包括在第二主面4上形成的多个第一隆起部11A。多个第一隆起部11A是在第二主面4中沿着第二主面4的法线方向隆起的部分。
多个第一隆起部11A沿着第一方向X和与第一方向X交叉的第二方向Y相互隔着间隔地形成。第一隆起部11A具有多个第一隆起部11A中的数个第一隆起部11A在从第一方向X看去的第一方向观察时在第一方向X上重叠的第一部分17A。
此外，第一隆起部11A具有多个第一隆起部11A中的数个第一隆起部11A与第一部分17A分开来形成、并且在第一方向观察时在第一方向X上重叠的第二部分18A。
多个第一隆起部11A沿着第一方向X连续地形成。更具体地，多个第一隆起部11A具有沿着第一方向X和第二方向Y隔着间隔地散布的散布图案。
多个第一隆起部11A在维持该散布图案的同时，沿着第一方向X连续地形成。在本方式中，多个第一隆起部11A的散布图案形成在平面观察时从一个侧面5A侧的周缘直至另一侧面5C侧的周缘。
从第一方向X看去，第一隆起部群12A具有多个隆起部11在第一方向X上重叠的布局。由此，第一隆起部群12A由沿着第一方向X连续地散布的多个隆起部11的集合图案形成沿着第一方向X呈带状延伸的第一隆起部群区域13A。
第二隆起部群12B包括在第二主面4上形成的多个第二隆起部11B。多个第二隆起部11B是在第二主面4中的沿着第二主面4的法线方向隆起的部分。
多个第二隆起部11B沿着第一方向X和与第一方向X交叉的第二方向Y相互隔着间隔地形成。第二隆起部群12B具有多个第二隆起部11B中的数个第二隆起部11B在从第二方向Y看去的第二方向观察时在第二方向Y上重叠的第一部分17B。
此外，第二隆起部群12B具有多个第二隆起部11B中的数个第二隆起部11B与第一部分17B分开地形成、并且在第二方向观察时在第二方向Y上重叠的第二部分18B。
多个第二隆起部11B沿着第二方向Y连续地形成。更具体地，多个第二隆起部11B具有沿着第一方向X和第二方向Y隔着间隔地散布的散布图案。
多个第二隆起部11B在维持该散布图案的同时沿着第二方向Y连续地形成。在本方式中，多个第二隆起部11B的散布图案形成在平面观察时从一个侧面5B侧的周缘直至另一侧面5D侧的周缘。
从第二方向Y看去，第二隆起部群12B具有多个第二隆起部11B在第二方向Y上重叠的布局。由此，第二隆起部群12B由沿着第二方向Y连续地散布的多个第二隆起部11B的集合图案形成沿着第二方向Y呈带状延伸的第二隆起部群区域13B。
第二隆起部群12B(第二隆起部群区域13B)横穿第一隆起部群12A(第一隆起部群区域13A)。由此，在第二主面4上形成有交叉区域72。交叉区域72包括相互交叉的第一隆起部群12A(第一隆起部群区域13A)和第二隆起部群12B(第二隆起部群区域13B)。
在本方式中，第一隆起部群12A在第二主面4中沿着第二方向Y隔着间隔形成有多个。即，多个第一隆起部11A的散布图案相对于第二方向Y不连续地形成。
此外，在本方式中，第二隆起部群12B在第二主面4中沿着第一方向X隔着间隔形成有多个。即，多个第二隆起部11B的散布图案相对于第一方向X不连续地形成。
因此在本方式中，交叉区域72形成为沿着第一方向X和第二方向Y相互隔着间隔的行列状的排列。此外，由第一隆起部群12A和第二隆起部群12B划分出空白区14。空白区14形成为沿着第一方向X和第二方向Y相互隔着间隔的行列状的排列。
交叉区域72中，多个第一隆起部11A和多个第二隆起部11B还可以相互重合。在交叉区域72上形成的多个第一隆起部11A和多个第二隆起部11B的厚度可以比在交叉区域72外的区域上形成的第一隆起部11A和第二隆起部11B的厚度大。
此外，在交叉区域72上形成的多个第一隆起部11A和多个第二隆起部11B的数量可以比在交叉区域72外的区域上形成的第一隆起部11A和第二隆起部11B的数量多。
可以将第一方向X设定为[11-20]方向，将第二方向Y设定为[1-100]方向。即，第一隆起部群12A(第一隆起部群区域13A)可以形成为相对于[11-20]方向基本平行或平行，第二隆起部群12B(第二隆起部群区域13B)可以形成为相对于[1-100]方向基本平行或平行。
可以将第一方向X设定为[1-100]方向，将第二方向Y设定为[11-20]方向。即，第一隆起部群12A(第一隆起部群区域13A)可以形成为相对于[1-100]方向基本平行或平行，第二隆起部群12B(第二隆起部群区域13B)可以形成为相对于[11-20]方向基本平行或平行。
第一隆起部11A和第一隆起部群12A对应于第一实施方式涉及的隆起部11和隆起部群12。第一实施方式涉及的隆起部11和隆起部群12的说明适合于第一隆起部11A和第一隆起部群12A的说明，省略对于第一隆起部11A和第一隆起部群12A的其他具体说明。
第二隆起部11B和第二隆起部群12B对应于第一实施方式涉及的隆起部11和隆起部群12。第一实施方式涉及的隆起部11和隆起部群12的说明适用于第二隆起部11B和第二隆起部群12B的其他说明，省略对于第二隆起部11B和第二隆起部群12B的其他具体说明。
在本方式中，电极10在第二主面4中被覆第一隆起部群12A和第二隆起部群12B。在本方式中，电极10一并被覆多个第一隆起部群12A和多个第二隆起部群12B。
电极10沿着第一隆起部群12A的外表面(第一隆起部11A的外表面)、第二隆起部群12B的外表面(第二隆起部11B的外表面)和沟16的内表面的形状而形成为膜状。
由此，虽未图示，在电极10的外表面中在被覆第一隆起部群12A的外表面(第一隆起部11A的外表面)和第二隆起部群12B的外表面(第二隆起部11B的外表面)的部分，形成有隆起部10a。此外，在电极10的外表面中的被覆沟16的部分形成有凹陷部10b。
电极10与第二主面4之间形成欧姆接触。更具体地，电极10与第一隆起部群12A和第二隆起部群12B之间形成欧姆接触。
进一步具体地，电极10与多个第一隆起部群12A和多个第二隆起部群12B之间形成欧姆接触。此外，在本方式中，电极10与空白区14之间也形成欧姆接触。
电极10中的被覆第一隆起部群12A和第二隆起部群12B的部分与由多个第一隆起部群12A、多个第二隆起部群12B和多个沟16划分出的凹凸部啮合。
电极10相对于第二主面4的接触面积因多个第一隆起部群12A和多个第二隆起部群12B而增加。电极10相对于第二主面4的接触面积也因多个沟16而增加。由此，能够提高电极10相对于第二主面4的密合力。
这样结构的半导体装置71可以在上述图8M的工序(图7的步骤S14)中通过实施如下工序来制造。
首先，通过激光退火处理法沿着相对于定向平面45基本平行或平行的方向形成多个第一隆起部群12A。接着，通过激光退火处理法沿着与定向平面45交叉(正交)的方向形成多个第二隆起部群12B。
本工序中，在与定向平面45交叉(正交)的方向上形成多个第一隆起部12A，在沿着相对于定向平面45基本平行或平行的方向形成多个第二隆起部群12B。然后，经过图8N～图8R的工序，制造半导体装置71。
第一隆起部群12A和第二隆起部群12B还可以以任意的顺序来形成。因此，可以在形成多个第二隆起部群12B后形成多个第一隆起部群12A。此外，也可以交替形成多个第一隆起部群12A和多个第二隆起部群12B。
以上，通过半导体装置71也能实现与对于半导体装置1描述的效果同样的效果。
图12是对应于图5的截面图，是显示本发明的第三实施方式涉及的半导体装置81的截面图。以下，对于与对半导体装置1描述的结构相对应的结构赋予同一参照符号，省略其说明。
半导体装置81中，电极10具有含有从第二主面4开始依次层叠的Ni层32、Au层33和Ag层34的3层结构。
Ni层32与第二主面4直接连接。Ni层32一并被覆多个隆起部群12。Ni层32在与隆起部群12之间和与空白区14之间形成欧姆接触。
Au层33被覆Ni层32的基本整个区域或整个区域。Ag层34被覆Au层33的基本整个区域或整个区域。这样结构的电极10通过在图7的步骤S20中去掉Ti层31的形成工序来形成。
以上，通过半导体装置81，也能实现与对于半导体装置1描述的效果同样的效果。半导体装置81中的电极10还可以具有由Ni层32构成的单层结构。
图13是对应于图5的截面图，是显示本发明的第四实施方式涉及的半导体装置91的截面图。以下，对于与对半导体装置1描述的结构相对应的结构赋予同一参照符号，省略其说明。
半导体装置91中，电极10包含金属层61、Au层33和Ag层34。在本方式中，金属层61具有含有从第二主面4侧开始依次层叠的碳层62、NiSi层63和Ni层64的层叠结构。
金属层61与第二主面4连接。金属层61一并被覆多个隆起部群12。金属层61与隆起部群12之间和与空白区14之间形成欧姆接触。Au层33被覆金属层61的基本整个区域或整个区域。Ag层34被覆Au层33的基本整个区域或整个区域。
这样结构的半导体装置91通过省略上述图8N～图8Q中的金属层61的除去工序(图7的步骤S15～步骤S19)来形成。该半导体装置91中，在上述图8R的工序中，在金属层61上形成Au层33和Ag层34。
以上，根据半导体装置91，由于电极10含有碳层62、NiSi层63，虽不能以半导体装置1那样的程度提高电极10的连接强度，但能实现与对半导体装置1描述的效果基本同样的效果。在半导体装置91中，电极10也可以具有由金属层61构成的层叠结构。
图14是显示本发明的第五实施方式涉及的半导体装置92的俯视图，是去除了第一主面3以上的结构的图。图15是沿着图14所示的XV-XV线的截面图。以下，对于与对半导体装置1描述的结构相对应的结构赋予同一参照符号，省略其说明。
参照图14和图15，半导体装置92具有在第一主面3的表层部中形成的JBS(Junction Barrier Schottky，结势垒肖特基)结构93。更具体地，JBS结构93包括n型的二极管区域23和p型的二极管区域94。二极管区域94在与二极管区域23之间形成pn结部。
在本方式中，多个二极管区域94在二极管区域23的表层部中相互隔着间隔地形成。多个二极管区域94分别形成为在任意的第一方向X上平行地延伸的带状。多个二极管区域94沿着与第一方向X交叉的第二方向Y隔着间隔地形成。
由此，在平面观察时，多个二极管区域94排列为夹着二极管区域23的条带状。在多个二极管区域94与所对应的二极管区域23之间，分别形成pn结部。
在将第一方向X设定为[11-20]方向时，多个二极管区域94可以相对于[11-20]方向基本平行或平行地延伸。在将第一方向X设定为[1-100]方向时，多个二极管区域94可以相对于[1-100]方向基本平行或平行地延伸。
在本方式中，多个二极管区域94沿着与多个隆起部群12相同的方向延伸。多个二极管区域94还可以沿着与多个隆起部群12交叉(正交)的方向延伸。
电极7在第一主面3中与二极管区域23之间形成肖特基结。由此，形成以电极7为阳极、以二极管区域23为阴极的肖特基势垒二极管D。
电极7在第一主面3中与二极管区域94之间形成欧姆接触。由此，在第一主面3的表层部形成以二极管区域94为阳极、以二极管区域23为阴极的pn结二极管Dpn。
以上，由半导体装置92也能实现与对于半导体装置1描述的效果同样的效果。此外，根据半导体装置92，在第一主面3的表层部具有包括二极管区域23和二极管区域94的JBS结构93。
JBS结构93中，从二极管区域23与二极管区域94之间的pn结部开始，耗尽层扩大。由此，能够缓和在电极7和二极管区域23之间形成的肖特基结的电场。其结果是，能够降低漏电流。前述的第一～第四实施方式涉及的结构也可以组合到半导体装置92中。
图16是显示本发明的第六实施方式涉及的半导体装置95的俯视图，是去除了第一主面3以上的结构的图。图17是沿着图16所示的XVII-XVII线的截面图。以下，对于与对半导体装置1描述的结构相对应的结构赋予同一参照符号，省略其说明。
参照图16和图17，在半导体装置95中，杂质区域24包括在第一主面3的表层部形成的多个(例如2个以上20个以下)杂质区域。在本方式中，杂质区域24包括3个杂质区域24A、24B、24C。
杂质区域24A～24C沿着从二极管区域23离开的方向依次隔着间隔地形成。杂质区域24A～24C分别沿着二极管区域23的周缘以带状延伸。杂质区域24A～24C还可以分别形成为围绕二极管区域23的无末端状(四边环状)。
也可以由位于杂质区域24A～24C中最内侧的杂质区域24A划定出二极管区域23。杂质区域24B围绕杂质区域24A。杂质区域24C围绕杂质区域24B。
以上，由半导体装置95也能实现与对于半导体装置1描述的效果同样的效果。前述的第一～第五实施方式涉及的结构也可以组合到半导体装置95中。
图18是显示本发明的第七实施方式涉及的半导体装置101的俯视图。图19是图18所示的半导体装置101的仰视图。图20是图18所示的区域XX的放大图，是去除了SiC半导体层102的第一主面103以上的结构的图。图21是沿着图20的XXI-XXI线的截面图。图22是沿着图20的XXII-XXII线的截面图。图23是图22的区域XXIII的放大图。
参照图18～图23，半导体装置101具有包含SiC(碳化硅)单晶的SiC半导体层102。SiC半导体层102也可以包含4H-SiC单晶。
4H-SiC单晶具有从[0001]面向[11-20]方向以10°以内的角度倾斜的偏角。偏角可以为0°以上4°以下。偏角可以为超过0°且小于4°。典型地，偏角设定为2°或4°，更具体地，设定为2°±10％的范围或4°±10％的范围。
SiC半导体层102具有一侧的第一主面103、另一侧的第二主面104以及与第一主面103和第二主面104连接的侧面105A、105B、105C、105D。第一主面103和第二主面104在从其法线方向看去的平面观察(以下，简称为“平面观察”)时形成为四边形状(本方式中为长方形状)。
侧面105A与侧面105C相对。侧面105B与侧面105D相对。4个侧面105A～105D沿着第一主面103和第二主面104的法线方向分别平面地延伸。侧面105A～105D的长度可以分别为1mm以上10mm以下(例如2mm以上5mm以下)。
SiC半导体层102包括有源区域106和外侧区域107。有源区域106是形成有纵型的MISFET(Metal Insulator Semiconductor Field Effect Transistor，金属绝缘体半导体场效应晶体管)的区域。外侧区域107是有源区域106外侧的区域。
在平面观察时，有源区域106与侧面105A～105D隔着间隔地在内部区域中形成于SiC半导体层102的中央部。在平面观察时，有源区域106形成为具有与4个侧面105A～105D平行的4个边的四边形状(本方式中为长方形状)。
外侧区域107形成于侧面105A～105D和有源区域106的周缘之间的区域。在平面观察时，外侧区域107形成为围绕有源区域106的无末端状(四边环状)。
在第一主面103上形成栅极焊盘108、栅极指部109和源极焊盘110。栅极焊盘108、栅极指部109和源极焊盘110可以含有铝和/或铜。
在平面观察时，栅极焊盘108形成于沿着侧面105A的区域中。在平面观察时，栅极焊盘108形成于沿着侧面105A的中央部的区域中。在平面观察时，栅极焊盘108可以沿着连接4个侧面105A～105D中任意2个的角部形成。
在平面观察时，栅极焊盘108形成为四边形状。在平面观察时，栅极焊盘108从外侧区域107引出至有源区域106内，横穿外侧区域107和有源区域106的边界。
栅极指部109包括外侧栅极指部109A和内侧栅极指部109B。外侧栅极指部109A从栅极焊盘108引出至外侧区域107。外侧栅极指部109A以带状在外侧区域107中延伸。
在本方式中，外侧栅极指部109A沿着SiC半导体层102的3个侧面105A、105B、105D形成，从3个方向划分有源区域106。
内侧栅极指部109B从栅极焊盘108引出至有源区域106。内侧栅极指部109B以带状在有源区域106中延伸。内侧栅极指部109B从侧面105B侧向着侧面105D侧延伸。
源极焊盘110与栅极焊盘108和栅极指部109之间隔着间隔地形成于有源区域106中。在平面观察时，源极焊盘110被覆由栅极焊盘108和栅极指部109划分的区域，形成为倒C字形状。
对栅极焊盘108和栅极指部109施加栅极电压。栅极电压可以为10V以上50V以下(例如30V左右)。对源极焊盘110施加源极电压。源极电压可以为基准电压(例如GND电压)。
在第一主面103上形成有树脂层111。图18中，为了明确化，树脂层111由阴影来表示。树脂层111被覆栅极焊盘108、栅极指部109和源极焊盘110。
树脂层111可以含有负型或正型的感光性树脂。在本方式中，树脂层111含有作为正型的感光性树脂的一例的聚苯并
Figure BDA0002709085230000281
唑。树脂层111也可以含有作为负型的感光性树脂的一例的聚酰亚胺。
树脂层111的周缘部与侧面105A～105D隔着间隔地形成于内部区域，并使第一主面103露出。更具体地，树脂层111的周缘部使后述的层间绝缘层161露出。
在树脂层111的内侧部，形成有栅极焊盘开口112和源极焊盘开口113。栅极焊盘开口112使栅极焊盘108露出。源极焊盘开口113使源极焊盘110露出。
参照图19和图23，在第二主面104上形成包含多个隆起部114的隆起部群115、空白区116和沟117。隆起部群115(多个隆起部114)、空白区116和沟117分别包括与有源区域106和外侧区域107相对的区域。
隆起部群115(多个隆起部114)、空白区116和沟117具有与第一实施方式涉及的隆起部群12(多个隆起部11)、空白区14和沟16相对应的结构(也一并参照图3～图5等)。
第一实施方式涉及的隆起部群12(多个隆起部11)、空白区14和沟16的说明适用于本实施方式涉及的隆起部群115、空白区116和沟117的说明，省略对隆起部群115(多个隆起部114)、空白区116和沟117的其他具体说明。
隆起部群115、空白区116和沟117也可以具有与第二实施方式涉及的半导体装置71的隆起部群12、空白区14和沟16相对应的结构(也一并参照图11)。这种情形下，第二实施方式涉及的隆起部群12、空白区14和沟16的说明适用于本实施方式涉及的隆起部群115、空白区116和沟117的说明。
参照图20～图22，在本方式中，SiC半导体层102具有包括n+型的SiC半导体基板121和n型的SiC外延层122的层叠结构。由SiC半导体基板121形成第二主面104。由SiC外延层122形成第一主面103。
SiC半导体基板121的厚度可以为5μm以上400μm以下。SiC半导体基板121的厚度可以为5μm以上50μm以下、50μm以上100μm以下、100μm以上150μm以下、150μm以上200μm以下、200μm以上250μm以下、250μm以上300μm以下、300μm以上350μm以下或350μm以上400μm以下。
SiC半导体基板121的厚度优选为80μm以上200μm以下(例如150μm左右)。通过降低SiC半导体基板121的厚度，能够缩短电流路径从而实现电阻值的降低。
SiC外延层122的厚度可以为1μm以上100μm以下。SiC外延层122的厚度可以为1μm以上25μm以下、25μm以上50μm以下、50μm以上75μm以下或75μm以上100μm以下。SiC外延层122的厚度优选为5μm以上15μm以下(例如10μm左右)。
SiC外延层122的n型杂质浓度为SiC半导体基板121的n型杂质浓度以下。SiC外延层122的n型杂质浓度小于SiC半导体基板121的n型杂质浓度。
SiC半导体基板121的n型杂质浓度可以为1.0×1018cm-3以上1.0×1021cm-3以下。SiC外延层122的n型杂质浓度可以为1.0×1015cm-3以上1.0×1018cm-3以下。
在本方式中，SiC外延层122沿着第一主面103的法线方向具有n型杂质浓度不同的多个区域。更具体地，SiC外延层122包含n型杂质浓度较高的高浓度区域122a和n型杂质浓度相对于高浓度区域122a低的低浓度区域122b。
高浓度区域122a形成于第一主面103侧的区域。低浓度区域122b相对于高浓度区域122a形成在第二主面104侧的区域。
高浓度区域122a的n型杂质浓度可以为1×1016cm-3以上1×1018cm-3以下。低浓度区域122b的n型杂质浓度可以为1×1015cm-3以上1×1016cm-3以下。
高浓度区域122a的厚度为低浓度区域122b的厚度以下。更具体地，高浓度区域122a的厚度小于低浓度区域122b的厚度。即，高浓度区域122a的厚度小于SiC外延层122的总厚度的一半。
参照图23，隆起部群115(多个隆起部114)和沟117形成于SiC半导体基板121。在第二主面104的表层部，形成有将SiC半导体层102(SiC半导体基板121)的SiC的一部分改性为其他性质的改性层104a。改性层104a通过对第二主面104进行的退火处理法来形成。
改性层104a含有Si原子和C原子。更具体地，改性层104a具有比SiC半导体层102(SiC半导体基板121)中改性层104a之外的区域的碳密度更低的碳密度。
改性层104a具有超过碳密度的硅密度。即，改性层104a包含SiC半导体层102(SiC半导体基板121)中的SiC被改性为Si的Si改性层。Si改性层可以为Si非晶层。
改性层104a可以含有因SiC的改性而引起的晶格缺陷。即，改性层104a可以含有具有因SiC的改性而导入的缺陷态的晶格缺陷区域。
在本方式中，改性层104a形成在第二主面104中沿着隆起部群115的区域。由此，各隆起部群115中的多个隆起部114由改性层104a来形成。
在本方式中，改性层104a也形成于空白区116。改性层104a从隆起部群115延伸至空白区116。即，对第二主面104进行的退火处理法也涉及到空白区116。
关于改性层104a中沿着隆起部群115的部分的厚度，由于隆起部114的存在，会为改性层104a中沿着空白区116的部分的厚度以上。更具体地，改性层104a中沿着隆起部群115的部分的厚度比改性层104a中沿着空白区116的部分的厚度大。
在第二主面104中不存在隆起部群115时的第二主面104的电阻值比在第二主面104中存在隆起部群115时的第二主面104的电阻值大。
即，作为电特性，多个隆起部群115具有SiC单晶单体的电阻值以下的电阻值。更具体地，多个隆起部群115具有小于SiC单晶单体的电阻值的电阻值。此外，多个隆起部群115具有空白区116的电阻值以下的电阻值。更具体地，多个隆起部群115具有小于空白区116的电阻值的电阻值。
作为隆起部群115的电特性的电阻值因改性层104a而降低。即，隆起部群115的电阻值因改性层104a而变为SiC单晶的电阻值以下。作为空白区116的电特性的电阻值也因改性层104a而变为SiC单晶的电阻值以下。
在第二主面104上形成漏极焊盘123。在“关”时，源极焊盘110和漏极焊盘123之间能够施加的最大电压可以为1000V以上10000V以下。
参照图23，漏极焊盘123与第二主面104直接连接。漏极焊盘123在第二主面104中被覆隆起部群115。在本方式中，漏极焊盘123一并被覆多个隆起部群115。
漏极焊盘123沿着隆起部群115的外表面(多个隆起部114的外表面)和沟117的内表面的形状而形成为膜状。由此，在漏极焊盘123的外表面中被覆隆起部群115的外表面(多个隆起部114的外表面)的部分，形成向着从第二主面1044离开的方向隆起的隆起部123a。此外，在漏极焊盘123的外表面中的被覆沟117的部分，形成向着第二主面104凹陷的凹陷部123b。
漏极焊盘123与第二主面104之间形成欧姆接触。更具体地，漏极焊盘123与隆起部群115之间形成欧姆接触。
进一步具体地，漏极焊盘123与多个隆起部群115之间形成欧姆接触。在本方式中，漏极焊盘123与空白区116之间也形成欧姆接触。
漏极焊盘123具有包括在第二主面104上层叠的多个电极层的层叠结构。在本方式中，漏极焊盘123具有包括从第二主面104开始依次层叠的Ti层124、Ni层125、Au层126和Ag层127的4层结构。
Ti层124、Ni层125、Au层126和Ag层127分别沿着隆起部群115的外表面(多个隆起部114的外表面)和沟117的内表面的形状而形成为膜状。漏极焊盘123的隆起部123a和凹陷部123b形成于Ag层127的外表面。
Ti层124与第二主面104直接连接。Ti层124一并被覆多个隆起部群115，与第二主面104之间形成欧姆接触。在本方式中，Ti层124与空白区116之间也形成欧姆接触。
Ni层125被覆Ti层124的基本整个区域或整个区域。Au层126被覆Ni层125的基本整个区域或整个区域。Ag层127被覆Au层126的基本整个区域或整个区域。
Ti层124的厚度可以为0.01μm以上5μm以下(例如0.07μm左右)。Ni层125的厚度可以为0.1μm以上40μm以下(例如1.2μm左右)。
Au层126的厚度可以为0.1μm以上40μm以下(例如0.07μm左右)。Ag层127的厚度可以为0.1μm以上40μm以下(例如0.3μm左右)。漏极焊盘123也可以具有由Ti层124、Ni层125、Au层126或Ag层127构成的单层结构。
漏极焊盘123不经由主要构成中含有硅化物的硅化物层而与第二主面104之间形成欧姆接触。漏极焊盘123不经由主要构成中含有硅化物的硅化物层而与各隆起部群115之间形成欧姆接触。
漏极焊盘123不经由主要构成中含有碳的碳层而与第二主面104之间形成欧姆接触。漏极焊盘123不经由主要构成中含有碳的碳层而与各隆起部群115之间形成欧姆接触。
漏极焊盘123不包含主要构成中含有硅化物的材料形成为层状的区域。此外，漏极焊盘123不包含主要构成中含有碳的材料形成为层状的区域。
漏极焊盘123可以具有与上述第三实施方式涉及的电极10的结构同样的结构。漏极焊盘123也可以具有与上述第四实施方式涉及的电极10的结构同样的结构。
SiC半导体基板121形成为MISFET的漏极区域128。SiC外延层122形成为MISFET的漂移区域129。
在有源区域106中的第一主面103的表层部，形成有p型的主体区域131。主体区域131的p型杂质浓度可以为1×1017cm-3以上1×1020cm-3以下。由该主体区域131划分出有源区域106。
在有源区域106中的第一主面103的表层部，形成有多个栅极沟槽135。多个栅极沟槽135沿着第一方向X隔着间隔地形成。
多个栅极沟槽135形成为相对于第二方向Y基本平行或平行地延伸的带状。在平面观察时，多个栅极沟槽135形成为相对于第二方向Y基本平行或平行地延伸的条带状。即，在本方式中，在平面观察时，多个栅极沟槽135与多个隆起部群115交叉。
多个隆起部群115也可以形成为相对于第二方向Y基本平行或平行地延伸的条带状。这种情形下，在平面观察时，多个栅极沟槽135可以相对于多个隆起部群115基本平行或平行地延伸。
多个栅极沟槽135也可以形成为在第一方向X上平行地延伸的条带状。这种情形下，在平面观察时，多个栅极沟槽135可以相对于多个隆起部群115基本平行或平行地延伸。
即，各栅极沟槽135可以相对于[11-20]方向基本平行或平行地延伸。此外，各栅极沟槽135也可以相对于与[11-20]方向正交的[1-100]方向基本平行或平行地延伸。
在本方式中，在平面观察时，各栅极沟槽135从第一主面103中的一侧(侧面105B侧)的周缘部向着另一侧(侧面105D侧)的周缘部呈带状地延伸。
各栅极沟槽135横穿第一主面103中的一侧的周缘部和另一侧的周缘部之间的中间部。各栅极沟槽135的一个端部位于第一主面103中的一侧的周缘部。各栅极沟槽135的另一端部位于第一主面103中的另一侧的周缘部。
各栅极沟槽135具有毫米级(1mm以上)的长度。在本方式中，各栅极沟槽135的长度为1mm以上10mm以下(例如2mm以上5mm以下)。每单位面积的一个或多个栅极沟槽135的总延长度可以为0.5μm/μm2以上0.75μm/μm2以下。
各栅极沟槽135包括活性沟槽部135a和接触沟槽部135b。活性沟槽部135a是栅极沟槽135中在有源区域106上形成的部分。接触沟槽部135b是栅极沟槽135中从活性沟槽部135a向外侧区域107引出的部分。
各栅极沟槽135贯通主体区域131，直至SiC外延层122。各栅极沟槽135的底壁位于SiC外延层122内。更具体地，各栅极沟槽135的底壁位于SiC外延层122的高浓度区域122a。
在第一主面103的法线方向上，栅极沟槽135的深度可以为0.5μm以上3μm以下。栅极沟槽135的深度可以为0.5μm以上1μm以下、1μm以上1.5μm以下、1.5μm以上2μm以下、2μm以上2.5μm以下或2.5μm以上4μm以下。栅极沟槽135的深度优选为0.5μm以上1.0μm以下。
栅极沟槽135的第一方向X上的宽度可以为0.1μm以上2μm以下。栅极沟槽135的第一方向X上的宽度可以为0.1μm以上0.5μm以下、0.5μm以上1μm以下、1μm以上1.5μm以下或1.5μm以上2μm以下。栅极沟槽135的第一方向X上的宽度优选为0.1μm以上0.5μm以下。
各栅极沟槽135的开口边缘部136包括向着栅极沟槽135内侧弯曲的弯曲部137。栅极沟槽135的开口边缘部136是连接第一主面103和栅极沟槽135的侧壁的角部。施加于栅极沟槽135的开口边缘部136的电场因弯曲部137而被缓和。
在主体区域131的表层部中的沿着栅极沟槽135的侧壁的区域，形成有n+型的源极区域138。源极区域138的n型杂质浓度可以为1.0×1018cm-3以上1.0×1021cm-3以下。源极区域138在第一方向X上沿着栅极沟槽135的一侧的侧壁和另一侧的侧壁形成有多个。
多个源极区域138分别形成为相对于第二方向Y基本平行或平行地延伸的带状。在平面观察时，多个源极区域138形成为条带状。在平面观察时，多个源极区域138与栅极沟槽135同样，与多个隆起部群115交叉。
在各栅极沟槽135内，形成有栅极绝缘层139和栅电极层140。图20中的栅极绝缘层139和栅电极层140由阴影来表示。
栅极绝缘层139含有氧化硅。栅极绝缘层139也可以含有氮化硅等其他绝缘膜。栅极绝缘层139沿着栅极沟槽135的内壁面形成为膜状。栅极绝缘层139在栅极沟槽135内划分出凹型空间。
栅极绝缘层139包括第一区域139a、第二区域139b和第三区域139c。第一区域139a沿着栅极沟槽135侧壁形成。第二区域139b沿着栅极沟槽135的底壁形成。第三区域139c沿着第一主面103形成。
栅极绝缘层139的第一区域139a的厚度T1比栅极绝缘层139的第二区域139b的厚度T2和栅极绝缘层139的第三区域139c的厚度T3小。
第二区域139b的厚度T2相对于第一区域139a的厚度T1的比T2/T1可以为2以上5以下。第三区域139c的厚度T3相对于第一区域139a的厚度T1的比T3/T1可以为2以上5以下。
第一区域139a的厚度T1可以为0.01μm以上0.2μm以下。第二区域139b的厚度T2可以为0.05μm以上0.5μm以下。第三区域139c的厚度T3可以为0.05μm以上0.5μm以下。
通过较薄地形成第一区域139a，能够抑制在主体区域131中在栅极沟槽135的侧壁附近区域感应出的载流子增加。由此，能够抑制通道电阻的增加。通过较厚地形成第二区域139b，能够缓和对栅极沟槽135底壁的电场集中。
通过较厚地形成第三区域139c，能够提高栅极沟槽135的开口边缘部136附近的栅极绝缘层139的耐压。通过较厚地形成第三区域139c，能够抑制第三区域139c因蚀刻而消失。
由此，能够抑制因第三区域139c的消失而引起的第一区域139a被蚀刻除去。其结果是，能够使栅电极层140夹着栅极绝缘层139而与SiC半导体层10合适地相对。
栅电极层140夹着栅极绝缘层139埋入栅极沟槽135中。更具体地，栅电极层140在栅极沟槽135内埋入于由栅极绝缘层139划分出的凹型空间中。栅电极层140由栅极电压控制。
在截面观察时，栅电极层140形成为沿着第一主面103的法线方向延伸的壁状。栅电极层140具有位于栅极沟槽135的开口侧的上端部。栅电极层140的上端部形成为向着栅极沟槽135的底壁凹陷的弯曲状。
栅电极层140的截面积可以为0.05μm2以上0.5μm2以下。栅电极层140截面积是在与栅极沟槽135的延伸方向正交的方向上切断栅电极层140时的截面积。
栅电极层140截面积可以为0.05μm2以上0.1μm2以下、0.1μm2以上0.2μm2以下、0.2μm2以上0.3μm2以下、0.3μm2以上0.4μm2以下或0.4μm2以上0.5μm2以下。栅电极层140的截面积由栅电极层140的深度和栅电极层140的宽度的乘积来定义。
栅电极层140的深度是从栅电极层140的上端部至下端部的距离。栅电极层140的宽度是栅电极层140的上端部和下端部之间的中间位置的栅电极层140的宽度。
上端部为曲面(本方式中为向下侧的凹陷的弯曲状)时，栅电极层140的上端部的位置是栅电极层140的上表面中的中间位置。
栅电极层140含有添加了p型杂质的p型多晶硅。p型杂质可以包括硼(B)、铝(Al)、铟(In)和镓(Ga)中的至少一种。
栅电极层140的p型杂质浓度为主体区域131的p型杂质浓度以上。更具体地，栅电极层140的p型杂质浓度比主体区域131的p型杂质浓度大。
栅电极层140的p型杂质浓度可以为1×1018cm-3以上1×1022cm-3以下。栅电极层140的表面电阻可以为10Ω/□以上500Ω/□以下(本方式中为200Ω/□左右)。
参照图20和图22，在外侧区域107形成有栅极配线层141。栅极配线层141与栅极焊盘108和栅极指部109电连接。
栅极配线层141形成在第一主面103上。更具体地，栅极配线层141形成在栅极绝缘层139的第三区域139c上。
在本方式中，栅极配线层141沿着栅极指部109来形成。栅极配线层141沿着SiC半导体层102的3个侧面105A、105B、105D形成，从3个方向划分有源区域106。
栅极配线层141与从各栅极沟槽135的接触沟槽部135b露出的栅电极层140连接。在本方式中，栅极配线层141由从栅电极层140向第一主面103上方引出的引出部来形成。栅极配线层141的上端部与栅电极层140的上端部连接。
参照图21，在栅电极层140上形成有低电阻电极层142。低电阻电极层142在栅极沟槽135内被覆栅电极层140的上端部。
低电阻电极层142含有具有小于栅电极层140的表面电阻的表面电阻的导电材料。低电阻电极层142的表面电阻可以为0.01Ω/□以上10Ω/□以下。低电阻电极层142的表面电阻可以为0.01Ω/□以上0.1Ω/□以下、0.1Ω/□以上1Ω/□以下、1Ω/□以上2Ω/□以下、2Ω/□以上4Ω/□以下、4Ω/□以上6Ω/□以下、6Ω/□以上8Ω/□以下或8Ω/□以上10Ω/□以下。
向栅极沟槽135内供给的电流流过具有较低表面电阻的低电阻电极层142，传导至栅电极层140。由此，能够栅电极层140整体快速地从“关”状态转变为“开”状态，抑制开关应答的延迟。
尤其是，在具有毫米级(1mm以上)长度的栅极沟槽135的情况中，电流的传导需要时间，根据低电阻电极层142能够合适地抑制开关应答的延迟。即，低电阻电极层142形成为将电流在栅极沟槽135内扩散的电流扩散电极层。
低电阻电极层142形成为膜状。低电阻电极层142具有与栅电极层140的上端部相接的连接部142a和与之相反的非连接部142b。
低电阻电极层142的连接部142a和非连接部142b也可以沿着栅电极层140的上端部的形状而形成为弯曲状。连接部142a和非连接部142b可以采用各种形态。
整个连接部142a可以位于比第一主面103更处于上方的位置。整个连接部142a也可以位于比第一主面103更处于下方的位置。连接部142a可以包括位于比第一主面103更处于上方的部分。连接部142a也可以包括位于比第一主面103更处于下方的部分。连接部142a的中央部可以位于比第一主面103更处于下方的位置，连接部142a的周缘部可以位于比第一主面103更处于上方的位置。
整个非连接部142b可以位于比第一主面103更处于上方的位置。整个非连接部142b也可以位于比第一主面103更处于下方的位置。非连接部142b可以包括位于比第一主面103更处于上方的部分。非连接部142b也可以包括位于比第一主面103更处于下方的部分。非连接部142b的中央部可以位于比第一主面103更处于下方的位置，非连接部142b的周缘部可以位于比第一主面103更处于上方的位置。
低电阻电极层142具有与栅极绝缘层139相接的缘部142c。缘部142c在栅极绝缘层139中与连接第一区域139a和第二区域139b的角部相接。
缘部142c相对于源极区域138的底部而形成在第一主面103侧。缘部142c相比于主体区域131和源极区域138之间的边界形成在第一主面103侧。缘部142c夹着栅极绝缘层139而与源极区域138相对。缘部142c不夹着栅极绝缘层139与主体区域131相对。
由此，能够抑制在栅极绝缘层139中的低电阻电极层142和主体区域131之间的区域中形成电流通路。电流通路会通过低电阻电极层142的电极材料向栅极绝缘层139的不希望的扩散来形成。
尤其是，将低电阻电极层142的缘部142c连接到较厚的栅极绝缘层139的第三区域139c(栅极绝缘层139的角部)的结构对于降低电流通路的风险是有效的。
在第一主面103的法线方向上，低电阻电极层142的厚度TR为栅电极层140的厚度TG以下(TR≦TG)。更具体地，低电阻电极层142的厚度TR为栅电极层140的厚度TG的一半以下(TR≦TG/2)。
低电阻电极层142的厚度TR相对于栅电极层140的厚度TG的比TR/TG为0.01以上1以下。比TR/TG可以为0.01以上0.1以下、0.1以上0.25以下、0.25以上0.5以下、0.5以上0.75以下或0.75以上1以下。
栅电极层140的厚度TG可以为0.5μm以上3μm以下。厚度TG可以为0.5μm以上1μm以下、1μm以上1.5μm以下、1.5μm以上2μm以下、2μm以上2.5μm以下或2.5μm以上3μm以下。
低电阻电极层142的厚度TR可以为0.01μm以上3μm以下。厚度TR可以为0.01μm以上0.1μm以下、0.1μm以上0.5μm以下、0.5μm以上1μm以下、1μm以上1.5μm以下、1.5μm以上2μm以下、2μm以上2.5μm以下或2.5μm以上3μm以下。
参照图22，在本方式中，低电阻电极层142也被覆栅极配线层141的上端部。低电阻电极层142中被覆栅极配线层141的上端部的部分与低电阻电极层142中被覆栅电极层140的上端部的部分一体形成。
低电阻电极层142被覆栅电极层140的整个区域和栅极配线层141的整个区域。从栅极焊盘108和栅极指部109供给至栅极配线层141的电流流过具有较低表面电阻的低电阻电极层142，传导到栅电极层140和栅极配线层141。
由此，能够经由栅极配线层141使整个栅电极层140快速地从“关”状态转变为“开”状态。从而能够抑制开关应答的延迟。尤其是，在具有毫米级(1mm以上)长度的栅极沟槽135的情形中，通过被覆栅极配线层141的上端部的低电阻电极层142，能够合适地抑制开关应答的延迟。
低电阻电极层142含有多硅层。多硅层是通过由金属材料将形成栅电极层140的表层部的部分硅化物化而形成的。更具体地，多硅层由含有在p型多晶硅(栅电极层140)中添加了p型杂质的p型多硅层构成。
在本方式中，低电阻电极层142具有10μΩ·cm以上110μΩ·cm以下的电阻率。低电阻电极层142的电阻率可以为10μΩ·cm以上25μΩ·cm以下、25μΩ·cm以上50μΩ·cm以下、50μΩ·cm以上75μΩ·cm以下、75μΩ·cm以上100μΩ·cm以下或100μΩ·cm以上110μΩ·cm以下。低电阻电极层142含有TiSi、TiSi2、NiSi、CoSi、CoSi2、MoSi2和WSi2中的至少一种。
尤其是，由于这些种类中的NiSi、CoSi2和TiSi2的电阻率的值和温度依赖性较小，因而适宜作为形成低电阻电极层142的多硅层。
进而，由发明人等进行验证，结果，在采用TiSi2作为低电阻电极层142的材料时，在施加低电场时观察到栅极源极间的漏电流的增加。与之相对，在采用CoSi2时，在施加低电场时未看到栅极源极间的漏电流的增加。如果考虑到NiSi与CoSi2相比具有耐热性方面的课题，因而最优选将CoSi2作为形成低电阻电极层142的多硅层。
在形成低电阻电极层142时的栅极沟槽135内的表面电阻为栅电极层140单体的表面电阻以下。栅极沟槽135内的表面电阻优选为添加了n型杂质的n型多晶硅的表面电阻以下。
栅极沟槽135内的表面电阻近似于低电阻电极层142的表面电阻。即，栅极沟槽135内的表面电阻可以为0.01Ω/□以上10Ω/□以下。栅极沟槽135内的表面电阻可以为0.01Ω/□以上0.1Ω/□以下、0.1Ω/□以上1Ω/□以下、1Ω/□以上2Ω/□以下、2Ω/□以上4Ω/□以下、4Ω/□以上6Ω/□以下、6Ω/□以上8Ω/□以下或8Ω/□以上10Ω/□以下。栅极沟槽135内的表面电阻优选为小于10Ω/□。
再次参照图20和图21，在有源区域106中的第一主面103，形成有多个源极沟槽145。各源极沟槽145形成于相互邻接的2个栅极沟槽135之间的区域。
各源极沟槽145形成为相对于第二方向Y基本平行或平行地延伸的带状。在平面观察时，多个源极沟槽145形成为条带状。多个源极沟槽145与栅极沟槽135同样，在平面观察时，与多个隆起部群115交叉。
各源极沟槽145贯通主体区域131，直至SiC外延层122。各源极沟槽145的底壁位于SiC外延层122内。更具体地，各源极沟槽145的底壁位于SiC外延层122的高浓度区域122a。
源极沟槽145的深度可以与栅极沟槽135的深度基本相等。源极沟槽145的深度可以为栅极沟槽135的深度以上。
在第一方向X上，相互邻接的源极沟槽145的中央部之间的间距可以为1.5μm以上3μm以下。源极沟槽145的中央部之间的间距可以为1.5μm以上2μm以下、2μm以上2.5μm以下或2.5μm以上3μm以下。
在第一主面103的法线方向上，源极沟槽145的深度可以为0.5μm以上10μm以下。源极沟槽145的深度可以为0.5μm以上1μm以下、1μm以上2.5μm以下、2.5μm以上5μm以下、5μm以上7.5μm以下或7.5μm以上10μm以下。
源极沟槽145的第一方向X上的宽度可以为0.1μm以上2μm以下。源极沟槽145的第一方向X上的宽度可以为0.1μm以上0.5μm以下、0.5μm以上1μm以下、1μm以上1.5μm以下或1.5μm以上2μm以下。
源极沟槽145的第一方向X上的宽度可以与栅极沟槽135的第一方向X的宽度基本相等。源极沟槽145的第一方向X上的宽度可以为栅极沟槽135的第一方向X的宽度以上。
各源极沟槽145的开口边缘部146包括向着源极沟槽145的内部弯曲的弯曲部147。源极沟槽145的开口边缘部146是连接第一主面103和源极沟槽145的侧壁的角部。
对源极沟槽145的开口边缘部146施加的电场会沿着弯曲部147分散。由此，能够缓和对于源极沟槽145的开口边缘部146的电场集中。
在SiC半导体层102中沿着源极沟槽145的侧壁的区域中，形成有p+型的接触区域148。接触区域148相对于一个源极沟槽145的一侧的侧面和另一侧的侧面形成有多个。
多个接触区域148沿着第二方向Y隔着间隔地形成。多个接触区域148在第一方向X上与栅极沟槽135隔着间隔地形成。
在SiC半导体层102中沿着源极沟槽145的内壁的区域中，形成有p型的深阱区域149。深阱区域149形成为沿着源极沟槽145延伸的带状。深阱区域149沿着源极沟槽145的内壁延伸。
更具体地，深阱区域149沿着源极沟槽145的侧壁延伸，穿过边缘部而被覆源极沟槽145的底壁。深阱区域149在源极沟槽145的侧壁中与主体区域131相连。
深阱区域149具有相对于栅极沟槽135的底壁位于第二主面104侧的底部。深阱区域149形成于SiC外延层122的高浓度区域122a。
深阱区域149的p型杂质浓度可以与主体区域131的p型杂质浓度基本相等。深阱区域149的p型杂质浓度也可以超过主体区域131的p型杂质浓度。深阱区域149的p型杂质浓度可以小于主体区域131的p型杂质浓度。
深阱区域149的p型杂质浓度可以为接触区域148的p型杂质浓度以下。深阱区域149的p型杂质浓度可以小于接触区域148的p型杂质浓度。深阱区域149的p型杂质浓度可以为1.0×1017cm-3以上1.0×1019cm-3以下。
在各源极沟槽145内，形成有源极绝缘层150和源电极层151。为了明确化，图2中的源极绝缘层150和源电极层151由阴影来表示。
源极绝缘层150可以含有氧化硅。源极绝缘层150沿着源极沟槽145的内壁面形成为膜状，在源极沟槽145内划分出凹型空间。
源极绝缘层150包括第一区域150a和第二区域150b。第一区域150a沿着源极沟槽145的侧壁形成。第二区域150b沿着源极沟槽145的底壁形成。
源极绝缘层150的第一区域150a的厚度T11比源极绝缘层150的第二区域150b的厚度T12小。第二区域150b的厚度T12相对于第一区域150a的厚度T11的比T12/T11可以为2以上5以下。
第一区域150a的厚度T11可以为0.01μm以上0.2μm以下。第二区域150b的厚度T12可以为0.05μm以上0.5μm以下。
第一区域150a的厚度T11可以与栅极绝缘层139的第一区域139a的厚度T1基本相等。第二区域150b的厚度T12可以与栅极绝缘层139的第二区域139b的厚度T2基本相等。
源极绝缘层150使源极沟槽145的开口边缘部146露出。更具体地，源极绝缘层150使源极区域138和接触区域148从源极沟槽145的开口边缘部146露出。
进一步具体地，源极绝缘层150的第一区域150a具有位于源极沟槽145的开口侧的上端部。第一区域150a的上端部形成于比第一主面103更处于下方。
第一区域150a的上端部在源极沟槽145的开口侧使源极沟槽145的侧壁露出。通过这样，第一区域150a使源极区域138和接触区域148从源极沟槽145的开口边缘部146露出。
源电极层151夹着源极绝缘层150而埋入源极沟槽145。更具体地，源电极层151埋入于在源极沟槽145内由源极绝缘层150划分出的凹型空间。源电极层151由源极电压控制。
源电极层151具有位于源极沟槽145的开口侧的上端部。源电极层151的上端部形成在与第一主面103相比的下方。
源电极层151的上端部可以形成在与源极绝缘层150的上端部相对的面中。源电极层151的上端部可以相对于源极绝缘层150的上端部向上方突出。
源电极层151的上端部可以位于与源极绝缘层150的上端部相比更处于下方。源电极层151的厚度可以为0.5μm以上10μm以下(例如1μm左右)。源电极层151的厚度可以为0.5μm以上1μm以下、1μm以上2μm以下、2μm以上4μm以下、4μm以上6μm以下、6μm以上8μm以下或8μm以上10μm以下。
源电极层151在材质上优选含有具有与SiC相近性质的多晶硅。由此，能够降低在SiC半导体层102内产生的应力。源电极层151优选含有添加了p型杂质的p型多晶硅。
这种情形下，可以与栅电极层140同时形成源电极层151。p型杂质可以含有硼(B)、铝(Al)、铟(In)和镓(Ga)中的至少一种。
源电极层151的p型杂质浓度为主体区域131的p型杂质浓度以上。更具体地，源电极层151的p型杂质浓度可以比主体区域131的p型杂质浓度大。
源电极层151的p型杂质浓度可以为1×1018cm-3以上1×1022cm-3下。源电极层151的表面电阻可以为10Ω/□以上500Ω/□以下。源电极层151的表面电阻可以为10Ω/□以上50Ω/□以下、50Ω/□以上100Ω/□以下、100Ω/□以上200Ω/□以下、200Ω/□以上300Ω/□以下、300Ω/□以上400Ω/□以下或400Ω/□以上500Ω/□以下。
源电极层151的p型杂质浓度可以与栅电极层140的p型杂质浓度基本相等。源电极层151的表面电阻可以与栅电极层140的表面电阻基本相等。
源电极层151也可以含有n型多晶硅来替代p型多晶硅。源电极层151可以含有钨、铝、铜、铝合金和铜合金中的至少一种来替代p型多晶硅。
以这种方式，半导体装置101具有沟槽栅电极结构152和沟槽源电极结构153。沟槽栅电极结构152包括栅极沟槽135、栅极绝缘层139、栅电极层140和低电阻电极层142。沟槽源电极结构153包括源极沟槽145、源极绝缘层150和源电极层151。
参照图21和图22，在第一主面103上形成有层间绝缘层161。层间绝缘层161选择性被覆有源区域106和外侧区域107。层间绝缘层161在有源区域106中被覆沟槽栅电极结构152，在外侧区域107被覆栅极配线层141。
层间绝缘层161可以含有氧化硅或氮化硅。层间绝缘层161中形成有栅极接触孔162和源极接触孔163。
栅极接触孔162在外侧区域107中使栅极配线层141(低电阻电极层142)露出。源极接触孔163在有源区域106中使源极区域138、接触区域148和沟槽源电极结构153露出。在层间绝缘层161上形成有栅极焊盘108、栅极指部109和源极焊盘110。
栅极指部109从层间绝缘层161上方插入栅极接触孔162。栅极指部109在栅极接触孔162内与低电阻电极层142电连接。由此，来自栅极焊盘108的电信号经由具有较低电阻值的低电阻电极层142传导至栅电极层140。
源极焊盘110从层间绝缘层161上方插入源极接触孔163。源极焊盘110在源极接触孔163内与源极区域138、接触区域148和源电极层151电连接。源电极层151也可以利用源极焊盘110的一部分区域来形成。
图24是用于说明表面电阻的图表。图24中的纵轴表示表面电阻[Ω/□]，横轴表示项目。图24中，示出了第一柱状图L1、第二柱状图L2和第三柱状图L3。
第一柱状图L表示n型多晶硅的表面电阻。第二柱状图L2表示p型多晶硅的表面电阻。第三柱状图L3表示在p型多晶硅上形成低电阻电极层142时的栅极沟槽135内的表面电阻。在此，低电阻电极层142含有TiSi2(p型钛硅化物)。
参照第一柱状图L，n型多晶硅的表面电阻为10Ω/□。参照第二柱状图L2，p型多晶硅的表面电阻为200Ω/□。参照第三柱状图L3，在p型多晶硅上形成低电阻电极层142时的表面电阻为2Ω/□。
p型多晶硅具有与n型多晶硅不同的功函数，通过将p型多晶硅埋入栅极沟槽135，能够使栅极阈值电压Vth增加1V左右。
但是，p型多晶硅具有比n型多晶硅的表面电阻高数十倍(20倍左右)的表面电阻。因此，在采用p型多晶硅作为栅电极层140的材料时，伴随栅极沟槽135内的寄生电阻(以下，简称为“栅极电阻”。)的增加，能量损失显著增大。
与此相对，在p型多晶硅上具有低电阻电极层142的结构中，与未形成低电阻电极层142的情形相比，能够将表面电阻降低至100分之一以下。此外，在具有低电阻电极层142的结构中，与含有n型多晶硅的栅电极层140相比，能够将表面电阻降低至5分之一以下。
以上，根据半导体装置101，通过隆起部群115能够增加漏极焊盘123相对于第二主面104的连接面积。由此，能够提高电特性。
更具体地，漏极焊盘123与隆起部群115之间形成欧姆接触。由此，在SiC半导体层102和漏极焊盘123之间能够得到良好的欧姆特性，因而能够提高电特性。
此外，根据半导体装置101，形成有栅电极层140夹着栅极绝缘层139而被埋入到在栅极沟槽135中的沟槽栅电极结构152。在该沟槽栅电极结构152中，栅电极层140在被称为栅极沟槽135的受限的空间中由低电阻电极层142被覆。
栅电极层140含有p型多晶硅。由此，能够增加栅极阈值电压Vth。此外，低电阻电极层142含有具有小于p型多晶硅的表面电阻的表面电阻的导电材料。
由此，能够实现栅极电阻的降低。其结果是，能够有效地使电流沿着沟槽栅电极结构152扩散，从而能够实现开关延迟的缩短。
尤其是，根据由低电阻电极层142被覆栅电极层140的结构，不必增加主体区域131的p型杂质浓度。由此，在防止增加通道电阻的同时，能够增加栅极阈值电压Vth。
此外，根据半导体装置101，在外侧区域107中，栅极配线层141由低电阻电极层142被覆。由此，能够实现栅极配线层141中的栅极电阻的降低。
尤其是，在栅电极层140和栅极配线层141由低电阻电极层142被覆的结构中，能够有效地使电流沿着沟槽栅电极结构152扩散。由此，能够合适地实现开关延迟的缩短。
图25是与图20对应的的区域的放大图，是用于说明本发明的第八实施方式涉及的半导体装置171的结构的放大图。图26是沿着图25所示的XXVI-XXVI线的截面图。以下，对于与半导体装置101的结构相对应的结构，赋予同一参照符号，省略其说明。
参照图25和图26，半导体装置171中，在外侧区域107中，在第一主面103形成有外侧栅极沟槽172。外侧栅极沟槽172在外侧区域107中以带状延伸。
外侧栅极沟槽172在栅极指部109的下方区域中沿着栅极指部109延伸。更具体地，外侧栅极沟槽172沿着SiC半导体层102的3个侧面105A、105B、105D来形成，从3个方向划分有源区域106。外侧栅极沟槽172可以形成为围绕有源区域106的无末端状(例如四边环状)。
外侧栅极沟槽172与各栅极沟槽135的接触沟槽部135b连通。由此，外侧栅极沟槽172和栅极沟槽135由一个沟槽形成。
在外侧栅极沟槽172中，埋入有栅极配线层141。栅极配线层141在外侧栅极沟槽172和接触沟槽部135b的连通部中与栅电极层140连接。
本方式中，低电阻电极层142在外侧栅极沟槽172内被覆栅极配线层141的上表面。因此，被覆栅电极层140的低电阻电极层142和被覆栅极配线层141的低电阻电极层142中的任一个均位于一个沟槽内。
以上，由半导体装置171也能实现与对于半导体装置101描述的效果同样的效果。此外，根据半导体装置171，不需要将栅极配线层141引出至第一主面103上。
由此，在栅极沟槽135、外侧栅极沟槽172的开口边缘部，能够抑制栅极配线层141夹着栅极绝缘层139而与SiC半导体层102相对。其结果是，能够抑制在栅极沟槽135的开口边缘部的电场集中。
图27是与图21相对应区域的截面图，是用于说明本发明的第九实施方式涉及的半导体装置181的结构的截面图。以下，对于与半导体装置101的结构相对应的结构，赋予同一参照符号，省略其说明。
参照图27，在半导体装置181中，各源极沟槽145形成为比栅极沟槽135更深。相对于栅极沟槽135的底壁，各源极沟槽145的底壁位于第二主面104侧。更具体地，各源极沟槽145的底壁位于SiC外延层122的高浓度区域122a。
关于源极沟槽145的深度相对于栅极沟槽135的深度的比，在源极沟槽145的底壁位于高浓度区域122a内的条件下，可以为1.5以上。源极沟槽145的深度相对于栅极沟槽135的深度的比优选为2以上。
栅极沟槽135的深度可以为0.5μm以上3μm以下(例如1μm左右)。源极沟槽145的深度可以为0.75μm以上10μm以下(例如2μm左右)。
与半导体装置101的情形同样，接触区域148沿着源极沟槽145的内壁延伸，并且，具有相对于栅极沟槽135的底壁位于第二主面104侧的底部。接触区域148形成于SiC外延层122的高浓度区域122a。
以上，由半导体装置181也能实现与对于半导体装置101描述的效果同样的效果。
图28是与图20相对应的区域的平面图，是用于说明本发明的第十实施方式涉及的半导体装置191的结构的平面图。以下，对于与半导体装置101的结构相对应的结构，赋予同一参照符号，省略其说明。
参照图28，在本方式中，在平面观察时，栅极沟槽135形成为格子形状。栅极沟槽135一体地包括在第一方向X上平行延伸的多个栅极沟槽135和相对于第二方向Y基本平行或平行地延伸的多个栅极沟槽135。
在第一主面103中，由栅极沟槽135行列状地划分出多个单元区域192。在平面观察时，各单元区域192形成为四边形状。源极沟槽145分别形成于多个单元区域192。在平面观察时，源极沟槽145可以形成为四边形状。
图28的沿着XXI-XXI线的截面图与图21所示的截面图基本相同。图28的沿着XXII-XXII线的截面图与图22所示的截面图基本相同。
以上，由半导体装置191也能实现与对于半导体装置101描述的效果同样的效果。具有替代条带状而形成为格子形状的结构的栅极沟槽135也能够适用于其他方式中。
图29是与图21相对应的区域的截面图，是用于说明本发明的第十一实施方式涉及的半导体装置201的结构的平面图。以下，对于与半导体装置101的结构相对应的结构，赋予同一参照符号，省略其说明。
参照图29，在半导体装置201中，SiC半导体层102含有p+型的SiC半导体基板202来替代n+型的SiC半导体基板121。p+型的SiC半导体基板202形成为IGBT(Insulated GateBipolar Transistor，绝缘栅双极晶体管)的集电极区域。
半导体装置101的说明中，MISFET的“源极”改称为IGBT的“发射极”，将MISFET的“沟槽”改称为IGBT的“集电极”，适用于半导体装置201的说明中。
即，将源极焊盘110和源极区域138分别改称为发射极焊盘(110)和发射极区域(138)。此外，将漏极焊盘123和漏极区域128分别改称为集电极层(123)和集电极区域(128)。
以上，由半导体装置201也能实现与对于半导体装置101描述的效果同样的效果。
对于本发明的实施方式进行了说明，但本发明也可以其他方式来实施。
上述各实施方式中，也可以采用将各半导体部分的导电型反转的结构。即，可以将p型的部分设为n型，将n型的部分设为p型。
上述各实施方式中，以SiC半导体层2、102具有包含SiC半导体基板21、121和SiC外延层22、122的层叠结构为例进行了说明。但SiC半导体层2、102也可以具有由SiC半导体基板21、121构成的单层结构。此外，SiC半导体层2、102也可以具有由SiC外延层22、122构成的单层结构。
前述的第一～第六实施方式中，以电极10包含Ti层31、Ni层32、Au层33和/或Ag层34为例进行了说明。但电极10也可以包含Al层来替代Ti层31、Ni层32、Au层33和/或Ag层34，或在包含Ti层31、Ni层32、Au层33和/或Ag层34之外还包含Al层。
电极10也可以具有由Ti层31、Ni层32、Au层33、Ag层34和Al层中的至少2种以任意方式来层叠的层叠结构。此外，电极10也可以具有包含Al层的单层结构。
上述第七～第十一实施方式中，以由外延生长法形成具有高浓度区域122a和低浓度区域122b的SiC外延层122为例进行了说明。但SiC外延层122也可以通过如上工序来形成。
首先，由外延生长法形成具有较低n型杂质浓度的SiC外延层122。接着，由离子注入法在SiC外延层122的表层部导入n型杂质。由此，形成具有高浓度区域122a和低浓度区域122b的SiC外延层122。
上述第七～第十一实施方式中，以形成含有添加了p型杂质的p型多晶硅的栅电极层140和栅极配线层141为例进行了说明。但在不重视增加栅极阈值电压Vth的情形下，栅电极层140和栅极配线层141也可以含有添加了n型杂质的n型多晶硅来替代p型多晶硅。
即，低电阻电极层142也可以含有n型多硅。这种情形下，低电阻电极层142通过在n型多晶硅中由被金属材料将形成表层部的部分进行硅化物化来形成。在这样的结构的情况下，能够实现栅极电阻的降低。
上述第七～第十一实施方式中，以漏极焊盘123包含Ti层124、Ni层125、Au层126和/或Ag层127为例进行了说明。漏极焊盘123也可以含有Al层来替代Ti层124、Ni层125、Au层126和/或Ag层127，或在包含Ti层124、Ni层125、Au层126和/或Ag层127之外还包含Al层。
上述第七～第十一实施方式中，漏极焊盘123可以具有将Ti层124、Ni层125、Au层126、Ag层127和Al层中的至少2种以任意方式来层叠的层叠结构。漏极焊盘123也可以具有含有Al层的单层结构。
上述第七～第十实施方式中，也可以采用第十一实施方式涉及的半导体装置201的结构。即，上述第七～第十实施方式中，可以采用p+型的SiC半导体基板202来替代n+型的SiC半导体基板21、121。这种情形下，上述各实施方式的说明中，将“源极”改称为“发射极”，将“沟槽”改称为“集电极”。
如下示出从本说明书和附图中提炼的特征例。
[A1]一种半导体装置，包括具有一侧的第一主面和另一侧的第二主面的SiC半导体层、形成于上述第一主面的半导体元件、包含在上述第二主面中相互隔着间隔形成的多个隆起部的隆起部群、以及在上述第二主面中与上述隆起部群直接连接的电极。
根据该半导体装置，能够由隆起部群增加电极相对于第二主面的连接面积。由此，能够提高电特性。此外，根据该半导体装置，由于电极与隆起部群直接连接，能够抑制因连接不良而引起的电阻值的增加。
[A2]如A1所述的半导体装置，其中，上述电极不经由硅化物层与上述隆起部群连接。
[A3]如A1或A2所述的半导体装置，其中，上述电极不经由碳层与上述隆起部群连接。
[A4]如A1～A3中任一项所述的半导体装置，其中，上述电极含有Ti、Ni、Au和Ag中的至少一种。
[A5]如A1～A4中任一项所述的半导体装置，其中，上述电极含有与上述隆起部群相接的Ti层。
[A6]如A1～A4中任一项所述的半导体装置，其中，上述电极含有与上述隆起部群相接的Ni层。
[A7]如A1～A6中任一项所述的半导体装置，其中，上述隆起部群具有多个上述隆起部中的数个上述隆起部从作为上述第二主面的面方向之一的第一方向看去的第一方向观察时相互重叠的第一部分。
[A8]如A7所述的半导体装置，其中，上述隆起部群具有多个上述隆起部中的数个上述隆起部在上述第一方向观察时与上述第一部分分开地形成且在上述第一方向观察时相互重叠的第二部分。
[A9]如A7或A8所述的半导体装置，其中，上述隆起部群沿着作为上述第一主面的面方向之一的与上述第一方向交叉的第二方向隔着间隔形成有多个。
[A10]如A9所述的半导体装置，其中，相互邻接的多个上述隆起部群之间的距离为100μm以下。
[A11]如A10所述的半导体装置，其中，上述距离为50μm以下。
[A12]如A10或A11所述的半导体装置，其中，上述距离为20μm以下。
[A13]如A7～A12中任一项所述的半导体装置，其中，上述SiC半导体层含有4H-SiC，上述第一方向为4H-SiC的[11-20]方向。
[A14]如A7～A12中任一项所述的半导体装置，其中，上述SiC半导体层含有4H-SiC，上述第一方向为4H-SiC的[1-100]方向。
[A15]如A13或A14所述的半导体装置，其中，上述SiC半导体层具有从4H-SiC的(0001)面开始向[11-20]方向以10°以内的角度倾斜的偏角。
[A16]如A15所述的半导体装置，其中，上述偏角为0°以上4°以下。
[A17]如A15或A16所述的半导体装置，其中，上述偏角超过0°且小于4°。
[A18]如A7～A17中任一项所述的半导体装置，其中，上述隆起部群在上述第二主面中在与上述第一方向正交的方向上在10μm以上200μm以下的范围内形成。
[A19]如A18所述的半导体装置，其中，上述范围为50μm以上150μm以下。
[A20]如A18或A14所述的半导体装置，其中，上述范围为80μm以上120μm以下。
[A21]如A1～A20中任一项所述的半导体装置，其中，进一步包含在上述第二主面上形成的沟。
[A22]如A21所述的半导体装置，其中，上述沟包括与上述隆起部群交叉的部分。
[A23]如A21或A22所述的半导体装置，其中，在从上述第二主面的法线方向看去的平面观察时，上述隆起部群包括多个上述隆起部中的数个上述隆起部沿着上述沟隔着间隔形成的部分。
[A24]如A1～A23中任一项所述的半导体装置，其中，上述半导体元件包含肖特基势垒二极管。
[A25]如A1～A23中任一项所述的半导体装置，其中，上述半导体元件包括电场效应晶体管。
[B1]一种半导体装置，包括具有一侧的第一主面和另一侧的第二主面的SiC半导体层、形成于上述第一主面的半导体元件、隆起部群和形成于上述第二主面上的与上述隆起部群连接的电极，上述隆起部群含有在上述第二主面中相互隔着间隔形成的多个隆起部，并具有多个上述隆起部中的数个上述隆起部在从作为上述第二主面的面方向之一的第一方向看去的第一方向观察时相互重叠的第一部分。
根据该半导体装置，能够由隆起部群增加电极相对于第二主面的连接面积。
由此，能够提高电特性。
[B2]如B1所述的半导体装置，其中，上述隆起部群具有多个上述隆起部中的数个上述隆起部在上述第一方向观察时与上述第一部分分开地形成且在上述第一方向观察时相互重叠的第二部分。
[B3]如B1或B2所述的半导体装置，其中，上述隆起部群沿着作为上述第一主面的面方向之一的与上述第一方向交叉的第二方向隔着间隔形成有多个。
[B4]如B3所述的半导体装置，其中，相互邻接的多个上述隆起部群之间的距离为100μm以下。
[B5]如B4所述的半导体装置，其中，上述距离为50μm以下。
[B6]如B4或B5所述的半导体装置，其中，上述距离为20μm以下。
[B7]如B1～B6中任一项所述的半导体装置，其中，上述隆起部群在上述第二主面中在与上述第一方向正交的方向上在10μm以上200μm以下的范围内形成。
[B8]如B7所述的半导体装置，其中，上述范围为50μm以上150μm以下。
[B9]如B7或B8所述的半导体装置，其中，上述范围为80μm以上120μm以下。
[B10]如B1～B9中任一项所述的半导体装置，其中，上述SiC半导体层含有4H-SiC，上述第一方向为上述4H-SiC的[11-20]方向。
[B11]如B1～B9中任一项所述的半导体装置，其中，上述SiC半导体层含有4H-SiC，上述第一方向为上述4H-SiC的[1-100]方向。
[B12]如B10或B11所述的半导体装置，其中，上述SiC半导体层具有从上述4H-SiC的(0001)面开始向[11-20]方向以10°以内的角度倾斜的偏角。
[B13]如B12所述的半导体装置，其中，上述偏角为0°以上4°以下。
[B14]如B12或B13所述的半导体装置，其中，上述偏角为超过0°且小于4°。
[B15]如B1～B14中任一项所述的半导体装置，其中，上述电极含有Ti、Ni、Au和Ag中的至少一种。
[B16]如B1～B15中任一项所述的半导体装置，其中，上述电极含有与上述隆起部群相接的Ti层。
[B17]如B1～B15中任一项所述的半导体装置，其中，上述电极含有与上述隆起部群相接的Ni层。
[B18]如B1～B17中任一项所述的半导体装置，其中，进一步包括在上述SiC半导体层的上述第二主面上形成的沟。
[B19]如B18所述的半导体装置，其中，上述沟包括与上述隆起部群交叉的部分。
[B20]如B18或B19所述的半导体装置，其中，在从上述第二主面的法线方向看去的平面观察时，上述隆起部群包括多个上述隆起部中的数个上述隆起部沿着上述沟隔着间隔形成的部分。
[B21]如B1～B20中任一项所述的半导体装置，其中，上述半导体元件包含肖特基势垒二极管。
[B22]如B1～B20中任一项所述的半导体装置，其中，上述半导体元件包含电场效应晶体管。
[C1]一种半导体装置，包含具有形成了栅极沟槽的主面的半导体层、沿着上述栅极沟槽的内壁形成的栅极绝缘层、含有添加了p型杂质的p型多晶硅且夹着上述栅极绝缘层而埋入上述栅极沟槽的栅电极层、含有具有小于上述栅电极层的表面电阻的表面电阻的导电材料且被覆上述栅电极层的低电阻电极层。
根据该半导体装置，形成在栅极沟槽中夹着栅极绝缘层而埋入有栅电极层的沟槽栅电极结构。该沟槽栅电极结构中，由低电阻电极层被覆栅电极层。
栅电极层含有p型多晶硅。由此，能够增加栅极阈值电压。此外，低电阻电极层含有具有小于p型多晶硅的表面电阻的表面电阻的导电材料。由此，能够实现栅极电阻的降低。
[C2]如C1所述的半导体装置，其中，上述低电阻电极层含有上述p型多晶硅被金属材料进行了硅化物化的多硅层。
[C3]如C2所述的半导体装置，其中，上述多硅层含有TiSi、TiSi2、NiSi、CoSi、CoSi2、MoSi2和WSi2中的至少一种。
[C4]如C1～C3中任一项所述的半导体装置，其中，上述低电阻电极层形成为膜状。
[C5]如C1～C4中任一项所述的半导体装置，其中，上述低电阻电极层的厚度为上述栅电极层的厚度以下。
[C6]如C1～C5中任一项所述的半导体装置，其中，上述栅极绝缘层包括沿着上述栅极沟槽的侧壁形成的第一区域和沿着上述栅极沟槽的底壁形成的第二区域，上述栅极绝缘层的上述第二区域的厚度为上述栅极绝缘层的上述第一区域的厚度以上。
[C7]如C6所述的半导体装置，其中，上述栅极绝缘层具有被覆上述半导体层的主面的第三区域，上述栅极绝缘层的上述第三区域的厚度为上述栅极绝缘层的上述第一区域的厚度以上。
[C8]如C1～C7中任一项所述的半导体装置，其中，上述栅极沟槽中，在连接上述半导体层的主面和上述栅极沟槽的侧壁的开口边缘部，具有向着上述栅极沟槽的内部弯曲的弯曲部。
[C9]如C1～C7中任一项所述的半导体装置，其中，上述栅极沟槽中，在连接上述半导体层的主面和上述栅极沟槽的侧壁的开口边缘部，具有从上述半导体层的主面向着上述栅极沟槽的侧壁向下倾斜的倾斜部。
[C10]如C1～C9中任一项所述的半导体装置，其中，上述栅极绝缘层包括在上述栅极沟槽的开口边缘部向着上述栅极沟槽内突出的突出部，上述低电阻电极层与上述栅极绝缘层的上述突出部相接。
[C11]如C10所述的半导体装置，其中，上述栅极绝缘层的上述突出部向着上述栅极沟槽的内部弯曲状地悬垂。
[C12]如C1～C11中任一项所述的半导体装置，其中，进一步包括沿着上述栅极沟槽的侧壁且从上述半导体层的主面开始向着厚度方向依次形成的源极区域、主体区域和漏极区域，上述低电阻电极层夹着上述栅极绝缘层与上述源极区域相对。
[C13]如C1～C12中任一项所述的半导体装置，其中，进一步包括沿着上述栅极沟槽的侧壁且从上述半导体层的主面开始向着厚度方向依次形成的发射极区域、主体区域和集电极区域，上述低电阻电极层夹着上述栅极绝缘层与上述发射极区域相对。
[C14]如C1～C13中任一项所述的半导体装置，其中，上述半导体层含有SiC。
[C15]一种半导体装置的制造方法，包括在半导体层的主面形成栅极沟槽的工序、沿着上述栅极沟槽的内壁形成栅极绝缘层的工序、通过将添加了p型杂质的p型多晶硅夹着上述栅极绝缘层而埋入于上述栅极沟槽来形成栅电极层的工序、以及由具有比上述栅电极层的表面电阻低的表面电阻的导电材料被覆上述栅电极层从而形成低电阻电极层的工序。
[C16]如C15所述的半导体装置的制造方法，其中，上述形成低电阻电极层的工序包括通过由金属材料将上述栅电极层的表层部进行硅化物化来形成被覆上述栅电极层的多硅层的工序。
[C17]如C16所述的半导体装置的制造方法，其中，上述金属材料含有Ti、Ni、Co、Mo和W中的至少一种。
[C18]如C15～C17中任一项所述的半导体装置的制造方法，其中，上述形成低电阻电极层的工序包括形成具有上述栅电极层的厚度以下的厚度的上述低电阻电极层的工序。
可以将[A1]～[A25]、[B1]～[B22]和[C1]～[C18]在彼此之间以任意方式进行组合。
本说明书中，不限于将第一～第十一实施方式所示的特征进行任何组合的方式。可以将第一～第十一实施方式在彼此间以任意方式和任意形态进行组合。即，也可以采用将第一～第十一实施方式所示的特征以任意方式和任意形态进行组合的方式。
本申请对应于在2018年3月30日向日本特许厅提出的特愿2018-068567号和在2018年3月30日向日本特许厅提出的特愿2018-068568号，这些申请的全部公开通过引用而并入本文。
对本发明的实施方式进行了详细说明，但这些仅是用于明确本发明的技术内容而使用的具体例，不应解释为本发明限定于这些具体例，本发明的范围仅由所附的权利要求的范围来限定。
符号说明
1：半导体装置，2：SiC半导体层，3：第一主面，4：第二主面，10：电极，11：隆起部群，11A：第一隆起部群，11B：第二隆起部群，15：隆起部，16：沟，21：SiC半导体基板，31：Ti层，32：Ni层，62：碳层，63：NiSi层，71：半导体装置，81：半导体装置，91：半导体装置，101：半导体装置，102：SiC半导体层，103：第一主面，104：第二主面，114：隆起部群，116：沟，121：SiC半导体基板，124：Ti层，125：Ni层，171：半导体装置，181：半导体装置，191：半导体装置，201：半导体装置，202：SiC半导体基板，D：肖特基势垒二极管，X：第一方向，Y：第二方向。

Claims (22)

1.一种半导体装置，包括：
具有一侧的第一主面和另一侧的第二主面的SiC半导体层，
形成于所述第一主面的半导体元件，
隆起部群，所述隆起部群包含在所述第二主面中相互隔着间隔形成的多个隆起部，且具有多个所述隆起部中的数个所述隆起部在从作为所述第二主面的面方向之一的第一方向看去的第一方向观察时相互重叠的第一部分，和
形成于所述第二主面上的与所述隆起部群连接的电极。
2.根据权利要求1所述的半导体装置，其中，
所述隆起部群具有多个所述隆起部中的数个所述隆起部在所述第一方向观察时与所述第一部分分开地形成且在所述第一方向观察时相互重叠的第二部分。
3.根据权利要求1或2所述的半导体装置，其中，
所述隆起部群沿着作为所述第一主面的面方向之一的与所述第一方向交叉的第二方向隔着间隔形成有多个。
4.根据权利要求3所述的半导体装置，其中，
相互邻接的多个所述隆起部群之间的距离为100μm以下。
5.根据权利要求4所述的半导体装置，其中，
所述距离为50μm以下。
6.根据权利要求4或5所述的半导体装置，其中，
所述距离为20μm以下。
7.根据权利要求1～6中任一项所述的半导体装置，其中，
所述隆起部群在所述第二主面内在与所述第一方向正交的方向上在10μm以上200μm以下的范围内形成。
8.根据权利要求7所述的半导体装置，其中，
所述范围为50μm以上150μm以下。
9.根据权利要求7或8所述的半导体装置，其中，
所述范围为80μm以上120μm以下。
10.根据权利要求1～9中任一项所述的半导体装置，其中，
所述SiC半导体层含有4H-SiC，
所述第一方向是所述4H-SiC的[11-20]方向。
11.根据权利要求1～9中任一项所述的半导体装置，其中，
所述SiC半导体层含有4H-SiC，
所述第一方向是所述4H-SiC的[1-100]方向。
12.根据权利要求10或11所述的半导体装置，其中，
所述SiC半导体层具有从所述4H-SiC的(0001)面开始向[11-20]方向以10°以内的角度倾斜的偏角。
13.根据权利要求12所述的半导体装置，其中，
所述偏角为0°以上4°以下。
14.根据权利要求12或13所述的半导体装置，其中，
所述偏角超过0°且小于4°。
15.根据权利要求1～14中任一项所述的半导体装置，其中，
所述电极含有Ti、Ni、Au和Ag中的至少一种。
16.根据权利要求1～15中任一项所述的半导体装置，其中，
所述电极含有与所述隆起部群相接的Ti层。
17.根据权利要求1～15中任一项所述的半导体装置，其中，
所述电极含有与所述隆起部群相接的Ni层。
18.根据权利要求1～17中任一项所述的半导体装置，其中，
进一步包括在所述SiC半导体层的所述第二主面上形成的沟。
19.根据权利要求18所述的半导体装置，其中，
所述沟包括与所述隆起部群交叉的部分。
20.根据权利要求18或19所述的半导体装置，其中，
所述隆起部群包含在从所述第二主面的法线方向看去的平面观察时多个所述隆起部中的数个所述隆起部沿着所述沟隔着间隔形成的部分。
21.根据权利要求1～20中任一项所述的半导体装置，其中，
所述半导体元件包括肖特基势垒二极管。
22.根据权利要求1～20中任一项所述的半导体装置，其中，
所述半导体元件包括电场效应晶体管。
CN201980023669.3A 2018-03-30 2019-03-26 半导体装置 Pending CN111954924A (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2018-068568 2018-03-30
JP2018068567 2018-03-30
JP2018068568 2018-03-30
JP2018-068567 2018-03-30
PCT/JP2019/012972 WO2019189242A1 (ja) 2018-03-30 2019-03-26 半導体装置

Publications (1)

Publication Number Publication Date
CN111954924A true CN111954924A (zh) 2020-11-17

Family

ID=68060095

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201980023669.3A Pending CN111954924A (zh) 2018-03-30 2019-03-26 半导体装置

Country Status (5)

Country Link
US (2) US11489051B2 (zh)
JP (2) JP7187539B2 (zh)
CN (1) CN111954924A (zh)
DE (1) DE112019001691B4 (zh)
WO (1) WO2019189242A1 (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7379251B2 (ja) 2020-03-27 2023-11-14 ラピスセミコンダクタ株式会社 半導体装置
US11552002B2 (en) * 2020-07-10 2023-01-10 Mitsubishi Electric Corporation Semiconductor device
JP7094611B2 (ja) * 2020-09-18 2022-07-04 サンケン電気株式会社 半導体装置
JP7504066B2 (ja) 2021-08-17 2024-06-21 三菱電機株式会社 炭化珪素半導体装置および電力変換装置
IT202100025163A1 (it) * 2021-09-30 2023-03-30 St Microelectronics Srl Procedimento di fabbricazione di un dispositivo elettronico in carburo di silicio a conduzione verticale e dispositivo elettronico in carburo di silicio a conduzione verticale avente migliorata stabilita' meccanica

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006041248A (ja) * 2004-07-28 2006-02-09 Shindengen Electric Mfg Co Ltd 半導体装置および半導体装置の製造方法
JP5286700B2 (ja) 2007-06-27 2013-09-11 日産自動車株式会社 炭化珪素半導体装置とその製造方法
JP2011198780A (ja) 2010-03-17 2011-10-06 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2012183549A (ja) * 2011-03-04 2012-09-27 Mitsubishi Electric Corp ＳｉＣ半導体ウェハのマーキング方法およびＳｉＣ半導体ウェハ
JP5995435B2 (ja) * 2011-08-02 2016-09-21 ローム株式会社 半導体装置およびその製造方法
JP5936042B2 (ja) * 2012-03-22 2016-06-15 アイシン精機株式会社 半導体装置及びその製造方法
JP2014157957A (ja) * 2013-02-18 2014-08-28 Mitsubishi Electric Corp 半導体装置
EP3010036B1 (en) * 2013-06-14 2019-10-23 Shindengen Electric Manufacturing Co., Ltd. Method for manufacturing a semiconductor device
WO2015060441A1 (ja) * 2013-10-24 2015-04-30 ローム株式会社 半導体装置および半導体パッケージ
JP6091406B2 (ja) * 2013-12-16 2017-03-08 三菱電機株式会社 炭化珪素半導体装置の製造方法およびレーザアニール装置
JP6584253B2 (ja) 2015-09-16 2019-10-02 ローム株式会社 ＳｉＣエピタキシャルウェハ、ＳｉＣエピタキシャルウェハの製造装置、ＳｉＣエピタキシャルウェハの製造方法、および半導体装置
JP6566812B2 (ja) * 2015-09-25 2019-08-28 三菱電機株式会社 炭化珪素半導体装置及びその製造方法
CN107533961B (zh) * 2015-12-11 2020-08-21 新电元工业株式会社 碳化硅半导体装置的制造方法、半导体基体的制造方法、碳化硅半导体装置以及碳化硅半导体装置的制造装置

Also Published As

Publication number Publication date
JP7187539B2 (ja) 2022-12-12
US11489051B2 (en) 2022-11-01
JPWO2019189242A1 (ja) 2021-04-08
DE112019001691T5 (de) 2020-12-17
JP2023014254A (ja) 2023-01-26
US20230019769A1 (en) 2023-01-19
WO2019189242A1 (ja) 2019-10-03
US20210020754A1 (en) 2021-01-21
DE112019001691B4 (de) 2024-06-20

Similar Documents

Publication Publication Date Title
US11605707B2 (en) Semiconductor device
CN111954924A (zh) 半导体装置
US9029870B2 (en) Semiconductor device and manufacturing method thereof
US8541834B2 (en) Semiconductor device and method for manufacturing same
JP7508523B2 (ja) ＳｉＣ半導体装置
US11063123B2 (en) Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
WO2021065722A1 (ja) 半導体装置
US20230187486A1 (en) Semiconductor device
US20210159315A1 (en) Semiconductor device and method of manufacturing the same
US20240145589A1 (en) Semiconductor device
JP2022161998A (ja) ＳｉＣ半導体装置
JP7505278B2 (ja) 炭化珪素半導体装置
JP2020027856A (ja) ＳｉＣ半導体装置
JP6647352B1 (ja) ＳｉＣ半導体装置
JP7518225B2 (ja) ＳｉＣ半導体装置およびその製造方法
JP7129436B2 (ja) ＳｉＣ半導体装置
JP7129437B2 (ja) ＳｉＣ半導体装置
US20220102502A1 (en) SiC SEMICONDUCTOR DEVICE, AND MANUFACTURING METHOD THEREFOR
JP7380236B2 (ja) 半導体装置
JP7456268B2 (ja) 半導体装置および半導体装置の製造方法
US20230387288A1 (en) Nitride semiconductor device
US20230387290A1 (en) Silicon carbide metal oxide semiconductor field effect transistor device
JP2024011076A (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination