WO2019189242A1 - 半導体装置 - Google Patents

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成哉 中澤
沙和 春山
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ローム株式会社
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/34—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being on the surface
    • H—ELECTRICITY
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    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
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    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
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    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes

Definitions

  • the present invention relates to a semiconductor device.
  • Patent Document 1 discloses a semiconductor device including a SiC substrate, a Schottky barrier diode formed on the surface of the SiC substrate, and an ohmic electrode layer formed on the back surface of the SiC substrate.
  • One embodiment of the present invention provides a semiconductor device capable of improving electrical characteristics in a structure including SiC.
  • One embodiment of the present invention includes an SiC semiconductor layer having a first main surface on one side and a second main surface on the other side, a semiconductor element formed on the first main surface, and a semiconductor element formed on the second main surface.
  • a plurality of ridges formed at intervals, and the first of the ridges as viewed from a first direction in which some of the ridges are one of the surface directions of the second main surface.
  • a semiconductor device is provided that includes a raised portion group having first portions that overlap each other in a direction view, and an electrode that is formed on the second main surface and connected to the raised portion group.
  • connection area of the electrode to the second main surface can be increased by the raised portion group. Therefore, electrical characteristics can be improved.
  • FIG. 1 is a perspective view showing a semiconductor device according to the first embodiment of the present invention.
  • FIG. 2 is a top view of the semiconductor device shown in FIG.
  • FIG. 3 is a bottom view of the semiconductor device shown in FIG. 1 and is a bottom view showing a first form example of the raised portion group.
  • FIG. 4A is a diagram showing a second example of the raised portion group.
  • FIG. 4B is a diagram illustrating a third example of the raised portion group.
  • FIG. 4C is a diagram illustrating a fourth example of the raised portion group.
  • FIG. 4D is a diagram illustrating a fifth example of the raised portion group.
  • FIG. 5 is a cross-sectional view taken along line VV shown in FIG.
  • FIG. 6A is a top view showing a semiconductor wafer used for manufacturing the semiconductor device shown in FIG.
  • FIG. 6B is a bottom view of the semiconductor wafer shown in FIG. 6A and shows a state after the grinding process and the annealing process.
  • FIG. 7 is a flowchart for explaining an example of the manufacturing method of the semiconductor device shown in FIG.
  • FIG. 8A is a cross-sectional view showing a method of manufacturing the semiconductor device shown in FIG.
  • FIG. 8B is a cross-sectional view showing a step subsequent to FIG. 8A.
  • FIG. 8C is a cross-sectional view showing a step subsequent to FIG. 8B.
  • FIG. 8D is a cross-sectional view showing a step subsequent to FIG. 8C.
  • FIG. 8E is a cross-sectional view showing a step subsequent to FIG. 8D.
  • FIG. 8F is a cross-sectional view showing a step subsequent to FIG. 8E.
  • FIG. 8G is a cross-sectional view showing a step subsequent to FIG. 8F.
  • FIG. 8H is a cross-sectional view showing a step subsequent to FIG. 8G.
  • FIG. 8I is a cross-sectional view showing a step subsequent to FIG. 8H.
  • FIG. 8J is a cross-sectional view showing a step subsequent to FIG. 8I.
  • FIG. 8K is a cross-sectional view showing a step subsequent to FIG. 8J.
  • FIG. 8L is a cross-sectional view showing a step subsequent to FIG. 8K.
  • FIG. 8M is a cross-sectional view showing a step subsequent to FIG. 8L.
  • FIG. 8N is a cross-sectional view showing a step subsequent to FIG. 8M.
  • FIG. 8O is a cross-sectional view showing a step subsequent to FIG. 8N.
  • FIG. 8P is a cross-sectional view showing a step subsequent to FIG. 8O.
  • FIG. 8Q is a cross-sectional view showing a step subsequent to FIG. 8P.
  • FIG. 8R is a cross-sectional view showing a step subsequent to FIG. 8Q.
  • FIG. 9 is a graph showing the relationship between the resistance value and the thickness of the metal layer.
  • FIG. 10 is a graph showing the relationship between the resistance value and the overlap amount of the laser irradiation position.
  • FIG. 9 is a graph showing the relationship between the resistance value and the thickness of the metal layer.
  • FIG. 10 is a graph showing the relationship between the resistance value and the overlap amount of the laser irradiation
  • FIG. 11 is a bottom view corresponding to FIG. 2 and showing a semiconductor device according to the second embodiment of the present invention.
  • FIG. 12 is a cross-sectional view corresponding to FIG. 5 and showing a semiconductor device according to the third embodiment of the present invention.
  • FIG. 13 is a cross-sectional view corresponding to FIG. 5 and showing a semiconductor device according to the fourth embodiment of the present invention.
  • FIG. 14 is a top view showing a semiconductor device according to the fifth embodiment of the present invention, in which a structure above the first main surface of the SiC semiconductor layer is removed.
  • 15 is a cross-sectional view taken along line XV-XV shown in FIG. FIG.
  • FIG. 16 is a top view showing a semiconductor device according to the sixth embodiment of the present invention, in which the structure above the first main surface of the SiC semiconductor layer is removed.
  • 17 is a cross-sectional view taken along line XVII-XVII shown in FIG.
  • FIG. 18 is a top view showing a semiconductor device according to the seventh embodiment of the present invention.
  • FIG. 19 is a bottom view of the semiconductor device shown in FIG.
  • FIG. 20 is an enlarged view of region XX shown in FIG. 18, with the structure above the first main surface of the SiC semiconductor layer removed.
  • 21 is a cross-sectional view taken along the line XXI-XXI in FIG. 22 is a cross-sectional view taken along line XXII-XXII in FIG.
  • FIG. 23 is an enlarged view of a region XXIII in FIG.
  • FIG. 24 is a graph for explaining the sheet resistance.
  • FIG. 25 is an enlarged view of a region corresponding to FIG. 20, and is an enlarged view for explaining the structure of the semiconductor device according to the eighth embodiment of the present invention.
  • 26 is a cross-sectional view taken along line XXVI-XXVI shown in FIG.
  • FIG. 27 is a cross-sectional view of a region corresponding to FIG. 21, and is a cross-sectional view for explaining the structure of the semiconductor device according to the ninth embodiment of the invention.
  • FIG. 28 is an enlarged view of a region corresponding to FIG. 20, and is an enlarged view for explaining the structure of the semiconductor device according to the tenth embodiment of the present invention.
  • FIG. 29 is a cross-sectional view of a region corresponding to FIG. 21, and is a plan view for explaining the structure of the semiconductor device according to the eleventh embodiment of the present invention.
  • FIG. 1 is a perspective view showing a semiconductor device 1 according to the first embodiment of the present invention.
  • FIG. 2 is a top view of the semiconductor device 1 shown in FIG.
  • FIG. 3 is a bottom view of the semiconductor device 1 shown in FIG. 1 and is a bottom view showing a first example of the raised portion group 12.
  • semiconductor device 1 has SiC semiconductor layer 2 containing a SiC (silicon carbide) single crystal.
  • the SiC semiconductor layer 2 may contain 4H—SiC single crystal.
  • the SiC semiconductor layer 2 has an off angle inclined from the (0001) plane at an angle of 10 ° or less with respect to the [11-20] direction. More specifically, the off angle is not less than 0 ° and not more than 4 ° (for example, 2 ° or 4 °). The off angle may be greater than 0 ° and less than 4 °. The off angle is typically set to 2 ° or 4 °, more specifically in the range of 2 ° ⁇ 10% or in the range of 4 ° ⁇ 10%.
  • SiC semiconductor layer 2 has first main surface 3 on one side, second main surface 4 on the other side, and side surfaces 5A, 5B, 5C, and 5D that connect first main surface 3 and second main surface 4. is doing.
  • the first main surface 3 and the second main surface 4 are formed in a quadrangular shape in a plan view (hereinafter simply referred to as “plan view”) viewed from the normal direction.
  • the side surface 5A faces the side surface 5D.
  • the side surface 5B faces the side surface 5C.
  • the four side surfaces 5A to 5D extend in a plane along the normal direction of the first main surface 3 and the second main surface 4, respectively.
  • the lengths of the side surfaces 5A to 5D may be 1 mm or more and 10 mm or less (for example, 2 mm or more and 5 mm or less).
  • an insulating layer 6, an electrode 7, an insulating layer 8, and a resin layer 9 are formed on the first main surface 3.
  • An electrode 10 is formed on the second main surface 4. The structures of the insulating layer 6, the electrode 7, the insulating layer 8, the resin layer 9, and the electrode 10 will be described later.
  • the second main surface 4 is formed with a raised portion group 12 including a plurality of raised portions 11.
  • the plurality of raised portions 11 are portions raised on the second main surface 4 along the normal direction of the second main surface 4.
  • the plurality of raised portions 11 are formed at an interval from each other along an arbitrary first direction X and a second direction Y intersecting the first direction X.
  • the first direction X is one of the surface directions of the first main surface 3 of the SiC semiconductor layer 2.
  • the first direction X is set in a direction parallel to the side surfaces 5B and 5D. More specifically, the second direction Y is a direction orthogonal to the first direction X. In other words, the second direction Y is set in a direction parallel to the side surfaces 5A and 5C in this embodiment.
  • the raised portion group 12 has a first portion 17 in which several raised portions 11 among the plurality of raised portions 11 overlap in the first direction X when viewed in the first direction X.
  • the raised portion group 12 includes a second portion 18 in which several raised portions 11 of the plurality of raised portions 11 are formed apart from the first portion 17 and overlap in the first direction X when viewed in the first direction. Have.
  • the plurality of raised portions 11 are continuously formed along the first direction X. More specifically, the plurality of raised portions 11 have dotted patterns that are scattered at intervals along the first direction X and the second direction Y.
  • the plurality of raised portions 11 are continuously formed along the first direction X while maintaining this dotted pattern.
  • the plurality of raised portions 11 are formed from the periphery on the side surface 5A side to the periphery on the side surface 5C side in the plan view.
  • the distance between the plurality of raised portions 11 formed at intervals in the first direction X in the raised portion group 12 may be different from each other.
  • the distance between the plurality of raised portions 11 formed at intervals in the second direction Y in the raised portion group 12 may be different from each other.
  • the plurality of raised portions 11 may be formed with non-uniform shapes, sizes, and thicknesses, respectively.
  • the thickness of the raised portion 11 is the distance from the base portion to the top portion (tip portion) of the raised portion 11 with respect to the normal direction of the second main surface 4.
  • the plurality of raised portions 11 may each have a size of more than 0 ⁇ m and 10 ⁇ m or less in plan view.
  • the thickness of each raised portion 11 may be more than 0 ⁇ m and 2 ⁇ m or less, 2 ⁇ m or more and 4 ⁇ m or less, 4 ⁇ m or more and 6 ⁇ m or less, 6 ⁇ m or more and 8 ⁇ m or less, or 8 ⁇ m or more and 10 ⁇ m or less.
  • each raised portion 11 may be more than 0 nm and 500 nm or less.
  • the thickness of each raised portion 11 is greater than 0 nm to 1 nm to 1 nm to 50 nm, 50 nm to 100 nm, 100 nm to 200 nm, 200 nm to 300 nm, 300 nm to 400 nm, or 400 nm to 500 nm. Also good.
  • the raised portion group 12 is formed in a range narrower than the width of the side surfaces 5A to 5D (in this embodiment, the side surfaces 5A and 5C) on the second main surface 4.
  • the raised portion group 12 may be formed in a range of 1/1000 or more and 1/5 or less with respect to the width of the side surfaces 5A to 5D (side surfaces 5A and 5C in this embodiment).
  • the raised portion group 12 has a width of 1/1000 to 1/500, 1/500 to 1/100, 1/100 to 1/50, 1/50 to 1/10 with respect to the width of the side surfaces 5A to 5D. Or you may form in the range of 1/10 or more and 1/5 or less.
  • the raised portion group 12 may be formed in a range of 1/200 to 1/10 of the width of the side surfaces 5A to 5D (in this embodiment, the side surfaces 5A and 5C).
  • the raised portion group 12 may be formed in the range of 10 ⁇ m to 200 ⁇ m with respect to the second direction Y.
  • the raised portion group 12 may be formed in the range of 10 ⁇ m to 50 ⁇ m, 50 ⁇ m to 100 ⁇ m, 100 ⁇ m to 150 ⁇ m, or 150 ⁇ m to 200 ⁇ m with respect to the second direction Y.
  • the raised portion group 12 may be formed in the range of 50 ⁇ m or more and 150 ⁇ m or less, or 80 ⁇ m or more and 120 ⁇ m or less with respect to the second direction Y.
  • the raised portion group 12 has a layout in which a plurality of raised portions 11 overlap in the first direction X when viewed in the first direction X as viewed from the first direction X.
  • the raised portion group 12 forms a raised portion group region 13 extending in a strip shape along the first direction X by a collective pattern of a plurality of raised portions 11 continuously scattered along the first direction X.
  • the raised portion group region 13 includes a plurality of raised portions 11 (the raised portion group 12) formed in a band-shaped region extending along the first direction X in the second main surface 4.
  • a plurality of raised portion groups 12 (raised portion group regions 13) having such a shape are formed on the second main surface 4 at intervals along the second direction Y.
  • the dotted pattern of the plurality of raised portions 11 is intermittently formed in the second direction viewed from the second direction Y.
  • the distance between the plurality of raised portion groups 12 may have a value between 1% and 25% of the range in which the raised portion groups 12 are formed.
  • the distance between the plurality of raised portion groups 12 is 1% to 5%, 5% to 10%, 10% to 15%, 15% to 20% of the range in which the raised portion group 12 is formed, Or you may have a value of 20% or more and 25% or less.
  • the distance between the plurality of adjacent raised portion groups 12 may be greater than 0 ⁇ m and not greater than 100 ⁇ m.
  • the distance between the plurality of raised portion groups 12 may be greater than 0 ⁇ m and 20 ⁇ m or less, 20 ⁇ m or more and 40 ⁇ m or less, 40 ⁇ m or more and 60 ⁇ m or less, 60 ⁇ m or more and 80 ⁇ m or less, or 80 ⁇ m or more and 100 ⁇ m or less.
  • the distance between the plurality of raised portion groups 12 may be not less than 5 ⁇ m and not more than 50 ⁇ m.
  • the first direction X may be set to the [11-20] direction
  • the second direction Y may be set to the [1-100] direction. That is, the raised portion group 12 forms a band-like raised portion group region 13 extending substantially parallel to or parallel to the [11-20] direction, and a plurality of the raised portion groups 12 are formed at intervals along the [1-100] direction. May be.
  • the first direction X may be set to the [1-100] direction
  • the second direction Y may be set to the [11-20] direction. That is, the raised portion group 12 forms a band-like raised portion group region 13 extending substantially parallel to or parallel to the [1-100] direction, and a plurality of raised portions are formed at intervals along the [11-20] direction. May be.
  • a space 14 is defined in the region between the raised portion groups 12 adjacent to each other in the second direction Y on the second main surface 4.
  • the space 14 does not have a dotted pattern including the plurality of raised portions 11.
  • the space 14 is partitioned into a belt-like shape extending in parallel with the first direction X by the adjacent protruding portion group 12 (the protruding portion group region 13). As a result, a stripe pattern including the raised portion groups 12 and the spaces 14 alternately formed along the second direction Y is formed on the second main surface 4.
  • a plurality of grooves 16 are formed in the second main surface 4. In the enlarged views of FIGS. 3 and 3, the grooves 16 are indicated by lines. The groove 16 is formed in the raised portion group 12 and the space 14.
  • the plurality of grooves 16 include grinding marks generated due to grinding of the second semiconductor main surface 43 of the SiC semiconductor wafer 41 described later. Therefore, the direction in which groove 16 extends differs depending on the position where SiC semiconductor layer 2 is cut out from SiC semiconductor wafer 41.
  • the groove 16 may extend substantially parallel to or parallel to each raised portion group 12.
  • the groove 16 may include a portion that intersects the raised portion group 12.
  • the groove 16 may extend along a direction intersecting or orthogonal to each raised portion group 12.
  • the groove 16 may extend linearly or may extend in an arc shape.
  • each raised portion group 12 includes a third portion 19 in which several raised portions 11 of the plurality of raised portions 11 are formed along the groove 16 with a space in plan view.
  • Each raised portion group 12 is formed by, for example, an annealing method.
  • the plurality of raised portions 11 may be laser processing marks formed by a laser annealing method.
  • the plurality of raised portions 11 (third portion 19 of the raised portion group 12) along the groove 16 are annealed to the unevenness defined by the groove 16 on the second main surface 4 (second wafer main surface 43 of the SiC semiconductor wafer 41). It may be formed by a processing method.
  • each raised portion group 12 can take various forms by adjusting the annealing treatment conditions (here, laser annealing treatment conditions).
  • FIG. 4A is a diagram showing a second form example of each raised portion group 12.
  • the raised portion group 12 extends along the first direction X in a plan view, and protrudes along the second direction Y (the side surface 5B side in FIG. 4A). May be included.
  • the raised portion 11 may be formed by a plurality of raised portions 11 that overlap each other.
  • the distance between the two most distant points in the raised portion 11 may be 1 ⁇ m or more and 200 ⁇ m or less (in this embodiment, about 50 ⁇ m).
  • the distance between the plurality of adjacent ridges 11 is set to a value of 10% or more of the size of the ridges 11.
  • the plurality of raised portions 11 are formed by shifting adjacent laser irradiation positions in the first direction X.
  • FIG. 4B is a diagram showing a third example of the raised portion group 12.
  • the raised portion group 12 may include a raised portion 11 having a concave curved shape extending along the second direction Y and recessed along the first direction X in plan view.
  • the raised portion 11 may be formed by a plurality of raised portions 11 that overlap each other.
  • the distance between the two most distant points in each raised portion 11 may be 1 ⁇ m or more and 200 ⁇ m or less (in this embodiment, about 50 ⁇ m).
  • the plurality of raised portions 11 are formed by overlapping adjacent laser irradiation positions within a range of 50% to 70%.
  • FIG. 4C is a diagram illustrating a fourth example of the raised portion group 12.
  • the raised portion group 12 may include a line-like raised portion 11 that extends along the second direction Y and is recessed along the first direction X in plan view.
  • the raised portion 11 may have a protruding portion that protrudes along the first direction X.
  • the raised portion 11 may be formed by a plurality of raised portions 11 that overlap each other.
  • the distance between the two most distant points in the raised portion 11 may be 1 ⁇ m or more and 200 ⁇ m or less (in this embodiment, about 50 ⁇ m).
  • the plurality of raised portions 11 are formed by overlapping adjacent laser irradiation positions within a range of 70% to 90%.
  • FIG. 4D is a diagram illustrating a fifth example of the raised portion group 12.
  • the ridge group 12 includes a plurality of ridges 11 arranged at intervals along the second direction Y, and ridges including a plurality of ridges 11 are spaced along the first direction X. It may have a layout formed in this way.
  • the distance between the two most distant points in the raised portion 11 may be not less than 1 ⁇ m and not more than 200 ⁇ m (in this embodiment, about 5 ⁇ m).
  • the plurality of raised portions 11 are formed by overlapping adjacent laser irradiation positions within a range of 90% to less than 100%.
  • FIG. 5 is a cross-sectional view taken along the line V-V shown in FIG.
  • SiC semiconductor layer 2 has a stacked structure including n + -type SiC semiconductor substrate 21 and n-type SiC epitaxial layer 22 in this embodiment.
  • SiC semiconductor substrate 21 forms second main surface 4.
  • SiC epitaxial layer 22 forms first main surface 3.
  • SiC semiconductor substrate 21 and SiC epitaxial layer 22 form side surfaces 5A to 5D.
  • the thickness of the SiC semiconductor substrate 21 may be not less than 5 ⁇ m and not more than 400 ⁇ m.
  • the thickness of the SiC semiconductor substrate 21 is 5 ⁇ m to 50 ⁇ m, 50 ⁇ m to 100 ⁇ m, 100 ⁇ m to 150 ⁇ m, 150 ⁇ m to 200 ⁇ m, 200 ⁇ m to 250 ⁇ m, 250 ⁇ m to 300 ⁇ m, 300 ⁇ m to 350 ⁇ m, or 350 ⁇ m to 400 ⁇ m. It may be.
  • the thickness of the SiC semiconductor substrate 21 is preferably 80 ⁇ m or more and 200 ⁇ m or less (for example, about 150 ⁇ m). By reducing the thickness of the SiC semiconductor substrate 21, the resistance value can be reduced by shortening the current path.
  • SiC epitaxial layer 22 forms part of first main surface 3 and side surfaces 5A to 5D.
  • the thickness of the SiC epitaxial layer 22 may be not less than 1 ⁇ m and not more than 100 ⁇ m.
  • the thickness of the SiC epitaxial layer 22 may be 1 ⁇ m to 25 ⁇ m, 25 ⁇ m to 50 ⁇ m, 50 ⁇ m to 75 ⁇ m, or 75 ⁇ m to 100 ⁇ m.
  • the thickness of the SiC epitaxial layer 22 is preferably not less than 5 ⁇ m and not more than 15 ⁇ m (for example, about 10 ⁇ m).
  • the n-type impurity concentration of SiC epitaxial layer 22 is equal to or lower than the n-type impurity concentration of SiC semiconductor substrate 21.
  • the n-type impurity concentration of the SiC semiconductor substrate 21 may be 1.0 ⁇ 10 18 cm ⁇ 3 or more and 1.0 ⁇ 10 21 cm ⁇ 3 or less.
  • the n-type impurity concentration of the SiC epitaxial layer 22 may be 1.0 ⁇ 10 15 cm ⁇ 3 or more and 1.0 ⁇ 10 18 cm ⁇ 3 or less.
  • the above-described raised portion group 12 and groove 16 are formed in SiC semiconductor substrate 21.
  • a modified layer 4 a in which a part of SiC of the SiC semiconductor layer 2 (SiC semiconductor substrate 21) is modified to other properties is formed.
  • the modified layer 4 a is formed by an annealing method for the second main surface 4.
  • the modified layer 4a contains Si atoms and C atoms. More specifically, the modified layer 4a has a carbon density lower than that of the region outside the modified layer 4a in the SiC semiconductor layer 2 (SiC semiconductor substrate 21).
  • the modified layer 4a has a silicon density exceeding the carbon density. That is, the modified layer 4a includes a Si modified layer in which SiC of the SiC semiconductor layer 2 (SiC semiconductor substrate 21) is modified to Si.
  • the modified layer 4a may be a Si amorphous layer.
  • the modified layer 4a may include lattice defects resulting from the modification of SiC. That is, the modified layer 4a may include a lattice defect region having a defect level introduced due to the modification of SiC.
  • the modified layer 4 a is formed in a region along the raised portion group 12 in the surface layer portion of the second main surface 4.
  • a plurality of raised portions 11 are formed by the modified layer 4a. That is, the plurality of raised portions 11 include the modified layer 4a.
  • the modified layer 4a is also formed in the space 14 in this embodiment.
  • the modified layer 4 a extends from the raised portion group 12 to the space 14. That is, the annealing method for the second main surface 4 extends to the space 14.
  • the thickness of the portion along the raised portion group 12 in the modified layer 4a is equal to or greater than the thickness of the portion along the space 14 in the modified layer 4a due to the presence of the raised portion 11. More specifically, the thickness of the portion along the raised portion group 12 in the modified layer 4a is larger than the thickness of the portion along the space 14 in the modified layer 4a.
  • the thickness of the modified layer 4a may be 1 nm or more and 1000 nm or less.
  • the thickness Ta of the region in which the raised portion 11 is formed in the modified layer 4a may be 50 nm or more and 1000 nm or less.
  • the thickness Tb of the region outside the raised portion 11 in the modified layer 4a may be 1 nm or more and 300 nm or less.
  • the thickness Ta is 50 nm to 100 nm, 100 nm to 200 nm, 200 nm to 300 nm, 300 nm to 400 nm, 400 nm to 500 nm, 500 nm to 600 nm, 600 nm to 700 nm, 700 nm to 800 nm, 800 nm to 900 nm, It may be 900 nm or more and 1000 nm or less.
  • the thickness Tb may be 1 nm to 10 nm, 10 nm to 50 nm, 50 nm to 100 nm, 100 nm to 150 nm, 150 nm to 200 nm, 200 nm to 250 nm, or 250 nm to 300 nm.
  • the thickness Tb is 1/2 or less, 1/3 or less, 1/4 or less, 1/5 or less, 1/6 or less, 1/7 or less, 1/8 or less, 1/9 or less of the thickness Ta. / 10 or less, 1/11 or less, 1/12 or less, 1/13 or less, 1/14 or less, 1/15 or less, 1/16 or less, 1/17 or less, 1/18 or less, 1/19 or less, or 1/20 or less.
  • the resistance value of the second principal surface 4 when the raised portion group 12 does not exist on the second principal surface 4 is larger than the resistance value of the second principal surface 4 when the raised portion group 12 exists on the second principal surface 4. large. That is, the plurality of raised portion groups 12 have a resistance value equal to or lower than the resistance value of the SiC single crystal as electrical characteristics.
  • the plurality of raised portion groups 12 have a resistance value lower than the resistance value of a single SiC single crystal.
  • the plurality of raised portion groups 12 have a resistance value equal to or lower than the resistance value of the space 14. More specifically, the plurality of raised portion groups 12 have a resistance value less than the resistance value of the space 14.
  • the resistance value as an electrical characteristic of the raised portion group 12 is reduced by the modified layer 4a. That is, the resistance value of the raised portion group 12 is less than or equal to the resistance value of the SiC single crystal due to the modified layer 4a.
  • the resistance value as an electrical characteristic of the space 14 is also lower than the resistance value of the SiC single crystal due to the modified layer 4a.
  • the above-described electrode 10 is formed on the second main surface 4.
  • the electrode 10 is directly connected to the second main surface 4.
  • the electrode 10 covers the raised portion group 12 on the second main surface 4.
  • the electrode 10 collectively covers the plurality of raised portion groups 12.
  • the electrode 10 is formed in a film shape following the outer surface of the raised portion group 12 (the outer surface of the plurality of raised portions 11) and the inner surface of the groove 16.
  • a protruding portion 10 a that protrudes in a direction away from the second main surface 4 is formed in a portion that covers the protruding portion group 12 (the plurality of protruding portions 11) on the outer surface of the electrode 10.
  • a recessed recess portion 10 b toward the second main surface 4 is formed in a portion covering the groove 16 on the outer surface of the electrode 10.
  • the electrode 10 is in ohmic contact with the second main surface 4. More specifically, the electrode 10 forms an ohmic contact with the raised portion group 12. More specifically, the electrode 10 forms ohmic contact with the plurality of raised portion groups 12. In this embodiment, the electrode 10 forms an ohmic contact with the space 14.
  • the electrode 10 has a laminated structure including a plurality of electrode layers laminated on the second main surface 4.
  • the electrode 10 has a four-layer structure including a Ti layer 31, a Ni layer 32, an Au layer 33, and an Ag layer 34 stacked in this order from the second main surface 4.
  • the Ti layer 31, the Ni layer 32, the Au layer 33, and the Ag layer 34 are each formed in a film shape following the outer surface of the raised portion group 12 (the outer surface of the plurality of raised portions 11) and the inner surface of the groove 16.
  • the raised portion 10 a and the recessed portion 10 b of the electrode 10 are formed on the outer surface of the Ag layer 34.
  • the Ti layer 31 is directly connected to the second main surface 4.
  • the Ti layer 31 collectively covers the plurality of raised portion groups 12 and forms ohmic contact with the second main surface 4. In this form, the Ti layer 31 also forms an ohmic contact with the space 14.
  • the Ni layer 32 covers almost the entire region or the entire region of the Ti layer 31.
  • the Au layer 33 covers almost the entire area or the entire area of the Ni layer 32.
  • the Ag layer 34 covers almost the entire region or the entire region of the Au layer 33.
  • the thickness of the Ti layer 31 may be 0.01 ⁇ m or more and 5 ⁇ m or less (for example, about 0.07 ⁇ m).
  • the thickness of the Ni layer 32 may be not less than 0.1 ⁇ m and not more than 40 ⁇ m (for example, about 1.2 ⁇ m).
  • the thickness of the Au layer 33 may be not less than 0.1 ⁇ m and not more than 40 ⁇ m (for example, about 0.07 ⁇ m).
  • the thickness of the Ag layer 34 may be not less than 0.1 ⁇ m and not more than 40 ⁇ m (for example, about 0.3 ⁇ m).
  • the electrode 10 may have a single layer structure composed of a Ti layer 31, a Ni layer 32, an Au layer 33, or an Ag layer 34.
  • the electrode 10 forms an ohmic contact with the second main surface 4 without using a silicide layer that mainly includes silicide.
  • the electrode 10 forms an ohmic contact with the raised portion group 12 without using a silicide layer that mainly includes silicide.
  • the electrode 10 forms an ohmic contact with the second main surface 4 without a carbon layer containing carbon as a main component.
  • the electrode 10 forms ohmic contact with the raised portion group 12 without a carbon layer including carbon as a main component.
  • the electrode 10 does not include a region where a material mainly including silicide is formed in layers. Further, the electrode 10 does not include a region in which a material mainly including carbon is formed in a layer shape.
  • the electrode 10 meshes with the concavo-convex portion defined by the raised portion group 12 (the plurality of raised portions 11) and the plurality of grooves 16.
  • the contact area of the electrode 10 with the second main surface 4 is increased by the raised portion group 12 (the plurality of raised portions 11). Thereby, the contact
  • the contact area of the electrode 10 with the second main surface 4 is also increased by the plurality of grooves 16.
  • An n-type diode region 23 is formed in the SiC epitaxial layer 22. A part of the diode region 23 is exposed from the first main surface 3. In this embodiment, the diode region 23 is formed using a partial region of the SiC epitaxial layer 22.
  • the diode region 23 may be formed by introducing an n-type impurity (donor) into the surface layer portion of the SiC epitaxial layer 22.
  • diode region 23 may have an n-type impurity concentration higher than the n-type impurity concentration of SiC epitaxial layer 22.
  • the diode region 23 is formed at the center of the first main surface 3 in plan view.
  • the diode region 23 is formed in a quadrangular shape having four sides parallel to the side surfaces 5A to 5D in plan view.
  • the diode region 23 may be formed in a circular shape in plan view.
  • An impurity region 24 is formed around the diode region 23 in the surface layer portion of the SiC epitaxial layer 22.
  • the impurity region 24 is a region where a p-type impurity (acceptor) is introduced along the periphery of the diode region 23.
  • Impurity region 24 has a p-type impurity concentration higher than the n-type impurity concentration of SiC epitaxial layer 22.
  • the p-type impurity forming the impurity region 24 is not activated.
  • the impurity region 24 is formed as a non-semiconductor region that is not a p-type semiconductor region.
  • the p-type impurity forming the impurity region 24 may be activated. In this case, the impurity region 24 becomes a p-type semiconductor region.
  • the impurity region 24 extends in a strip shape along the periphery of the diode region 23.
  • the impurity region 24 is formed in an endless shape (square ring shape) surrounding the diode region 23.
  • the impurity region 24 is also referred to as a guard ring region.
  • the inner peripheral edge of the impurity region 24 defines a diode region 23.
  • the impurity region 24 may be exposed from the side surfaces 5A to 5D.
  • the impurity region 24 may be formed with a space from the side surfaces 5A to 5D toward the inner region.
  • the aforementioned insulating layer 6 is formed on the first main surface 3.
  • the insulating layer 6 may contain silicon oxide.
  • the insulating layer 6 has an opening 25 that exposes the diode region 23. In this embodiment, the opening 25 also exposes the boundary between the diode region 23 and the impurity region 24.
  • the opening 25 is formed in a quadrangular shape having four sides parallel to the side surfaces 5A to 5D in plan view.
  • the electrode 7 is formed on the diode region 23 in the first main surface 3.
  • the electrode 7 forms a Schottky junction with the diode region 23.
  • a Schottky barrier diode D having the electrode 7 as an anode and the diode region 23 as a cathode is formed.
  • the peripheral edge of the electrode 7 is formed with an interval from the side surfaces 5A to 5D to the inner region.
  • the peripheral edge of the electrode 7 may overlap the impurity region 24 in plan view.
  • the electrode 7 is formed in a quadrangular shape having four sides parallel to the side surfaces 5A to 5D in plan view.
  • the electrode 7 has a covering portion 26.
  • the covering portion 26 is drawn on the insulating layer 6 from above the first main surface 3 and covers a part of the insulating layer 6.
  • the width of the covering portion 26 may be greater than or equal to the line width of the raised portion group 12.
  • the electrode 7 contains at least one of aluminum, copper, molybdenum, nickel, aluminum-copper alloy, aluminum-silicon alloy, and aluminum-silicon-copper alloy. In this embodiment, the electrode 7 includes an aluminum-copper alloy.
  • the aforementioned insulating layer 8 is formed on the insulating layer 6.
  • the insulating layer 8 includes silicon nitride in this form.
  • the insulating layer 8 may contain silicon oxide instead of or in addition to silicon nitride.
  • the insulating layer 8 covers the electrode 7.
  • the insulating layer 8 has a first opening 27 that exposes the electrode 7.
  • the first opening 27 covers the periphery of the electrode 7 and exposes the inner region of the electrode 7.
  • the first opening 27 is formed in a quadrangular shape having four sides parallel to the side surfaces 5A to 5D in plan view.
  • the resin layer 9 described above is formed on the insulating layer 8.
  • the resin layer 9 contains a photosensitive resin.
  • the resin layer 9 may contain a negative type or positive type photosensitive resin.
  • the resin layer 9 includes polybenzoxazole as an example of a positive type photosensitive resin.
  • the resin layer 9 may include polyimide as an example of a negative type photosensitive resin.
  • the resin layer 9 is formed in a quadrilateral shape having four sides parallel to the side surfaces 5A to 5D in plan view.
  • the peripheral edge portion of the resin layer 9 is formed with an interval from the side surfaces 5A to 5D to the inner region, and the first main surface 3 is exposed. More specifically, the peripheral portion of the resin layer 9 exposes the insulating layer 8.
  • a second opening 28 is formed in the inner part of the resin layer 9.
  • the second opening 28 communicates with the first opening 27 and exposes the electrode 7.
  • the inner wall of the second opening 28 may be located outside the first opening 27.
  • the inner wall of the second opening 28 may be located inside the first opening 27.
  • FIG. 6A is a top view showing a SiC semiconductor wafer 41 used for manufacturing the semiconductor device 1 shown in FIG.
  • FIG. 6B is a bottom view of the SiC semiconductor wafer 41 shown in FIG. 6A, and shows a state after the grinding process and the annealing process for the second wafer main surface 43 of the SiC semiconductor wafer 41.
  • SiC semiconductor wafer 41 is made of a plate-like SiC single crystal formed in a disc shape.
  • the SiC semiconductor wafer 41 has a first wafer main surface 42 on one side, a second wafer main surface 43 on the other side, and a wafer side surface 44 connecting the first wafer main surface 42 and the second wafer main surface 43. ing.
  • the SiC semiconductor wafer 41 may include a 4H—SiC single crystal.
  • the first wafer main surface 42 has an off angle inclined from the (0001) plane by an angle within 10 ° with respect to the [11-20] direction.
  • the off angle may be not less than 0 ° and not more than 4 °.
  • the off angle may be greater than 0 ° and less than 4 °.
  • the off angle is typically set to 2 ° or 4 °, more specifically in the range of 2 ° ⁇ 10% or in the range of 4 ° ⁇ 10%.
  • the SiC semiconductor wafer 41 includes one or a plurality of (one in this embodiment) orientation flats 45 formed on the wafer side surface 44.
  • the orientation flat 45 is formed as an example of a mark indicating the crystal orientation.
  • Orientation flat 45 includes a notch formed at the periphery of SiC semiconductor wafer 41. In this embodiment, the orientation flat 45 extends linearly along the [11-20] direction.
  • the first wafer main surface 42 is an element formation surface on which a semiconductor element (Schottky barrier diode D in this embodiment) is formed.
  • a plurality of device formation regions 46 corresponding to the semiconductor device 1 are set on the first wafer main surface 42.
  • the plurality of device formation regions 46 are arranged in a matrix along the [11-20] direction ([ ⁇ 1-120] direction) and the [1-100] direction ([ ⁇ 1100] direction). Yes.
  • the plurality of device formation regions 46 are partitioned by lattice-like dicing lines 47.
  • the semiconductor device 1 is cut out by cutting the SiC semiconductor wafer 41 along the peripheral edges (dicing lines 47) of the plurality of device formation regions 46.
  • a plurality of raised portions 12 and a plurality of grinding marks 48 are formed on the second wafer main surface 43 in a state where the grinding process and the annealing process are performed on the second wafer main surface 43.
  • the plurality of raised portion groups 12 are formed in stripes substantially parallel to or parallel to the orientation flat 45.
  • the plurality of raised portion groups 12 may be formed in a stripe shape intersecting or orthogonal to the orientation flat 45.
  • the plurality of grinding marks 48 each extend in an arc shape from the center portion of the SiC semiconductor wafer 41 toward the peripheral portion.
  • the plurality of grinding marks 48 generally include grinding marks 48 that intersect the [11-20] direction and the [1-100] direction.
  • the plurality of grinding marks 48 are substantially parallel to or parallel to the [11-20] direction or the [1-100] direction at a portion where the arc tangent line is along the [11-20] direction or the [1-100] direction.
  • Groove 16 formed in second main surface 4 of SiC semiconductor layer 2 may be formed by a part of grinding mark 48.
  • FIG. 7 is a flowchart for explaining an example of the manufacturing method of the semiconductor device 1 shown in FIG. 8A to 8R are sectional views showing a method for manufacturing the semiconductor device 1 shown in FIG. In FIG. 8A to FIG. 8R, only one device formation region 46 is shown.
  • the aforementioned n + -type SiC semiconductor wafer 41 is prepared (step S1 in FIG. 7).
  • the SiC semiconductor wafer 41 becomes a base of the SiC semiconductor substrate 21.
  • n-type SiC epitaxial layer 22 is formed on first wafer main surface 42 (step S2 in FIG. 7).
  • the SiC epitaxial layer 22 is formed by growing SiC from the first wafer main surface 42 by an epitaxial growth method.
  • the diode region 23 is set on the main surface of the SiC epitaxial layer 22.
  • impurity region 24 is formed in the surface layer portion of SiC epitaxial layer 22 so as to partition diode region 23 (step S3 in FIG. 7).
  • p-type impurities are introduced into the surface layer portion of the SiC epitaxial layer 22 by ion implantation through the ion implantation mask 51.
  • the insulating layer 6 is formed on the main surface of the SiC epitaxial layer 22 (step S4 in FIG. 7).
  • the insulating layer 6 may contain silicon oxide.
  • the insulating layer 6 may be formed by a thermal oxidation method or a CVD (Chemical Vapor Deposition) method.
  • step S5 in FIG. 7 unnecessary portions of the insulating layer 6 are removed (step S5 in FIG. 7).
  • Unnecessary portions of the insulating layer 6 may be removed by an etching method (for example, a wet etching method) through a mask 52 having a predetermined pattern.
  • the mask 52 has an opening 53 that exposes a region in the insulating layer 6 where the opening 25 is to be formed. Thereby, the opening 25 is formed in the insulating layer 6.
  • electrode 7 is formed on the main surface of SiC epitaxial layer 22 (step S6 in FIG. 7).
  • the electrode 7 may contain an aluminum-copper alloy.
  • the electrode 7 may be formed by sputtering or CVD.
  • step S7 in FIG. 7 unnecessary portions of the electrode 7 are removed (step S7 in FIG. 7).
  • Unnecessary portions of the electrode 7 may be removed by an etching method (for example, a dry etching method) through a mask 54 having a predetermined pattern. Thereby, the electrode 7 is patterned into a predetermined shape.
  • the insulating layer 8 is formed on the insulating layer 6 so as to cover the electrode 7 (step S8 in FIG. 7).
  • the insulating layer 8 includes silicon nitride.
  • the insulating layer 8 may be formed by a CVD method.
  • step S9 in FIG. 7 unnecessary portions of the insulating layer 8 are removed (step S9 in FIG. 7).
  • Unnecessary portions of the insulating layer 8 may be removed by an etching method (for example, a wet etching method) through a mask 55 having a predetermined pattern.
  • the mask 55 has an opening 56 that exposes a region in the insulating layer 8 where the first opening 27 is to be formed. Thereby, the first opening 27 is formed in the insulating layer 8.
  • the resin layer 9 is applied on insulating layer 8 so as to cover electrode 7 (step S12 in FIG. 7).
  • the resin layer 9 includes polybenzoxazole as an example of a positive type photosensitive resin.
  • step S11 in FIG. 7 the resin layer 9 is selectively exposed and then developed.
  • a second opening 28 communicating with the first opening 27 and a dicing opening 57 for exposing the dicing line 47 are formed in the resin layer 9.
  • the second wafer main surface 43 is ground (step S12 in FIG. 7).
  • the second wafer main surface 43 is ground using abrasive grains having a grain size of 500 or more.
  • the abrasive grain size is preferably 1000 or more and 5000 or less.
  • a plurality of grinding marks 48 are formed on the second wafer main surface 43 (see also FIG. 6B). Further, at the same time as the second wafer main surface 43 is flattened, the SiC semiconductor wafer 41 is thinned.
  • a metal layer 61 is formed on the second wafer main surface 43 (step S13 in FIG. 7).
  • the metal layer 61 is made of a Ni layer.
  • the Ni layer may be formed by a sputtering method.
  • the thickness of the Ni layer may be 100 to 1000 mm.
  • an annealing process is performed on second wafer main surface 43 (step S14 in FIG. 7).
  • a laser annealing process as an example of the annealing process is performed.
  • pulsed laser light having a laser diameter ⁇ of 50 ⁇ m or more and 200 ⁇ m or less (for example, about 100 ⁇ m) is used.
  • the pulse laser beam is a UV laser beam having a wavelength in the ultraviolet region.
  • the energy of the pulse laser beam may be 1.0 J / cm 2 or more and 4.0 J / cm 2 or less (for example, about 3.0 J / cm 2 ).
  • the pulse laser beam is driven into the second wafer main surface 43 through the metal layer 61.
  • the irradiation position of the pulsed laser light on the second wafer main surface 43 is moved along the orientation flat 45.
  • One or a plurality of raised portions 11 are formed in a region where the pulse laser beam is implanted in the second wafer main surface 43.
  • a modified layer 4a in which the SiC of the SiC semiconductor wafer 41 is modified to another property is formed in the region where the pulse laser beam is implanted in the second wafer main surface 43. More specifically, the SiC of the SiC semiconductor wafer 41 is modified to Si by desorption and / or sublimation of C atoms from the SiC by heating.
  • the modified layer 4a including the Si modified layer is formed.
  • the modified layer 4a may include a silicon amorphous layer.
  • the modified layer 4a may contain C atoms.
  • One or a plurality of raised portions 11 formed on the second wafer main surface 43 may be formed by the modified layer 4a.
  • one raised portion group 12 including the plurality of raised portions 11 and extending along the orientation flat 45 ([11-20] direction) is formed on the second wafer main surface 43.
  • the irradiation position of the pulse laser beam is moved in the [1-100] direction.
  • the irradiation position of the pulsed laser beam on the second wafer main surface 43 is moved along the orientation flat 45.
  • the metal layer 61 that has undergone the laser annealing process has a laminated structure including a carbon layer 62, a NiSi (nickel silicide) layer 63, and a Ni layer 64 that are laminated in this order from the second wafer main surface 43 side.
  • the laser annealing treatment method includes a step of silicidizing the metal layer 61 by reacting with the SiC semiconductor wafer 41. More specifically, the laser annealing treatment method includes a step of forming the NiSi layer 63.
  • a carbon layer 62 containing C atoms is formed in the metal layer 61 as a by-product.
  • the carbon layer 62 is formed by the precipitation of C atoms constituting SiC.
  • the carbon layer 62 and the NiSi layer 63 can be the separation starting point. That is, the metal layer 61 can be used as the electrode 10 as it is, but the metal layer 61 has a problem of an increase in resistance due to a connection failure and a connection failure. Therefore, a metal layer different from the metal layer 61 is preferably formed as the electrode 10.
  • the temperature applied to the metal layer 61 along with the formation of the NiSi layer 63 is equal to or higher than the melting point of the electrode 7 (for example, 1000 ° or higher).
  • the temperature of the second wafer main surface 43 can be locally increased, so that the temperature increase of the electrode 7 can be suppressed. Therefore, melting of the electrode 7 can be appropriately suppressed.
  • the removal process of the metal layer 61 is performed.
  • the removal process of the metal layer 61 is performed until the second wafer main surface 43 is exposed.
  • the NiSi layer 63 and the Ni layer 64 in the metal layer 61 are removed (step S15 in FIG. 7).
  • the NiSi layer 63 and the Ni layer 64 may be removed by a wet etching method.
  • the carbon layer 62 in the metal layer 61 is removed (step S16 in FIG. 7).
  • the carbon layer 62 may be removed by a dry etching method.
  • the residue of NiSi layer 63 and the residue of Ni layer 64 adhering to second wafer main surface 43 are removed (step S17 in FIG. 7).
  • the NiSi layer 63 and the Ni layer 64 may be removed by a wet etching method.
  • the residue of the carbon layer 62 adhering to the second wafer main surface 43 is removed (step S18 in FIG. 7).
  • the carbon layer 62 may be removed by a dry etching method.
  • the natural oxide film is removed from the second wafer main surface 43 (step S19 in FIG. 7).
  • the natural oxide film may be removed by a wet etching method.
  • the removal process of the layer containing Ni (NiSi layer 63 and Ni layer 64) and the removal process of the layer containing carbon (carbon layer 62) are repeated twice. Thereby, the metal layer 61 can be removed appropriately. After the removal process of the metal layer 61, the second wafer main surface 43 whose resistance value has been reduced by the laser annealing process is exposed.
  • the electrode 10 is formed on the second wafer main surface 43 (step S20 in FIG. 7).
  • This step includes a step of forming the Ti layer 31, the Ni layer 32, the Au layer 33, and the Ag layer 34 in this order from the second wafer main surface 43.
  • the Ti layer 31, Ni layer 32, Au layer 33, and Ag layer 34 may be formed by sputtering.
  • the Ti layer 31 is directly connected to the second wafer main surface 43.
  • the Ti layer 31 collectively covers the plurality of raised portion groups 12 and forms ohmic contact with the plurality of raised portion groups 12 and with the plurality of spaces 14.
  • the SiC semiconductor wafer 41 is cut along the peripheral edges (dicing lines 47) of the plurality of device formation regions 46 (step S21 in FIG. 7). Thereby, a plurality of semiconductor devices 1 are cut out from the SiC semiconductor wafer 41.
  • the semiconductor device 1 is manufactured through the steps including the above.
  • FIG. 9 is a graph showing the relationship between the resistance value and the thickness of the metal layer 61.
  • the vertical axis represents the resistance value (ON resistance) [ ⁇ ⁇ cm 2 ].
  • the horizontal axis represents the thickness [ ⁇ ] of the metal layer 61.
  • X represents the overlap amount [ ⁇ m] of the laser irradiation positions adjacent to each other in the first direction X.
  • Y represents the distance [ ⁇ m] between the laser irradiation positions adjacent to each other in the second direction Y.
  • “+ Y” means that the laser irradiation positions adjacent to each other in the second direction Y are separated from each other. “ ⁇ Y” means that the laser irradiation positions adjacent to each other in the second direction Y overlap.
  • the laser diameter ⁇ of the laser light is about 100 ⁇ m. The energy of the laser beam is measured while being fixed to a predetermined value.
  • FIG. 9 shows a first broken line A1, a second broken line B1, a third broken line C1, and a fourth broken line D1.
  • the resistance value tends to increase as the thickness of the metal layer 61 decreases. This is considered to be because when the thickness of the metal layer 61 is small, a part of the metal layer 61 is sublimated by the irradiation of the pulse laser beam, and the annealing process is not appropriately performed.
  • the resistance value decreases when the thickness of the metal layer 61 increases to some extent.
  • the resistance value was 2 ⁇ ⁇ cm 2 or less regardless of the overlap amount at the irradiation position.
  • the resistance value on the second main surface 4 depends on the thickness of the metal layer 61 formed during the manufacturing. Further, it has been found that the resistance value is optimized by adjusting the thickness of the metal layer 61 and the overlap amount of the laser irradiation positions adjacent to each other.
  • FIG. 10 is a graph showing the relationship between the resistance value and the overlap amount of the laser irradiation position.
  • the vertical axis represents the resistance value (ON resistance) [ ⁇ ⁇ cm 2 ].
  • the horizontal axis represents the overlap amount [ ⁇ m] of the laser irradiation positions adjacent to each other in the first direction X.
  • the thickness of the metal layer 61 is fixed to a predetermined value.
  • FIG. 10 shows a first broken line A2, a second broken line B2, a third broken line C2, and a fourth broken line D2.
  • the first polygonal line A2 shows the relationship when the energy of the laser beam is 1.5 J / cm 2 .
  • a second polygonal line B2 shows the relationship when the energy of the laser beam is 2.0 J / cm 2 .
  • a third broken line C2 indicates the relationship when the energy of the laser beam is 2.5 J / cm 2 .
  • the fourth polygonal line D2 shows the relationship when the energy of the laser beam is 3.0 J / cm 2 .
  • the resistance value decreases as the energy of the laser beam is increased. Further, it has been found that even when the energy of the laser beam is fixed, the resistance value can be reduced by increasing the overlap amount of the laser irradiation positions adjacent to each other.
  • the resistance value on the second main surface 4 depends on the energy of the laser beam and the overlap amount of the laser irradiation positions adjacent to each other. It has also been found that the resistance value is optimized by adjusting them.
  • connection area of the electrode 10 to the second main surface 4 can be increased by the raised portion group 12. Thereby, electrical characteristics can be improved.
  • the electrode 10 forms an ohmic contact with the raised portion group 12. As a result, good ohmic characteristics can be obtained between the SiC semiconductor layer 2 and the electrode 10, so that electrical characteristics can be improved.
  • the electrode 10 is directly connected to the second main surface 4. More specifically, the electrode 10 forms an ohmic contact with the raised portion group 12 without using a carbon layer. Further, the electrode 10 forms an ohmic contact with the raised portion group 12 without passing through the silicide layer.
  • the structure in which the electrode 10 is directly connected to the second main surface 4 can appropriately suppress an increase in resistance value due to a connection failure or connection failure.
  • FIG. 11 is a bottom view corresponding to FIG. 2 and showing a semiconductor device 71 according to the second embodiment of the present invention.
  • the same reference numerals are assigned to the structures corresponding to the structures described for the semiconductor device 1 and the description thereof is omitted.
  • the semiconductor device 71 has a plurality of raised portion groups 12 including a first raised portion group 12A and a second raised portion group 12B.
  • the first raised portion group 12 ⁇ / b> A includes a plurality of first raised portions 11 ⁇ / b> A formed on the second main surface 4.
  • the plurality of first raised portions 11 ⁇ / b> A are portions raised along the normal direction of the second main surface 4 in the second main surface 4.
  • the plurality of first raised portions 11A are formed at intervals from each other along the second direction Y intersecting the first direction X and the first direction X.
  • 11A of 1st protruding parts have the 1st part 17A which overlaps with the 1st direction X in several 1st protruding parts 11A of the several 1st protruding parts 11A seeing from the 1st direction X in the 1st direction X. is doing.
  • first raised portion 11A is formed such that some first raised portions 11A among the plurality of first raised portions 11A are separated from the first portion 17A, and the first direction X is viewed in the first direction.
  • the second portion 18A overlaps with the second portion 18A.
  • the plurality of first raised portions 11 ⁇ / b> A are continuously formed along the first direction X. More specifically, the plurality of first raised portions 11 ⁇ / b> A have dotted patterns that are scattered at intervals along the first direction X and the second direction Y.
  • the plurality of first raised portions 11A are continuously formed along the first direction X while maintaining this dotted pattern.
  • the dotted pattern of the plurality of first raised portions 11A is formed from the peripheral edge on the one side surface 5A side to the peripheral edge on the other side surface 5C side in a plan view.
  • the first raised portion group 12A has a layout in which a plurality of raised portions 11 are overlapped in the first direction X when viewed from the first direction X.
  • the first raised portion group 12A extends in a band shape along the first direction X by the collective pattern of the plurality of raised portions 11 continuously scattered along the first direction X. 13A is formed.
  • the second raised portion group 12 ⁇ / b> B includes a plurality of second raised portions 11 ⁇ / b> B formed on the second main surface 4.
  • the plurality of second raised portions 11 ⁇ / b> B are portions raised on the second main surface 4 along the normal direction of the second main surface 4.
  • the plurality of second raised portions 11 ⁇ / b> B are formed at intervals from each other along the second direction Y intersecting the first direction X and the first direction X.
  • the second raised portion group 12B includes a first portion 17B that overlaps in the second direction Y when viewed from the second direction when several second raised portions 11B among the plurality of second raised portions 11B are viewed from the second direction Y. Have.
  • the second raised portion group 12B includes several second raised portions 11B among the plurality of second raised portions 11B that are spaced apart from the first portion 17B, and the second direction as viewed in the second direction.
  • a second portion 18B overlapping Y is provided.
  • the plurality of second raised portions 11B are continuously formed along the second direction Y. More specifically, the plurality of second raised portions 11 ⁇ / b> B have dotted patterns that are scattered at intervals along the first direction X and the second direction Y.
  • the plurality of second raised portions 11B are continuously formed along the second direction Y while maintaining this dotted pattern.
  • the dotted pattern of the plurality of second raised portions 11B is formed from the peripheral edge on the one side surface 5B side to the peripheral edge on the other side surface 5D side in plan view.
  • the second raised portion group 12B has a layout in which a plurality of second raised portions 11B are overlapped in the second direction Y when viewed from the second direction Y.
  • the 2nd bulge part group 12B is a 2nd bulge part extended in strip
  • a group region 13B is formed.
  • the second raised portion group 12B crosses the first raised portion group 12A (first raised portion group region 13A). Thereby, an intersecting region 72 is formed on the second main surface 4.
  • the intersecting region 72 includes a first raised portion group 12A (first raised portion group region 13A) and a second raised portion group 12B (second raised portion group region 13B) that intersect each other.
  • a plurality of first raised portion groups 12A are formed on the second main surface 4 at intervals along the second direction Y. That is, the dotted pattern of the plurality of first raised portions 11 ⁇ / b> A is intermittently formed in the second direction Y.
  • a plurality of second raised portion groups 12 ⁇ / b> B are formed on the second main surface 4 at intervals along the first direction X. That is, the dotted pattern of the plurality of second raised portions 11 ⁇ / b> B is intermittently formed in the first direction X.
  • the intersecting region 72 is formed in a matrix-like arrangement spaced apart from each other along the first direction X and the second direction Y.
  • a space 14 is defined by the first raised portion group 12A and the second raised portion group 12B. The spaces 14 are formed in a matrix-like arrangement spaced apart from each other along the first direction X and the second direction Y.
  • the plurality of first raised portions 11A and the plurality of second raised portions 11B may overlap each other.
  • the thicknesses of the plurality of first raised portions 11A and the plurality of second raised portions 11B formed in the intersecting region 72 are the thicknesses of the first raised portions 11A and the second raised portions 11B formed in the region outside the intersecting region 72. It may be larger than this.
  • the number of the plurality of first raised portions 11A and the plurality of second raised portions 11B formed in the intersecting region 72 is the same as the number of the first raised portions 11A and the second raised portions 11B formed in the region outside the intersecting region 72. It may be more than the number.
  • the first direction X may be set to the [11-20] direction
  • the second direction Y may be set to the [1-100] direction. That is, the first raised portion group 12A (first raised portion group region 13A) is formed substantially parallel or parallel to the [11-20] direction, and the second raised portion group 12B (second raised portion group region 13B). ) May be formed substantially parallel to or parallel to the [1-100] direction.
  • the first direction X may be set to the [1-100] direction
  • the second direction Y may be set to the [11-20] direction. That is, the first raised portion group 12A (first raised portion group region 13A) is formed substantially parallel or parallel to the [1-100] direction, and the second raised portion group 12B (second raised portion group region 13B). ) May be formed substantially parallel to or parallel to the [11-20] direction.
  • the first raised portion 11A and the first raised portion group 12A correspond to the raised portion 11 and the raised portion group 12 according to the first embodiment.
  • the description of the raised portion 11 and the raised portion group 12 according to the first embodiment is applied to the explanation of the first raised portion 11A and the first raised portion group 12A, and the first raised portion 11A and the first raised portion group 12A. The other specific description about is omitted.
  • the second raised portion 11B and the second raised portion group 12B correspond to the raised portion 11 and the raised portion group 12 according to the first embodiment.
  • the description of the raised portion 11 and the raised portion group 12 according to the first embodiment is applied mutatis mutandis to other explanations of the second raised portion 11B and the second raised portion group 12B, and the second raised portion 11B and the second raised portion. Other specific explanation about the group 12B is omitted.
  • the electrode 10 covers the first raised portion group 12A and the second raised portion group 12B on the second main surface 4. In this embodiment, the electrode 10 collectively covers the plurality of first raised portion groups 12A and the plurality of second raised portion groups 12B.
  • the electrode 10 is formed by following the outer surface of the first raised portion group 12A (the outer surface of the first raised portion 11A), the outer surface of the second raised portion group 12B (the outer surface of the second raised portion 11B), and the inner surface of the groove 16. It is formed in a shape.
  • the outer surface of the first raised portion group 12A (the outer surface of the first raised portion 11A) and the outer surface of the second raised portion group 12B (the outer surface of the second raised portion 11B) are covered on the outer surface of the electrode 10.
  • a raised portion 10a is formed in the portion to be formed.
  • a recess 10 b is formed in a portion covering the groove 16 on the outer surface of the electrode 10.
  • the electrode 10 is in ohmic contact with the second main surface 4. More specifically, the electrode 10 forms ohmic contact between the first raised portion group 12A and the second raised portion group 12B.
  • the electrode 10 forms ohmic contact with the plurality of first raised portion groups 12A and the plurality of second raised portion groups 12B. Further, in this embodiment, the electrode 10 forms ohmic contact with the space 14.
  • the portion of the electrode 10 that covers the first raised portion group 12 ⁇ / b> A and the second raised portion group 12 ⁇ / b> B is an uneven portion defined by a plurality of first raised portion groups 12 ⁇ / b> A, a plurality of second raised portion groups 12 ⁇ / b> B, and a plurality of grooves 16. To bite.
  • the contact area of the electrode 10 with the second main surface 4 is increased by the plurality of first raised portion groups 12A and the plurality of second raised portion groups 12B.
  • the contact area of the electrode 10 with the second main surface 4 is also increased by the plurality of grooves 16. Thereby, the contact
  • the semiconductor device 71 having such a structure is manufactured by performing the following steps in the above-described step of FIG. 8M (step S14 of FIG. 7).
  • first raised portion groups 12A are formed along a direction substantially parallel to or parallel to the orientation flat 45 by laser annealing.
  • a plurality of second raised portion groups 12B are formed along the direction intersecting (orthogonal) with the orientation flat 45 by laser annealing.
  • a plurality of first raised portion groups 12A are formed in a direction intersecting (orthogonal) with the orientation flat 45, and a plurality of second raised portion groups 12B are formed substantially parallel to or parallel to the orientation flat 45. It may be formed.
  • the semiconductor device 71 is manufactured through the steps of FIGS. 8N to 8R.
  • the first raised portion group 12A and the second raised portion group 12B may be formed in an arbitrary order. Accordingly, the plurality of first raised portion groups 12A may be formed after the plurality of second raised portion groups 12B are formed. Further, the plurality of first raised portion groups 12A and the plurality of second raised portion groups 12B may be alternately formed.
  • the semiconductor device 71 can provide the same effects as those described for the semiconductor device 1.
  • FIG. 12 is a cross-sectional view corresponding to FIG. 5 and showing a semiconductor device 81 according to the third embodiment of the present invention.
  • the same reference numerals are assigned to the structures corresponding to the structures described for the semiconductor device 1 and the description thereof is omitted.
  • the electrode 10 has a three-layer structure including the Ni layer 32, the Au layer 33, and the Ag layer 34 stacked in this order from the second main surface 4.
  • the Ni layer 32 is directly connected to the second main surface 4.
  • the Ni layer 32 collectively covers the plurality of raised portion groups 12.
  • the Ni layer 32 forms ohmic contact with the raised portion group 12 and with the space 14.
  • the Au layer 33 covers almost the entire area or the entire area of the Ni layer 32.
  • the Ag layer 34 covers almost the entire region or the entire region of the Au layer 33.
  • the electrode 10 having such a structure is formed by removing the step of forming the Ti layer 31 in step S20 of FIG.
  • the semiconductor device 81 can achieve the same effects as those described for the semiconductor device 1.
  • the electrode 10 may have a single layer structure composed of the Ni layer 32.
  • FIG. 13 is a cross-sectional view corresponding to FIG. 5 and showing a semiconductor device 91 according to the fourth embodiment of the present invention.
  • the same reference numerals are assigned to the structures corresponding to the structures described for the semiconductor device 1 and the description thereof is omitted.
  • the electrode 10 includes a metal layer 61, an Au layer 33, and an Ag layer 34.
  • the metal layer 61 has a laminated structure including a carbon layer 62, a NiSi layer 63, and a Ni layer 64 laminated in this order from the second main surface 4 side.
  • the metal layer 61 is connected to the second main surface 4.
  • the metal layer 61 collectively covers the plurality of raised portion groups 12.
  • the metal layer 61 forms ohmic contact with the raised portion group 12 and with the space 14.
  • the Au layer 33 covers almost the entire region or the entire region of the metal layer 61.
  • the Ag layer 34 covers almost the entire region or the entire region of the Au layer 33.
  • the semiconductor device 91 having such a structure is formed by omitting the step of removing the metal layer 61 shown in FIGS. 8N to 8Q (steps S15 to S19 in FIG. 7).
  • the Au layer 33 and the Ag layer 34 are formed on the metal layer 61 in the process of FIG. 8R described above.
  • the electrode 10 since the electrode 10 includes the carbon layer 62 and the NiSi layer 63, the connection strength of the electrode 10 cannot be increased as much as the semiconductor device 1. Similar effects can be achieved.
  • the electrode 10 may have a stacked structure including the metal layer 61.
  • FIG. 14 is a top view showing a semiconductor device 92 according to the fifth embodiment of the present invention, in which the structure above the first main surface 3 is removed.
  • 15 is a cross-sectional view taken along line XV-XV shown in FIG.
  • the same reference numerals are assigned to the structures corresponding to the structures described for the semiconductor device 1 and the description thereof is omitted.
  • the semiconductor device 92 has a JBS (Junction (Barrier Schottky) structure 93 formed in the surface layer portion of the first main surface 3. More specifically, JBS structure 93 includes an n-type diode region 23 and a p-type diode region 94. The diode region 94 forms a pn junction with the diode region 23.
  • JBS Joint Schottky
  • the plurality of diode regions 94 are formed at intervals in the surface layer portion of the diode region 23.
  • the plurality of diode regions 94 are each formed in a strip shape extending in parallel with an arbitrary first direction X.
  • the plurality of diode regions 94 are formed at intervals along a second direction Y that intersects the first direction X.
  • the plurality of diode regions 94 are arranged in a stripe shape sandwiching the diode region 23 in plan view.
  • the plurality of diode regions 94 form pn junctions with the corresponding diode regions 23, respectively.
  • the plurality of diode regions 94 may extend substantially parallel to or parallel to the [11-20] direction.
  • the plurality of diode regions 94 may extend substantially parallel to or parallel to the [1-100] direction.
  • the plurality of diode regions 94 extend along the same direction as the plurality of raised portion groups 12.
  • the plurality of diode regions 94 may extend along a direction intersecting (orthogonal) with the plurality of raised portion groups 12.
  • the electrode 7 forms a Schottky junction with the diode region 23 on the first main surface 3. Thereby, a Schottky barrier diode D having the electrode 7 as an anode and the diode region 23 as a cathode is formed.
  • the electrode 7 forms an ohmic contact with the diode region 94 on the first main surface 3.
  • a pn junction diode Dpn having the diode region 94 as an anode and the diode region 23 as a cathode is formed on the surface layer portion of the first main surface 3.
  • the semiconductor device 92 can achieve the same effects as those described for the semiconductor device 1. Further, the semiconductor device 92 has the JBS structure 93 including the diode region 23 and the diode region 94 in the surface layer portion of the first main surface 3.
  • the depletion layer extends from the pn junction between the diode region 23 and the diode region 94. Thereby, the electric field of the Schottky junction formed between the electrode 7 and the diode region 23 is relaxed. As a result, leakage current can be reduced.
  • the structures according to the first to fourth embodiments described above may be combined with the semiconductor device 92.
  • FIG. 16 is a top view showing the semiconductor device 95 according to the sixth embodiment of the present invention, in which the structure above the first main surface 3 is removed. 17 is a cross-sectional view taken along line XVII-XVII shown in FIG.
  • the same reference numerals are assigned to the structures corresponding to the structures described for the semiconductor device 1 and the description thereof is omitted.
  • impurity region 24 includes a plurality (for example, not less than 2 and not more than 20) of impurity regions formed in the surface layer portion of first main surface 3.
  • impurity region 24 includes three impurity regions 24A, 24B, and 24C.
  • the impurity regions 24A to 24C are formed at intervals in this order along the direction away from the diode region 23.
  • the impurity regions 24A to 24C extend in a strip shape along the periphery of the diode region 23, respectively.
  • the impurity regions 24A to 24C may be formed in an endless shape (square ring shape) surrounding the diode region 23, respectively.
  • the impurity region 24A located on the innermost side among the impurity regions 24A to 24C may define the diode region 23.
  • the impurity region 24B surrounds the impurity region 24A.
  • the impurity region 24C surrounds the impurity region 24B.
  • the semiconductor device 95 can provide the same effects as those described for the semiconductor device 1.
  • the structures according to the first to fifth embodiments described above may be combined with the semiconductor device 95.
  • FIG. 18 is a top view showing a semiconductor device 101 according to the seventh embodiment of the present invention.
  • FIG. 19 is a bottom view of the semiconductor device 101 shown in FIG.
  • FIG. 20 is an enlarged view of the region XX shown in FIG. 18 and is a diagram in which the structure above the first main surface 103 of the SiC semiconductor layer 102 is removed.
  • 21 is a cross-sectional view taken along the line XXI-XXI in FIG. 22 is a cross-sectional view taken along line XXII-XXII in FIG.
  • FIG. 23 is an enlarged view of a region XXIII in FIG.
  • semiconductor device 101 has SiC semiconductor layer 102 containing a SiC (silicon carbide) single crystal.
  • the SiC semiconductor layer 102 may include 4H—SiC single crystal.
  • the 4H—SiC single crystal has an off angle inclined from the [0001] plane at an angle of 10 ° or less with respect to the [11-20] direction.
  • the off angle may be not less than 0 ° and not more than 4 °.
  • the off angle may be greater than 0 ° and less than 4 °.
  • the off angle is typically set to 2 ° or 4 °, more specifically in the range of 2 ° ⁇ 10% or in the range of 4 ° ⁇ 10%.
  • SiC semiconductor layer 102 has first main surface 103 on one side, second main surface 104 on the other side, and side surfaces 105A, 105B, 105C, and 105D that connect first main surface 103 and second main surface 104. is doing.
  • the first main surface 103 and the second main surface 104 are formed in a quadrangular shape (in this embodiment, a rectangular shape) in a plan view (hereinafter simply referred to as “plan view”) viewed from the normal direction.
  • the side surface 105A is opposed to the side surface 105C.
  • the side surface 105B faces the side surface 105D.
  • the four side surfaces 105A to 105D extend in a planar manner along the normal direction of the first main surface 103 and the second main surface 104, respectively.
  • the length of each of the side surfaces 105A to 105D may be 1 mm or more and 10 mm or less (for example, 2 mm or more and 5 mm or less).
  • the SiC semiconductor layer 102 includes an active region 106 and an outer region 107.
  • the active region 106 is a region where a vertical MISFET (Metal Insulator Semiconductor Field Effect Transistor) is formed.
  • the outer area 107 is an area outside the active area 106.
  • the active region 106 is formed at the center of the SiC semiconductor layer 102 with a space from the side surfaces 105A to 105D to the inner region in plan view.
  • the active region 106 is formed in a quadrangular shape (in this embodiment, a rectangular shape) having four sides parallel to the four side surfaces 105A to 105D in plan view.
  • the outer region 107 is formed in a region between the side surfaces 105A to 105D and the periphery of the active region 106.
  • the outer region 107 is formed in an endless shape (square ring shape) surrounding the active region 106 in plan view.
  • Gate pad 108, gate finger 109 and source pad 110 are formed on the first main surface 103.
  • Gate pad 108, gate finger 109 and source pad 110 may include aluminum and / or copper.
  • the gate pad 108 is formed in a region along the side surface 105A in plan view.
  • the gate pad 108 is formed in a region along the center of the side surface 105A in plan view.
  • the gate pad 108 may be formed along a corner portion connecting any two of the four side surfaces 105A to 105D in plan view.
  • the gate pad 108 is formed in a square shape in plan view.
  • the gate pad 108 is drawn from the outer region 107 into the active region 106 in a plan view, and crosses the boundary between the outer region 107 and the active region 106.
  • the gate finger 109 includes an outer gate finger 109A and an inner gate finger 109B.
  • the outer gate finger 109 ⁇ / b> A is drawn from the gate pad 108 to the outer region 107.
  • the outer gate finger 109A extends in a band shape in the outer region 107.
  • the outer gate finger 109A is formed along the three side surfaces 105A, 105B, and 105D of the SiC semiconductor layer 102, and divides the active region 106 from three directions.
  • the inner gate finger 109B is drawn out from the gate pad 108 to the active region 106.
  • the inner gate finger 109B extends in a band shape in the active region 106.
  • the inner gate finger 109B extends from the side surface 105B side to the side surface 105D side.
  • the source pad 110 is formed in the active region 106 at a distance from the gate pad 108 and the gate finger 109.
  • the source pad 110 covers an area defined by the gate pad 108 and the gate finger 109 in a plan view and is formed in an inverted C shape.
  • a gate voltage is applied to the gate pad 108 and the gate finger 109.
  • the gate voltage may be 10 V or more and 50 V or less (for example, about 30 V).
  • a source voltage is applied to the source pad 110.
  • the source voltage may be a reference voltage (for example, a GND voltage).
  • a resin layer 111 is formed on the first main surface 103.
  • the resin layer 111 is indicated by hatching for the sake of clarity.
  • the resin layer 111 covers the gate pad 108, the gate finger 109, and the source pad 110.
  • the resin layer 111 may contain a negative type or positive type photosensitive resin.
  • the resin layer 111 includes polybenzoxazole as an example of a positive type photosensitive resin.
  • the resin layer 111 may include polyimide as an example of a negative type photosensitive resin.
  • the peripheral edge of the resin layer 111 is formed with an interval from the side surfaces 105A to 105D to the inner region, and the first main surface 103 is exposed. More specifically, the peripheral portion of the resin layer 111 exposes an interlayer insulating layer 161 described later.
  • a gate pad opening 112 and a source pad opening 113 are formed in the inner part of the resin layer 111.
  • the gate pad opening 112 exposes the gate pad 108.
  • the source pad opening 113 exposes the source pad 110.
  • the second main surface 104 is formed with a raised portion group 115 including a plurality of raised portions 114, a space 116, and a groove 117.
  • the raised portion group 115 (plural raised portions 114), the space 116, and the groove 117 include regions facing the active region 106 and the outer region 107, respectively.
  • the raised portion group 115 (plural raised portions 114), the space 116, and the groove 117 have a structure corresponding to the raised portion group 12 (plural raised portions 11), the space 14, and the groove 16 according to the first embodiment. (See also FIGS. 3 to 5 etc.)
  • the description of the raised portion group 12 (plural raised portions 11), the space 14, and the groove 16 according to the first embodiment shall be applied to the explanation of the raised portion group 115, the space 116, and the groove 117 according to the present embodiment.
  • the other specific description of the raised portion group 115 (plural raised portions 114), the space 116, and the groove 117 is omitted.
  • the raised portion group 115, the space 116, and the groove 117 may have a structure corresponding to the raised portion group 12, the space 14, and the groove 16 of the semiconductor device 71 according to the second embodiment (see also FIG. 11). ).
  • the explanation of the raised portion group 12, the space 14, and the groove 16 according to the second embodiment shall be applied to the explanation of the raised portion group 115, the space 116, and the groove 117 according to this embodiment.
  • SiC semiconductor layer 102 has a stacked structure including n + -type SiC semiconductor substrate 121 and n-type SiC epitaxial layer 122.
  • Second main surface 104 is formed by SiC semiconductor substrate 121.
  • First main surface 103 is formed of SiC epitaxial layer 122.
  • the thickness of the SiC semiconductor substrate 121 may be not less than 5 ⁇ m and not more than 400 ⁇ m.
  • the thickness of the SiC semiconductor substrate 121 is 5 ⁇ m to 50 ⁇ m, 50 ⁇ m to 100 ⁇ m, 100 ⁇ m to 150 ⁇ m, 150 ⁇ m to 200 ⁇ m, 200 ⁇ m to 250 ⁇ m, 250 ⁇ m to 300 ⁇ m, 300 ⁇ m to 350 ⁇ m, or 350 ⁇ m to 400 ⁇ m. It may be.
  • the thickness of the SiC semiconductor substrate 121 is preferably not less than 80 ⁇ m and not more than 200 ⁇ m (for example, about 150 ⁇ m). By reducing the thickness of the SiC semiconductor substrate 121, the resistance value can be reduced by shortening the current path.
  • the thickness of the SiC epitaxial layer 122 may be not less than 1 ⁇ m and not more than 100 ⁇ m.
  • the thickness of the SiC epitaxial layer 122 may be 1 ⁇ m to 25 ⁇ m, 25 ⁇ m to 50 ⁇ m, 50 ⁇ m to 75 ⁇ m, or 75 ⁇ m to 100 ⁇ m.
  • the thickness of SiC epitaxial layer 122 is preferably not less than 5 ⁇ m and not more than 15 ⁇ m (for example, about 10 ⁇ m).
  • the n-type impurity concentration of SiC epitaxial layer 122 is equal to or lower than the n-type impurity concentration of SiC semiconductor substrate 121.
  • the n-type impurity concentration of SiC epitaxial layer 122 is less than the n-type impurity concentration of SiC semiconductor substrate 121.
  • the n-type impurity concentration of SiC semiconductor substrate 121 may be 1.0 ⁇ 10 18 cm ⁇ 3 or more and 1.0 ⁇ 10 21 cm ⁇ 3 or less.
  • the n-type impurity concentration of SiC epitaxial layer 122 may be 1.0 ⁇ 10 15 cm ⁇ 3 or more and 1.0 ⁇ 10 18 cm ⁇ 3 or less.
  • SiC epitaxial layer 122 has a plurality of regions having different n-type impurity concentrations along the normal direction of first main surface 103. More specifically, SiC epitaxial layer 122 includes a high concentration region 122a having a relatively high n-type impurity concentration, and a low concentration region 122b having a low n-type impurity concentration relative to high concentration region 122a.
  • the high concentration region 122a is formed in a region on the first main surface 103 side.
  • the low concentration region 122b is formed in a region on the second main surface 104 side with respect to the high concentration region 122a.
  • the n-type impurity concentration in the high concentration region 122a may be 1 ⁇ 10 16 cm ⁇ 3 or more and 1 ⁇ 10 18 cm ⁇ 3 or less.
  • the n-type impurity concentration of the low concentration region 122b may be 1 ⁇ 10 15 cm ⁇ 3 or more and 1 ⁇ 10 16 cm ⁇ 3 or less.
  • the thickness of the high concentration region 122a is equal to or less than the thickness of the low concentration region 122b. More specifically, the thickness of the high concentration region 122a is less than the thickness of the low concentration region 122b. That is, the thickness of the high concentration region 122 a is less than half of the total thickness of the SiC epitaxial layer 122.
  • raised portion group 115 (plural raised portions 114) and groove 117 are formed in SiC semiconductor substrate 121.
  • a modified layer 104a in which a part of SiC of the SiC semiconductor layer 102 (SiC semiconductor substrate 121) is modified to other properties is formed.
  • the modified layer 104 a is formed by an annealing method for the second main surface 104.
  • the modified layer 104a contains Si atoms and C atoms. More specifically, the modified layer 104a has a carbon density lower than that of the region outside the modified layer 104a in the SiC semiconductor layer 102 (SiC semiconductor substrate 121).
  • the modified layer 104a has a silicon density exceeding the carbon density. That is, the modified layer 104a includes a Si modified layer in which SiC of the SiC semiconductor layer 102 (SiC semiconductor substrate 121) is modified to Si.
  • the Si modified layer may be a Si amorphous layer.
  • the modified layer 104a may include lattice defects due to SiC modification. That is, the modified layer 104a may include a lattice defect region having a defect level introduced due to the modification of SiC.
  • the modified layer 104 a is formed in a region along the raised portion group 115 on the second main surface 104. Thereby, the plurality of raised portions 114 in each raised portion group 115 are formed by the modified layer 104a.
  • the modified layer 104a is also formed in the space 116 in this embodiment.
  • the modified layer 104 a extends from the raised portion group 115 to the space 116. That is, the annealing treatment method for the second main surface 104 extends to the space 116.
  • the thickness of the portion along the raised portion group 115 in the modified layer 104a is greater than or equal to the thickness of the portion along the space 116 in the modified layer 104a due to the presence of the raised portion 114. More specifically, the thickness of the portion along the raised portion group 115 in the modified layer 104a is larger than the thickness of the portion along the space 116 in the modified layer 104a.
  • the resistance value of the second major surface 104 when the raised portion group 115 is not present on the second major surface 104 is greater than the resistance value of the second major surface 104 when the raised portion group 115 is present on the second major surface 104. large.
  • the plurality of raised portion groups 115 have a resistance value equal to or lower than the resistance value of a single SiC single crystal as electrical characteristics. More specifically, the plurality of raised portion groups 115 have a resistance value lower than the resistance value of a single SiC single crystal. In addition, the plurality of raised portion groups 115 have a resistance value equal to or lower than the resistance value of the space 116. More specifically, the plurality of raised portion groups 115 have a resistance value lower than the resistance value of the space 116.
  • the resistance value as an electrical characteristic of the raised portion group 115 is reduced by the modified layer 104a. That is, the resistance value of the raised portion group 115 is lower than the resistance value of the SiC single crystal due to the modified layer 104a.
  • the resistance value as an electrical characteristic of the space 116 is also lower than the resistance value of the SiC single crystal due to the modified layer 104a.
  • a drain pad 123 is formed on the second main surface 104.
  • the maximum voltage that can be applied between the source pad 110 and the drain pad 123 at the time of OFF may be 1000 V or more and 10,000 V or less.
  • the drain pad 123 is directly connected to the second main surface 104.
  • the drain pad 123 covers the raised portion group 115 on the second main surface 104.
  • the drain pad 123 collectively covers the plurality of raised portion groups 115.
  • the drain pad 123 is formed in a film shape following the outer surface of the raised portion group 115 (the outer surface of the plurality of raised portions 114) and the inner surface of the groove 117.
  • a protruding portion 123 a protruding in a direction away from the second main surface 104 is formed in a portion covering the outer surface of the protruding portion group 115 (the outer surface of the plurality of protruding portions 114) on the outer surface of the drain pad 123.
  • a recess portion 123 b that is recessed toward the second main surface 104 is formed in a portion that covers the groove 117 on the outer surface of the drain pad 123.
  • the drain pad 123 forms an ohmic contact with the second main surface 104. More specifically, the drain pad 123 forms an ohmic contact with the raised portion group 115.
  • the drain pad 123 forms an ohmic contact with the plurality of raised portion groups 115.
  • the drain pad 123 forms an ohmic contact with the space 116.
  • the drain pad 123 has a stacked structure including a plurality of electrode layers stacked on the second main surface 104.
  • the drain pad 123 has a four-layer structure including the Ti layer 124, the Ni layer 125, the Au layer 126, and the Ag layer 127 stacked in this order from the second main surface 104.
  • the Ti layer 124, the Ni layer 125, the Au layer 126, and the Ag layer 127 are each formed in a film shape following the outer surface of the raised portion group 115 (the outer surface of the plurality of raised portions 114) and the inner surface of the groove 117.
  • the raised portion 123 a and the recessed portion 123 b of the drain pad 123 are formed on the outer surface of the Ag layer 127.
  • the Ti layer 124 is directly connected to the second main surface 104.
  • the Ti layer 124 collectively covers the plurality of raised portion groups 115 and forms ohmic contact with the second main surface 104. In this form, the Ti layer 124 also forms ohmic contact with the space 116.
  • the Ni layer 125 covers almost the entire region or the entire region of the Ti layer 124.
  • the Au layer 126 covers almost the entire area or the entire area of the Ni layer 125.
  • the Ag layer 127 covers almost the entire region or the entire region of the Au layer 126.
  • the thickness of the Ti layer 124 may be 0.01 ⁇ m or more and 5 ⁇ m or less (for example, about 0.07 ⁇ m).
  • the thickness of the Ni layer 125 may be not less than 0.1 ⁇ m and not more than 40 ⁇ m (for example, about 1.2 ⁇ m).
  • the thickness of the Au layer 126 may be not less than 0.1 ⁇ m and not more than 40 ⁇ m (for example, about 0.07 ⁇ m).
  • the thickness of the Ag layer 127 may be not less than 0.1 ⁇ m and not more than 40 ⁇ m (for example, about 0.3 ⁇ m).
  • the drain pad 123 may have a single layer structure including a Ti layer 124, a Ni layer 125, an Au layer 126, or an Ag layer 127.
  • the drain pad 123 forms an ohmic contact with the second main surface 104 without using a silicide layer that mainly includes silicide.
  • the drain pad 123 forms an ohmic contact with each raised portion group 115 without using a silicide layer that mainly includes silicide.
  • the drain pad 123 forms an ohmic contact with the second main surface 104 without a carbon layer containing carbon as a main component.
  • the drain pad 123 forms an ohmic contact with each raised portion group 115 without a carbon layer including carbon as a main component.
  • the drain pad 123 does not include a region where a material mainly including silicide is formed in layers. In addition, the drain pad 123 does not include a region in which a material mainly including carbon is formed in a layer shape.
  • the drain pad 123 may have a structure similar to the structure of the electrode 10 according to the third embodiment described above.
  • the drain pad 123 may have a structure similar to the structure of the electrode 10 according to the aforementioned fourth embodiment.
  • the SiC semiconductor substrate 121 is formed as a drain region 128 of the MISFET.
  • the SiC epitaxial layer 122 is formed as a drift region 129 of the MISFET.
  • a p-type body region 131 is formed in the surface layer portion of the first main surface 103 in the active region 106.
  • the p-type impurity concentration in the body region 131 may be 1 ⁇ 10 17 cm ⁇ 3 or more and 1 ⁇ 10 20 cm ⁇ 3 or less.
  • the active region 106 is defined by the body region 131.
  • a plurality of gate trenches 135 are formed in the surface layer portion of the first main surface 103 in the active region 106.
  • the plurality of gate trenches 135 are formed at intervals along the first direction X.
  • the plurality of gate trenches 135 are formed in a strip shape extending substantially parallel to or parallel to the second direction Y.
  • the plurality of gate trenches 135 are formed in stripes extending substantially parallel to or parallel to the second direction Y in plan view. That is, in this embodiment, the plurality of gate trenches 135 intersect with the plurality of raised portion groups 115 in a plan view.
  • the plurality of raised portion groups 115 may be formed in a stripe shape extending substantially parallel to or parallel to the second direction Y.
  • the plurality of gate trenches 135 may extend substantially parallel to or parallel to the plurality of raised portion groups 115 in plan view.
  • the plurality of gate trenches 135 may be formed in a stripe shape extending in parallel with the first direction X. In this case, the plurality of gate trenches 135 may extend substantially parallel to or parallel to the plurality of raised portion groups 115 in plan view.
  • each gate trench 135 may extend substantially parallel to or parallel to the [11-20] direction.
  • Each gate trench 135 may extend substantially parallel to or parallel to the [1-100] direction orthogonal to the [11-20] direction.
  • each gate trench 135 extends in a band shape from a peripheral portion on one side (side surface 105B side) to a peripheral portion on the other side (side surface 105D side) in the first main surface 103 in plan view.
  • Each gate trench 135 crosses an intermediate portion between the peripheral portion on one side and the peripheral portion on the other side in the first main surface 103.
  • One end of each gate trench 135 is located at the peripheral edge on one side of the first main surface 103.
  • the other end of each gate trench 135 is located on the other peripheral edge of the first main surface 103.
  • Each gate trench 135 has a length of millimeter order (1 mm or more).
  • the length of each gate trench 135 is 1 mm or more and 10 mm or less (for example, 2 mm or more and 5 mm or less) in this embodiment.
  • the total extension of the one or more gate trenches 135 per unit area may be not less than 0.5 ⁇ m / ⁇ m 2 and not more than 0.75 ⁇ m / ⁇ m 2 .
  • Each gate trench 135 includes an active trench portion 135a and a contact trench portion 135b.
  • the active trench portion 135 a is a portion formed in the active region 106 in the gate trench 135.
  • the contact trench portion 135 b is a portion that is drawn from the active trench portion 135 a to the outer region 107 in the gate trench 135.
  • Each gate trench 135 penetrates the body region 131 and reaches the SiC epitaxial layer 122.
  • the bottom wall of each gate trench 135 is located in SiC epitaxial layer 122. More specifically, the bottom wall of each gate trench 135 is located in high concentration region 122 a of SiC epitaxial layer 122.
  • the depth of the gate trench 135 may be not less than 0.5 ⁇ m and not more than 3 ⁇ m.
  • the depth of the gate trench 135 may be 0.5 ⁇ m to 1 ⁇ m, 1 ⁇ m to 1.5 ⁇ m, 1.5 ⁇ m to 2 ⁇ m, 2 ⁇ m to 2.5 ⁇ m, or 2.5 ⁇ m to 4 ⁇ m.
  • the depth of the gate trench 135 is preferably not less than 0.5 ⁇ m and not more than 1.0 ⁇ m.
  • the first direction X width of the gate trench 135 may be not less than 0.1 ⁇ m and not more than 2 ⁇ m.
  • the first direction X width of the gate trench 135 may be 0.1 ⁇ m or more and 0.5 ⁇ m or less, 0.5 ⁇ m or more and 1 ⁇ m or less, 1 ⁇ m or more and 1.5 ⁇ m or less, or 1.5 ⁇ m or more and 2 ⁇ m or less.
  • the first direction X width of the gate trench 135 is preferably 0.1 ⁇ m or more and 0.5 ⁇ m or less.
  • each gate trench 135 includes a curved portion 137 that curves toward the inside of the gate trench 135.
  • the opening edge portion 136 of the gate trench 135 is a corner portion connecting the first main surface 103 and the side wall of the gate trench 135.
  • the electric field applied to the opening edge portion 136 of the gate trench 135 is relaxed by the curved portion 137.
  • n + -type source region 138 is formed in a region along the side wall of the gate trench 135 in the surface layer portion of the body region 131.
  • the n-type impurity concentration of the source region 138 may be 1.0 ⁇ 10 18 cm ⁇ 3 or more and 1.0 ⁇ 10 21 cm ⁇ 3 or less.
  • a plurality of source regions 138 are formed along one side wall and the other side wall of the gate trench 135 in the first direction X.
  • the plurality of source regions 138 are each formed in a strip shape extending substantially parallel to or parallel to the second direction Y.
  • the plurality of source regions 138 are formed in a stripe shape in plan view. Similar to the gate trench 135, the plurality of source regions 138 intersect the plurality of raised portion groups 115 in plan view.
  • each gate trench 135, a gate insulating layer 139 and a gate electrode layer 140 are formed in each gate trench 135, a gate insulating layer 139 and a gate electrode layer 140 are formed.
  • the gate insulating layer 139 and the gate electrode layer 140 are indicated by hatching.
  • the gate insulating layer 139 includes silicon oxide.
  • the gate insulating layer 139 may include another insulating film such as silicon nitride.
  • the gate insulating layer 139 is formed in a film shape along the inner wall surface of the gate trench 135.
  • the gate insulating layer 139 defines a recess space in the gate trench 135.
  • the gate insulating layer 139 includes a first region 139a, a second region 139b, and a third region 139c.
  • the first region 139 a is formed along the side wall of the gate trench 135.
  • the second region 139b is formed along the bottom wall of the gate trench 135.
  • the third region 139 c is formed along the first main surface 103.
  • the thickness T1 of the first region 139a of the gate insulating layer 139 is smaller than the thickness T2 of the second region 139b of the gate insulating layer 139 and the thickness T3 of the third region 139c of the gate insulating layer 139.
  • the ratio T2 / T1 of the thickness T2 of the second region 139b to the thickness T1 of the first region 139a may be 2 or more and 5 or less.
  • the ratio T3 / T1 of the thickness T3 of the third region 139c to the thickness T1 of the first region 139a may be 2 or more and 5 or less.
  • the thickness T1 of the first region 139a may be not less than 0.01 ⁇ m and not more than 0.2 ⁇ m.
  • the thickness T2 of the second region 139b may be 0.05 ⁇ m or more and 0.5 ⁇ m or less.
  • the thickness T3 of the third region 139c may be 0.05 ⁇ m or more and 0.5 ⁇ m or less.
  • the first region 139a By forming the first region 139a thin, an increase in carriers induced in the region near the side wall of the gate trench 135 in the body region 131 can be suppressed. Thereby, an increase in channel resistance can be suppressed.
  • the second region 139b By forming the second region 139b thick, the electric field concentration on the bottom wall of the gate trench 135 can be reduced.
  • the breakdown voltage of the gate insulating layer 139 in the vicinity of the opening edge portion 136 of the gate trench 135 can be improved.
  • the gate electrode layer 140 can be appropriately opposed to the SiC semiconductor layer 102 with the gate insulating layer 139 interposed therebetween.
  • the gate electrode layer 140 is embedded in the gate trench 135 with the gate insulating layer 139 interposed therebetween. More specifically, the gate electrode layer 140 is embedded in a recess space defined by the gate insulating layer 139 in the gate trench 135. The gate electrode layer 140 is controlled by the gate voltage.
  • the gate electrode layer 140 is formed in a wall shape extending along the normal direction of the first main surface 103 in a cross-sectional view.
  • the gate electrode layer 140 has an upper end located on the opening side of the gate trench 135.
  • the upper end portion of the gate electrode layer 140 is formed in a curved shape that is recessed toward the bottom wall of the gate trench 135.
  • the cross-sectional area of the gate electrode layer 140 may be 0.05 ⁇ m 2 or more and 0.5 ⁇ m 2 or less.
  • the cross-sectional area of the gate electrode layer 140 is a cross-sectional area when the gate electrode layer 140 is cut in a direction orthogonal to the direction in which the gate trench 135 extends.
  • the cross-sectional area of the gate electrode layer 140 is 0.05 ⁇ m 2 to 0.1 ⁇ m 2 , 0.1 ⁇ m 2 to 0.2 ⁇ m 2 , 0.2 ⁇ m 2 to 0.3 ⁇ m 2 , 0.3 ⁇ m 2 to 0.4 ⁇ m. It may be 2 or less, or 0.4 ⁇ m 2 or more and 0.5 ⁇ m 2 or less.
  • the cross-sectional area of the gate electrode layer 140 is defined by the product of the depth of the gate electrode layer 140 and the width of the gate electrode layer 140.
  • the depth of the gate electrode layer 140 is a distance from the upper end portion to the lower end portion of the gate electrode layer 140.
  • the width of the gate electrode layer 140 is the width of the gate electrode layer 140 at an intermediate position between the upper end portion and the lower end portion of the gate electrode layer 140.
  • the position of the upper end portion of the gate electrode layer 140 is an intermediate position on the upper surface of the gate electrode layer 140.
  • the gate electrode layer 140 includes p-type polysilicon to which p-type impurities are added.
  • the p-type impurity may contain at least one of boron (B), aluminum (Al), indium (In), and gallium (Ga).
  • the p-type impurity concentration of the gate electrode layer 140 is equal to or higher than the p-type impurity concentration of the body region 131. More specifically, the p-type impurity concentration of the gate electrode layer 140 is higher than the p-type impurity concentration of the body region 131.
  • the p-type impurity concentration of the gate electrode layer 140 may be 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 22 cm ⁇ 3 or less.
  • the sheet resistance of the gate electrode layer 140 may be 10 ⁇ / ⁇ or more and 500 ⁇ / ⁇ or less (in this embodiment, about 200 ⁇ / ⁇ ).
  • a gate wiring layer 141 is formed in the outer region 107.
  • the gate wiring layer 141 is electrically connected to the gate pad 108 and the gate finger 109.
  • the gate wiring layer 141 is formed on the first main surface 103. More specifically, the gate wiring layer 141 is formed on the third region 139c of the gate insulating layer 139.
  • the gate wiring layer 141 is formed along the gate finger 109 in this embodiment.
  • the gate wiring layer 141 is formed along the three side surfaces 105A, 105B, and 105D of the SiC semiconductor layer 102, and partitions the active region 106 from three directions.
  • the gate wiring layer 141 is connected to the gate electrode layer 140 exposed from the contact trench portion 135b of each gate trench 135.
  • the gate wiring layer 141 is formed by a lead portion that is drawn from the gate electrode layer 140 onto the first main surface 103.
  • the upper end portion of the gate wiring layer 141 is connected to the upper end portion of the gate electrode layer 140.
  • a low resistance electrode layer 142 is formed on the gate electrode layer 140.
  • the low resistance electrode layer 142 covers the upper end portion of the gate electrode layer 140 in the gate trench 135.
  • the low resistance electrode layer 142 includes a conductive material having a sheet resistance lower than that of the gate electrode layer 140.
  • the sheet resistance of the low resistance electrode layer 142 may be not less than 0.01 ⁇ / ⁇ and not more than 10 ⁇ / ⁇ .
  • the sheet resistance of the low resistance electrode layer 142 is 0.01 ⁇ / ⁇ or more and 0.1 ⁇ / ⁇ or less, 0.1 ⁇ / ⁇ or more and 1 ⁇ / ⁇ or less, 1 ⁇ / ⁇ or more and 2 ⁇ / ⁇ or less, 2 ⁇ / ⁇ or more and 4 ⁇ / ⁇ or less. 4 ⁇ / ⁇ or more and 6 ⁇ / ⁇ or less, 6 ⁇ / ⁇ or more and 8 ⁇ / ⁇ or less, or 8 ⁇ / ⁇ or more and 10 ⁇ / ⁇ or less may be used.
  • the current supplied in the gate trench 135 flows through the low resistance electrode layer 142 having a relatively low sheet resistance and is transmitted to the gate electrode layer 140.
  • the entire gate electrode layer 140 can be quickly shifted from the off state to the on state. Therefore, a delay in switching response can be suppressed.
  • the low-resistance electrode layer 142 can appropriately suppress a delay in switching response. That is, the low resistance electrode layer 142 is formed as a current diffusion electrode layer that diffuses current in the gate trench 135.
  • the low resistance electrode layer 142 is formed in a film shape.
  • the low-resistance electrode layer 142 has a connection portion 142a that contacts the upper end portion of the gate electrode layer 140 and a non-connection portion 142b opposite to the connection portion 142a.
  • the connecting portion 142 a and the non-connecting portion 142 b of the low resistance electrode layer 142 may be formed in a curved shape following the upper end portion of the gate electrode layer 140.
  • the connecting portion 142a and the non-connecting portion 142b can take various forms.
  • the whole connecting portion 142 a may be located above the first main surface 103.
  • the entire connection part 142 a may be located below the first main surface 103.
  • the connecting portion 142a may include a portion located above the first main surface 103.
  • the connecting portion 142a may include a portion located below the first main surface 103.
  • the center part of the connection part 142a may be located below the first main surface 103, and the peripheral part of the connection part 142a may be located above the first main surface 103.
  • the whole unconnected portion 142b may be located above the first main surface 103.
  • the whole non-connecting part 142 b may be located below the first main surface 103.
  • the non-connecting portion 142b may include a portion located above the first main surface 103.
  • the non-connecting portion 142b may include a portion located below the first main surface 103.
  • the central portion of the non-connecting portion 142 b may be located below the first main surface 103, and the peripheral portion of the non-connecting portion 142 b may be located above the first main surface 103.
  • the low-resistance electrode layer 142 has an edge 142 c that is in contact with the gate insulating layer 139.
  • the edge portion 142c is in contact with a corner portion of the gate insulating layer 139 that connects the first region 139a and the second region 139b.
  • the edge 142c is formed on the first main surface 103 side with respect to the bottom of the source region 138.
  • the edge 142c is formed closer to the first main surface 103 than the boundary between the body region 131 and the source region 138.
  • the edge 142c faces the source region 138 with the gate insulating layer 139 interposed therebetween.
  • the edge 142c does not face the body region 131 with the gate insulating layer 139 interposed therebetween.
  • the current path can be formed by undesired diffusion of the electrode material of the low resistance electrode layer 142 with respect to the gate insulating layer 139.
  • the structure in which the edge 142c of the low resistance electrode layer 142 is connected to the third region 139c of the relatively thick gate insulating layer 139 is effective in reducing the risk of current paths. It is.
  • the thickness TR of the low-resistance electrode layer 142 is equal to or less than the thickness TG of the gate electrode layer 140 (TR ⁇ TG). More specifically, the thickness TR of the low resistance electrode layer 142 is equal to or less than half the thickness TG of the gate electrode layer 140 (TR ⁇ TG / 2).
  • the ratio TR / TG of the thickness TR of the low resistance electrode layer 142 to the thickness TG of the gate electrode layer 140 is 0.01 or more and 1 or less.
  • the ratio TR / TG is 0.01 to 0.1, 0.1 to 0.25, 0.25 to 0.5, 0.5 to 0.75, or 0.75 to 1 It may be.
  • the thickness TG of the gate electrode layer 140 may be not less than 0.5 ⁇ m and not more than 3 ⁇ m.
  • the thickness TG may be 0.5 ⁇ m to 1 ⁇ m, 1 ⁇ m to 1.5 ⁇ m, 1.5 ⁇ m to 2 ⁇ m, 2 ⁇ m to 2.5 ⁇ m, or 2.5 ⁇ m to 3 ⁇ m.
  • the thickness TR of the low resistance electrode layer 142 may be 0.01 ⁇ m or more and 3 ⁇ m or less. Thickness TR is 0.01 ⁇ m to 0.1 ⁇ m, 0.1 ⁇ m to 0.5 ⁇ m, 0.5 ⁇ m to 1 ⁇ m, 1 ⁇ m to 1.5 ⁇ m, 1.5 ⁇ m to 2 ⁇ m, 2 ⁇ m to 2.5 ⁇ m Alternatively, it may be 2.5 ⁇ m or more and 3 ⁇ m or less.
  • the low resistance electrode layer 142 also covers the upper end portion of the gate wiring layer 141 in this embodiment.
  • a portion of the low resistance electrode layer 142 covering the upper end portion of the gate wiring layer 141 is formed integrally with a portion of the low resistance electrode layer 142 covering the upper end portion of the gate electrode layer 140.
  • the low resistance electrode layer 142 covers the entire area of the gate electrode layer 140 and the entire area of the gate wiring layer 141. A current supplied from the gate pad 108 and the gate finger 109 to the gate wiring layer 141 flows through the low resistance electrode layer 142 having a relatively low sheet resistance, and is transmitted to the gate electrode layer 140 and the gate wiring layer 141.
  • the entire gate electrode layer 140 can be quickly shifted from the off state to the on state via the gate wiring layer 141. Therefore, a delay in switching response can be suppressed.
  • the delay of the switching response can be appropriately suppressed by the low resistance electrode layer 142 covering the upper end portion of the gate wiring layer 141.
  • the low resistance electrode layer 142 includes a polycide layer.
  • the polycide layer is formed by siliciding a portion forming the surface layer portion of the gate electrode layer 140 with a metal material. More specifically, the polycide layer is formed of a p-type polycide layer containing p-type impurities added to p-type polysilicon (gate electrode layer 140).
  • the low resistance electrode layer 142 has a specific resistance of 10 ⁇ ⁇ cm to 110 ⁇ ⁇ cm.
  • the specific resistance of the low resistance electrode layer 142 is 10 ⁇ ⁇ cm to 25 ⁇ ⁇ cm, 25 ⁇ ⁇ cm to 50 ⁇ ⁇ cm, 50 ⁇ ⁇ cm to 75 ⁇ ⁇ cm, 75 ⁇ ⁇ cm to 100 ⁇ ⁇ cm, or 100 ⁇ ⁇ cm. It may be cm or more and 110 ⁇ ⁇ cm or less.
  • the low resistance electrode layer 142 includes at least one of TiSi, TiSi 2 , NiSi, CoSi, CoSi 2 , MoSi 2, and WSi 2 .
  • NiSi, CoSi 2 and TiSi 2 among these species are suitable as polycide layers for forming the low-resistance electrode layer 142 because of their relatively low specific resistance and temperature dependency.
  • the sheet resistance in the gate trench 135 is less than or equal to the sheet resistance of the gate electrode layer 140 alone.
  • the sheet resistance in the gate trench 135 is preferably less than or equal to the sheet resistance of n-type polysilicon doped with n-type impurities.
  • the sheet resistance in the gate trench 135 is approximated to the sheet resistance of the low resistance electrode layer 142. That is, the sheet resistance in the gate trench 135 may be 0.01 ⁇ / ⁇ or more and 10 ⁇ / ⁇ or less.
  • the sheet resistance in the gate trench 135 is 0.01 ⁇ / ⁇ to 0.1 ⁇ / ⁇ , 0.1 ⁇ / ⁇ to 1 ⁇ / ⁇ , 1 ⁇ / ⁇ to 2 ⁇ / ⁇ , 2 ⁇ / ⁇ to 4 ⁇ / ⁇ It may be 4 ⁇ / ⁇ or more and 6 ⁇ / ⁇ or less, 6 ⁇ / ⁇ or more and 8 ⁇ / ⁇ or less, or 8 ⁇ / ⁇ or more and 10 ⁇ / ⁇ or less.
  • the sheet resistance in the gate trench 135 is preferably less than 10 ⁇ / ⁇ .
  • a plurality of source trenches 145 are formed in the first main surface 103 in the active region 106.
  • Each source trench 145 is formed in a region between two adjacent gate trenches 135.
  • Each source trench 145 is formed in a strip shape extending substantially parallel to or parallel to the second direction Y.
  • the plurality of source trenches 145 are formed in stripes in plan view. Similar to the gate trench 135, the plurality of source trenches 145 intersect the plurality of raised portion groups 115 in plan view.
  • Each source trench 145 passes through the body region 131 and reaches the SiC epitaxial layer 122.
  • the bottom wall of each source trench 145 is located in SiC epitaxial layer 122. More specifically, the bottom wall of each source trench 145 is located in high concentration region 122 a of SiC epitaxial layer 122.
  • the depth of the source trench 145 may be approximately equal to the depth of the gate trench 135.
  • the depth of the source trench 145 may be greater than or equal to the depth of the gate trench 135.
  • the pitch between the central portions of the adjacent source trenches 145 may be 1.5 ⁇ m or more and 3 ⁇ m or less.
  • the pitch between the central portions of the source trenches 145 may be 1.5 ⁇ m to 2 ⁇ m, 2 ⁇ m to 2.5 ⁇ m, or 2.5 ⁇ m to 3 ⁇ m.
  • the depth of the source trench 145 may be not less than 0.5 ⁇ m and not more than 10 ⁇ m.
  • the depth of the source trench 145 may be 0.5 ⁇ m to 1 ⁇ m, 1 ⁇ m to 2.5 ⁇ m, 2.5 ⁇ m to 5 ⁇ m, 5 ⁇ m to 7.5 ⁇ m, or 7.5 ⁇ m to 10 ⁇ m.
  • the first direction X width of the source trench 145 may be not less than 0.1 ⁇ m and not more than 2 ⁇ m.
  • the first direction X width of the source trench 145 may be 0.1 ⁇ m or more and 0.5 ⁇ m or less, 0.5 ⁇ m or more and 1 ⁇ m or less, 1 ⁇ m or more and 1.5 ⁇ m or less, or 1.5 ⁇ m or more and 2 ⁇ m or less.
  • the first direction X width of the source trench 145 may be substantially equal to the first direction X width of the gate trench 135.
  • the first direction X width of the source trench 145 may be greater than or equal to the first direction X width of the gate trench 135.
  • each source trench 145 includes a curved portion 147 that is curved inwardly of the source trench 145.
  • the opening edge portion 146 of the source trench 145 is a corner portion connecting the first main surface 103 and the side wall of the source trench 145.
  • the electric field with respect to the opening edge portion 146 of the source trench 145 is distributed along the curved portion 147. Thereby, the electric field concentration with respect to the opening edge part 146 of the source trench 145 can be relieved.
  • a p + -type contact region 148 is formed in a region along the side wall of the source trench 145 in the SiC semiconductor layer 102.
  • a plurality of contact regions 148 are formed on one side surface and the other side surface of one source trench 145.
  • the plurality of contact regions 148 are formed at intervals along the second direction Y.
  • the plurality of contact regions 148 are formed at intervals from the gate trench 135 in the first direction X.
  • a p-type deep well region 149 is formed in a region along the inner wall of the source trench 145 in the SiC semiconductor layer 102.
  • the deep well region 149 is formed in a strip shape extending along the source trench 145.
  • the deep well region 149 extends along the inner wall of the source trench 145.
  • the deep well region 149 extends along the side wall of the source trench 145 and covers the bottom wall of the source trench 145 through the edge portion.
  • the deep well region 149 continues to the body region 131 on the side wall of the source trench 145.
  • the deep well region 149 has a bottom portion located on the second main surface 104 side with respect to the bottom wall of the gate trench 135. Deep well region 149 is formed in high concentration region 122 a of SiC epitaxial layer 122.
  • the p-type impurity concentration of the deep well region 149 may be substantially equal to the p-type impurity concentration of the body region 131.
  • the p-type impurity concentration of the deep well region 149 may exceed the p-type impurity concentration of the body region 131.
  • the p-type impurity concentration of the deep well region 149 may be less than the p-type impurity concentration of the body region 131.
  • the p-type impurity concentration of the deep well region 149 may be equal to or lower than the p-type impurity concentration of the contact region 148.
  • the p-type impurity concentration of the deep well region 149 may be less than the p-type impurity concentration of the contact region 148.
  • the p-type impurity concentration of the deep well region 149 may be 1.0 ⁇ 10 17 cm ⁇ 3 or more and 1.0 ⁇ 10 19 cm ⁇ 3 or less.
  • each source trench 145 a source insulating layer 150 and a source electrode layer 151 are formed.
  • the source insulating layer 150 and the source electrode layer 151 are shown by hatching for the sake of clarity.
  • the source insulating layer 150 may contain silicon oxide.
  • the source insulating layer 150 is formed in a film shape along the inner wall surface of the source trench 145, and defines a recess space in the source trench 145.
  • the source insulating layer 150 includes a first region 150a and a second region 150b.
  • the first region 150 a is formed along the side wall of the source trench 145.
  • the second region 150 b is formed along the bottom wall of the source trench 145.
  • the thickness T11 of the first region 150a of the source insulating layer 150 is smaller than the thickness T12 of the second region 150b of the source insulating layer 150.
  • the ratio T12 / T11 of the thickness T12 of the second region 150b to the thickness T11 of the first region 150a may be 2 or more and 5 or less.
  • the thickness T11 of the first region 150a may be not less than 0.01 ⁇ m and not more than 0.2 ⁇ m.
  • the thickness T12 of the second region 150b may be 0.05 ⁇ m or more and 0.5 ⁇ m or less.
  • the thickness T11 of the first region 150a may be substantially equal to the thickness T1 of the first region 139a of the gate insulating layer 139.
  • the thickness T12 of the second region 150b may be substantially equal to the thickness T2 of the second region 139b of the gate insulating layer 139.
  • the source insulating layer 150 exposes the opening edge portion 146 of the source trench 145. More specifically, the source insulating layer 150 exposes the source region 138 and the contact region 148 from the opening edge portion 146 of the source trench 145.
  • the first region 150 a of the source insulating layer 150 has an upper end portion located on the opening side of the source trench 145.
  • the upper end portion of the first region 150 a is formed below the first main surface 103.
  • the upper end portion of the first region 150 a exposes the side wall of the source trench 145 on the opening side of the source trench 145. In this manner, the first region 150a exposes the source region 138 and the contact region 148 from the opening edge portion 146 of the source trench 145.
  • the source electrode layer 151 is embedded in the source trench 145 with the source insulating layer 150 interposed therebetween. More specifically, the source electrode layer 151 is embedded in a recess space defined by the source insulating layer 150 in the source trench 145. The source electrode layer 151 is controlled by the source voltage.
  • the source electrode layer 151 has an upper end located on the opening side of the source trench 145.
  • the upper end portion of the source electrode layer 151 is formed below the first main surface 103.
  • the upper end portion of the source electrode layer 151 may be formed flush with the upper end portion of the source insulating layer 150.
  • the upper end portion of the source electrode layer 151 may protrude above the upper end portion of the source insulating layer 150.
  • the upper end portion of the source electrode layer 151 may be located below the upper end portion of the source insulating layer 150.
  • the thickness of the source electrode layer 151 may be not less than 0.5 ⁇ m and not more than 10 ⁇ m (for example, about 1 ⁇ m).
  • the thickness of the source electrode layer 151 may be 0.5 ⁇ m to 1 ⁇ m, 1 ⁇ m to 2 ⁇ m, 2 ⁇ m to 4 ⁇ m, 4 ⁇ m to 6 ⁇ m, 6 ⁇ m to 8 ⁇ m, or 8 ⁇ m to 10 ⁇ m.
  • the source electrode layer 151 preferably includes polysilicon having a property close to that of SiC. Thereby, the stress generated in SiC semiconductor layer 102 can be reduced.
  • the source electrode layer 151 preferably includes p-type polysilicon to which a p-type impurity is added.
  • the source electrode layer 151 can be formed simultaneously with the gate electrode layer 140.
  • the p-type impurity may contain at least one of boron (B), aluminum (Al), indium (In), and gallium (Ga).
  • the p-type impurity concentration of the source electrode layer 151 is equal to or higher than the p-type impurity concentration of the body region 131. More specifically, the p-type impurity concentration of the source electrode layer 151 is higher than the p-type impurity concentration of the body region 131.
  • the p-type impurity concentration of the source electrode layer 151 may be 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 22 cm ⁇ 3 or less.
  • the sheet resistance of the source electrode layer 151 may be 10 ⁇ / ⁇ or more and 500 ⁇ / ⁇ or less.
  • the sheet resistance of the source electrode layer 151 is 10 ⁇ / ⁇ to 50 ⁇ / ⁇ , 50 ⁇ / ⁇ to 100 ⁇ / ⁇ , 100 ⁇ / ⁇ to 200 ⁇ / ⁇ , 200 ⁇ / ⁇ to 300 ⁇ / ⁇ , 300 ⁇ / ⁇ to 400 ⁇ . / ⁇ or less, or 400 ⁇ / ⁇ or more and 500 ⁇ / ⁇ or less.
  • the p-type impurity concentration of the source electrode layer 151 may be substantially equal to the p-type impurity concentration of the gate electrode layer 140.
  • the sheet resistance of the source electrode layer 151 may be substantially equal to the sheet resistance of the gate electrode layer 140.
  • the source electrode layer 151 may include n-type polysilicon instead of p-type polysilicon.
  • the source electrode layer 151 may include at least one of tungsten, aluminum, copper, an aluminum alloy, and a copper alloy instead of p-type polysilicon.
  • the semiconductor device 101 has the trench gate electrode structure 152 and the trench source electrode structure 153.
  • the trench gate electrode structure 152 includes a gate trench 135, a gate insulating layer 139, a gate electrode layer 140 and a low resistance electrode layer 142.
  • the trench source electrode structure 153 includes a source trench 145, a source insulating layer 150, and a source electrode layer 151.
  • interlayer insulating layer 161 is formed on first main surface 103.
  • the interlayer insulating layer 161 selectively covers the active region 106 and the outer region 107.
  • the interlayer insulating layer 161 covers the trench gate electrode structure 152 in the active region 106 and covers the gate wiring layer 141 in the outer region 107.
  • the interlayer insulating layer 161 may contain silicon oxide or silicon nitride.
  • a gate contact hole 162 and a source contact hole 163 are formed in the interlayer insulating layer 161.
  • the gate contact hole 162 exposes the gate wiring layer 141 (low resistance electrode layer 142) in the outer region 107.
  • Source contact hole 163 exposes source region 138, contact region 148, and trench source electrode structure 153 in active region 106.
  • a gate pad 108, a gate finger 109, and a source pad 110 are formed on the interlayer insulating layer 161.
  • the gate finger 109 enters the gate contact hole 162 from above the interlayer insulating layer 161.
  • the gate finger 109 is electrically connected to the low resistance electrode layer 142 in the gate contact hole 162. Thereby, the electrical signal from the gate pad 108 is transmitted to the gate electrode layer 140 through the low resistance electrode layer 142 having a relatively low resistance value.
  • the source pad 110 enters the source contact hole 163 from above the interlayer insulating layer 161.
  • the source pad 110 is electrically connected to the source region 138, the contact region 148, and the source electrode layer 151 in the source contact hole 163.
  • the source electrode layer 151 may be formed using a partial region of the source pad 110.
  • FIG. 24 is a graph for explaining the sheet resistance.
  • the vertical axis represents sheet resistance [ ⁇ / ⁇ ], and the horizontal axis represents items.
  • a first bar graph L1, a second bar graph L2, and a third bar graph L3 are shown.
  • the first bar graph L1 represents the sheet resistance of n-type polysilicon.
  • the second bar graph L2 represents the sheet resistance of p-type polysilicon.
  • the third bar graph L3 represents the sheet resistance in the gate trench 135 when the low resistance electrode layer 142 is formed on the p-type polysilicon.
  • the low-resistance electrode layer 142 includes TiSi 2 (p-type titanium silicide).
  • the sheet resistance of the n-type polysilicon was 10 ⁇ / ⁇ .
  • the sheet resistance of p-type polysilicon was 200 ⁇ / ⁇ .
  • the sheet resistance when the low resistance electrode layer 142 was formed on the p-type polysilicon was 2 ⁇ / ⁇ .
  • the p-type polysilicon has a work function different from that of the n-type polysilicon, and by embedding the p-type polysilicon in the gate trench 135, the gate threshold voltage Vth can be increased by about 1V.
  • p-type polysilicon has a sheet resistance several tens of times (about 20 times) higher than that of n-type polysilicon. Therefore, when p-type polysilicon is employed as the material of the gate electrode layer 140, energy loss increases remarkably as the parasitic resistance (hereinafter simply referred to as “gate resistance”) in the gate trench 135 increases.
  • gate resistance the parasitic resistance
  • the sheet resistance can be reduced to 1/100 or less as compared with the case where the low resistance electrode layer 142 is not formed. . Further, in the structure having the low resistance electrode layer 142, the sheet resistance can be reduced to 1/5 or less as compared with the gate electrode layer 140 containing n-type polysilicon.
  • connection area of the drain pad 123 to the second main surface 104 can be increased by the raised portion group 115. Thereby, electrical characteristics can be improved.
  • the drain pad 123 forms an ohmic contact with the raised portion group 115. Thereby, good ohmic characteristics can be obtained between the SiC semiconductor layer 102 and the drain pad 123, so that the electrical characteristics can be improved.
  • the trench gate electrode structure 152 is formed in which the gate electrode layer 140 is embedded in the gate trench 135 with the gate insulating layer 139 interposed therebetween.
  • the gate electrode layer 140 is covered with the low resistance electrode layer 142 in a limited space called the gate trench 135.
  • the gate electrode layer 140 includes p-type polysilicon. Thereby, the gate threshold voltage Vth can be increased.
  • the low resistance electrode layer 142 includes a conductive material having a sheet resistance lower than that of p-type polysilicon.
  • the gate threshold voltage Vth can be increased while preventing an increase in channel resistance.
  • the gate wiring layer 141 is covered with the low resistance electrode layer 142 in the outer region 107. Thereby, the gate resistance in the gate wiring layer 141 can also be reduced.
  • the current can be efficiently diffused along the trench gate electrode structure 152. Therefore, switching delay can be shortened appropriately.
  • FIG. 25 is an enlarged view of a region corresponding to FIG. 20, and is an enlarged view for explaining the structure of the semiconductor device 171 according to the eighth embodiment of the present invention.
  • 26 is a cross-sectional view taken along line XXVI-XXVI shown in FIG.
  • structures corresponding to the structure of the semiconductor device 101 are denoted by the same reference numerals and description thereof is omitted.
  • outer gate trench 172 is formed in first main surface 103 in outer region 107.
  • the outer gate trench 172 extends in a strip shape in the outer region 107.
  • the outer gate trench 172 extends along the gate finger 109 in a region below the gate finger 109. More specifically, the outer gate trench 172 is formed along the three side surfaces 105A, 105B, and 105D of the SiC semiconductor layer 102, and partitions the active region 106 from three directions.
  • the outer gate trench 172 may be formed in an endless shape (for example, a square ring shape) surrounding the active region 106.
  • the outer gate trench 172 communicates with the contact trench portion 135b of each gate trench 135. Thereby, the outer gate trench 172 and the gate trench 135 are formed by one trench.
  • a gate wiring layer 141 is embedded in the outer gate trench 172.
  • the gate wiring layer 141 is connected to the gate electrode layer 140 at a communication portion between the outer gate trench 172 and the contact trench portion 135b.
  • the low resistance electrode layer 142 covers the upper surface of the gate wiring layer 141 in the outer gate trench 172. Therefore, the low resistance electrode layer 142 covering the gate electrode layer 140 and the low resistance electrode layer 142 covering the gate wiring layer 141 are both located in one trench.
  • the semiconductor device 171 can achieve the same effects as those described for the semiconductor device 101. Further, according to the semiconductor device 171, it is not necessary to pull out the gate wiring layer 141 on the first main surface 103.
  • FIG. 27 is a cross-sectional view of a region corresponding to FIG. 21, and is a cross-sectional view for explaining the structure of the semiconductor device 181 according to the ninth embodiment of the present invention.
  • structures corresponding to the structure of the semiconductor device 101 are denoted by the same reference numerals and description thereof is omitted.
  • each source trench 145 is formed deeper than gate trench 135.
  • the bottom wall of each source trench 145 is located on the second main surface 104 side with respect to the bottom wall of the gate trench 135. More specifically, the bottom wall of each source trench 145 is located in high concentration region 122 a of SiC epitaxial layer 122.
  • the ratio of the depth of the source trench 145 to the depth of the gate trench 135 may be 1.5 or more under the condition that the bottom wall of the source trench 145 is located in the high concentration region 122a.
  • the ratio of the depth of the source trench 145 to the depth of the gate trench 135 is preferably 2 or more.
  • the depth of the gate trench 135 may be not less than 0.5 ⁇ m and not more than 3 ⁇ m (for example, about 1 ⁇ m).
  • the depth of the source trench 145 may be not less than 0.75 ⁇ m and not more than 10 ⁇ m (for example, about 2 ⁇ m).
  • the contact region 148 extends along the inner wall of the source trench 145 and has a bottom portion that is located on the second main surface 104 side with respect to the bottom wall of the gate trench 135. .
  • Contact region 148 is formed in high concentration region 122 a of SiC epitaxial layer 122.
  • the semiconductor device 181 can achieve the same effects as those described for the semiconductor device 101.
  • FIG. 28 is a plan view of a region corresponding to FIG. 20, and is a plan view for explaining the structure of the semiconductor device 191 according to the tenth embodiment of the present invention.
  • structures corresponding to the structure of the semiconductor device 101 are denoted by the same reference numerals and description thereof is omitted.
  • the gate trench 135 is formed in a lattice shape in plan view.
  • the gate trench 135 integrally includes a plurality of gate trenches 135 extending parallel to the first direction X and a plurality of gate trenches 135 extending substantially parallel or parallel to the second direction Y.
  • a plurality of cell regions 192 are partitioned in a matrix on the first main surface 103 by gate trenches 135. Each cell region 192 is formed in a quadrangular shape in plan view.
  • the source trench 145 is formed in each of the plurality of cell regions 192.
  • the source trench 145 may be formed in a square shape in plan view.
  • the cross-sectional view along the XXI-XXI line in FIG. 28 is almost the same as the cross-sectional view shown in FIG.
  • a sectional view taken along line XXII-XXII in FIG. 28 is substantially equal to the sectional view shown in FIG.
  • the semiconductor device 191 can achieve the same effects as those described for the semiconductor device 101.
  • the gate trench 135 having a structure formed in a lattice shape instead of the stripe shape can be applied to other forms.
  • FIG. 29 is a cross-sectional view of a region corresponding to FIG. 21, and is a plan view for explaining the structure of the semiconductor device 201 according to the eleventh embodiment of the present invention.
  • structures corresponding to the structure of the semiconductor device 101 are denoted by the same reference numerals and description thereof is omitted.
  • SiC semiconductor layer 102 includes a p + type SiC semiconductor substrate 202 instead of n + type SiC semiconductor substrate 121.
  • the p + type SiC semiconductor substrate 202 is formed as a collector region of an IGBT (Insulated Gate Bipolar Transistor).
  • the description of the semiconductor device 101 is applied mutatis mutandis to the description of the semiconductor device 201 by replacing the “source” of the MISFET with the “emitter” of the IGBT and the “drain” of the MISFET with the “collector” of the IGBT.
  • the source pad 110 and the source region 138 are read as the emitter pad (110) and the emitter region (138), respectively. Further, the drain pad 123 and the drain region 128 can be read as the collector electrode layer (123) and the collector region (128), respectively.
  • the semiconductor device 201 can achieve the same effects as those described for the semiconductor device 101.
  • the p-type portion may be n-type and the n-type portion may be p-type.
  • the SiC semiconductor layers 2 and 102 may have a laminated structure including the SiC semiconductor substrates 21 and 121 and the SiC epitaxial layers 22 and 122 .
  • the SiC semiconductor layers 2 and 102 may have a single layer structure composed of the SiC semiconductor substrates 21 and 121.
  • SiC semiconductor layers 2 and 102 may have a single layer structure made of SiC epitaxial layers 22 and 122.
  • the electrode 10 includes the Ti layer 31, the Ni layer 32, the Au layer 33, and / or the Ag layer 34 have been described.
  • the electrode 10 may include an Al layer instead of or in addition to the Ti layer 31, the Ni layer 32, the Au layer 33, and / or the Ag layer 34.
  • the electrode 10 may have a laminated structure in which at least two of the Ti layer 31, the Ni layer 32, the Au layer 33, the Ag layer 34, and the Al layer are laminated in an arbitrary manner.
  • the electrode 10 may have a single layer structure including an Al layer.
  • the SiC epitaxial layer 122 having the high concentration region 122a and the low concentration region 122b is formed by the epitaxial growth method has been described.
  • the SiC epitaxial layer 122 can also be formed by the following process.
  • an SiC epitaxial layer 122 having a relatively low n-type impurity concentration is formed by an epitaxial growth method.
  • n-type impurities are introduced into the surface layer portion of SiC epitaxial layer 122 by ion implantation. Thereby, SiC epitaxial layer 122 having high concentration region 122a and low concentration region 122b is formed.
  • the gate electrode layer 140 and the gate wiring layer 141 containing p-type polysilicon doped with p-type impurities are formed has been described.
  • the gate electrode layer 140 and the gate wiring layer 141 may include n-type polysilicon doped with n-type impurities instead of p-type polysilicon. Good.
  • the low resistance electrode layer 142 may include n-type polycide.
  • the low-resistance electrode layer 142 may be formed by siliciding a portion forming a surface layer portion in n-type polysilicon with a metal material. In the case of such a structure, the gate resistance can be reduced.
  • the drain pad 123 includes the Ti layer 124, the Ni layer 125, the Au layer 126, and / or the Ag layer 127.
  • the drain pad 123 may include an Al layer instead of or in addition to the Ti layer 124, the Ni layer 125, the Au layer 126, and / or the Ag layer 127.
  • the drain pad 123 has a laminated structure in which at least two of the Ti layer 124, the Ni layer 125, the Au layer 126, the Ag layer 127, and the Al layer are laminated in any manner. You may have.
  • the drain pad 123 may have a single layer structure including an Al layer.
  • the structure of the semiconductor device 201 according to the eleventh embodiment may be employed. That is, in the seventh to tenth embodiments described above, a p + type SiC semiconductor substrate 202 may be employed instead of the n + type SiC semiconductor substrates 21 and 121. In this case, in the description of each embodiment described above, “source” is read as “emitter”, and “drain” is read as “collector”.
  • An SiC semiconductor layer having a first main surface on one side and a second main surface on the other side, a semiconductor element formed on the first main surface, and spaced apart from each other on the second main surface
  • a semiconductor device comprising: a raised portion group including a plurality of raised portions, and an electrode directly connected to the raised portion group on the second main surface.
  • connection area of the electrode to the second main surface can be increased by the raised portion group.
  • electrical characteristics can be improved.
  • the raised portion group overlaps each other in a first direction viewed from a first direction in which some of the raised portions are one of the surface directions of the second main surface.
  • the raised portion group is one of the surface directions of the first main surface, and a plurality of the raised portion groups are formed at intervals along the second direction intersecting the first direction.
  • the raised portion group is formed such that some raised portions of the raised portions are spaced along the groove in a plan view as viewed from the normal direction of the second main surface.
  • SiC semiconductor layer having a first main surface on one side and a second main surface on the other side, a semiconductor element formed on the first main surface, and spaced apart from each other on the second main surface
  • a plurality of raised portions, and some of the raised portions overlap each other in a first direction viewed from a first direction which is one of the surface directions of the second main surface.
  • a semiconductor device comprising: a raised portion group having a first portion; and an electrode formed on the second main surface and connected to the raised portion group.
  • connection area of the electrode to the second main surface can be increased by the raised portion group. Therefore, electrical characteristics can be improved.
  • the raised portion group some of the raised portions are formed apart from the first portion when viewed in the first direction, and are mutually separated when viewed in the first direction.
  • the semiconductor device according to B1 which has a second portion that overlaps.
  • the raised portion group is one of the surface directions of the first main surface, and a plurality of the raised portion groups are formed at B1 or B2 at intervals along a second direction intersecting the first direction.
  • the raised portion group is formed such that some raised portions of the raised portions are spaced along the groove in a plan view as viewed from the normal direction of the second main surface.
  • [C1] including a semiconductor layer having a main surface in which a gate trench is formed, a gate insulating layer formed along an inner wall of the gate trench, and p-type polysilicon doped with a p-type impurity, A gate electrode layer embedded in the gate trench with a layer interposed therebetween, and a low resistance electrode layer that includes a conductive material having a sheet resistance less than the sheet resistance of the gate electrode layer and covers the gate electrode layer, Semiconductor device.
  • a trench gate electrode structure in which a gate electrode layer is embedded in a gate trench with a gate insulating layer interposed therebetween is formed.
  • the gate electrode layer is covered with a low resistance electrode layer.
  • the gate electrode layer includes p-type polysilicon. Thereby, the gate threshold voltage can be increased.
  • the low resistance electrode layer includes a conductive material having a sheet resistance lower than that of p-type polysilicon. Thereby, reduction of gate resistance can be aimed at.
  • the gate insulating layer includes a first region formed along a side wall of the gate trench and a second region formed along a bottom wall of the gate trench, and the gate insulating layer includes: The semiconductor device according to any one of C1 to C5, wherein a thickness of the second region is equal to or greater than a thickness of the first region of the gate insulating layer.
  • the gate insulating layer has a third region covering the main surface of the semiconductor layer, and the thickness of the third region of the gate insulating layer is the first region of the gate insulating layer.
  • the gate trench has a curved portion curved toward the inside of the gate trench at an opening edge portion connecting the main surface of the semiconductor layer and the side wall of the gate trench.
  • the gate trench has an inclined portion inclined downward from the main surface of the semiconductor layer toward the side wall of the gate trench at an opening edge portion connecting the main surface of the semiconductor layer and the side wall of the gate trench.
  • the gate insulating layer includes a bulging portion that bulges into the gate trench at an opening edge portion of the gate trench, and the low-resistance electrode layer is formed on the bulging portion of the gate insulating layer.
  • the semiconductor device according to any one of C1 to C9, which is in contact.
  • the semiconductor device further includes a source region, a body region, and a drain region that are formed in this order from the main surface of the semiconductor layer in the thickness direction along the side wall of the gate trench,
  • the semiconductor device according to any one of C1 to C11, which faces the source region with a gate insulating layer interposed therebetween.
  • the semiconductor device further includes an emitter region, a body region, and a collector region formed in this order from the main surface of the semiconductor layer in the thickness direction along the side wall of the gate trench, and the low-resistance electrode layer includes: The semiconductor device according to any one of C1 to C12, which faces the emitter region with a gate insulating layer interposed therebetween.
  • the step of forming the low resistance electrode layer includes a step of forming a polycide layer that covers the gate electrode layer by siliciding a surface layer portion of the gate electrode layer with a metal material. Semiconductor device manufacturing method.
  • the step of forming the low-resistance electrode layer includes the step of forming the low-resistance electrode layer having a thickness equal to or less than the thickness of the gate electrode layer, according to any one of C15 to C17.
  • a method for manufacturing a semiconductor device includes the step of forming the low-resistance electrode layer having a thickness equal to or less than the thickness of the gate electrode layer, according to any one of C15 to C17.
  • [A1] to [A25], [B1] to [B22], and [C1] to [C18] can be combined in any manner between them.
  • the first to eleventh embodiments can be combined in any manner and in any form between them. That is, a form in which the features shown in the first to eleventh embodiments are combined in any form and any form may be adopted.

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Abstract

半導体装置は、一方側の第１主面および他方側の第２主面を有するＳｉＣ半導体層と、前記第１主面に形成された半導体素子と、前記第２主面において互いに間隔を空けて形成された複数の隆起部を含み、複数の前記隆起部のうちの幾つかの前記隆起部が前記第２主面の面方向の１つである第１方向から見た第１方向視において互いに重なる第１部分を有する隆起部群と、前記第２主面の上に形成され、前記隆起部群に接続された電極と、を含む。

Description

半導体装置
　本発明は、半導体装置に関する。
　特許文献１は、ＳｉＣ基板と、ＳｉＣ基板の表面に形成されたショットキーバリアダイオードと、ＳｉＣ基板の裏面に形成されたオーミック電極層と、を含む、半導体装置を開示している。
特開２０１１－１９８７８０号公報
　本発明の一実施形態は、ＳｉＣを含む構造において電気的特性を向上できる半導体装置を提供する。
　本発明の一実施形態は、一方側の第１主面および他方側の第２主面を有するＳｉＣ半導体層と、前記第１主面に形成された半導体素子と、前記第２主面において互いに間隔を空けて形成された複数の隆起部を含み、複数の前記隆起部のうちの幾つかの前記隆起部が前記第２主面の面方向の１つである第１方向から見た第１方向視において互いに重なる第１部分を有する隆起部群と、前記第２主面の上に形成され、前記隆起部群に接続された電極と、を含む、半導体装置を提供する。
　この半導体装置によれば、隆起部群によって第２主面に対する電極の接続面積を増加させることができる。これにより、電気的特性を向上できる。
　本発明における上述の、または、さらに他の目的、特徴および効果は、添付図面を参照して次に述べる実施形態の説明により明らかにされる。
図１は、本発明の第１実施形態に係る半導体装置を示す斜視図である。 図２は、図１に示す半導体装置の上面図である。 図３は、図１に示す半導体装置の底面図であって、隆起部群の第１形態例を示す底面図である。 図４Ａは、隆起部群の第２形態例を示す図である。 図４Ｂは、隆起部群の第３形態例を示す図である。 図４Ｃは、隆起部群の第４形態例を示す図である。 図４Ｄは、隆起部群の第５形態例を示す図である。 図５は、図２に示すV-V線に沿う断面図である。 図６Ａは、図１に示す半導体装置の製造に使用される半導体ウエハを示す上面図である。 図６Ｂは、図６Ａに示す半導体ウエハの底面図であって、研削工程およびアニール処理を経た状態を示す図である。 図７は、図１に示す半導体装置の製造方法の一例を説明するためのフローチャートである。 図８Ａは、図１に示す半導体装置の製造方法を示す断面図である。 図８Ｂは、図８Ａの後の工程を示す断面図である。 図８Ｃは、図８Ｂの後の工程を示す断面図である。 図８Ｄは、図８Ｃの後の工程を示す断面図である。 図８Ｅは、図８Ｄの後の工程を示す断面図である。 図８Ｆは、図８Ｅの後の工程を示す断面図である。 図８Ｇは、図８Ｆの後の工程を示す断面図である。 図８Ｈは、図８Ｇの後の工程を示す断面図である。 図８Ｉは、図８Ｈの後の工程を示す断面図である。 図８Ｊは、図８Ｉの後の工程を示す断面図である。 図８Ｋは、図８Ｊの後の工程を示す断面図である。 図８Ｌは、図８Ｋの後の工程を示す断面図である。 図８Ｍは、図８Ｌの後の工程を示す断面図である。 図８Ｎは、図８Ｍの後の工程を示す断面図である。 図８Ｏは、図８Ｎの後の工程を示す断面図である。 図８Ｐは、図８Ｏの後の工程を示す断面図である。 図８Ｑは、図８Ｐの後の工程を示す断面図である。 図８Ｒは、図８Ｑの後の工程を示す断面図である。 図９は、抵抗値および金属層の厚さの関係を示すグラフである。 図１０は、抵抗値およびレーザ照射位置のオーバラップ量の関係を示すグラフである。 図１１は、図２に対応する底面図であって、本発明の第２実施形態に係る半導体装置を示す底面図である。 図１２は、図５に対応する断面図であって、本発明の第３実施形態に係る半導体装置を示す断面図である。 図１３は、図５に対応する断面図であって、本発明の第４実施形態に係る半導体装置を示す断面図である。 図１４は、本発明の第５実施形態に係る半導体装置を示す上面図であって、ＳｉＣ半導体層の第１主面よりも上の構造を取り除いた図である。 図１５は、図１４に示すXV-XV線に沿う断面図である。 図１６は、本発明の第６実施形態に係る半導体装置を示す上面図であって、ＳｉＣ半導体層の第１主面よりも上の構造を取り除いた図である。 図１７は、図１６に示すXVII-XVII線に沿う断面図である。 図１８は、本発明の第７実施形態に係る半導体装置を示す上面図である。 図１９は、図１８に示す半導体装置の底面図である。 図２０は、図１８に示す領域XXの拡大図であって、ＳｉＣ半導体層の第１主面よりも上の構造を取り除いた図である。 図２１は、図２０のXXI-XXI線に沿う断面図である。 図２２は、図２０のXXII-XXII線に沿う断面図である。 図２３は、図２２の領域XXIIIの拡大図である。 図２４は、シート抵抗を説明するためのグラフである。 図２５は、図２０に対応する領域の拡大図であって、本発明の第８実施形態に係る半導体装置の構造を説明するための拡大図である。 図２６は、図２５に示すXXVI-XXVI線に沿う断面図である。 図２７は、図２１に対応する領域の断面図であって、本発明の第９実施形態に係る半導体装置の構造を説明するための断面図である。 図２８は、図２０に対応する領域の拡大図であって、本発明の第１０実施形態に係る半導体装置の構造を説明するための拡大図である。 図２９は、図２１に対応する領域の断面図であって、本発明の第１１実施形態に係る半導体装置の構造を説明するための平面図である。
　図１は、本発明の第１実施形態に係る半導体装置１を示す斜視図である。図２は、図１に示す半導体装置１の上面図である。図３は、図１に示す半導体装置１の底面図であって、隆起部群１２の第１形態例を示す底面図である。
　図１を参照して、半導体装置１は、ＳｉＣ（炭化シリコン）単結晶を含むＳｉＣ半導体層２を有している。ＳｉＣ半導体層２は、４Ｈ－ＳｉＣ単結晶を含んでいてもよい。
　ＳｉＣ半導体層２は、（０００１）面から［１１－２０］方向に対して１０°以内の角度で傾斜したオフ角を有している。オフ角は、より具体的には、０°以上４°以下（たとえば２°または４°）である。オフ角は、０°を超えて４°未満であってもよい。オフ角は、典型的には、２°または４°、より具体的には、２°±１０％の範囲または４°±１０％の範囲に設定される。
　ＳｉＣ半導体層２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する側面５Ａ，５Ｂ，５Ｃ，５Ｄを有している。第１主面３および第２主面４は、それらの法線方向から見た平面視（以下、単に「平面視」という。）において、四角形状に形成されている。
　側面５Ａは、側面５Ｄに対向している。側面５Ｂは、側面５Ｃに対向している。４つの側面５Ａ～５Ｄは、第１主面３および第２主面４の法線方向に沿って平面的にそれぞれ延びている。側面５Ａ～５Ｄの長さは、それぞれ、１ｍｍ以上１０ｍｍ以下（たとえば２ｍｍ以上５ｍｍ以下）であってもよい。
　図１および図２を参照して、第１主面３の上には、絶縁層６、電極７、絶縁層８および樹脂層９が形成されている。第２主面４の上には、電極１０が形成されている。絶縁層６、電極７、絶縁層８、樹脂層９および電極１０の構造については後述する。
　図３および図３の拡大図を参照して、第２主面４には、複数の隆起部１１を含む隆起部群１２が形成されている。複数の隆起部１１は、第２主面４において第２主面４の法線方向に沿って隆起した部分である。
　複数の隆起部１１は、任意の第１方向Ｘおよび第１方向Ｘに交差する第２方向Ｙに沿って互いに間隔を空けて形成されている。第１方向Ｘは、ＳｉＣ半導体層２の第１主面３の面方向の１つである。
　第１方向Ｘは、この形態では、側面５Ｂ，５Ｄに平行な方向に設定されている。第２方向Ｙは、より具体的には、第１方向Ｘに直交する方向である。つまり、第２方向Ｙは、この形態では、側面５Ａ，５Ｃに平行な方向に設定されている。
　隆起部群１２は、複数の隆起部１１のうちの幾つかの隆起部１１が第１方向Ｘから見た第１方向視において第１方向Ｘに重なる第１部分１７を有している。隆起部群１２は、複数の隆起部１１のうちの幾つかの隆起部１１が第１部分１７から離間して形成され、かつ、第１方向視において第１方向Ｘに重なる第２部分１８を有している。
　複数の隆起部１１は、第１方向Ｘに沿って連続的に形成されている。複数の隆起部１１は、より具体的には、第１方向Ｘおよび第２方向Ｙに沿って間隔を空けて点在する点在パターンを有している。
　複数の隆起部１１は、この点在パターンを維持しながら、第１方向Ｘに沿って連続的に形成されている。複数の隆起部１１は、この形態では、平面視において一方の側面５Ａ側の周縁から他方の側面５Ｃ側の周縁に亘って形成されている。
　隆起部群１２において第１方向Ｘに間隔を空けて形成された複数の隆起部１１の間の距離は、互いに異なっていてもよい。隆起部群１２において第２方向Ｙに間隔を空けて形成された複数の隆起部１１の間の距離は、互いに異なっていてもよい。
　複数の隆起部１１は、不均一な形状、大きさおよび厚さでそれぞれ形成されていてもよい。隆起部１１の厚さは、第２主面４の法線方向に関して、隆起部１１の基部から頂部（先端部）までの距離である。
　複数の隆起部１１は、平面視において０μｍを超えて１０μｍ以下の大きさをそれぞれ有していてもよい。各隆起部１１の厚さは、０μｍを超えて２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、または、８μｍ以上１０μｍ以下であってもよい。
　各隆起部１１の厚さは、０ｎｍを超えて５００ｎｍ以下であってもよい。各隆起部１１の厚さは、０ｎｍを超えて１ｎｍ以上、１ｎｍ以上５０ｎｍ以下、５０ｎｍ以上１００ｎｍ以下、１００ｎｍ以上２００ｎｍ以下、２００ｎｍ以上３００ｎｍ以下、３００ｎｍ以上４００ｎｍ以下、または、４００ｎｍ以上５００ｎｍ以下であってもよい。
　隆起部群１２は、第２主面４において側面５Ａ～５Ｄ（この形態では側面５Ａ，５Ｃ）の幅よりも狭い範囲に形成されている。隆起部群１２は、側面５Ａ～５Ｄ（この形態では側面５Ａ，５Ｃ）の幅に対して１／１０００以上１／５以下の範囲に形成されていてもよい。
　隆起部群１２は、側面５Ａ～５Ｄの幅に対して１／１０００以上１／５００以下、１／５００以上１／１００以下、１／１００以上１／５０以下、１／５０以上１／１０以下、または、１／１０以上１／５以下の範囲に形成されていてもよい。
　隆起部群１２は、側面５Ａ～５Ｄ（この形態では側面５Ａ，５Ｃ）の幅に対して２００分の１以上１０分の１以下の範囲に形成されていてもよい。隆起部群１２は、第２方向Ｙに関して１０μｍ以上２００μｍ以下の範囲に形成されていてもよい。
　隆起部群１２は、第２方向Ｙに関して１０μｍ以上５０μｍ以下、５０μｍ以上１００μｍ以下、１００μｍ以上１５０μｍ以下、または、１５０μｍ以上２００μｍ以下の範囲に形成されていてもよい。隆起部群１２は、第２方向Ｙに関して５０μｍ以上１５０μｍ以下、または、８０μｍ以上１２０μｍ以下の範囲に形成されていてもよい。
　隆起部群１２は、第１方向Ｘから見た第１方向視において複数の隆起部１１が第１方向Ｘに重なるレイアウトを有している。隆起部群１２は、第１方向Ｘに沿って連続的に点在する複数の隆起部１１の集合パターンによって、第１方向Ｘに沿って帯状に延びる隆起部群領域１３を形成している。
　換言すると、隆起部群領域１３は、第２主面４において第１方向Ｘに沿って延びる帯状の領域に形成された複数の隆起部１１（隆起部群１２）を含む。第２主面４には、このような形態を有する隆起部群１２（隆起部群領域１３）が、第２方向Ｙに沿って間隔を空けて複数形成されている。
　つまり、複数の隆起部１１の点在パターンは、第２方向Ｙから見た第２方向視において断続的に形成されている。複数の隆起部群１２の間の距離は、隆起部群１２が形成された範囲の１％以上２５％以下の値を有していてもよい。複数の隆起部群１２の間の距離は、隆起部群１２が形成された範囲の１％以上５％以下、５％以上１０％以下、１０％以上１５％以下、１５％以上２０％以下、または、２０％以上２５％以下の値を有していてもよい。
　第２方向Ｙに関して、互いに隣り合う複数の隆起部群１２の間の距離は、０μｍを超えて１００μｍ以下であってもよい。複数の隆起部群１２の間の距離は、０μｍを超えて２０μｍ以下、２０μｍ以上４０μｍ以下、４０μｍ以上６０μｍ以下、６０μｍ以上８０μｍ以下、または、８０μｍ以上１００μｍ以下であってもよい。複数の隆起部群１２の間の距離は、５μｍ以上５０μｍ以下であってもよい。
　第１方向Ｘが［１１－２０］方向に設定され、第２方向Ｙが［１－１００］方向に設定されていてもよい。つまり、隆起部群１２は、［１１－２０］方向に対してほぼ平行にまたは平行に延びる帯状の隆起部群領域１３を形成し、［１－１００］方向に沿って間隔を空けて複数形成されていてもよい。
　第１方向Ｘが［１－１００］方向に設定され、第２方向Ｙが［１１－２０］方向に設定されていてもよい。つまり、隆起部群１２は、［１－１００］方向に対してほぼ平行にまたは平行に延びる帯状の隆起部群領域１３を形成し、［１１－２０］方向に沿って間隔を空けて複数形成されていてもよい。
　第２主面４において第２方向Ｙに互いに隣り合う隆起部群１２の間の領域には、スペース１４が区画されている。スペース１４は、複数の隆起部１１を含む点在パターンを有していない。
　スペース１４は、互いに隣り合う隆起部群１２（隆起部群領域１３）によって第１方向Ｘに平行に延びる帯状に区画されている。これにより、第２主面４には、第２方向Ｙに沿って交互に形成された隆起部群１２およびスペース１４を含むストライプパターンが形成されている。
　第２主面４には、複数の溝１６が形成されている。図３および図３の拡大図では、溝１６がラインによって示されている。溝１６は、隆起部群１２およびスペース１４に形成されている。
　複数の溝１６は、後述するＳｉＣ半導体ウエハ４１の第２ウエハ主面４３に対する研削に起因して生じた研削痕を含む。したがって、溝１６が延びる方向は、ＳｉＣ半導体ウエハ４１からＳｉＣ半導体層２が切り出される位置に応じて異なる。
　溝１６は、各隆起部群１２に対してほぼ平行にまたは平行に延びていてもよい。溝１６は、隆起部群１２に交差する部分を含んでいてもよい。溝１６は、各隆起部群１２に交差または直交する方向に沿って延びていてもよい。溝１６は、直線状に延びていてもよいし、円弧状に延びていてもよい。
　各隆起部群１２に含まれる複数の隆起部１１の幾つかは、溝１６に沿って間隔を空けて形成されている。つまり、各隆起部群１２は、平面視において複数の隆起部１１のうちの幾つかの隆起部１１が溝１６に沿って間隔を空けて形成された第３部分１９を含む。
　各隆起部群１２は、たとえば、アニール処理法によって形成されている。複数の隆起部１１は、レーザアニール処理法によって形成されたレーザ加工痕であってもよい。
　溝１６に沿う複数の隆起部１１（隆起部群１２の第３部分１９）は、第２主面４（ＳｉＣ半導体ウエハ４１の第２ウエハ主面４３）において溝１６によって区画された凹凸に対するアニール処理法によって形成されていてもよい。
　各隆起部群１２は、図４Ａ～図４Ｄに示されるように、アニール処理条件（ここでは、レーザアニール処理条件）を調整することによって種々の形態を採り得る。
　図４Ａは、各隆起部群１２の第２形態例を示す図である。
　図４Ａに示されるように、隆起部群１２は、平面視において第１方向Ｘに沿って延び、第２方向Ｙ（図４Ａでは側面５Ｂ側）に沿って突出した凸湾曲状の隆起部１１を含んでいてもよい。隆起部１１は、互いに重なり合う複数の隆起部１１によって形成されていてもよい。
　隆起部１１において最も離れた２点間距離は、１μｍ以上２００μｍ以下（この形態例では５０μｍ程度）であってもよい。第１方向Ｘに関して、互いに隣り合う複数の隆起部１１の間の距離は、隆起部１１の大きさの１０％以上の値に設定されている。複数の隆起部１１は、互いに隣り合うレーザ照射位置を第１方向Ｘにずらすことによって形成されている。
　図４Ｂは、隆起部群１２の第３形態例を示す図である。
　図４Ｂに示されるように、隆起部群１２は、平面視において第２方向Ｙに沿って延び、第１方向Ｘに沿って窪んだ凹湾曲状の隆起部１１を含んでいてもよい。隆起部１１は、互いに重なり合う複数の隆起部１１によって形成されていてもよい。
　各隆起部１１において最も離れた２点間距離は、１μｍ以上２００μｍ以下（この形態例では５０μｍ程度）であってもよい。複数の隆起部１１は、互いに隣り合うレーザ照射位置を５０％以上７０％以下の範囲でオーバラップさせることによって形成されている。
　図４Ｃは、隆起部群１２の第４形態例を示す図である。
　図４Ｃに示されるように、隆起部群１２は、平面視において第２方向Ｙに沿って延び、第１方向Ｘに沿って窪んだライン状の隆起部１１を含んでいてもよい。隆起部１１は、第１方向Ｘに沿って突出した突出部を有していてもよい。隆起部１１は、互いに重なり合う複数の隆起部１１によって形成されていてもよい。
　隆起部１１において最も離れた２点間距離は、１μｍ以上２００μｍ以下（この形態例では５０μｍ程度）であってもよい。複数の隆起部１１は、互いに隣り合うレーザ照射位置を７０％以上９０％以下の範囲でオーバラップさせることによって形成されている。
　図４Ｄは、隆起部群１２の第５形態例を示す図である。
　図４Ｄに示されるように、隆起部群１２は、第２方向Ｙに沿って間隔を空けて配列された複数の隆起部１１を含む隆起部列が、第１方向Ｘに沿って間隔を空けて形成されたレイアウトを有していてもよい。
　隆起部１１において最も離れた２点間距離は、１μｍ以上２００μｍ以下（この形態例では５μｍ程度）であってもよい。複数の隆起部１１は、互いに隣り合うレーザ照射位置を９０％以上１００％未満の範囲でオーバラップさせることによって形成されている。
　図５は、図３に示すV-V線に沿う断面図である。
　図５を参照して、ＳｉＣ半導体層２は、この形態では、ｎ＋型のＳｉＣ半導体基板２１およびｎ型のＳｉＣエピタキシャル層２２を含む積層構造を有している。ＳｉＣ半導体基板２１は、第２主面４を形成している。ＳｉＣエピタキシャル層２２は、第１主面３を形成している。ＳｉＣ半導体基板２１およびＳｉＣエピタキシャル層２２は、側面５Ａ～５Ｄを形成している。
　ＳｉＣ半導体基板２１の厚さは、５μｍ以上４００μｍ以下であってもよい。ＳｉＣ半導体基板２１の厚さは、５μｍ以上５０μｍ以下、５０μｍ以上１００μｍ以下、１００μｍ以上１５０μｍ以下、１５０μｍ以上２００μｍ以下、２００μｍ以上２５０μｍ以下、２５０μｍ以上３００μｍ以下、３００μｍ以上３５０μｍ以下、または、３５０μｍ以上４００μｍ以下であってもよい。
　ＳｉＣ半導体基板２１の厚さは、８０μｍ以上２００μｍ以下（たとえば１５０μｍ程度）であることが好ましい。ＳｉＣ半導体基板２１の厚さを小さくすることにより、電流経路の短縮によって抵抗値の低減を図ることができる。
　ＳｉＣエピタキシャル層２２は、第１主面３および側面５Ａ～５Ｄの一部を形成している。ＳｉＣエピタキシャル層２２の厚さは、１μｍ以上１００μｍ以下であってもよい。
　ＳｉＣエピタキシャル層２２の厚さは、１μｍ以上２５μｍ以下、２５μｍ以上５０μｍ以下、５０μｍ以上７５μｍ以下、または、７５μｍ以上１００μｍ以下であってもよい。ＳｉＣエピタキシャル層２２の厚さは、５μｍ以上１５μｍ以下（たとえば１０μｍ程度）であることが好ましい。
　ＳｉＣエピタキシャル層２２のｎ型不純物濃度は、ＳｉＣ半導体基板２１のｎ型不純物濃度以下である。ＳｉＣ半導体基板２１のｎ型不純物濃度は、１．０×１０１８ｃｍ－３以上１．０×１０２１ｃｍ－３以下であってもよい。ＳｉＣエピタキシャル層２２のｎ型不純物濃度は、１．０×１０１５ｃｍ－３以上１．０×１０１８ｃｍ－３以下であってもよい。
　図５および図５の拡大図を参照して、前述の隆起部群１２および溝１６は、ＳｉＣ半導体基板２１に形成されている。第２主面４の表層部には、ＳｉＣ半導体層２（ＳｉＣ半導体基板２１）のＳｉＣの一部が他の性質に改質した改質層４ａが形成されている。改質層４ａは、第２主面４に対するアニール処理法によって形成されている。
　改質層４ａは、Ｓｉ原子およびＣ原子を含む。改質層４ａは、より具体的には、ＳｉＣ半導体層２（ＳｉＣ半導体基板２１）において改質層４ａ外の領域のカーボン密度よりも低いカーボン密度を有している。
　改質層４ａは、カーボン密度を超えるシリコン密度を有している。つまり、改質層４ａは、ＳｉＣ半導体層２（ＳｉＣ半導体基板２１）のＳｉＣがＳｉに改質したＳｉ改質層を含む。改質層４ａは、Ｓｉアモルファス層であってもよい。
　改質層４ａは、ＳｉＣの改質に起因する格子欠陥を含んでいてもよい。つまり、改質層４ａは、ＳｉＣの改質に起因して導入された欠陥準位を有する格子欠陥領域を含んでいてもよい。
　改質層４ａは、この形態では、第２主面４の表層部において隆起部群１２に沿う領域に形成されている。各隆起部群１２において複数の隆起部１１は、改質層４ａによって形成されている。つまり、複数の隆起部１１は、改質層４ａを含む。
　改質層４ａは、この形態では、スペース１４にも形成されている。改質層４ａは、隆起部群１２からスペース１４に延在している。つまり、第２主面４に対するアニール処理法は、スペース１４にも及んでいる。
　改質層４ａにおいて隆起部群１２に沿う部分の厚さは、隆起部１１の存在によって、改質層４ａにおいてスペース１４に沿う部分の厚さ以上になっている。改質層４ａにおいて隆起部群１２に沿う部分の厚さは、より具体的には、改質層４ａにおいてスペース１４に沿う部分の厚さよりも大きい。
　改質層４ａの厚さは、１ｎｍ以上１０００ｎｍ以下であってもよい。改質層４ａのうち隆起部１１を形成する領域の厚さＴａは、５０ｎｍ以上１０００ｎｍ以下であってもよい。改質層４ａのうち隆起部１１外の領域の厚さＴｂは、１ｎｍ以上３００ｎｍ以下であってもよい。
　厚さＴａは、５０ｎｍ以上１００ｎｍ以下、１００ｎｍ以上２００ｎｍ以下、２００ｎｍ以上３００ｎｍ以下、３００ｎｍ以上４００ｎｍ以下、４００ｎｍ以上５００ｎｍ以下、５００ｎｍ以上６００ｎｍ以下、６００ｎｍ以上７００ｎｍ以下、７００ｎｍ以上８００ｎｍ以下、８００ｎｍ以上９００ｎｍ以下、９００ｎｍ以上１０００ｎｍ以下であってもよい。
　厚さＴｂは、１ｎｍ以上１０ｎｍ以下、１０ｎｍ以上５０ｎｍ、５０ｎｍ以上１００ｎｍ以下、１００ｎｍ以上１５０ｎｍ以下、１５０ｎｍ以上２００ｎｍ以下、２００ｎｍ以上２５０ｎｍ以下、または、２５０ｎｍ以上３００ｎｍ以下であってもよい。
　厚さＴｂは、厚さＴａの１／２以下、１／３以下、１／４以下、１／５以下、１／６以下、１／７以下、１／８以下、１／９以下、１／１０以下、１／１１以下、１／１２以下、１／１３以下、１／１４以下、１／１５以下、１／１６以下、１／１７以下、１／１８以下、１／１９以下、または、１／２０以下であってもよい。
　第２主面４に隆起部群１２が存在しない場合の第２主面４の抵抗値は、第２主面４に隆起部群１２が存在する場合の第２主面４の抵抗値よりも大きい。つまり、複数の隆起部群１２は、電気的特性として、ＳｉＣ単結晶単体の抵抗値以下の抵抗値を有している。
　複数の隆起部群１２は、より具体的には、ＳｉＣ単結晶単体の抵抗値未満の抵抗値を有している。また、複数の隆起部群１２は、スペース１４の抵抗値以下の抵抗値を有している。複数の隆起部群１２は、より具体的には、スペース１４の抵抗値未満の抵抗値を有している。
　隆起部群１２の電気的特性としての抵抗値は、改質層４ａによって低減されている。つまり、隆起部群１２の抵抗値は、改質層４ａに起因してＳｉＣ単結晶の抵抗値以下になっている。スペース１４の電気的特性としての抵抗値も、改質層４ａに起因してＳｉＣ単結晶の抵抗値以下になっている。
　前述の電極１０は、第２主面４の上に形成されている。電極１０は、第２主面４に直接接続されている。電極１０は、第２主面４において隆起部群１２を被覆している。電極１０は、この形態では、複数の隆起部群１２を一括して被覆している。
　電極１０は、隆起部群１２の外面（複数の隆起部１１の外面）および溝１６の内面に倣って膜状に形成されている。これにより、電極１０の外面において隆起部群１２（複数の隆起部１１）を被覆する部分には、第２主面４から離れる方向に隆起した隆起部１０ａが形成されている。また、電極１０の外面において溝１６を被覆する部分には、第２主面４に向かった窪んだリセス部１０ｂが形成されている。
　電極１０は、第２主面４との間でオーミック接触を形成している。電極１０は、より具体的には、隆起部群１２との間でオーミック接触を形成している。電極１０は、さらに具体的には、複数の隆起部群１２との間でオーミック接触を形成している。電極１０は、この形態では、スペース１４との間においてもオーミック接触を形成している。
　電極１０は、第２主面４の上に積層された複数の電極層を含む積層構造を有している。電極１０は、この形態では、第２主面４からこの順に積層されたＴｉ層３１、Ｎｉ層３２、Ａｕ層３３およびＡｇ層３４を含む４層構造を有している。
　Ｔｉ層３１、Ｎｉ層３２、Ａｕ層３３およびＡｇ層３４は、隆起部群１２の外面（複数の隆起部１１の外面）および溝１６の内面に倣って膜状にそれぞれ形成されている。電極１０の隆起部１０ａおよびリセス部１０ｂは、Ａｇ層３４の外面に形成されている。
　Ｔｉ層３１は、第２主面４に直接接続されている。Ｔｉ層３１は、複数の隆起部群１２を一括して被覆し、第２主面４との間でオーミック接触を形成している。Ｔｉ層３１は、この形態では、スペース１４との間においてもオーミック接触を形成している。
　Ｎｉ層３２は、Ｔｉ層３１のほぼ全域または全域を被覆している。Ａｕ層３３は、Ｎｉ層３２のほぼ全域または全域を被覆している。Ａｇ層３４は、Ａｕ層３３のほぼ全域または全域を被覆している。
　Ｔｉ層３１の厚さは、０．０１μｍ以上５μｍ以下（たとえば０．０７μｍ程度）であってもよい。Ｎｉ層３２の厚さは、０．１μｍ以上４０μｍ以下（たとえば１．２μｍ程度）であってもよい。
　Ａｕ層３３の厚さは、０．１μｍ以上４０μｍ以下（たとえば０．０７μｍ程度）であってもよい。Ａｇ層３４の厚さは、０．１μｍ以上４０μｍ以下（たとえば０．３μｍ程度）であってもよい。電極１０は、Ｔｉ層３１、Ｎｉ層３２、Ａｕ層３３またはＡｇ層３４からなる単層構造を有していてもよい。
　電極１０は、シリサイドを主たる構成に含むシリサイド層を介さずに第２主面４との間でオーミック接触を形成している。電極１０は、シリサイドを主たる構成に含むシリサイド層を介さずに隆起部群１２との間でオーミック接触を形成している。
　電極１０は、カーボンを主たる構成に含むカーボン層を介さずに第２主面４との間でオーミック接触を形成している。電極１０は、カーボンを主たる構成に含むカーボン層を介さずに隆起部群１２との間でオーミック接触を形成している。
　電極１０は、シリサイドを主たる構成に含む材料が層状に形成された領域を含まない。また、電極１０は、カーボンを主たる構成に含む材料が層状に形成された領域を含まない。
　電極１０は、隆起部群１２（複数の隆起部１１）および複数の溝１６によって区画された凹凸部に噛合う。第２主面４に対する電極１０の接触面積は、隆起部群１２（複数の隆起部１１）によって増加されている。これにより、第２主面４に対する電極１０の密着力が高められている。第２主面４に対する電極１０の接触面積は、複数の溝１６によっても増加されている。
　ＳｉＣエピタキシャル層２２には、ｎ型のダイオード領域２３が形成されている。ダイオード領域２３の一部は、第１主面３から露出している。ダイオード領域２３は、この形態では、ＳｉＣエピタキシャル層２２の一部の領域を利用して形成されている。
　ダイオード領域２３は、ＳｉＣエピタキシャル層２２の表層部に対してｎ型不純物（ドナー）を導入することによって形成されていてもよい。この場合、ダイオード領域２３は、ＳｉＣエピタキシャル層２２のｎ型不純物濃度よりも高いｎ型不純物濃度を有していてもよい。
　ダイオード領域２３は、平面視において第１主面３の中央部に形成されている。ダイオード領域２３は、平面視において側面５Ａ～５Ｄに平行な４辺を有する四角形状に形成されている。ダイオード領域２３は、平面視において円形状に形成されていてもよい。
　ＳｉＣエピタキシャル層２２の表層部においてダイオード領域２３の周囲には、不純物領域２４が形成されている。不純物領域２４は、ダイオード領域２３の周囲に沿ってｐ型不純物（アクセプタ）が導入された領域である。不純物領域２４は、ＳｉＣエピタキシャル層２２のｎ型不純物濃度よりも高いｐ型不純物濃度を有している。
　不純物領域２４を形成するｐ型不純物は、この形態では、活性化処理が施されていない。不純物領域２４は、ｐ型半導体領域ではない非半導体領域として形成されている。不純物領域２４を形成するｐ型不純物は、活性化されていてもよい。この場合、不純物領域２４は、ｐ型半導体領域となる。
　不純物領域２４は、ダイオード領域２３の周縁に沿って帯状に延びている。不純物領域２４は、この形態では、ダイオード領域２３を取り囲む無端状（四角環状）に形成されている。不純物領域２４は、ガードリング領域とも称される。不純物領域２４の内周縁は、ダイオード領域２３を画定している。
　不純物領域２４は、側面５Ａ～５Ｄから露出していてもよい。不純物領域２４は、側面５Ａ～５Ｄから内方領域に向けて間隔を空けて形成されていてもよい。
　前述の絶縁層６は、第１主面３の上に形成されている。絶縁層６は、酸化シリコンを含んでいてもよい。絶縁層６は、ダイオード領域２３を露出させる開口２５を有している。開口２５は、この形態では、ダイオード領域２３および不純物領域２４の境界も露出させている。開口２５は、平面視において側面５Ａ～５Ｄに平行な４辺を有する四角形状に形成されている。
　第１主面３においてダイオード領域２３の上には、電極７が形成されている。電極７は、ダイオード領域２３との間でショットキー接合を形成している。これにより、電極７をアノードとし、ダイオード領域２３をカソードとするショットキーバリアダイオードＤが形成されている。
　電極７の周縁部は、側面５Ａ～５Ｄから内方領域に間隔を空けて形成されている。電極７の周縁部は、平面視において不純物領域２４に重なっていてもよい。電極７は、平面視において側面５Ａ～５Ｄに平行な４辺を有する四角形状に形成されている。
　電極７は、被覆部２６を有している。被覆部２６は、第１主面３の上から絶縁層６の上に引き出されており、絶縁層６の一部を被覆している。被覆部２６の幅は、隆起部群１２のライン幅以上であってもよい。
　電極７は、アルミニウム、銅、モリブデン、ニッケル、アルミニウム－銅合金、アルミニウム－シリコン合金およびアルミニウム－シリコン－銅合金のうちの少なくとも１種を含む。電極７は、この形態では、アルミニウム－銅合金を含む。
　前述の絶縁層８は、絶縁層６の上に形成されている。絶縁層８は、この形態では、窒化シリコンを含む。絶縁層８は、窒化シリコンに代えてまたはこれに加えて酸化シリコンを含んでいてもよい。絶縁層８は、電極７を被覆している。絶縁層８は、電極７を露出させる第１開口２７を有している。
　第１開口２７は、この形態では、電極７の周縁部を被覆し、電極７の内方領域を露出させている。第１開口２７は、平面視において側面５Ａ～５Ｄに平行な４辺を有する四角形状に形成されている。
　前述の樹脂層９は、絶縁層８の上に形成されている。樹脂層９は、この形態では、感光性樹脂を含む。樹脂層９は、ネガティブタイプまたはポジティブタイプの感光性樹脂を含んでいてもよい。
　樹脂層９は、この形態では、ポジティブタイプの感光性樹脂の一例としてのポリベンゾオキサゾールを含む。樹脂層９は、ネガティブタイプの感光性樹脂の一例としてのポリイミドを含んでいてもよい。
　樹脂層９は、平面視において側面５Ａ～５Ｄに平行な４辺を有する四角形状に形成されている。樹脂層９の周縁部は、側面５Ａ～５Ｄから内方領域に間隔を空けて形成され、第１主面３を露出させている。樹脂層９の周縁部は、より具体的には、絶縁層８を露出させている。
　樹脂層９の内方部には、第２開口２８が形成されている。第２開口２８は、第１開口２７に連通し、電極７を露出させている。第２開口２８の内壁は、第１開口２７の外側に位置していてもよい。第２開口２８の内壁は、第１開口２７の内側に位置していてもよい。
　図６Ａは、図１に示す半導体装置１の製造に使用されるＳｉＣ半導体ウエハ４１を示す上面図である。図６Ｂは、図６Ａに示すＳｉＣ半導体ウエハ４１の底面図であって、ＳｉＣ半導体ウエハ４１の第２ウエハ主面４３に対する研削工程およびアニール処理を経た状態を示す図である。
　図６Ａおよび図６Ｂを参照して、ＳｉＣ半導体ウエハ４１は、円盤状に形成された板状のＳｉＣ単結晶からなる。ＳｉＣ半導体ウエハ４１は、一方側の第１ウエハ主面４２、他方側の第２ウエハ主面４３、ならびに、第１ウエハ主面４２および第２ウエハ主面４３を接続するウエハ側面４４を有している。
　ＳｉＣ半導体ウエハ４１は、４Ｈ－ＳｉＣ単結晶を含んでいてもよい。第１ウエハ主面４２は、（０００１）面から［１１－２０］方向に対して１０°以内の角度で傾斜したオフ角を有している。オフ角は、０°以上４°以下であってもよい。オフ角は、０°を超えて４°未満であってもよい。オフ角は、典型的には、２°または４°、より具体的には、２°±１０％の範囲または４°±１０％の範囲に設定される。
　ＳｉＣ半導体ウエハ４１は、ウエハ側面４４に形成された１つまたは複数（この形態では１つ）のオリエンテーションフラット４５を含む。オリエンテーションフラット４５は、結晶方位を示す目印の一例として形成されている。オリエンテーションフラット４５は、ＳｉＣ半導体ウエハ４１の周縁に形成された切欠部を含む。オリエンテーションフラット４５は、この形態では、［１１－２０］方向に沿って直線状に延びている。
　第１ウエハ主面４２は、半導体素子（この形態ではショットキーバリアダイオードＤ）が形成される素子形成面である。第１ウエハ主面４２には、半導体装置１にそれぞれ対応した複数のデバイス形成領域４６が設定されている。
　複数のデバイス形成領域４６は、この形態では、［１１－２０］方向（［－１－１２０］方向）および［１－１００］方向（［－１１００］方向）に沿って行列状に配列されている。
　複数のデバイス形成領域４６は、格子状のダイシングライン４７によって区画されている。半導体装置１は、複数のデバイス形成領域４６の周縁（ダイシングライン４７）に沿ってＳｉＣ半導体ウエハ４１を切断することによって切り出される。
　図６Ｂを参照して、第２ウエハ主面４３に対する研削工程およびアニール処理を経た状態において、第２ウエハ主面４３には複数の隆起部群１２および複数の研削痕４８が形成されている。
　複数の隆起部群１２は、オリエンテーションフラット４５に対してほぼ平行なまたは平行なストライプ状に形成されている。複数の隆起部群１２は、オリエンテーションフラット４５に交差または直交するストライプ状に形成されていてもよい。
　複数の研削痕４８は、ＳｉＣ半導体ウエハ４１の中央部から周縁部に向けて円弧状にそれぞれ延びている。複数の研削痕４８は、概して、［１１－２０］方向および［１－１００］方向に交差する研削痕４８を含む。
　複数の研削痕４８は、円弧の接線が［１１－２０］方向または［１－１００］方向に沿う部分において、［１１－２０］方向または［１－１００］方向に対してほぼ平行にまたは平行に延びる研削痕４８を含む。ＳｉＣ半導体層２の第２主面４に形成された溝１６は、研削痕４８の一部によって形成されてもよい。
　図７は、図１に示す半導体装置１の製造方法の一例を説明するためのフローチャートである。図８Ａ～図８Ｒは、図１に示す半導体装置１の製造方法を示す断面図である。図８Ａ～図８Ｒでは、１つのデバイス形成領域４６だけを示している。
　図８Ａを参照して、まず、前述のｎ＋型のＳｉＣ半導体ウエハ４１が、用意される（図７のステップＳ１）。ＳｉＣ半導体ウエハ４１は、ＳｉＣ半導体基板２１のベースとなる。
　次に、図８Ｂを参照して、ｎ型のＳｉＣエピタキシャル層２２が、第１ウエハ主面４２の上に形成される（図７のステップＳ２）。ＳｉＣエピタキシャル層２２は、エピタキシャル成長法によって第１ウエハ主面４２の上からＳｉＣを成長させることによって形成される。
　次に、図８Ｃを参照して、ダイオード領域２３が、ＳｉＣエピタキシャル層２２の主面に設定される。次に、不純物領域２４が、ダイオード領域２３を区画するようにＳｉＣエピタキシャル層２２の表層部に形成される（図７のステップＳ３）。この工程では、ｐ型不純物が、イオン注入マスク５１を介するイオン注入法によってＳｉＣエピタキシャル層２２の表層部に導入される。
　次に、図８Ｄを参照して、絶縁層６が、ＳｉＣエピタキシャル層２２の主面の上に形成される（図７のステップＳ４）。絶縁層６は、酸化シリコンを含んでいてもよい。絶縁層６は、熱酸化処理法またはＣＶＤ（Chemical Vapor Deposition）法によって形成されてもよい。
　次に、図８Ｅを参照して、絶縁層６の不要な部分が、除去される（図７のステップＳ５）。絶縁層６の不要な部分は、所定パターンを有するマスク５２を介するエッチング法（たとえばウエットエッチング法）によって除去されてもよい。マスク５２は、絶縁層６において開口２５を形成すべき領域を露出させる開口５３を有している。これにより、開口２５が、絶縁層６に形成される。
　次に、図８Ｆを参照して、電極７が、ＳｉＣエピタキシャル層２２の主面の上に形成される（図７のステップＳ６）。電極７は、アルミニウム－銅合金を含んでいてもよい。電極７は、スパッタ法またはＣＶＤ法によって形成されてもよい。
　次に、図８Ｇを参照して、電極７の不要な部分が、除去される（図７のステップＳ７）。電極７の不要な部分は、所定パターンを有するマスク５４を介するエッチング法（たとえばドライエッチング法）によって除去されてもよい。これにより、電極７が、所定形状にパターニングされる。
　次に、図８Ｈを参照して、絶縁層８が、電極７を被覆するように絶縁層６の上に形成される（図７のステップＳ８）。絶縁層８は、窒化シリコンを含む。絶縁層８は、ＣＶＤ法によって形成されてもよい。
　次に、図８Ｉを参照して、絶縁層８の不要な部分が、除去される（図７のステップＳ９）。絶縁層８の不要な部分は、所定パターンを有するマスク５５を介するエッチング法（たとえばウエットエッチング法）によって除去されてもよい。マスク５５は、絶縁層８において第１開口２７を形成すべき領域を露出させる開口５６を有している。これにより、第１開口２７が、絶縁層８に形成される。
　次に、図８Ｊを参照して、樹脂層９が、電極７を被覆するように絶縁層８の上に塗布される（図７のステップＳ１２）。樹脂層９は、この形態では、ポジティブタイプの感光性樹脂の一例としてのポリベンゾオキサゾールを含む。
　次に、樹脂層９が、選択的に露光された後、現像される（図７のステップＳ１１）。これにより、樹脂層９に、第１開口２７に連通する第２開口２８、および、ダイシングライン４７を露出させるダイシング開口５７が形成される。
　次に、図８Ｋを参照して、第２ウエハ主面４３が研削される（図７のステップＳ１２）。この工程では、５００番以上の粒度を有する砥粒を用いて第２ウエハ主面４３が研削される。砥粒の粒度は、１０００番以上５０００番以下であることが好ましい。これにより、第２ウエハ主面４３に複数の研削痕４８が形成される（図６Ｂも併せて参照）。また、第２ウエハ主面４３が平坦化されると同時に、ＳｉＣ半導体ウエハ４１が薄化される。
　次に、図８Ｌを参照して、金属層６１が、第２ウエハ主面４３の上に形成される（図７のステップＳ１３）。金属層６１は、この形態では、Ｎｉ層からなる。Ｎｉ層は、スパッタ法によって形成されてもよい。Ｎｉ層の厚さは、１００Å以上１０００Å以下であってもよい。
　次に、図８Ｍを参照して、第２ウエハ主面４３に対して、アニール処理法が実施される（図７のステップＳ１４）。この工程では、アニール処理法の一例としてのレーザアニール処理法が実施される。
　レーザアニール処理法では、５０μｍ以上２００μｍ以下（たとえば１００μｍ程度）のレーザ径φを有するパルスレーザ光が使用される。パルスレーザ光は、紫外領域の波長を有するＵＶレーザ光である。パルスレーザ光のエネルギは、１．０Ｊ／ｃｍ２以上４．０Ｊ／ｃｍ２以下（たとえば３．０Ｊ／ｃｍ２程度）であってもよい。
　パルスレーザ光は、金属層６１を介して第２ウエハ主面４３に打ち込まれる。第２ウエハ主面４３に対するパルスレーザ光の照射と並行して、第２ウエハ主面４３に対するパルスレーザ光の照射位置は、オリエンテーションフラット４５に沿って移動される。第２ウエハ主面４３においてパルスレーザ光が打ち込まれた領域には、１つまたは複数の隆起部１１が形成される。
　また、第２ウエハ主面４３においてパルスレーザ光が打ち込まれた領域には、ＳｉＣ半導体ウエハ４１のＳｉＣが他の性質に改質された改質層４ａが形成される。ＳｉＣ半導体ウエハ４１のＳｉＣは、より具体的には、加熱によってＳｉＣからＣ原子が脱離および／または昇華することにより、Ｓｉに改質される。
　これにより、Ｓｉ改質層を含む改質層４ａが形成される。改質層４ａは、シリコンアモルファス層を含んでいてもよい。改質層４ａは、Ｃ原子を含んでいてもよい。第２ウエハ主面４３に形成された１つまたは複数の隆起部１１は、この改質層４ａによって形成されてもよい。これにより、複数の隆起部１１を含み、オリエンテーションフラット４５（［１１－２０］方向）に沿う１つの隆起部群１２が、第２ウエハ主面４３に形成される。
　１つの隆起部群１２（隆起部群領域１３）が形成された後、パルスレーザ光の照射位置が［１－１００］方向に移動される。そして、第２ウエハ主面４３に対するパルスレーザ光の照射と並行して、第２ウエハ主面４３に対するパルスレーザ光の照射位置がオリエンテーションフラット４５に沿って移動される。
　これにより、１つの隆起部群１２に対してほぼ平行にまたは平行に延びる別の隆起部群１２が、第２ウエハ主面４３に形成される。レーザアニール処理法では、第２ウエハ主面４３のほぼ全域または全域に亘って複数の隆起部群１２が形成されるまで、このような工程が繰り返される（図６Ｂも併せて参照）。
　レーザアニール処理法を経た金属層６１は、この形態では、第２ウエハ主面４３側からこの順に積層されたカーボン層６２、ＮｉＳｉ（ニッケルシリサイド）層６３およびＮｉ層６４を含む積層構造を有している。つまり、レーザアニール処理法は、金属層６１をＳｉＣ半導体ウエハ４１と反応させてシリサイド化する工程を含む。レーザアニール処理法は、より具体的には、ＮｉＳｉ層６３を形成する工程を含む。
　レーザアニール処理法では、ＮｉＳｉ層６３に加えて、Ｃ原子を含むカーボン層６２が金属層６１内に副生成物として形成される。カーボン層６２は、ＳｉＣを構成していたＣ原子の析出によって形成される。
　金属層６１においてカーボン層６２およびＮｉＳｉ層６３は、剥離起点になり得る。つまり、金属層６１をそのまま電極１０として使用することもできるが、金属層６１は、接続不良および接続不良による抵抗値の増加の問題を抱えている。したがって、金属層６１とは異なる金属層が電極１０として形成されることが好ましい。
　ＮｉＳｉ層６３の形成に伴って金属層６１に加えられる温度は、電極７の融点以上（たとえば１０００°以上）である。レーザアニール処理法によれば、第２ウエハ主面４３の温度を局所的に高めることができるから、電極７の温度上昇を抑制できる。したがって、電極７の溶融を適切に抑制できる。
　次に、図８Ｎを参照して、金属層６１の除去工程が行われる。金属層６１の除去工程は、第２ウエハ主面４３が露出するまで行われる。
　この工程では、まず、金属層６１内のＮｉＳｉ層６３およびＮｉ層６４が、除去される（図７のステップＳ１５）。ＮｉＳｉ層６３およびＮｉ層６４は、ウエットエッチング法によって除去されてもよい。
　次に、図８Ｏを参照して、金属層６１内のカーボン層６２が、除去される（図７のステップＳ１６）。カーボン層６２は、ドライエッチング法によって除去されてもよい。
　次に、図８Ｐを参照して、第２ウエハ主面４３に付着したＮｉＳｉ層６３の残渣およびＮｉ層６４の残渣が除去される（図７のステップＳ１７）。ＮｉＳｉ層６３およびＮｉ層６４は、ウエットエッチング法によって除去されてもよい。
　次に、図８Ｑを参照して、第２ウエハ主面４３に付着したカーボン層６２の残渣が除去される（図７のステップＳ１８）。カーボン層６２は、ドライエッチング法によって除去されてもよい。次に、自然酸化膜が、第２ウエハ主面４３から除去される（図７のステップＳ１９）。自然酸化膜は、ウエットエッチング法によって除去されてもよい。
　このように、この形態では、Ｎｉを含む層（ＮｉＳｉ層６３およびＮｉ層６４）の除去工程、およに、カーボンを含む層（カーボン層６２）の除去工程が、２回繰り返される。これにより、金属層６１を適切に除去できる。金属層６１の除去工程後は、レーザアニール処理によって抵抗値の低減が図られた第２ウエハ主面４３が露出する。
　次に、図８Ｒを参照して、電極１０が、第２ウエハ主面４３の上に形成される（図７のステップＳ２０）。この工程は、第２ウエハ主面４３の上から、Ｔｉ層３１、Ｎｉ層３２、Ａｕ層３３およびＡｇ層３４をこの順に形成する工程を含む。Ｔｉ層３１、Ｎｉ層３２、Ａｕ層３３およびＡｇ層３４は、スパッタ法によってそれぞれ形成されてもよい。
　電極１０のうち、Ｔｉ層３１は、第２ウエハ主面４３に直接接続される。Ｔｉ層３１は、複数の隆起部群１２を一括して被覆し、複数の隆起部群１２との間および複数のスペース１４との間においてオーミック接触を形成する。
　次に、ＳｉＣ半導体ウエハ４１が、複数のデバイス形成領域４６の周縁（ダイシングライン４７）に沿って切断される（図７のステップＳ２１）。これにより、ＳｉＣ半導体ウエハ４１から複数の半導体装置１が切り出される。以上を含む工程を経て、半導体装置１が製造される。
　図９は、抵抗値および金属層６１の厚さの関係を示すグラフである。図９において縦軸は、抵抗値（オン抵抗）［Ω・ｃｍ２］を表している。図９において横軸は、金属層６１の厚さ［Å］を表している。
　図９において「Ｘ」は、第１方向Ｘに関して、互いに隣り合うレーザ照射位置のオーバラップ量［μｍ］を表している。図９において「Ｙ」は、第２方向Ｙに関して、互いに隣り合うレーザ照射位置の間の距離［μｍ］を表している。
　「＋Ｙ」は、第２方向Ｙに関して、互いに隣り合うレーザ照射位置が離れていることを意味している。「－Ｙ」は、第２方向Ｙに関して、互いに隣り合うレーザ照射位置がオーバラップしていることを意味している。レーザ光のレーザ径φは、１００μｍ程度である。レーザ光のエネルギは、所定の値に固定されて測定されている。
　図９には、第１折れ線Ａ１、第２折れ線Ｂ１、第３折れ線Ｃ１および第４折れ線Ｄ１が示されている。
　第１折れ線Ａ１は、（Ｘ，Ｙ）＝（９０μｍ，５０μｍ）である場合の関係を示している。第２折れ線Ｂ１は、（Ｘ，Ｙ）＝（６５μｍ，５０μｍ）である場合の関係を示している。第３折れ線Ｃ１は、（Ｘ，Ｙ）＝（８５μｍ，－１０μｍ）である場合の関係を示している。第４折れ線Ｄ１は、（Ｘ，Ｙ）＝（８０μｍ，１５μｍ）である場合の関係を示している。
　第１～第４折れ線Ａ１～Ｄ１を参照して、金属層６１の厚さが小さい程、抵抗値が増加傾向にあることが分かった。これは、金属層６１の厚さが小さい場合、パルスレーザ光の照射によって金属層６１の一部が昇華し、アニール処理が適切に実施されないためであると考えられる。
　一方、金属層６１の厚さがある程度大きくなると、抵抗値が低下することが分かった。金属層６１の厚さが５００Å以上になると、照射位置のオーバラップ量に依らずに、抵抗値が２Ω・ｃｍ２以下になった。
　図９の結果から、第２主面４における抵抗値は、製造途中に形成される金属層６１の厚さに依存していることが分かった。また、抵抗値は、金属層６１の厚さや互いに隣り合うレーザ照射位置のオーバラップ量を調節することによって最適化されることが分かった。
　図１０は、抵抗値およびレーザ照射位置のオーバラップ量の関係を示すグラフである。図１０において縦軸は、抵抗値（オン抵抗）［Ω・ｃｍ２］を表している。図１０において横軸は、第１方向Ｘに関して、互いに隣り合うレーザ照射位置のオーバラップ量［μｍ］を表している。金属層６１の厚さは、所定の値に固定されている。
　図１０には、第１折れ線Ａ２、第２折れ線Ｂ２、第３折れ線Ｃ２および第４折れ線Ｄ２が示されている。
　第１折れ線Ａ２は、レーザ光のエネルギが１．５Ｊ／ｃｍ２である場合の関係を示している。第２折れ線Ｂ２は、レーザ光のエネルギが２．０Ｊ／ｃｍ２である場合の関係を示している。第３折れ線Ｃ２は、レーザ光のエネルギが２．５Ｊ／ｃｍ２である場合の関係を示している。第４折れ線Ｄ２は、レーザ光のエネルギが３．０Ｊ／ｃｍ２である場合の関係を示している。
　第１～第４折れ線Ａ２～Ｄ２を参照して、レーザ光のエネルギを大きくするほど、抵抗値が低下することが分かった。また、レーザ光のエネルギを固定した場合であっても、互いに隣り合うレーザ照射位置のオーバラップ量を増加させることによって、抵抗値を低減できることが分かった。
　図１０の結果から、第２主面４における抵抗値は、レーザ光のエネルギや互いに隣り合うレーザ照射位置のオーバラップ量に依存していることが分かった。また、抵抗値は、これらを調節することによって最適化されることが分かった。
　以上、半導体装置１によれば、隆起部群１２によって第２主面４に対する電極１０の接続面積を増加させることができる。これにより、電気的特性を向上できる。
　電極１０は、より具体的には、隆起部群１２との間でオーミック接触を形成する。これにより、ＳｉＣ半導体層２および電極１０の間において良好なオーミック特性を得ることができるから、電気的特性を向上できる。
　また、半導体装置１によれば、電極１０は、第２主面４に直接接続されている。より具体的には、電極１０は、カーボン層を介さずに隆起部群１２との間でオーミック接触を形成している。また、電極１０は、シリサイド層を介さずに隆起部群１２との間でオーミック接触を形成している。
　カーボン層やシリサイド層は、剥離起点になりやすい。したがって、電極１０が第２主面４に直接接続された構造によって、接続不良や接続不良に起因する抵抗値の増加を適切に抑制できる。
　図１１は、図２に対応する底面図であって、本発明の第２実施形態に係る半導体装置７１を示す底面図である。以下では、半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
　図１１を参照して、半導体装置７１は、第１隆起部群１２Ａおよび第２隆起部群１２Ｂを含む複数の隆起部群１２を有している。第１隆起部群１２Ａは、第２主面４に形成された複数の第１隆起部１１Ａを含む。複数の第１隆起部１１Ａは、第２主面４において第２主面４の法線方向に沿って隆起した部分である。
　複数の第１隆起部１１Ａは、第１方向Ｘおよび第１方向Ｘに交差する第２方向Ｙに沿って互いに間隔を空けて形成されている。第１隆起部１１Ａは、複数の第１隆起部１１Ａのうちの幾つかの第１隆起部１１Ａが第１方向Ｘから見た第１方向視において第１方向Ｘに重なる第１部分１７Ａを有している。
　また、第１隆起部１１Ａは、複数の第１隆起部１１Ａのうちの幾つかの第１隆起部１１Ａが第１部分１７Ａから離間して形成され、かつ、第１方向視において第１方向Ｘに重なる第２部分１８Ａを有している。
　複数の第１隆起部１１Ａは、第１方向Ｘに沿って連続的に形成されている。複数の第１隆起部１１Ａは、より具体的には、第１方向Ｘおよび第２方向Ｙに沿って間隔を空けて点在する点在パターンを有している。
　複数の第１隆起部１１Ａは、この点在パターンを維持しながら、第１方向Ｘに沿って連続的に形成されている。複数の第１隆起部１１Ａの点在パターンは、この形態では、平面視において一方の側面５Ａ側の周縁から他方の側面５Ｃ側の周縁に亘って形成されている。
　第１隆起部群１２Ａは、第１方向Ｘから見て複数の隆起部１１が第１方向Ｘに重なるレイアウトを有している。これにより、第１隆起部群１２Ａは、第１方向Ｘに沿って連続的に点在する複数の隆起部１１の集合パターンによって、第１方向Ｘに沿って帯状に延びる第１隆起部群領域１３Ａを形成している。
　第２隆起部群１２Ｂは、第２主面４に形成された複数の第２隆起部１１Ｂを含む。複数の第２隆起部１１Ｂは、第２主面４において第２主面４の法線方向に沿って隆起した部分である。
　複数の第２隆起部１１Ｂは、第１方向Ｘおよび第１方向Ｘに交差する第２方向Ｙに沿って互いに間隔を空けて形成されている。第２隆起部群１２Ｂは、複数の第２隆起部１１Ｂのうちの幾つかの第２隆起部１１Ｂが第２方向Ｙから見た第２方向視において第２方向Ｙに重なる第１部分１７Ｂを有している。
　また、第２隆起部群１２Ｂは、複数の第２隆起部１１Ｂのうちの幾つかの第２隆起部１１Ｂが第１部分１７Ｂから離間して形成され、かつ、第２方向視において第２方向Ｙに重なる第２部分１８Ｂを有している。
　複数の第２隆起部１１Ｂは、第２方向Ｙに沿って連続的に形成されている。複数の第２隆起部１１Ｂは、より具体的には、第１方向Ｘおよび第２方向Ｙに沿って間隔を空けて点在する点在パターンを有している。
　複数の第２隆起部１１Ｂは、この点在パターンを維持しながら、第２方向Ｙに沿って連続的に形成されている。複数の第２隆起部１１Ｂの点在パターンは、この形態では、平面視において一方の側面５Ｂ側の周縁から他方の側面５Ｄ側の周縁に亘って形成されている。
　第２隆起部群１２Ｂは、第２方向Ｙから見て複数の第２隆起部１１Ｂが第２方向Ｙに重なるレイアウトを有している。これにより、第２隆起部群１２Ｂは、第２方向Ｙに沿って連続的に点在する複数の第２隆起部１１Ｂの集合パターンによって、第２方向Ｙに沿って帯状に延びる第２隆起部群領域１３Ｂを形成している。
　第２隆起部群１２Ｂ（第２隆起部群領域１３Ｂ）は、第１隆起部群１２Ａ（第１隆起部群領域１３Ａ）を横切っている。これにより、第２主面４には、交差領域７２が形成されている。交差領域７２は、互いに交差する第１隆起部群１２Ａ（第１隆起部群領域１３Ａ）および第２隆起部群１２Ｂ（第２隆起部群領域１３Ｂ）を含む。
　この形態では、第１隆起部群１２Ａが、第２主面４において第２方向Ｙに沿って間隔を空けて複数形成されている。つまり、複数の第１隆起部１１Ａの点在パターンは、第２方向Ｙに対しては断続的に形成されている。
　また、この形態では、第２隆起部群１２Ｂが、第２主面４において第１方向Ｘに沿って間隔を空けて複数形成されている。つまり、複数の第２隆起部１１Ｂの点在パターンは、第１方向Ｘに対しては断続的に形成されている。
　したがって、交差領域７２は、この形態では、第１方向Ｘおよび第２方向Ｙに沿って互いに間隔を空けた行列状の配列で形成されている。また、第１隆起部群１２Ａおよび第２隆起部群１２Ｂによってスペース１４が区画されている。スペース１４は、第１方向Ｘおよび第２方向Ｙに沿って互いに間隔を空けた行列状の配列で形成されている。
　交差領域７２では、複数の第１隆起部１１Ａおよび複数の第２隆起部１１Ｂが互いに重なり合っていてもよい。交差領域７２に形成された複数の第１隆起部１１Ａおよび複数の第２隆起部１１Ｂの厚さは、交差領域７２外の領域に形成された第１隆起部１１Ａおよび第２隆起部１１Ｂの厚さよりも大きくてもよい。
　また、交差領域７２に形成された複数の第１隆起部１１Ａおよび複数の第２隆起部１１Ｂの数は、交差領域７２外の領域に形成された第１隆起部１１Ａおよび第２隆起部１１Ｂの数よりも多くてもよい。
　第１方向Ｘが［１１－２０］方向に設定され、第２方向Ｙが［１－１００］方向に設定されていてもよい。つまり、第１隆起部群１２Ａ（第１隆起部群領域１３Ａ）が［１１－２０］方向に対してほぼ平行にまたは平行に形成され、第２隆起部群１２Ｂ（第２隆起部群領域１３Ｂ）が［１－１００］方向に対してほぼ平行にまたは平行に形成されていてもよい。
　第１方向Ｘが［１－１００］方向に設定され、第２方向Ｙが［１１－２０］方向に設定されていてもよい。つまり、第１隆起部群１２Ａ（第１隆起部群領域１３Ａ）が［１－１００］方向に対してほぼ平行にまたは平行に形成され、第２隆起部群１２Ｂ（第２隆起部群領域１３Ｂ）が［１１－２０］方向に対してほぼ平行にまたは平行に形成されていてもよい。
　第１隆起部１１Ａおよび第１隆起部群１２Ａは、第１実施形態に係る隆起部１１および隆起部群１２に対応している。第１実施形態に係る隆起部１１および隆起部群１２の説明は第１隆起部１１Ａおよび第１隆起部群１２Ａの説明に準用されるものとし、第１隆起部１１Ａおよび第１隆起部群１２Ａについての他の具体的な説明は省略する。
　第２隆起部１１Ｂおよび第２隆起部群１２Ｂは、第１実施形態に係る隆起部１１および隆起部群１２に対応している。第１実施形態に係る隆起部１１および隆起部群１２の説明は第２隆起部１１Ｂおよび第２隆起部群１２Ｂの他の説明に準用されるものとし、第２隆起部１１Ｂおよび第２隆起部群１２Ｂについての他の具体的な説明は省略する。
　電極１０は、この形態では、第２主面４において第１隆起部群１２Ａおよび第２隆起部群１２Ｂを被覆している。電極１０は、この形態では、複数の第１隆起部群１２Ａおよび複数の第２隆起部群１２Ｂを一括して被覆している。
　電極１０は、第１隆起部群１２Ａの外面（第１隆起部１１Ａの外面）、第２隆起部群１２Ｂの外面（第２隆起部１１Ｂの外面）、および、溝１６の内面に倣って膜状に形成されている。
　これにより、図示はしないが、電極１０の外面において第１隆起部群１２Ａの外面（第１隆起部１１Ａの外面）および第２隆起部群１２Ｂの外面（第２隆起部１１Ｂの外面）を被覆する部分には、隆起部１０ａが形成されている。また、電極１０の外面において溝１６を被覆する部分には、リセス部１０ｂが形成されている。
　電極１０は、第２主面４との間でオーミック接触を形成している。電極１０は、より具体的には、第１隆起部群１２Ａおよび第２隆起部群１２Ｂとの間でオーミック接触を形成している。
　電極１０は、さらに具体的には、複数の第１隆起部群１２Ａおよび複数の第２隆起部群１２Ｂとの間でオーミック接触を形成している。また、電極１０は、この形態では、スペース１４との間においてもオーミック接触を形成している。
　電極１０において第１隆起部群１２Ａおよび第２隆起部群１２Ｂを被覆する部分は、複数の第１隆起部群１２Ａ、複数の第２隆起部群１２Ｂおよび複数の溝１６によって区画された凹凸部に噛合う。
　第２主面４に対する電極１０の接触面積は、複数の第１隆起部群１２Ａおよび複数の第２隆起部群１２Ｂによって増加されている。第２主面４に対する電極１０の接触面積は、複数の溝１６によっても増加されている。これにより、第２主面４に対する電極１０の密着力が高められている。
　このような構造の半導体装置７１は、前述の図８Ｍの工程（図７のステップＳ１４）において以下の工程を実施することによって製造される。
　まず、レーザアニール処理法によって、オリエンテーションフラット４５に対してほぼ平行にまたは平行な方向に沿って複数の第１隆起部群１２Ａが形成される。次に、レーザアニール処理法によって、オリエンテーションフラット４５に交差（直交）する方向に沿って複数の第２隆起部群１２Ｂが形成される。
　この工程では、オリエンテーションフラット４５に交差（直交）する方向に複数の第１隆起部群１２Ａが形成され、オリエンテーションフラット４５に対してほぼ平行にまたは平行に沿って複数の第２隆起部群１２Ｂが形成されてもよい。その後、図８Ｎ～図８Ｒの工程を経て、半導体装置７１が製造される。
　第１隆起部群１２Ａおよび第２隆起部群１２Ｂは、任意の順序で形成されてもよい。したがって、複数の第２隆起部群１２Ｂが形成された後に複数の第１隆起部群１２Ａが形成されてもよい。また、複数の第１隆起部群１２Ａおよび複数の第２隆起部群１２Ｂは、交互に形成されてもよい。
　以上、半導体装置７１によっても、半導体装置１に対して述べた効果と同様の効果を奏することができる。
　図１２は、図５に対応する断面図であって、本発明の第３実施形態に係る半導体装置８１を示す断面図である。以下では、半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
　半導体装置８１では、電極１０が、第２主面４からこの順に積層されたＮｉ層３２、Ａｕ層３３およびＡｇ層３４を含む３層構造を有している。
　Ｎｉ層３２は、第２主面４に直接接続されている。Ｎｉ層３２は、複数の隆起部群１２を一括して被覆している。Ｎｉ層３２は、隆起部群１２との間およびスペース１４との間においてオーミック接触を形成している。
　Ａｕ層３３は、Ｎｉ層３２のほぼ全域または全域を被覆している。Ａｇ層３４は、Ａｕ層３３のほぼ全域または全域を被覆している。このような構造の電極１０は、図７のステップＳ２０においてＴｉ層３１の形成工程を除くことによって形成される。
　以上、半導体装置８１によっても、半導体装置１に対して述べた効果と同様の効果を奏することができる。半導体装置８１において電極１０は、Ｎｉ層３２からなる単層構造を有していてもよい。
　図１３は、図５に対応する断面図であって、本発明の第４実施形態に係る半導体装置９１を示す断面図である。以下では、半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
　半導体装置９１では、電極１０が、金属層６１、Ａｕ層３３およびＡｇ層３４を含む。金属層６１は、この形態では、第２主面４側からこの順に積層されたカーボン層６２、ＮｉＳｉ層６３およびＮｉ層６４を含む積層構造を有している。
　金属層６１は、第２主面４に接続されている。金属層６１は、複数の隆起部群１２を一括して被覆している。金属層６１は、隆起部群１２との間およびスペース１４との間においてオーミック接触を形成している。Ａｕ層３３は、金属層６１のほぼ全域または全域を被覆している。Ａｇ層３４は、Ａｕ層３３のほぼ全域または全域を被覆している。
　このような構造の半導体装置９１は、前述の図８Ｎ～図８Ｑの金属層６１の除去工程（図７のステップＳ１５～ステップＳ１９）を省くことによって形成される。この半導体装置９１では、前述の図８Ｒの工程において、Ａｕ層３３およびＡｇ層３４が金属層６１の上に形成されている。
　以上、半導体装置９１によれば、電極１０がカーボン層６２やＮｉＳｉ層６３を含むので、半導体装置１ほど電極１０の接続強度を高めることはできないが、半導体装置１に対して述べた効果とほぼ同様の効果を奏することができる。半導体装置９１において、電極１０は、金属層６１からなる積層構造を有していてもよい。
　図１４は、本発明の第５実施形態に係る半導体装置９２を示す上面図であって、第１主面３よりも上の構造を取り除いた図である。図１５は、図１４に示すXV-XV線に沿う断面図である。以下では、半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
　図１４および図１５を参照して、半導体装置９２は、第１主面３の表層部に形成されたＪＢＳ（Junction Barrier Schottky）構造９３を有している。ＪＢＳ構造９３は、より具体的には、ｎ型のダイオード領域２３およびｐ型のダイオード領域９４を含む。ダイオード領域９４は、ダイオード領域２３との間でｐｎ接合部を形成する。
　複数のダイオード領域９４は、この形態では、ダイオード領域２３の表層部において互いに間隔を空けて形成されている。複数のダイオード領域９４は、任意の第１方向Ｘに平行に延びる帯状にそれぞれ形成されている。複数のダイオード領域９４は、第１方向Ｘに交差する第２方向Ｙに沿って間隔を空けて形成されている。
　これにより、複数のダイオード領域９４は、平面視においてダイオード領域２３を挟み込むストライプ状に配列されている。複数のダイオード領域９４は、対応するダイオード領域２３との間においてｐｎ接合部をそれぞれ形成している。
　第１方向Ｘが［１１－２０］方向に設定されている場合、複数のダイオード領域９４は、［１１－２０］方向に対してほぼ平行にまたは平行に延びていてもよい。第１方向Ｘが［１－１００］方向に設定されている場合、複数のダイオード領域９４は、［１－１００］方向に対してほぼ平行にまたは平行に延びていてもよい。
　複数のダイオード領域９４は、この形態では、複数の隆起部群１２と同一の方向に沿って延びている。複数のダイオード領域９４は、複数の隆起部群１２に交差（直交）する方向に沿って延びていてもよい。
　電極７は、第１主面３においてダイオード領域２３との間でショットキー接合を形成している。これにより、電極７をアノードとし、ダイオード領域２３をカソードとするショットキーバリアダイオードＤが形成されている。
　電極７は、第１主面３においてダイオード領域９４との間でオーミック接触を形成している。これにより、ダイオード領域９４をアノードとし、ダイオード領域２３をカソードとするｐｎ接合ダイオードＤｐｎが、第１主面３の表層部に形成されている。
　以上、半導体装置９２によっても、半導体装置１に対して述べた効果と同様の効果を奏することができる。また、半導体装置９２によれば、第１主面３の表層部においてダイオード領域２３およびダイオード領域９４を含むＪＢＳ構造９３を有している。
　ＪＢＳ構造９３では、ダイオード領域２３およびダイオード領域９４の間のｐｎ接合部から空乏層が拡がる。これにより、電極７およびダイオード領域２３の間に形成されたショットキー接合の電界が緩和される。その結果、リーク電流を低減できる。前述の第１～第４実施形態に係る構造は、半導体装置９２に組み合わされてもよい。
　図１６は、本発明の第６実施形態に係る半導体装置９５を示す上面図であって、第１主面３よりも上の構造を取り除いた図である。図１７は、図１６に示すXVII-XVII線に沿う断面図である。以下では、半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
　図１６および図１７を参照して、半導体装置９５において、不純物領域２４は、第１主面３の表層部に形成された複数（たとえば２個以上２０個以下）の不純物領域を含む。不純物領域２４は、この形態では、３個の不純物領域２４Ａ，２４Ｂ，２４Ｃを含む。
　不純物領域２４Ａ～２４Ｃは、ダイオード領域２３から離れる方向に沿ってこの順に間隔を空けて形成されている。不純物領域２４Ａ～２４Ｃは、ダイオード領域２３の周縁に沿って帯状にそれぞれ延びている。不純物領域２４Ａ～２４Ｃは、ダイオード領域２３を取り囲む無端状（四角環状）にそれぞれ形成されていてもよい。
　不純物領域２４Ａ～２４Ｃのうち最内側に位置する不純物領域２４Ａは、ダイオード領域２３を画定していてもよい。不純物領域２４Ｂは、不純物領域２４Ａを取り囲んでいる。不純物領域２４Ｃは、不純物領域２４Ｂを取り囲んでいる。
　以上、半導体装置９５によっても、半導体装置１に対して述べた効果と同様の効果を奏することができる。前述の第１～第５実施形態に係る構造は、半導体装置９５に組み合わされてもよい。
　図１８は、本発明の第７実施形態に係る半導体装置１０１を示す上面図である。図１９は、図１８に示す半導体装置１０１の底面図である。図２０は、図１８に示す領域XXの拡大図であって、ＳｉＣ半導体層１０２の第１主面１０３よりも上の構造を取り除いた図である。図２１は、図２０のXXI-XXI線に沿う断面図である。図２２は、図２０のXXII-XXII線に沿う断面図である。図２３は、図２２の領域XXIIIの拡大図である。
　図１８～図２３を参照して、半導体装置１０１は、ＳｉＣ（炭化シリコン）単結晶を含むＳｉＣ半導体層１０２を有している。ＳｉＣ半導体層１０２は、４Ｈ－ＳｉＣ単結晶を含んでいてもよい。
　４Ｈ－ＳｉＣ単結晶は、［０００１］面から［１１－２０］方向に対して１０°以内の角度で傾斜したオフ角を有している。オフ角は、０°以上４°以下であってもよい。オフ角は、０°を超えて４°未満であってもよい。オフ角は、典型的には、２°または４°、より具体的には、２°±１０％の範囲または４°±１０％の範囲に設定される。
　ＳｉＣ半導体層１０２は、一方側の第１主面１０３、他方側の第２主面１０４、ならびに、第１主面１０３および第２主面１０４を接続する側面１０５Ａ，１０５Ｂ，１０５Ｃ，１０５Ｄを有している。第１主面１０３および第２主面１０４は、それらの法線方向から見た平面視（以下、単に「平面視」という。）において四角形状（この形態では長方形状）に形成されている。
　側面１０５Ａは、側面１０５Ｃに対向している。側面１０５Ｂは、側面１０５Ｄに対向している。４つの側面１０５Ａ～１０５Ｄは、第１主面１０３および第２主面１０４の法線方向に沿って平面的にそれぞれ延びている。側面１０５Ａ～１０５Ｄの長さは、それぞれ、１ｍｍ以上１０ｍｍ以下（たとえば２ｍｍ以上５ｍｍ以下）であってもよい。
　ＳｉＣ半導体層１０２は、アクティブ領域１０６および外側領域１０７を含む。アクティブ領域１０６は、縦型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が形成された領域である。外側領域１０７は、アクティブ領域１０６の外側の領域である。
　アクティブ領域１０６は、平面視において側面１０５Ａ～１０５Ｄから内方領域に間隔を空けてＳｉＣ半導体層１０２の中央部に形成されている。アクティブ領域１０６は、平面視において４つの側面１０５Ａ～１０５Ｄに平行な４辺を有する四角形状（この形態では長方形状）に形成されている。
　外側領域１０７は、側面１０５Ａ～１０５Ｄおよびアクティブ領域１０６の周縁の間の領域に形成されている。外側領域１０７は、平面視においてアクティブ領域１０６を取り囲む無端状（四角環状）に形成されている。
　第１主面１０３の上には、ゲートパッド１０８、ゲートフィンガー１０９およびソースパッド１１０が形成されている。ゲートパッド１０８、ゲートフィンガー１０９およびソースパッド１１０は、アルミニウムおよび／または銅を含んでいてもよい。
　ゲートパッド１０８は、平面視において側面１０５Ａに沿う領域に形成されている。ゲートパッド１０８は、平面視において側面１０５Ａの中央部に沿う領域に形成されている。ゲートパッド１０８は、平面視において４つの側面１０５Ａ～１０５Ｄの内の任意の２つを接続する角部に沿って形成されていてもよい。
　ゲートパッド１０８は、平面視において四角形状に形成されている。ゲートパッド１０８は、平面視において外側領域１０７からアクティブ領域１０６内に引き出され、外側領域１０７およびアクティブ領域１０６の境界を横切っている。
　ゲートフィンガー１０９は、外側ゲートフィンガー１０９Ａおよび内側ゲートフィンガー１０９Ｂを含む。外側ゲートフィンガー１０９Ａは、ゲートパッド１０８から外側領域１０７に引き出されている。外側ゲートフィンガー１０９Ａは、外側領域１０７を帯状に延びている。
　外側ゲートフィンガー１０９Ａは、この形態では、ＳｉＣ半導体層１０２の３つの側面１０５Ａ，１０５Ｂ，１０５Ｄに沿って形成され、アクティブ領域１０６を３方向から区画している。
　内側ゲートフィンガー１０９Ｂは、ゲートパッド１０８からアクティブ領域１０６に引き出されている。内側ゲートフィンガー１０９Ｂは、アクティブ領域１０６を帯状に延びている。内側ゲートフィンガー１０９Ｂは、側面１０５Ｂ側から側面１０５Ｄ側に向けて延びている。
　ソースパッド１１０は、ゲートパッド１０８およびゲートフィンガー１０９から間隔を空けてアクティブ領域１０６に形成されている。ソースパッド１１０は、平面視においてゲートパッド１０８およびゲートフィンガー１０９によって区画された領域を被覆し、逆Ｃ字形状に形成されている。
　ゲートパッド１０８およびゲートフィンガー１０９には、ゲート電圧が印加される。ゲート電圧は、１０Ｖ以上５０Ｖ以下（たとえば３０Ｖ程度）であってもよい。ソースパッド１１０には、ソース電圧が印加される。ソース電圧は、基準電圧（たとえばＧＮＤ電圧）であってもよい。
　第１主面１０３の上には、樹脂層１１１が形成されている。図１８では、明瞭化のため、樹脂層１１１がハッチングによって示されている。樹脂層１１１は、ゲートパッド１０８、ゲートフィンガー１０９およびソースパッド１１０を被覆している。
　樹脂層１１１は、ネガティブタイプまたはポジティブタイプの感光性樹脂を含んでいてもよい。樹脂層１１１は、この形態では、ポジティブタイプの感光性樹脂の一例としてのポリベンゾオキサゾールを含む。樹脂層１１１は、ネガティブタイプの感光性樹脂の一例としてのポリイミドを含んでいてもよい。
　樹脂層１１１の周縁部は、側面１０５Ａ～１０５Ｄから内方領域に間隔を空けて形成され、第１主面１０３を露出させている。樹脂層１１１の周縁部は、より具体的には、後述する層間絶縁層１６１を露出させている。
　樹脂層１１１の内方部には、ゲートパッド開口１１２およびソースパッド開口１１３が形成されている。ゲートパッド開口１１２は、ゲートパッド１０８を露出させている。ソースパッド開口１１３は、ソースパッド１１０を露出させている。
　図１９および図２３を参照して、第２主面１０４には、複数の隆起部１１４を含む隆起部群１１５、スペース１１６および溝１１７が形成されている。隆起部群１１５（複数の隆起部１１４）、スペース１１６および溝１１７は、アクティブ領域１０６および外側領域１０７に対向する領域をそれぞれ含む。
　隆起部群１１５（複数の隆起部１１４）、スペース１１６および溝１１７は、第１実施形態に係る隆起部群１２（複数の隆起部１１）、スペース１４および溝１６に対応した構造を有している（図３～図５等も併せて参照）。
　第１実施形態に係る隆起部群１２（複数の隆起部１１）、スペース１４および溝１６の説明は、本実施形態に係る隆起部群１１５、スペース１１６および溝１１７の説明に準用されるものとし、隆起部群１１５（複数の隆起部１１４）、スペース１１６および溝１１７についての他の具体的な説明は省略する。
　隆起部群１１５、スペース１１６および溝１１７は、第２実施形態に係る半導体装置７１の隆起部群１２、スペース１４および溝１６に対応した構造を有していてもよい（図１１も併せて参照）。この場合、第２実施形態に係る隆起部群１２、スペース１４および溝１６の説明が、本実施形態に係る隆起部群１１５、スペース１１６および溝１１７の説明に準用されるものとする。
　図２０～図２２を参照して、ＳｉＣ半導体層１０２は、この形態では、ｎ＋型のＳｉＣ半導体基板１２１およびｎ型のＳｉＣエピタキシャル層１２２を含む積層構造を有している。ＳｉＣ半導体基板１２１によって、第２主面１０４が形成されている。ＳｉＣエピタキシャル層１２２によって、第１主面１０３が形成されている。
　ＳｉＣ半導体基板１２１の厚さは、５μｍ以上４００μｍ以下であってもよい。ＳｉＣ半導体基板１２１の厚さは、５μｍ以上５０μｍ以下、５０μｍ以上１００μｍ以下、１００μｍ以上１５０μｍ以下、１５０μｍ以上２００μｍ以下、２００μｍ以上２５０μｍ以下、２５０μｍ以上３００μｍ以下、３００μｍ以上３５０μｍ以下、または、３５０μｍ以上４００μｍ以下であってもよい。
　ＳｉＣ半導体基板１２１の厚さは、８０μｍ以上２００μｍ以下（たとえば１５０μｍ程度）であることが好ましい。ＳｉＣ半導体基板１２１の厚さを小さくすることにより、電流経路の短縮によって抵抗値の低減を図ることができる。
　ＳｉＣエピタキシャル層１２２の厚さは、１μｍ以上１００μｍ以下であってもよい。ＳｉＣエピタキシャル層１２２の厚さは、１μｍ以上２５μｍ以下、２５μｍ以上５０μｍ以下、５０μｍ以上７５μｍ以下、または、７５μｍ以上１００μｍ以下であってもよい。ＳｉＣエピタキシャル層１２２の厚さは、５μｍ以上１５μｍ以下（たとえば１０μｍ程度）であることが好ましい。
　ＳｉＣエピタキシャル層１２２のｎ型不純物濃度は、ＳｉＣ半導体基板１２１のｎ型不純物濃度以下である。ＳｉＣエピタキシャル層１２２のｎ型不純物濃度は、ＳｉＣ半導体基板１２１のｎ型不純物濃度未満である。
　ＳｉＣ半導体基板１２１のｎ型不純物濃度は、１．０×１０１８ｃｍ－３以上１．０×１０２１ｃｍ－３以下であってもよい。ＳｉＣエピタキシャル層１２２のｎ型不純物濃度は、１．０×１０１５ｃｍ－３以上１．０×１０１８ｃｍ－３以下であってもよい。
　ＳｉＣエピタキシャル層１２２は、この形態では、第１主面１０３の法線方向に沿って異なるｎ型不純物濃度を有する複数の領域を有している。ＳｉＣエピタキシャル層１２２は、より具体的には、ｎ型不純物濃度が比較的高い高濃度領域１２２ａ、および、高濃度領域１２２ａに対してｎ型不純物濃度が低い低濃度領域１２２ｂを含む。
　高濃度領域１２２ａは、第１主面１０３側の領域に形成されている。低濃度領域１２２ｂは、高濃度領域１２２ａに対して第２主面１０４側の領域に形成されている。
　高濃度領域１２２ａのｎ型不純物濃度は、１×１０１６ｃｍ－３以上１×１０１８ｃｍ－３以下であってもよい。低濃度領域１２２ｂのｎ型不純物濃度は、１×１０１５ｃｍ－３以上１×１０１６ｃｍ－３以下であってもよい。
　高濃度領域１２２ａの厚さは、低濃度領域１２２ｂの厚さ以下である。高濃度領域１２２ａの厚さは、より具体的には、低濃度領域１２２ｂの厚さ未満である。つまり、高濃度領域１２２ａの厚さは、ＳｉＣエピタキシャル層１２２の総厚さの半分未満である。
　図２３を参照して、隆起部群１１５（複数の隆起部１１４）および溝１１７は、ＳｉＣ半導体基板１２１に形成されている。第２主面１０４の表層部には、ＳｉＣ半導体層１０２（ＳｉＣ半導体基板１２１）のＳｉＣの一部が他の性質に改質した改質層１０４ａが形成されている。改質層１０４ａは、第２主面１０４に対するアニール処理法によって形成されている。
　改質層１０４ａは、Ｓｉ原子およびＣ原子を含む。改質層１０４ａは、より具体的には、ＳｉＣ半導体層１０２（ＳｉＣ半導体基板１２１）において改質層１０４ａ外の領域のカーボン密度よりも低いカーボン密度を有している。
　改質層１０４ａは、カーボン密度を超えるシリコン密度を有している。つまり、改質層１０４ａは、ＳｉＣ半導体層１０２（ＳｉＣ半導体基板１２１）のＳｉＣがＳｉに改質したＳｉ改質層を含む。Ｓｉ改質層は、Ｓｉアモルファス層であってもよい。
　改質層１０４ａは、ＳｉＣの改質に起因する格子欠陥を含んでいてもよい。つまり、改質層１０４ａは、ＳｉＣの改質に起因して導入された欠陥準位を有する格子欠陥領域を含んでいてもよい。
　改質層１０４ａは、この形態では、第２主面１０４において隆起部群１１５に沿う領域に形成されている。これにより、各隆起部群１１５において複数の隆起部１１４は、改質層１０４ａによって形成されている。
　改質層１０４ａは、この形態では、スペース１１６にも形成されている。改質層１０４ａは、隆起部群１１５からスペース１１６に延在している。つまり、第２主面１０４に対するアニール処理法は、スペース１１６にも及んでいる。
　改質層１０４ａにおいて隆起部群１１５に沿う部分の厚さは、隆起部１１４の存在によって、改質層１０４ａにおいてスペース１１６に沿う部分の厚さ以上になっている。改質層１０４ａにおいて隆起部群１１５に沿う部分の厚さは、より具体的には、改質層１０４ａにおいてスペース１１６に沿う部分の厚さよりも大きい。
　第２主面１０４に隆起部群１１５が存在しない場合の第２主面１０４の抵抗値は、第２主面１０４に隆起部群１１５が存在する場合の第２主面１０４の抵抗値よりも大きい。
　つまり、複数の隆起部群１１５は、電気的特性として、ＳｉＣ単結晶単体の抵抗値以下の抵抗値を有している。複数の隆起部群１１５は、より具体的には、ＳｉＣ単結晶単体の抵抗値未満の抵抗値を有している。また、複数の隆起部群１１５は、スペース１１６の抵抗値以下の抵抗値を有している。複数の隆起部群１１５は、より具体的には、スペース１１６の抵抗値未満の抵抗値を有している。
　隆起部群１１５の電気的特性としての抵抗値は、改質層１０４ａによって低減されている。つまり、隆起部群１１５の抵抗値は、改質層１０４ａに起因してＳｉＣ単結晶の抵抗値以下になっている。スペース１１６の電気的特性としての抵抗値も、改質層１０４ａに起因してＳｉＣ単結晶の抵抗値以下になっている。
　第２主面１０４の上には、ドレインパッド１２３が形成されている。オフ時においてソースパッド１１０およびドレインパッド１２３の間に印加可能な最大電圧は、１０００Ｖ以上１００００Ｖ以下であってもよい。
　図２３を参照して、ドレインパッド１２３は、第２主面１０４に直接接続されている。ドレインパッド１２３は、第２主面１０４において隆起部群１１５を被覆している。ドレインパッド１２３は、この形態では、複数の隆起部群１１５を一括して被覆している。
　ドレインパッド１２３は、隆起部群１１５の外面（複数の隆起部１１４の外面）および溝１１７の内面に倣って膜状に形成されている。これにより、ドレインパッド１２３の外面において隆起部群１１５の外面（複数の隆起部１１４の外面）を被覆する部分には、第２主面１０４から離れる方向に隆起した隆起部１２３ａが形成されている。また、ドレインパッド１２３の外面において溝１１７を被覆する部分には、第２主面１０４に向かって窪んだリセス部１２３ｂが形成されている。
　ドレインパッド１２３は、第２主面１０４との間でオーミック接触を形成している。ドレインパッド１２３は、より具体的には、隆起部群１１５との間でオーミック接触を形成している。
　ドレインパッド１２３は、さらに具体的には、複数の隆起部群１１５との間でオーミック接触を形成している。ドレインパッド１２３は、この形態では、スペース１１６との間においてもオーミック接触を形成している。
　ドレインパッド１２３は、第２主面１０４の上に積層された複数の電極層を含む積層構造を有している。ドレインパッド１２３は、この形態では、第２主面１０４からこの順に積層されたＴｉ層１２４、Ｎｉ層１２５、Ａｕ層１２６およびＡｇ層１２７を含む４層構造を有している。
　Ｔｉ層１２４、Ｎｉ層１２５、Ａｕ層１２６およびＡｇ層１２７は、隆起部群１１５の外面（複数の隆起部１１４の外面）および溝１１７の内面に倣って膜状にそれぞれ形成されている。ドレインパッド１２３の隆起部１２３ａおよびリセス部１２３ｂは、Ａｇ層１２７の外面に形成されている。
　Ｔｉ層１２４は、第２主面１０４に直接接続されている。Ｔｉ層１２４は、複数の隆起部群１１５を一括して被覆し、第２主面１０４との間でオーミック接触を形成している。Ｔｉ層１２４は、この形態では、スペース１１６との間においてもオーミック接触を形成している。
　Ｎｉ層１２５は、Ｔｉ層１２４のほぼ全域または全域を被覆している。Ａｕ層１２６は、Ｎｉ層１２５のほぼ全域または全域を被覆している。Ａｇ層１２７は、Ａｕ層１２６のほぼ全域または全域を被覆している。
　Ｔｉ層１２４の厚さは、０．０１μｍ以上５μｍ以下（たとえば０．０７μｍ程度）であってもよい。Ｎｉ層１２５の厚さは、０．１μｍ以上４０μｍ以下（たとえば１．２μｍ程度）であってもよい。
　Ａｕ層１２６の厚さは、０．１μｍ以上４０μｍ以下（たとえば０．０７μｍ程度）であってもよい。Ａｇ層１２７の厚さは、０．１μｍ以上４０μｍ以下（たとえば０．３μｍ程度）であってもよい。ドレインパッド１２３は、Ｔｉ層１２４、Ｎｉ層１２５、Ａｕ層１２６またはＡｇ層１２７からなる単層構造を有していてもよい。
　ドレインパッド１２３は、シリサイドを主たる構成に含むシリサイド層を介さずに第２主面１０４との間でオーミック接触を形成している。ドレインパッド１２３は、シリサイドを主たる構成に含むシリサイド層を介さずに各隆起部群１１５との間でオーミック接触を形成している。
　ドレインパッド１２３は、カーボンを主たる構成に含むカーボン層を介さずに第２主面１０４との間でオーミック接触を形成している。ドレインパッド１２３は、カーボンを主たる構成に含むカーボン層を介さずに各隆起部群１１５との間でオーミック接触を形成している。
　ドレインパッド１２３は、シリサイドを主たる構成に含む材料が層状に形成された領域を含まない。また、ドレインパッド１２３は、カーボンを主たる構成に含む材料が層状に形成された領域を含まない。
　ドレインパッド１２３は、前述の第３実施形態に係る電極１０の構造と同様の構造を有していてもよい。ドレインパッド１２３は、前述の第４実施形態に係る電極１０の構造と同様の構造を有していてもよい。
　ＳｉＣ半導体基板１２１は、ＭＩＳＦＥＴのドレイン領域１２８として形成されている。ＳｉＣエピタキシャル層１２２は、ＭＩＳＦＥＴのドリフト領域１２９として形成されている。
　アクティブ領域１０６において第１主面１０３の表層部には、ｐ型のボディ領域１３１が形成されている。ボディ領域１３１のｐ型不純物濃度は、１×１０１７ｃｍ－３以上１×１０２０ｃｍ－３以下であってもよい。このボディ領域１３１によって、アクティブ領域１０６が画定される。
　アクティブ領域１０６において第１主面１０３の表層部には、複数のゲートトレンチ１３５が形成されている。複数のゲートトレンチ１３５は、第１方向Ｘに沿って間隔を空けて形成されている。
　複数のゲートトレンチ１３５は、第２方向Ｙに対してほぼ平行にまたは平行に延びる帯状に形成されている。複数のゲートトレンチ１３５は、平面視において第２方向Ｙに対してほぼ平行にまたは平行に延びるストライプ状に形成されている。つまり、複数のゲートトレンチ１３５は、この形態では、平面視において複数の隆起部群１１５に交差している。
　複数の隆起部群１１５は、第２方向Ｙに対してほぼ平行にまたは平行に延びるストライプ状に形成されていてもよい。この場合、複数のゲートトレンチ１３５は、平面視において複数の隆起部群１１５に対してほぼ平行にまたは平行に延びていてもよい。
　複数のゲートトレンチ１３５は、第１方向Ｘに平行に延びるストライプ状に形成されていてもよい。この場合、複数のゲートトレンチ１３５は、平面視において複数の隆起部群１１５に対してほぼ平行にまたは平行に延びていてもよい。
　つまり、各ゲートトレンチ１３５は、［１１－２０］方向に対してほぼ平行にまたは平行に延びていてもよい。また、各ゲートトレンチ１３５は、［１１－２０］方向に直交する［１－１００］方向に対してほぼ平行にまたは平行に延びていてもよい。
　各ゲートトレンチ１３５は、この形態では、平面視で第１主面１０３において一方側（側面１０５Ｂ側）の周縁部から他方側（側面１０５Ｄ側）の周縁部に向けて帯状に延びている。
　各ゲートトレンチ１３５は、第１主面１０３において一方側の周縁部および他方側の周縁部の間の中間部を横切っている。各ゲートトレンチ１３５の一端部は、第１主面１０３において一方側の周縁部に位置している。各ゲートトレンチ１３５の他端部は、第１主面１０３において他方側の周縁部に位置している。
　各ゲートトレンチ１３５は、ミリメートルオーダ（１ｍｍ以上）の長さを有している。各ゲートトレンチ１３５の長さは、この形態では、１ｍｍ以上１０ｍｍ以下（たとえば２ｍｍ以上５ｍｍ以下）である。単位面積当たりの１つまたは複数のゲートトレンチ１３５の総延長は、０．５μｍ／μｍ２以上０．７５μｍ／μｍ２以下であってもよい。
　各ゲートトレンチ１３５は、アクティブトレンチ部１３５ａおよびコンタクトトレンチ部１３５ｂを含む。アクティブトレンチ部１３５ａは、ゲートトレンチ１３５においてアクティブ領域１０６に形成された部分である。コンタクトトレンチ部１３５ｂは、ゲートトレンチ１３５においてアクティブトレンチ部１３５ａから外側領域１０７に引き出された部分である。
　各ゲートトレンチ１３５は、ボディ領域１３１を貫通し、ＳｉＣエピタキシャル層１２２に至っている。各ゲートトレンチ１３５の底壁は、ＳｉＣエピタキシャル層１２２内に位置している。各ゲートトレンチ１３５の底壁は、より具体的には、ＳｉＣエピタキシャル層１２２の高濃度領域１２２ａに位置している。
　第１主面１０３の法線方向に関して、ゲートトレンチ１３５の深さは、０．５μｍ以上３μｍ以下であってもよい。ゲートトレンチ１３５の深さは、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、または、２．５μｍ以上４μｍ以下であってもよい。ゲートトレンチ１３５の深さは、０．５μｍ以上１．０μｍ以下であることが好ましい。
　ゲートトレンチ１３５の第１方向Ｘ幅は、０．１μｍ以上２μｍ以下であってもよい。ゲートトレンチ１３５の第１方向Ｘ幅は、０．１μｍ以上０．５μｍ以下、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、または、１．５μｍ以上２μｍ以下であってもよい。ゲートトレンチ１３５の第１方向Ｘ幅は、０．１μｍ以上０．５μｍ以下であることが好ましい。
　各ゲートトレンチ１３５の開口エッジ部１３６は、ゲートトレンチ１３５の内方に向かって湾曲した湾曲部１３７を含む。ゲートトレンチ１３５の開口エッジ部１３６は、第１主面１０３およびゲートトレンチ１３５の側壁を接続する角部である。ゲートトレンチ１３５の開口エッジ部１３６に対する電界は、湾曲部１３７によって緩和される。
　ボディ領域１３１の表層部においてゲートトレンチ１３５の側壁に沿う領域には、ｎ＋型のソース領域１３８が形成されている。ソース領域１３８のｎ型不純物濃度は、１．０×１０１８ｃｍ－３以上１．０×１０２１ｃｍ－３以下であってもよい。ソース領域１３８は、第１方向Ｘに関して、ゲートトレンチ１３５の一方側の側壁および他方側の側壁に沿って複数形成されている。
　複数のソース領域１３８は、第２方向Ｙに対してほぼ平行にまたは平行に延びる帯状にそれぞれ形成されている。複数のソース領域１３８は、平面視においてストライプ状に形成されている。複数のソース領域１３８は、ゲートトレンチ１３５と同様に、平面視において複数の隆起部群１１５に交差している。
　各ゲートトレンチ１３５内には、ゲート絶縁層１３９およびゲート電極層１４０が形成されている。図２０においてゲート絶縁層１３９およびゲート電極層１４０は、ハッチングによって示されている。
　ゲート絶縁層１３９は、酸化シリコンを含む。ゲート絶縁層１３９は、窒化シリコン等の他の絶縁膜を含んでいてもよい。ゲート絶縁層１３９は、ゲートトレンチ１３５の内壁面に沿って膜状に形成されている。ゲート絶縁層１３９は、ゲートトレンチ１３５内においてリセス空間を区画している。
　ゲート絶縁層１３９は、第１領域１３９ａ、第２領域１３９ｂおよび第３領域１３９ｃを含む。第１領域１３９ａは、ゲートトレンチ１３５の側壁に沿って形成されている。第２領域１３９ｂは、ゲートトレンチ１３５の底壁に沿って形成されている。第３領域１３９ｃは、第１主面１０３に沿って形成されている。
　ゲート絶縁層１３９の第１領域１３９ａの厚さＴ１は、ゲート絶縁層１３９の第２領域１３９ｂの厚さＴ２およびゲート絶縁層１３９の第３領域１３９ｃの厚さＴ３よりも小さい。
　第１領域１３９ａの厚さＴ１に対する第２領域１３９ｂの厚さＴ２の比Ｔ２／Ｔ１は、２以上５以下であってもよい。第１領域１３９ａの厚さＴ１に対する第３領域１３９ｃの厚さＴ３の比Ｔ３／Ｔ１は、２以上５以下であってもよい。
　第１領域１３９ａの厚さＴ１は、０．０１μｍ以上０．２μｍ以下であってもよい。第２領域１３９ｂの厚さＴ２は、０．０５μｍ以上０．５μｍ以下であってもよい。第３領域１３９ｃの厚さＴ３は、０．０５μｍ以上０．５μｍ以下であってもよい。
　第１領域１３９ａを薄く形成することによって、ボディ領域１３１においてゲートトレンチ１３５の側壁近傍の領域に誘起されるキャリアの増加を抑制できる。これにより、チャネル抵抗の増加を抑制できる。第２領域１３９ｂを厚く形成することによって、ゲートトレンチ１３５の底壁に対する電界集中を緩和できる。
　第３領域１３９ｃを厚く形成することによって、ゲートトレンチ１３５の開口エッジ部１３６近傍におけるゲート絶縁層１３９の耐圧を向上できる。第３領域１３９ｃを厚く形成することによって、第３領域１３９ｃがエッチングによって消失することを抑制できる。
　これにより、第３領域１３９ｃの消失に起因して、第１領域１３９ａがエッチングによって除去されることを抑制できる。その結果、ゲート電極層１４０を、ゲート絶縁層１３９を挟んでＳｉＣ半導体層１０２に適切に対向させることができる。
　ゲート電極層１４０は、ゲート絶縁層１３９を挟んでゲートトレンチ１３５に埋め込まれている。ゲート電極層１４０は、より具体的には、ゲートトレンチ１３５内においてゲート絶縁層１３９によって区画されたリセス空間に埋め込まれている。ゲート電極層１４０は、ゲート電圧によって制御される。
　ゲート電極層１４０は、断面視において第１主面１０３の法線方向に沿って延びる壁状に形成されている。ゲート電極層１４０は、ゲートトレンチ１３５の開口側に位置する上端部を有している。ゲート電極層１４０の上端部は、ゲートトレンチ１３５の底壁に向かって窪んだ湾曲状に形成されている。
　ゲート電極層１４０の断面積は、０．０５μｍ２以上０．５μｍ２以下であってもよい。ゲート電極層１４０の断面積は、ゲートトレンチ１３５が延びる方向に直交する方向にゲート電極層１４０を切断したときの断面積である。
　ゲート電極層１４０の断面積は、０．０５μｍ２以上０．１μｍ２以下、０．１μｍ２以上０．２μｍ２以下、０．２μｍ２以上０．３μｍ２以下、０．３μｍ２以上０．４μｍ２以下、または、０．４μｍ２以上０．５μｍ２以下であってもよい。ゲート電極層１４０の断面積は、ゲート電極層１４０の深さおよびゲート電極層１４０の幅の積で定義される。
　ゲート電極層１４０の深さは、ゲート電極層１４０の上端部から下端部までの距離である。ゲート電極層１４０の幅は、ゲート電極層１４０の上端部および下端部の間の中間位置におけるゲート電極層１４０の幅である。
　上端部が曲面（この形態では下側に向かって窪んだ湾曲状）である場合、ゲート電極層１４０の上端部の位置は、ゲート電極層１４０の上面における中間位置とする。
　ゲート電極層１４０は、ｐ型不純物が添加されたｐ型ポリシリコンを含む。ｐ型不純物は、ホウ素（Ｂ）、アルミニウム（Ａｌ）、インジウム（Ｉｎ）およびガリウム（Ｇａ）のうちの少なくとも１種を含んでいてもよい。
　ゲート電極層１４０のｐ型不純物濃度は、ボディ領域１３１のｐ型不純物濃度以上である。ゲート電極層１４０のｐ型不純物濃度は、より具体的には、ボディ領域１３１のｐ型不純物濃度よりも大きい。
　ゲート電極層１４０のｐ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２２ｃｍ－３以下であってもよい。ゲート電極層１４０のシート抵抗は、１０Ω／□以上５００Ω／□以下（この形態では２００Ω／□程度）であってもよい。
　図２０および図２２を参照して、外側領域１０７には、ゲート配線層１４１が形成されている。ゲート配線層１４１は、ゲートパッド１０８およびゲートフィンガー１０９に電気的に接続される。
　ゲート配線層１４１は、第１主面１０３の上に形成されている。ゲート配線層１４１は、より具体的には、ゲート絶縁層１３９の第３領域１３９ｃの上に形成されている。
　ゲート配線層１４１は、この形態では、ゲートフィンガー１０９に沿って形成されている。ゲート配線層１４１は、ＳｉＣ半導体層１０２の３つの側面１０５Ａ，１０５Ｂ，１０５Ｄに沿って形成され、アクティブ領域１０６を３方向から区画している。
　ゲート配線層１４１は、各ゲートトレンチ１３５のコンタクトトレンチ部１３５ｂから露出するゲート電極層１４０に接続されている。ゲート配線層１４１は、この形態では、ゲート電極層１４０から第１主面１０３の上に引き出された引き出し部によって形成されている。ゲート配線層１４１の上端部は、ゲート電極層１４０の上端部に接続されている。
　図２１を参照して、ゲート電極層１４０の上には、低抵抗電極層１４２が形成されている。低抵抗電極層１４２は、ゲートトレンチ１３５内においてゲート電極層１４０の上端部を被覆している。
　低抵抗電極層１４２は、ゲート電極層１４０のシート抵抗未満のシート抵抗を有する導電材料を含む。低抵抗電極層１４２のシート抵抗は、０．０１Ω／□以上１０Ω／□以下であってもよい。低抵抗電極層１４２のシート抵抗は、０．０１Ω／□以上０．１Ω／□以下、０．１Ω／□以上１Ω／□以下、１Ω／□以上２Ω／□以下、２Ω／□以上４Ω／□以下、４Ω／□以上６Ω／□以下、６Ω／□以上８Ω／□以下、または、８Ω／□以上１０Ω／□以下であってもよい。
　ゲートトレンチ１３５内に供給された電流は、比較的低いシート抵抗を有する低抵抗電極層１４２を流れ、ゲート電極層１４０に伝達される。これにより、ゲート電極層１４０の全体を速やかにオフ状態からオン状態に移行させることができる。よって、スイッチング応答の遅延を抑制できる。
　特に、ミリメートルオーダ（１ｍｍ以上）の長さを有するゲートトレンチ１３５の場合には、電流の伝達に時間を要するが、低抵抗電極層１４２によれば、スイッチング応答の遅延を適切に抑制できる。つまり、低抵抗電極層１４２は、ゲートトレンチ１３５内に電流を拡散する電流拡散電極層として形成されている。
　低抵抗電極層１４２は、膜状に形成されている。低抵抗電極層１４２は、ゲート電極層１４０の上端部に接する接続部１４２ａおよびその反対の非接続部１４２ｂを有している。
　低抵抗電極層１４２の接続部１４２ａおよび非接続部１４２ｂは、ゲート電極層１４０の上端部に倣って湾曲状に形成されていてもよい。接続部１４２ａおよび非接続部１４２ｂは、種々の形態を採り得る。
　接続部１４２ａの全体が第１主面１０３よりも上方に位置していてもよい。接続部１４２ａの全体が第１主面１０３よりも下方に位置していてもよい。接続部１４２ａは、第１主面１０３よりも上方に位置する部分を含んでいてもよい。接続部１４２ａは、第１主面１０３よりも下方に位置する部分を含んでいてもよい。接続部１４２ａの中央部が第１主面１０３よりも下方に位置し、接続部１４２ａの周縁部が第１主面１０３よりも上方に位置していてもよい。
　非接続部１４２ｂの全体が第１主面１０３よりも上方に位置していてもよい。非接続部１４２ｂの全体が第１主面１０３よりも下方に位置していてもよい。非接続部１４２ｂは、第１主面１０３よりも上方に位置する部分を含んでいてもよい。非接続部１４２ｂは、第１主面１０３よりも下方に位置する部分を含んでいてもよい。非接続部１４２ｂの中央部が第１主面１０３よりも下方に位置し、非接続部１４２ｂの周縁部が第１主面１０３よりも上方に位置していてもよい。
　低抵抗電極層１４２は、ゲート絶縁層１３９に接する縁部１４２ｃを有している。縁部１４２ｃは、ゲート絶縁層１３９において第１領域１３９ａおよび第２領域１３９ｂを接続する角部に接している。
　縁部１４２ｃは、ソース領域１３８の底部に対して第１主面１０３側に形成されている。縁部１４２ｃは、ボディ領域１３１およびソース領域１３８の間の境界よりも第１主面１０３側に形成されている。縁部１４２ｃは、ゲート絶縁層１３９を挟んでソース領域１３８に対向している。縁部１４２ｃは、ゲート絶縁層１３９を挟んでボディ領域１３１とは対向していない。
　これにより、ゲート絶縁層１３９における低抵抗電極層１４２およびボディ領域１３１の間の領域において電流パスが形成されることを抑制できる。電流パスは、ゲート絶縁層１３９に対する低抵抗電極層１４２の電極材料の不所望な拡散によって形成され得る。
　特に、低抵抗電極層１４２の縁部１４２ｃを、比較的厚いゲート絶縁層１３９の第３領域１３９ｃ（ゲート絶縁層１３９の角部）に接続させる構造は、電流パスのリスクを低減する上で有効である。
　第１主面１０３の法線方向に関して、低抵抗電極層１４２の厚さＴＲは、ゲート電極層１４０の厚さＴＧ以下（ＴＲ≦ＴＧ）である。低抵抗電極層１４２の厚さＴＲは、より具体的には、ゲート電極層１４０の厚さＴＧの半分以下（ＴＲ≦ＴＧ／２）である。
　ゲート電極層１４０の厚さＴＧに対する低抵抗電極層１４２の厚さＴＲの比ＴＲ／ＴＧは、０．０１以上１以下である。比ＴＲ／ＴＧは、０．０１以上０．１以下、０．１以上０．２５以下、０．２５以上０．５以下、０．５以上０．７５以下、または、０．７５以上１以下であってもよい。
　ゲート電極層１４０の厚さＴＧは、０．５μｍ以上３μｍ以下であってもよい。厚さＴＧは、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、または、２．５μｍ以上３μｍ以下であってもよい。
　低抵抗電極層１４２の厚さＴＲは、０．０１μｍ以上３μｍ以下であってもよい。厚さＴＲは、０．０１μｍ以上０．１μｍ以下、０．１μｍ以上０．５μｍ以下、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、または、２．５μｍ以上３μｍ以下であってもよい。
　図２２を参照して、低抵抗電極層１４２は、この形態では、ゲート配線層１４１の上端部も被覆している。低抵抗電極層１４２においてゲート配線層１４１の上端部を被覆する部分は、低抵抗電極層１４２においてゲート電極層１４０の上端部を被覆する部分と一体的に形成されている。
　低抵抗電極層１４２は、ゲート電極層１４０の全域およびゲート配線層１４１の全域を被覆している。ゲートパッド１０８およびゲートフィンガー１０９からゲート配線層１４１に供給される電流は、比較的低いシート抵抗を有する低抵抗電極層１４２を流れ、ゲート電極層１４０およびゲート配線層１４１に伝達される。
　これにより、ゲート配線層１４１を介してゲート電極層１４０の全体を速やかにオフ状態からオン状態に移行させることができる。よって、スイッチング応答の遅延を抑制できる。特に、ミリメートルオーダ（１ｍｍ以上）の長さを有するゲートトレンチ１３５の場合には、ゲート配線層１４１の上端部を被覆する低抵抗電極層１４２によってスイッチング応答の遅延を適切に抑制できる。
　低抵抗電極層１４２は、ポリサイド層を含む。ポリサイド層は、ゲート電極層１４０の表層部を形成する部分が金属材料によってシリサイド化されることによって形成されている。ポリサイド層は、より具体的には、ｐ型ポリシリコン（ゲート電極層１４０）に添加されたｐ型不純物を含むｐ型ポリサイド層からなる。
　低抵抗電極層１４２は、この形態では、１０μΩ・ｃｍ以上１１０μΩ・ｃｍ以下の比抵抗を有している。低抵抗電極層１４２の比抵抗は、１０μΩ・ｃｍ以上２５μΩ・ｃｍ以下、２５μΩ・ｃｍ以上５０μΩ・ｃｍ以下、５０μΩ・ｃｍ以上７５μΩ・ｃｍ以下、７５μΩ・ｃｍ以上１００μΩ・ｃｍ以下、または、１００μΩ・ｃｍ以上１１０μΩ・ｃｍ以下であってもよい。低抵抗電極層１４２は、ＴｉＳｉ、ＴｉＳｉ２、ＮｉＳｉ、ＣｏＳｉ、ＣｏＳｉ２、ＭｏＳｉ２およびＷＳｉ２のうちの少なくとも１種を含む。
　とりわけ、これらの種のうちのＮｉＳｉ、ＣｏＳｉ２およびＴｉＳｉ２は、比抵抗の値および温度依存性が比較的小さいことから、低抵抗電極層１４２を形成するポリサイド層として適している。
　さらに、発明者らの検証の結果、ＴｉＳｉ２を低抵抗電極層１４２の材料として採用した場合、低電界印加時においてゲートソース間のリーク電流の増加が観られた。これに対して、ＣｏＳｉ２が採用された場合は、低電界印加時においてゲートソース間のリーク電流の増加は見受けられなかった。ＮｉＳｉはＣｏＳｉ２と比較して耐熱性に課題を有している点を考慮すると、ＣｏＳｉ２が低抵抗電極層１４２を形成するポリサイド層として最も好ましい。
　低抵抗電極層１４２を形成した場合のゲートトレンチ１３５内のシート抵抗は、ゲート電極層１４０単体のシート抵抗以下である。ゲートトレンチ１３５内のシート抵抗は、ｎ型不純物が添加されたｎ型ポリシリコンのシート抵抗以下であることが好ましい。
　ゲートトレンチ１３５内のシート抵抗は、低抵抗電極層１４２のシート抵抗に近似される。つまり、ゲートトレンチ１３５内のシート抵抗は、０．０１Ω／□以上１０Ω／□以下であってもよい。ゲートトレンチ１３５内のシート抵抗は、０．０１Ω／□以上０．１Ω／□以下、０．１Ω／□以上１Ω／□以下、１Ω／□以上２Ω／□以下、２Ω／□以上４Ω／□以下、４Ω／□以上６Ω／□以下、６Ω／□以上８Ω／□以下、または、８Ω／□以上１０Ω／□以下であってもよい。ゲートトレンチ１３５内のシート抵抗は、１０Ω／□未満であることが好ましい。
　図２０および図２１を再度参照して、アクティブ領域１０６において第１主面１０３には、複数のソーストレンチ１４５が形成されている。各ソーストレンチ１４５は、互いに隣り合う２つのゲートトレンチ１３５の間の領域に形成されている。
　各ソーストレンチ１４５は、第２方向Ｙに対してほぼ平行にまたは平行に延びる帯状に形成されている。複数のソーストレンチ１４５は、平面視においてストライプ状に形成されている。複数のソーストレンチ１４５は、ゲートトレンチ１３５と同様に、平面視において複数の隆起部群１１５に交差している。
　各ソーストレンチ１４５は、ボディ領域１３１を貫通し、ＳｉＣエピタキシャル層１２２に至っている。各ソーストレンチ１４５の底壁は、ＳｉＣエピタキシャル層１２２内に位置している。各ソーストレンチ１４５の底壁は、より具体的には、ＳｉＣエピタキシャル層１２２の高濃度領域１２２ａに位置している。
　ソーストレンチ１４５の深さは、ゲートトレンチ１３５の深さとほぼ等しくてもよい。ソーストレンチ１４５の深さは、ゲートトレンチ１３５の深さ以上であってもよい。
　第１方向Ｘに関して、互いに隣り合うソーストレンチ１４５の中央部間のピッチは、１．５μｍ以上３μｍ以下であってもよい。ソーストレンチ１４５の中央部間のピッチは、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、または、２．５μｍ以上３μｍ以下であってもよい。
　第１主面１０３の法線方向に関して、ソーストレンチ１４５の深さは、０．５μｍ以上１０μｍ以下であってもよい。ソーストレンチ１４５の深さは、０．５μｍ以上１μｍ以下、１μｍ以上２．５μｍ以下、２．５μｍ以上５μｍ以下、５μｍ以上７．５μｍ以下、または、７．５μｍ以上１０μｍ以下であってもよい。
　ソーストレンチ１４５の第１方向Ｘ幅は、０．１μｍ以上２μｍ以下であってもよい。ソーストレンチ１４５の第１方向Ｘ幅は、０．１μｍ以上０．５μｍ以下、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、または、１．５μｍ以上２μｍ以下であってもよい。
　ソーストレンチ１４５の第１方向Ｘ幅は、ゲートトレンチ１３５の第１方向Ｘ幅とほぼ等しくてもよい。ソーストレンチ１４５の第１方向Ｘ幅は、ゲートトレンチ１３５の第１方向Ｘ幅以上であってもよい。
　各ソーストレンチ１４５の開口エッジ部１４６は、ソーストレンチ１４５の内方に向かって湾曲した湾曲部１４７を含む。ソーストレンチ１４５の開口エッジ部１４６は、第１主面１０３およびソーストレンチ１４５の側壁を接続する角部である。
　ソーストレンチ１４５の開口エッジ部１４６に対する電界は、湾曲部１４７に沿って分散する。これにより、ソーストレンチ１４５の開口エッジ部１４６に対する電界集中を緩和できる。
　ＳｉＣ半導体層１０２においてソーストレンチ１４５の側壁に沿う領域には、ｐ＋型のコンタクト領域１４８が形成されている。コンタクト領域１４８は、１つのソーストレンチ１４５の一方側の側面および他方側の側面に対して複数形成されている。
　複数のコンタクト領域１４８は、第２方向Ｙに沿って間隔を空けて形成されている。複数のコンタクト領域１４８は、ゲートトレンチ１３５から第１方向Ｘに沿って間隔を空けて形成されている。
　ＳｉＣ半導体層１０２においてソーストレンチ１４５の内壁に沿う領域には、ｐ型のディープウェル領域１４９が形成されている。ディープウェル領域１４９は、ソーストレンチ１４５に沿って延びる帯状に形成されている。ディープウェル領域１４９は、ソーストレンチ１４５の内壁に沿って延びている。
　ディープウェル領域１４９は、より具体的には、ソーストレンチ１４５の側壁に沿って延び、エッジ部を通ってソーストレンチ１４５の底壁を被覆している。ディープウェル領域１４９は、ソーストレンチ１４５の側壁においてボディ領域１３１に連なっている。
　ディープウェル領域１４９は、ゲートトレンチ１３５の底壁に対して第２主面１０４側に位置する底部を有している。ディープウェル領域１４９は、ＳｉＣエピタキシャル層１２２の高濃度領域１２２ａに形成されている。
　ディープウェル領域１４９のｐ型不純物濃度は、ボディ領域１３１のｐ型不純物濃度とほぼ等しくてもよい。ディープウェル領域１４９のｐ型不純物濃度は、ボディ領域１３１のｐ型不純物濃度を超えていてもよい。ディープウェル領域１４９のｐ型不純物濃度は、ボディ領域１３１のｐ型不純物濃度未満であってもよい。
　ディープウェル領域１４９のｐ型不純物濃度は、コンタクト領域１４８のｐ型不純物濃度以下であってもよい。ディープウェル領域１４９のｐ型不純物濃度は、コンタクト領域１４８のｐ型不純物濃度未満であってもよい。ディープウェル領域１４９のｐ型不純物濃度は、１．０×１０１７ｃｍ－３以上１．０×１０１９ｃｍ－３以下であってもよい。
　各ソーストレンチ１４５内には、ソース絶縁層１５０およびソース電極層１５１が形成されている。図２においてソース絶縁層１５０およびソース電極層１５１は、明瞭化のため、ハッチングによって示されている。
　ソース絶縁層１５０は、酸化シリコンを含んでいてもよい。ソース絶縁層１５０は、ソーストレンチ１４５の内壁面に沿って膜状に形成され、ソーストレンチ１４５内においてリセス空間を区画している。
　ソース絶縁層１５０は、第１領域１５０ａおよび第２領域１５０ｂを含む。第１領域１５０ａは、ソーストレンチ１４５の側壁に沿って形成されている。第２領域１５０ｂは、ソーストレンチ１４５の底壁に沿って形成されている。
　ソース絶縁層１５０の第１領域１５０ａの厚さＴ１１は、ソース絶縁層１５０の第２領域１５０ｂの厚さＴ１２よりも小さい。第１領域１５０ａの厚さＴ１１に対する第２領域１５０ｂの厚さＴ１２の比Ｔ１２／Ｔ１１は、２以上５以下であってもよい。
　第１領域１５０ａの厚さＴ１１は、０．０１μｍ以上０．２μｍ以下であってもよい。第２領域１５０ｂの厚さＴ１２は、０．０５μｍ以上０．５μｍ以下であってもよい。
　第１領域１５０ａの厚さＴ１１は、ゲート絶縁層１３９の第１領域１３９ａの厚さＴ１とほぼ等しくてもよい。第２領域１５０ｂの厚さＴ１２は、ゲート絶縁層１３９の第２領域１３９ｂの厚さＴ２とほぼ等しくてもよい。
　ソース絶縁層１５０は、ソーストレンチ１４５の開口エッジ部１４６を露出させている。ソース絶縁層１５０は、より具体的には、ソーストレンチ１４５の開口エッジ部１４６からソース領域１３８およびコンタクト領域１４８を露出させている。
　ソース絶縁層１５０の第１領域１５０ａは、さらに具体的には、ソーストレンチ１４５の開口側に位置する上端部を有している。第１領域１５０ａの上端部は、第１主面１０３よりも下方に形成されている。
　第１領域１５０ａの上端部は、ソーストレンチ１４５の開口側においてソーストレンチ１４５の側壁を露出させている。このようにして、第１領域１５０ａは、ソーストレンチ１４５の開口エッジ部１４６からソース領域１３８およびコンタクト領域１４８を露出させている。
　ソース電極層１５１は、ソース絶縁層１５０を挟んでソーストレンチ１４５に埋め込まれている。ソース電極層１５１は、より具体的には、ソーストレンチ１４５内においてソース絶縁層１５０によって区画されたリセス空間に埋め込まれている。ソース電極層１５１は、ソース電圧によって制御される。
　ソース電極層１５１は、ソーストレンチ１４５の開口側に位置する上端部を有している。ソース電極層１５１の上端部は、第１主面１０３よりも下方に形成されている。
　ソース電極層１５１の上端部は、ソース絶縁層１５０の上端部に対して面一に形成されていてもよい。ソース電極層１５１の上端部は、ソース絶縁層１５０の上端部よりも上方に突出していてもよい。
　ソース電極層１５１の上端部は、ソース絶縁層１５０の上端部よりも下方に位置していてもよい。ソース電極層１５１の厚さは、０．５μｍ以上１０μｍ以下（たとえば１μｍ程度）であってもよい。ソース電極層１５１の厚さは、０．５μｍ以上１μｍ以下、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、または、８μｍ以上１０μｍ以下であってもよい。
　ソース電極層１５１は、材質的にＳｉＣに近い性質を有するポリシリコンを含むことが好ましい。これにより、ＳｉＣ半導体層１０２内において生じる応力を低減できる。ソース電極層１５１は、ｐ型不純物が添加されたｐ型ポリシリコンを含むことが好ましい。
　この場合、ゲート電極層１４０と同時にソース電極層１５１を形成できる。ｐ型不純物は、ホウ素（Ｂ）、アルミニウム（Ａｌ）、インジウム（Ｉｎ）およびガリウム（Ｇａ）のうちの少なくとも１種を含んでいてもよい。
　ソース電極層１５１のｐ型不純物濃度は、ボディ領域１３１のｐ型不純物濃度以上である。ソース電極層１５１のｐ型不純物濃度は、より具体的には、ボディ領域１３１のｐ型不純物濃度よりも大きい。
　ソース電極層１５１のｐ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２２ｃｍ－３下であってもよい。ソース電極層１５１のシート抵抗は、１０Ω／□以上５００Ω／□以下であってもよい。ソース電極層１５１のシート抵抗は、１０Ω／□以上５０Ω／□以下、５０Ω／□以上１００Ω／□以下、１００Ω／□以上２００Ω／□以下、２００Ω／□以上３００Ω／□以下、３００Ω／□以上４００Ω／□以下、または、４００Ω／□以上５００Ω／□以下であってもよい。
　ソース電極層１５１のｐ型不純物濃度は、ゲート電極層１４０のｐ型不純物濃度とほぼ等しくてもよい。ソース電極層１５１のシート抵抗は、ゲート電極層１４０のシート抵抗とほぼ等しくてもよい。
　ソース電極層１５１は、ｐ型ポリシリコンに代えて、ｎ型ポリシリコンを含んでいてもよい。ソース電極層１５１は、ｐ型ポリシリコンに代えて、タングステン、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも１種を含んでいてもよい。
　このように、半導体装置１０１は、トレンチゲート電極構造１５２およびトレンチソース電極構造１５３を有している。トレンチゲート電極構造１５２は、ゲートトレンチ１３５、ゲート絶縁層１３９、ゲート電極層１４０および低抵抗電極層１４２を含む。トレンチソース電極構造１５３は、ソーストレンチ１４５、ソース絶縁層１５０およびソース電極層１５１を含む。
　図２１および図２２を参照して、第１主面１０３の上には、層間絶縁層１６１が形成されている。層間絶縁層１６１は、アクティブ領域１０６および外側領域１０７を選択的に被覆している。層間絶縁層１６１は、アクティブ領域１０６においてトレンチゲート電極構造１５２を被覆し、外側領域１０７においてゲート配線層１４１を被覆している。
　層間絶縁層１６１は、酸化シリコンまたは窒化シリコンを含んでいてもよい。層間絶縁層１６１には、ゲートコンタクト孔１６２およびソースコンタクト孔１６３が形成されている。
　ゲートコンタクト孔１６２は、外側領域１０７においてゲート配線層１４１（低抵抗電極層１４２）を露出させている。ソースコンタクト孔１６３は、アクティブ領域１０６においてソース領域１３８、コンタクト領域１４８およびトレンチソース電極構造１５３を露出させている。層間絶縁層１６１の上には、ゲートパッド１０８、ゲートフィンガー１０９およびソースパッド１１０が形成されている。
　ゲートフィンガー１０９は、層間絶縁層１６１の上からゲートコンタクト孔１６２に入り込んでいる。ゲートフィンガー１０９は、ゲートコンタクト孔１６２内において低抵抗電極層１４２に電気的に接続されている。これにより、ゲートパッド１０８からの電気信号は、比較的低い抵抗値を有する低抵抗電極層１４２を介してゲート電極層１４０に伝達される。
　ソースパッド１１０は、層間絶縁層１６１の上からソースコンタクト孔１６３に入り込んでいる。ソースパッド１１０は、ソースコンタクト孔１６３内においてソース領域１３８、コンタクト領域１４８およびソース電極層１５１に電気的に接続されている。ソース電極層１５１は、ソースパッド１１０の一部の領域を利用して形成されていてもよい。
　図２４は、シート抵抗を説明するためのグラフである。図２４において縦軸はシート抵抗［Ω／□］を表しており、横軸は項目を表している。図２４では、第１棒グラフＬ１、第２棒グラフＬ２および第３棒グラフＬ３が示されている。
　第１棒グラフＬ１は、ｎ型ポリシリコンのシート抵抗を表している。第２棒グラフＬ２は、ｐ型ポリシリコンのシート抵抗を表している。第３棒グラフＬ３は、ｐ型ポリシリコンの上に低抵抗電極層１４２を形成した場合のゲートトレンチ１３５内のシート抵抗を表している。低抵抗電極層１４２は、ここではＴｉＳｉ２（ｐ型チタンシリサイド）を含む。
　第１棒グラフＬ１を参照して、ｎ型ポリシリコンのシート抵抗は、１０Ω／□であった。第２棒グラフＬ２を参照して、ｐ型ポリシリコンのシート抵抗は、２００Ω／□であった。第３棒グラフＬ３を参照して、ｐ型ポリシリコンの上に低抵抗電極層１４２を形成した場合のシート抵抗は、２Ω／□であった。
　ｐ型ポリシリコンは、ｎ型ポリシリコンとは相異なる仕事関数を有しており、ｐ型ポリシリコンをゲートトレンチ１３５に埋め込むことにより、ゲート閾値電圧Ｖｔｈを１Ｖ程度増加させることができる。
　しかし、ｐ型ポリシリコンは、ｎ型ポリシリコンのシート抵抗よりも数十倍（２０倍程度）高いシート抵抗を有している。そのため、ゲート電極層１４０の材料としてｐ型ポリシリコンを採用した場合、ゲートトレンチ１３５内の寄生抵抗（以下、単に「ゲート抵抗」という。）の増加に伴ってエネルギ損失が著しく増大する。
　これに対して、ｐ型ポリシリコンの上に低抵抗電極層１４２を有する構造では、低抵抗電極層１４２を形成しない場合と比較して、シート抵抗を１００分の１以下に低下させることができる。また、低抵抗電極層１４２を有する構造では、ｎ型ポリシリコンを含むゲート電極層１４０と比較して、シート抵抗を５分の１以下に低下させることができる。
　以上、半導体装置１０１によれば、隆起部群１１５によって第２主面１０４に対するドレインパッド１２３の接続面積を増加させることができる。これにより、電気的特性を向上できる。
　ドレインパッド１２３は、より具体的には、隆起部群１１５との間でオーミック接触を形成する。これにより、ＳｉＣ半導体層１０２およびドレインパッド１２３の間において良好なオーミック特性を得ることができるから、電気的特性を向上できる。
　また、半導体装置１０１によれば、ゲートトレンチ１３５にゲート絶縁層１３９を挟んでゲート電極層１４０が埋め込まれたトレンチゲート電極構造１５２が形成されている。このトレンチゲート電極構造１５２では、ゲート電極層１４０が、ゲートトレンチ１３５という限られたスペースにおいて低抵抗電極層１４２によって被覆されている。
　ゲート電極層１４０は、ｐ型ポリシリコンを含む。これにより、ゲート閾値電圧Ｖｔｈを増加させることができる。また、低抵抗電極層１４２は、ｐ型ポリシリコンのシート抵抗未満のシート抵抗を有する導電材料を含む。
　これにより、ゲート抵抗の低減を図ることができる。その結果、トレンチゲート電極構造１５２に沿って電流を効率的に拡散させることができるから、スイッチング遅延の短縮を図ることができる。
　特に、ゲート電極層１４０を低抵抗電極層１４２によって被覆した構造によれば、ボディ領域１３１のｐ型不純物濃度を増加させなくて済む。よって、チャネル抵抗の増加を防止しながら、ゲート閾値電圧Ｖｔｈを増加させることができる。
　また、半導体装置１０１によれば、外側領域１０７においてゲート配線層１４１が低抵抗電極層１４２によって被覆されている。これにより、ゲート配線層１４１におけるゲート抵抗の低減も図ることができる。
　特に、ゲート電極層１４０およびゲート配線層１４１が低抵抗電極層１４２によって被覆されている構造では、トレンチゲート電極構造１５２に沿って電流を効率的に拡散させることができる。よって、スイッチング遅延の短縮を適切に図ることができる。
　図２５は、図２０に対応する領域の拡大図であって、本発明の第８実施形態に係る半導体装置１７１の構造を説明するための拡大図である。図２６は、図２５に示すXXVI-XXVI線に沿う断面図である。以下では、半導体装置１０１の構造に対応する構造については、同一の参照符号を付して説明を省略する。
　図２５および図２６を参照して、半導体装置１７１では、外側領域１０７において第１主面１０３に外側ゲートトレンチ１７２が形成されている。外側ゲートトレンチ１７２は、外側領域１０７を帯状に延びている。
　外側ゲートトレンチ１７２は、ゲートフィンガー１０９の下方の領域においてゲートフィンガー１０９に沿って延びている。外側ゲートトレンチ１７２は、より具体的には、ＳｉＣ半導体層１０２の３つの側面１０５Ａ，１０５Ｂ，１０５Ｄに沿って形成され、アクティブ領域１０６を３方向から区画している。外側ゲートトレンチ１７２は、アクティブ領域１０６を取り囲む無端状（たとえば四角環状）に形成されていてもよい。
　外側ゲートトレンチ１７２は、各ゲートトレンチ１３５のコンタクトトレンチ部１３５ｂに連通している。これにより、外側ゲートトレンチ１７２およびゲートトレンチ１３５は、１つのトレンチによって形成されている。
　外側ゲートトレンチ１７２には、ゲート配線層１４１が埋め込まれている。ゲート配線層１４１は、外側ゲートトレンチ１７２およびコンタクトトレンチ部１３５ｂの連通部においてゲート電極層１４０に接続されている。
　低抵抗電極層１４２は、この形態では外側ゲートトレンチ１７２内においてゲート配線層１４１の上面を被覆している。したがって、ゲート電極層１４０を被覆する低抵抗電極層１４２およびゲート配線層１４１を被覆する低抵抗電極層１４２は、いずれも１つのトレンチ内に位置している。
　以上、半導体装置１７１によっても、半導体装置１０１に対して述べた効果と同様の効果を奏することができる。また、半導体装置１７１によれば、ゲート配線層１４１を第１主面１０３の上に引き出す必要がない。
　これにより、ゲートトレンチ１３５や外側ゲートトレンチ１７２の開口エッジ部において、ゲート配線層１４１がゲート絶縁層１３９を挟んでＳｉＣ半導体層１０２に対向することを抑制できる。その結果、ゲートトレンチ１３５の開口エッジ部における電界の集中を抑制できる。
　図２７は、図２１に対応する領域の断面図であって、本発明の第９実施形態に係る半導体装置１８１の構造を説明するための断面図である。以下では、半導体装置１０１の構造に対応する構造については、同一の参照符号を付して説明を省略する。
　図２７を参照して、半導体装置１８１では、各ソーストレンチ１４５がゲートトレンチ１３５よりも深く形成されている。各ソーストレンチ１４５の底壁は、ゲートトレンチ１３５の底壁に対して、第２主面１０４側に位置している。各ソーストレンチ１４５の底壁は、より具体的には、ＳｉＣエピタキシャル層１２２の高濃度領域１２２ａに位置している。
　ゲートトレンチ１３５の深さに対するソーストレンチ１４５の深さの比は、ソーストレンチ１４５の底壁が高濃度領域１２２ａ内に位置するという条件の下で、１．５以上であってもよい。ゲートトレンチ１３５の深さに対するソーストレンチ１４５の深さの比は、２以上であることが好ましい。
　ゲートトレンチ１３５の深さは、０．５μｍ以上３μｍ以下（たとえば１μｍ程度）であってもよい。ソーストレンチ１４５の深さは、０．７５μｍ以上１０μｍ以下（たとえば２μｍ程度）であってもよい。
　コンタクト領域１４８は、半導体装置１０１の場合と同様に、ソーストレンチ１４５の内壁に沿って延び、かつ、ゲートトレンチ１３５の底壁に対して第２主面１０４側に位置する底部を有している。コンタクト領域１４８は、ＳｉＣエピタキシャル層１２２の高濃度領域１２２ａに形成されている。
　以上、半導体装置１８１によっても、半導体装置１０１に対して述べた効果と同様の効果を奏することができる。
　図２８は、図２０に対応する領域の平面図であって、本発明の第１０実施形態に係る半導体装置１９１の構造を説明するための平面図である。以下では、半導体装置１０１の構造に対応する構造については、同一の参照符号を付して説明を省略する。
　図２８を参照して、ゲートトレンチ１３５は、この形態では、平面視において格子形状に形成されている。ゲートトレンチ１３５は、第１方向Ｘに平行に延びる複数のゲートトレンチ１３５、および、第２方向Ｙに対してほぼ平行にまたは平行に延びる複数のゲートトレンチ１３５を一体的に含む。
　第１主面１０３には、ゲートトレンチ１３５によって複数のセル領域１９２が行列状に区画されている。各セル領域１９２は、平面視において四角形状に形成されている。ソーストレンチ１４５は、複数のセル領域１９２にそれぞれ形成されている。ソーストレンチ１４５は、平面視において四角形状に形成されていてもよい。
　図２８のXXI-XXI線に沿う断面図は、図２１に示す断面図とほぼ等しい。図２８のXXII-XXII線に沿う断面図は、図２２に示す断面図とほぼ等しい。
　以上、半導体装置１９１によっても、半導体装置１０１に対して述べた効果と同様の効果を奏することができる。ストライプ状に代えて格子形状に形成された構造を有するゲートトレンチ１３５は、他の形態にも適用可能である。
　図２９は、図２１に対応する領域の断面図であって、本発明の第１１実施形態に係る半導体装置２０１の構造を説明するための平面図である。以下では、半導体装置１０１の構造に対応する構造については、同一の参照符号を付して説明を省略する。
　図２９を参照して、半導体装置２０１において、ＳｉＣ半導体層１０２は、ｎ＋型のＳｉＣ半導体基板１２１に代えてｐ＋型のＳｉＣ半導体基板２０２を含む。ｐ＋型のＳｉＣ半導体基板２０２は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）のコレクタ領域として形成されている。
　半導体装置１０１の説明は、ＭＩＳＦＥＴの「ソース」をＩＧＢＴの「エミッタ」と読み替え、ＭＩＳＦＥＴの「ドレイン」をＩＧＢＴの「コレクタ」と読み替えて、半導体装置２０１の説明に準用される。
　つまり、ソースパッド１１０およびソース領域１３８は、エミッタパッド（１１０）およびエミッタ領域（１３８）とそれぞれ読み替えられる。また、ドレインパッド１２３およびドレイン領域１２８は、コレクタ電極層（１２３）およびコレクタ領域（１２８）とそれぞれ読み替えられる。
　以上、半導体装置２０１によっても、半導体装置１０１に対して述べた効果と同様の効果を奏することができる。
　本発明の実施形態について説明したが、本発明は他の形態で実施できる。
　前述の各実施形態において、各半導体部分の導電型が反転された構造が採用されてもよい。つまり、ｐ型の部分がｎ型とされ、ｎ型の部分がｐ型とされてもよい。
　前述の各実施形態では、ＳｉＣ半導体層２，１０２が、ＳｉＣ半導体基板２１，１２１およびＳｉＣエピタキシャル層２２，１２２を含む積層構造を有している例について説明した。しかし、ＳｉＣ半導体層２，１０２は、ＳｉＣ半導体基板２１，１２１からなる単層構造を有していてもよい。また、ＳｉＣ半導体層２，１０２は、ＳｉＣエピタキシャル層２２，１２２からなる単層構造を有していてもよい。
　前述の第１～第６実施形態では、電極１０が、Ｔｉ層３１、Ｎｉ層３２、Ａｕ層３３および／またはＡｇ層３４を含む例について説明した。しかし、電極１０は、Ｔｉ層３１、Ｎｉ層３２、Ａｕ層３３および／またはＡｇ層３４に代えてまたはこれに加えて、Ａｌ層を含んでいてもよい。
　電極１０は、Ｔｉ層３１、Ｎｉ層３２、Ａｕ層３３、Ａｇ層３４およびＡｌ層のうちの少なくとも２つを任意の態様で積層させた積層構造を有していてもよい。また、電極１０は、Ａｌ層を含む単層構造を有していてもよい。
　前述の第７～第１１実施形態では、エピタキシャル成長法によって、高濃度領域１２２ａおよび低濃度領域１２２ｂを有するＳｉＣエピタキシャル層１２２が形成される例について説明した。しかし、ＳｉＣエピタキシャル層１２２は、以下のような工程によっても形成され得る。
　まず、エピタキシャル成長法によって比較的低いｎ型不純物濃度を有するＳｉＣエピタキシャル層１２２を形成する。次に、イオン注入法によって、ＳｉＣエピタキシャル層１２２の表層部にｎ型不純物を導入する。これにより、高濃度領域１２２ａおよび低濃度領域１２２ｂを有するＳｉＣエピタキシャル層１２２が形成される。
　前述の第７～第１１実施形態では、ｐ型不純物が添加されたｐ型ポリシリコンを含むゲート電極層１４０およびゲート配線層１４１が形成された例について説明した。しかし、ゲート閾値電圧Ｖｔｈの増加を重視しない場合には、ゲート電極層１４０およびゲート配線層１４１は、ｐ型ポリシリコンに代えて、ｎ型不純物が添加されたｎ型ポリシリコンを含んでいてもよい。
　つまり、低抵抗電極層１４２は、ｎ型ポリサイドを含んでいてもよい。この場合、低抵抗電極層１４２は、ｎ型ポリシリコンにおいて表層部を形成する部分を金属材料によってシリサイド化することによって形成されていてもよい。このような構造の場合、ゲート抵抗の低減を図ることができる。
　前述の第７～第１１実施形態では、ドレインパッド１２３が、Ｔｉ層１２４、Ｎｉ層１２５、Ａｕ層１２６および／またはＡｇ層１２７を含む例について説明した。ドレインパッド１２３は、Ｔｉ層１２４、Ｎｉ層１２５、Ａｕ層１２６および／またはＡｇ層１２７に代えてまたはこれに加えて、Ａｌ層を含んでいてもよい。
　前述の第７～第１１実施形態において、ドレインパッド１２３は、Ｔｉ層１２４、Ｎｉ層１２５、Ａｕ層１２６、Ａｇ層１２７およびＡｌ層のうちの少なくとも２つを任意の態様で積層させた積層構造を有していてもよい。ドレインパッド１２３は、Ａｌ層を含む単層構造を有していてもよい。
　前述の第７～第１０実施形態において、第１１実施形態に係る半導体装置２０１の構造が採用されてもよい。つまり、前述の第７～第１０実施形態において、ｎ＋型のＳｉＣ半導体基板２１，１２１に代えてｐ＋型のＳｉＣ半導体基板２０２が採用されてもよい。この場合、前述の各実施形態の説明は、「ソース」を「エミッタ」と読み替え、「ドレイン」を「コレクタ」と読み替えるものとする。
　この明細書および図面から抽出される特徴の例を以下に示す。
　［Ａ１］一方側の第１主面および他方側の第２主面を有するＳｉＣ半導体層と、前記第１主面に形成された半導体素子と、前記第２主面において互いに間隔を空けて形成された複数の隆起部を含む隆起部群と、前記第２主面において前記隆起部群に直接接続された電極と、を含む、半導体装置。
　この半導体装置によれば、隆起部群によって第２主面に対する電極の接続面積を増加させることができる。これにより、電気的特性を向上できる。また、この半導体装置によれば、電極が隆起部群に直接接続されているので、接続不良に起因する抵抗値の増加を抑制できる。
　［Ａ２］前記電極は、シリサイド層を介さずに前記隆起部群に接続されている、Ａ１に記載の半導体装置。
　［Ａ３］前記電極は、カーボン層を介さずに前記隆起部群に接続されている、Ａ１またはＡ２に記載の半導体装置。
　［Ａ４］前記電極は、Ｔｉ，Ｎｉ，ＡｕおよびＡｇのうちの少なくとも１種を含む、Ａ１～Ａ３のいずれか１つに記載の半導体装置。
　［Ａ５］前記電極は、前記隆起部群に接するＴｉ層を含む、Ａ１～Ａ４のいずれか１つに記載の半導体装置。
　［Ａ６］前記電極は、前記隆起部群に接するＮｉ層を含む、Ａ１～Ａ４のいずれか１つに記載の半導体装置。
　［Ａ７］前記隆起部群は、複数の前記隆起部のうちの幾つかの前記隆起部が前記第２主面の面方向の１つである第１方向から見た第１方向視において互いに重なる第１部分を有している、Ａ１～Ａ６のいずれか１つに記載の半導体装置。
　［Ａ８］前記隆起部群は、複数の前記隆起部のうちの幾つかの前記隆起部が前記第１方向視において前記第１部分から離間して形成され、かつ、前記第１方向視において互いに重なる第２部分を有している、Ａ７に記載の半導体装置。
　［Ａ９］前記隆起部群は、前記第１主面の面方向の１つであり、前記第１方向に交差する第２方向に沿って間隔を空けて複数形成されている、Ａ７またはＡ８に記載の半導体装置。
　［Ａ１０］互いに隣り合う複数の前記隆起部群の間の距離は、１００μｍ以下である、Ａ９に記載の半導体装置。
　［Ａ１１］前記距離は、５０μｍ以下である、Ａ１０に記載の半導体装置。
　［Ａ１２］前記距離は、２０μｍ以下である、Ａ１０またはＡ１１に記載の半導体装置。
　［Ａ１３］前記ＳｉＣ半導体層は、４Ｈ－ＳｉＣを含み、前記第１方向は、４Ｈ－ＳｉＣの［１１－２０］方向である、Ａ７～Ａ１２のいずれか１つに記載の半導体装置。
　［Ａ１４］前記ＳｉＣ半導体層は、４Ｈ－ＳｉＣを含み、前記第１方向は、４Ｈ－ＳｉＣの［１－１００］方向である、Ａ７～Ａ１２のいずれか１つに記載の半導体装置。
　［Ａ１５］前記ＳｉＣ半導体層は、４Ｈ－ＳｉＣの（０００１）面から［１１－２０］方向に対して１０°以内の角度で傾斜したオフ角を有している、Ａ１３またはＡ１４に記載の半導体装置。
　［Ａ１６］前記オフ角は、０°以上４°以下である、Ａ１５に記載の半導体装置。
　［Ａ１７］前記オフ角は、０°を超えて４°未満である、Ａ１５またはＡ１６に記載の半導体装置。
　［Ａ１８］前記隆起部群は、前記第２主面において前記第１方向に直交する方向に関して、１０μｍ以上２００μｍ以下の範囲に形成されている、Ａ７～Ａ１７のいずれか１つに記載の半導体装置。
　［Ａ１９］前記範囲は、５０μｍ以上１５０μｍ以下である、Ａ１８に記載の半導体装置。
　［Ａ２０］前記範囲は、８０μｍ以上１２０μｍ以下である、Ａ１８またはＡ１４に記載の半導体装置。
　［Ａ２１］前記第２主面に形成された溝をさらに含む、Ａ１～Ａ２０のいずれか１つに記載の半導体装置。
　［Ａ２２］前記溝は、前記隆起部群に交差する部分を含む、Ａ２１に記載の半導体装置。
　［Ａ２３］前記隆起部群は、前記第２主面の法線方向から見た平面視において複数の前記隆起部のうちの幾つかの前記隆起部が前記溝に沿って間隔を空けて形成された部分を含む、Ａ２１またはＡ２２に記載の半導体装置。
　［Ａ２４］前記半導体素子は、ショットキーバリアダイオードを含む、Ａ１～Ａ２３のいずれか１つに記載の半導体装置。
　［Ａ２５］前記半導体素子は、電界効果トランジスタを含む、Ａ１～Ａ２３のいずれか１つに記載の半導体装置。
　［Ｂ１］一方側の第１主面および他方側の第２主面を有するＳｉＣ半導体層と、前記第１主面に形成された半導体素子と、前記第２主面において互いに間隔を空けて形成された複数の隆起部を含み、複数の前記隆起部のうちの幾つかの前記隆起部が前記第２主面の面方向の１つである第１方向から見た第１方向視において互いに重なる第１部分を有する隆起部群と、前記第２主面の上に形成され、前記隆起部群に接続された電極と、を含む、半導体装置。
　この半導体装置によれば、隆起部群によって第２主面に対する電極の接続面積を増加させることができる。これにより、電気的特性を向上できる。
　［Ｂ２］前記隆起部群は、複数の前記隆起部のうちの幾つかの前記隆起部が前記第１方向視において前記第１部分から離間して形成され、かつ、前記第１方向視において互いに重なる第２部分を有している、Ｂ１に記載の半導体装置。
　［Ｂ３］前記隆起部群は、前記第１主面の面方向の１つであり、前記第１方向に交差する第２方向に沿って間隔を空けて複数形成されている、Ｂ１またはＢ２に記載の半導体装置。
　［Ｂ４］互いに隣り合う複数の前記隆起部群の間の距離は、１００μｍ以下である、Ｂ３に記載の半導体装置。
　［Ｂ５］前記距離は、５０μｍ以下である、Ｂ４に記載の半導体装置。
　［Ｂ６］前記距離は、２０μｍ以下である、Ｂ４またはＢ５に記載の半導体装置。
　［Ｂ７］前記隆起部群は、前記第２主面において前記第１方向に直交する方向に関して１０μｍ以上２００μｍ以下の範囲に形成されている、Ｂ１～Ｂ６のいずれか１つに記載の半導体装置。
　［Ｂ８］前記範囲は、５０μｍ以上１５０μｍ以下である、Ｂ７に記載の半導体装置。
　［Ｂ９］前記範囲は、８０μｍ以上１２０μｍ以下である、Ｂ７またはＢ８に記載の半導体装置。
　［Ｂ１０］前記ＳｉＣ半導体層は、４Ｈ－ＳｉＣを含み、前記第１方向は、前記４Ｈ－ＳｉＣの［１１－２０］方向である、Ｂ１～Ｂ９のいずれか１つに記載の半導体装置。
　［Ｂ１１］前記ＳｉＣ半導体層は、４Ｈ－ＳｉＣを含み、前記第１方向は、前記４Ｈ－ＳｉＣの［１－１００］方向である、Ｂ１～Ｂ９のいずれか１つに記載の半導体装置。
　［Ｂ１２］前記ＳｉＣ半導体層は、前記４Ｈ－ＳｉＣの（０００１）面から［１１－２０］方向に対して１０°以内の角度で傾斜したオフ角を有している、Ｂ１０またはＢ１１に記載の半導体装置。
　［Ｂ１３］前記オフ角は、０°以上４°以下である、Ｂ１２に記載の半導体装置。
　［Ｂ１４］前記オフ角は、０°を超えて４°未満である、Ｂ１２またはＢ１３に記載の半導体装置。
　［Ｂ１５］前記電極は、Ｔｉ，Ｎｉ，ＡｕおよびＡｇのうちの少なくとも１種を含む、Ｂ１～Ｂ１４のいずれか１つに記載の半導体装置。
　［Ｂ１６］前記電極は、前記隆起部群に接するＴｉ層を含む、Ｂ１～Ｂ１５のいずれか１つに記載の半導体装置。
　［Ｂ１７］前記電極は、前記隆起部群に接するＮｉ層を含む、Ｂ１～Ｂ１５のいずれか１つに記載の半導体装置。
　［Ｂ１８］前記ＳｉＣ半導体層の前記第２主面に形成された溝をさらに含む、Ｂ１～Ｂ１７のいずれか１つに記載の半導体装置。
　［Ｂ１９］前記溝は、前記隆起部群に交差する部分を含む、Ｂ１８に記載の半導体装置。
　［Ｂ２０］前記隆起部群は、前記第２主面の法線方向から見た平面視において複数の前記隆起部のうちの幾つかの前記隆起部が前記溝に沿って間隔を空けて形成された部分を含む、Ｂ１８またはＢ１９に記載の半導体装置。
　［Ｂ２１］前記半導体素子は、ショットキーバリアダイオードを含む、Ｂ１～Ｂ２０のいずれか１つに記載の半導体装置。
　［Ｂ２２］前記半導体素子は、電界効果トランジスタを含む、Ｂ１～Ｂ２０のいずれか１つに記載の半導体装置。
　［Ｃ１］ゲートトレンチが形成された主面を有する半導体層と、前記ゲートトレンチの内壁に沿って形成されたゲート絶縁層と、ｐ型不純物が添加されたｐ型ポリシリコンを含み、前記ゲート絶縁層を挟んで前記ゲートトレンチに埋め込まれたゲート電極層と、前記ゲート電極層のシート抵抗未満のシート抵抗を有する導電材料を含み、前記ゲート電極層を被覆する低抵抗電極層と、を含む、半導体装置。
　この半導体装置によれば、ゲートトレンチにゲート絶縁層を挟んでゲート電極層が埋め込まれたトレンチゲート電極構造が形成されている。このトレンチゲート電極構造では、ゲート電極層が低抵抗電極層によって被覆されている。
　ゲート電極層は、ｐ型ポリシリコンを含む。これにより、ゲート閾値電圧を増加させることができる。また、低抵抗電極層は、ｐ型ポリシリコンのシート抵抗未満のシート抵抗を有する導電材料を含む。これにより、ゲート抵抗の低減を図ることができる。
　［Ｃ２］前記低抵抗電極層は、前記ｐ型ポリシリコンが金属材料によってシリサイド化されたポリサイド層を含む、Ｃ１に記載の半導体装置。
　［Ｃ３］前記ポリサイド層は、ＴｉＳｉ、ＴｉＳｉ２、ＮｉＳｉ、ＣｏＳｉ、ＣｏＳｉ２、ＭｏＳｉ２およびＷＳｉ２のうちの少なくとも１種を含む、Ｃ２に記載の半導体装置。
　［Ｃ４］前記低抵抗電極層は、膜状に形成されている、Ｃ１～Ｃ３のいずれか１つに記載の半導体装置。
　［Ｃ５］前記低抵抗電極層の厚さは、前記ゲート電極層の厚さ以下である、Ｃ１～Ｃ４のいずれか１つに記載の半導体装置。
　［Ｃ６］前記ゲート絶縁層は、前記ゲートトレンチの側壁に沿って形成された第１領域、および、前記ゲートトレンチの底壁に沿って形成された第２領域を含み、前記ゲート絶縁層の前記第２領域の厚さは、前記ゲート絶縁層の前記第１領域の厚さ以上である、Ｃ１～Ｃ５のいずれか１つに記載の半導体装置。
　［Ｃ７］前記ゲート絶縁層は、前記半導体層の主面を被覆する第３領域を有しており、前記ゲート絶縁層の前記第３領域の厚さは、前記ゲート絶縁層の前記第１領域の厚さ以上である、Ｃ６に記載の半導体装置。
　［Ｃ８］前記ゲートトレンチは、前記半導体層の主面および前記ゲートトレンチの側壁を接続する開口エッジ部において、前記ゲートトレンチの内方に向けて湾曲した湾曲部を有している、Ｃ１～Ｃ７のいずれか１つに記載の半導体装置。
　［Ｃ９］前記ゲートトレンチは、前記半導体層の主面および前記ゲートトレンチの側壁を接続する開口エッジ部において、前記半導体層の主面から前記ゲートトレンチの側壁に向けて下り傾斜した傾斜部を有している、Ｃ１～Ｃ７のいずれか１つに記載の半導体装置。
　［Ｃ１０］前記ゲート絶縁層は、前記ゲートトレンチの開口エッジ部において前記ゲートトレンチ内に向けて膨出した膨出部を含み、前記低抵抗電極層は、前記ゲート絶縁層の前記膨出部に接している、Ｃ１～Ｃ９のいずれか１つに記載の半導体装置。
　［Ｃ１１］前記ゲート絶縁層の前記膨出部は、前記ゲートトレンチの内方に向かって湾曲状に張り出している、Ｃ１０に記載の半導体装置。
　［Ｃ１２］前記ゲートトレンチの側壁に沿うように前記半導体層の主面から厚さ方向に向けてこの順に形成されたソース領域、ボディ領域およびドレイン領域をさらに含み、前記低抵抗電極層は、前記ゲート絶縁層を挟んで前記ソース領域に対向している、Ｃ１～Ｃ１１のいずれか１つに記載の半導体装置。
　［Ｃ１３］前記ゲートトレンチの側壁に沿うように前記半導体層の主面から厚さ方向に向けてこの順に形成されたエミッタ領域、ボディ領域およびコレクタ領域をさらに含み、前記低抵抗電極層は、前記ゲート絶縁層を挟んで前記エミッタ領域に対向している、Ｃ１～Ｃ１２のいずれか１つに記載の半導体装置。
　［Ｃ１４］前記半導体層は、ＳｉＣを含む、Ｃ１～Ｃ１３のいずれか１つに記載の半導体装置。
　［Ｃ１５］半導体層の主面にゲートトレンチを形成する工程と、前記ゲートトレンチの内壁に沿ってゲート絶縁層を形成する工程と、ｐ型不純物が添加されたｐ型ポリシリコンを、前記ゲート絶縁層を挟んで前記ゲートトレンチに埋め込むことにより、ゲート電極層を形成する工程と、前記ゲート電極層のシート抵抗よりも低いシート抵抗を有する導電材料によって前記ゲート電極層を被覆することにより、低抵抗電極層を形成する工程と、を含む、半導体装置の製造方法。
　［Ｃ１６］前記低抵抗電極層を形成する工程は、前記ゲート電極層の表層部を金属材料によってシリサイド化することにより、前記ゲート電極層を被覆するポリサイド層を形成する工程を含む、Ｃ１５に記載の半導体装置の製造方法。
　［Ｃ１７］前記金属材料は、Ｔｉ、Ｎｉ、Ｃｏ、ＭｏおよびＷのうちの少なくとも１種を含む、Ｃ１６に記載の半導体装置の製造方法。
　［Ｃ１８］前記低抵抗電極層を形成する工程は、前記ゲート電極層の厚さ以下の厚さを有する前記低抵抗電極層を形成する工程を含む、Ｃ１５～Ｃ１７のいずれか１つに記載の半導体装置の製造方法。
　［Ａ１］～［Ａ２５］、［Ｂ１］～［Ｂ２２］および［Ｃ１］～［Ｃ１８］は、それらの間で任意の態様で組み合わせられることができる。
　この明細書は、第１～第１１実施形態に示された特徴の如何なる組み合わせ形態をも制限しない。第１～第１１実施形態は、それらの間で任意の態様および任意の形態において組み合わせられることができる。つまり、第１～第１１実施形態に示された特徴が任意の態様および任意の形態で組み合わされた形態が採用されてもよい。
　この出願は、２０１８年３月３０日に日本国特許庁に提出された特願２０１８－０６８５６７号および２０１８年３月３０日に日本国特許庁に提出された特願２０１８－０６８５６８号に対応しており、これらの出願の全開示はここに引用により組み込まれる。
　本発明の実施形態について詳細に説明したが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によってのみ限定される。
１　　　半導体装置
２　　　ＳｉＣ半導体層
３　　　第１主面
４　　　第２主面
１０　　電極
１１　　隆起部群
１１Ａ　第１隆起部群
１１Ｂ　第２隆起部群
１５　　隆起部
１６　　溝
２１　　ＳｉＣ半導体基板
３１　　Ｔｉ層
３２　　Ｎｉ層
６２　　カーボン層
６３　　ＮｉＳｉ層
７１　　半導体装置
８１　　半導体装置
９１　　半導体装置
１０１　半導体装置
１０２　ＳｉＣ半導体層
１０３　第１主面
１０４　第２主面
１１４　隆起部群
１１６　溝
１２１　ＳｉＣ半導体基板
１２４　Ｔｉ層
１２５　Ｎｉ層
１７１　半導体装置
１８１　半導体装置
１９１　半導体装置
２０１　半導体装置
２０２　ＳｉＣ半導体基板
Ｄ　　　ショットキーバリアダイオード
Ｘ　　　第１方向
Ｙ　　　第２方向

Claims (22)

  1. 　一方側の第１主面および他方側の第２主面を有するＳｉＣ半導体層と、
    　前記第１主面に形成された半導体素子と、
    　前記第２主面において互いに間隔を空けて形成された複数の隆起部を含み、複数の前記隆起部のうちの幾つかの前記隆起部が前記第２主面の面方向の１つである第１方向から見た第１方向視において互いに重なる第１部分を有する隆起部群と、
    　前記第２主面の上に形成され、前記隆起部群に接続された電極と、を含む、半導体装置。
  2. 　前記隆起部群は、複数の前記隆起部のうちの幾つかの前記隆起部が前記第１方向視において前記第１部分から離間して形成され、かつ、前記第１方向視において互いに重なる第２部分を有している、請求項１に記載の半導体装置。
  3. 　前記隆起部群は、前記第１主面の面方向の１つであり、前記第１方向に交差する第２方向に沿って間隔を空けて複数形成されている、請求項１または２に記載の半導体装置。
  4. 　互いに隣り合う複数の前記隆起部群の間の距離は、１００μｍ以下である、請求項３に記載の半導体装置。
  5. 　前記距離は、５０μｍ以下である、請求項４に記載の半導体装置。
  6. 　前記距離は、２０μｍ以下である、請求項４または５に記載の半導体装置。
  7. 　前記隆起部群は、前記第２主面において前記第１方向に直交する方向に関して１０μｍ以上２００μｍ以下の範囲に形成されている、請求項１～６のいずれか一項に記載の半導体装置。
  8. 　前記範囲は、５０μｍ以上１５０μｍ以下である、請求項７に記載の半導体装置。
  9. 　前記範囲は、８０μｍ以上１２０μｍ以下である、請求項７または８に記載の半導体装置。
  10. 　前記ＳｉＣ半導体層は、４Ｈ－ＳｉＣを含み、
    　前記第１方向は、前記４Ｈ－ＳｉＣの［１１－２０］方向である、請求項１～９のいずれか一項に記載の半導体装置。
  11. 　前記ＳｉＣ半導体層は、４Ｈ－ＳｉＣを含み、
    　前記第１方向は、前記４Ｈ－ＳｉＣの［１－１００］方向である、請求項１～９のいずれか一項に記載の半導体装置。
  12. 　前記ＳｉＣ半導体層は、前記４Ｈ－ＳｉＣの（０００１）面から［１１－２０］方向に対して１０°以内の角度で傾斜したオフ角を有している、請求項１０または１１に記載の半導体装置。
  13. 　前記オフ角は、０°以上４°以下である、請求項１２に記載の半導体装置。
  14. 　前記オフ角は、０°を超えて４°未満である、請求項１２または１３に記載の半導体装置。
  15. 　前記電極は、Ｔｉ，Ｎｉ，ＡｕおよびＡｇのうちの少なくとも１種を含む、請求項１～１４のいずれか一項に記載の半導体装置。
  16. 　前記電極は、前記隆起部群に接するＴｉ層を含む、請求項１～１５のいずれか一項に記載の半導体装置。
  17. 　前記電極は、前記隆起部群に接するＮｉ層を含む、請求項１～１５のいずれか一項に記載の半導体装置。
  18. 　前記ＳｉＣ半導体層の前記第２主面に形成された溝をさらに含む、請求項１～１７のいずれか一項に記載の半導体装置。
  19. 　前記溝は、前記隆起部群に交差する部分を含む、請求項１８に記載の半導体装置。
  20. 　前記隆起部群は、前記第２主面の法線方向から見た平面視において複数の前記隆起部のうちの幾つかの前記隆起部が前記溝に沿って間隔を空けて形成された部分を含む、請求項１８または１９に記載の半導体装置。
  21. 　前記半導体素子は、ショットキーバリアダイオードを含む、請求項１～２０のいずれか一項に記載の半導体装置。
  22. 　前記半導体素子は、電界効果トランジスタを含む、請求項１～２０のいずれか一項に記載の半導体装置。
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