CN109524396A - 半导体装置 - Google Patents

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Abstract

实施方式提供能够提高间隔型IGBT的特性的半导体装置。实施方式的半导体装置具备具有第1面和第2面的半导体层、发射极电极、集电极电极、在与第1面大致平行的第1方向上延伸的沟槽栅极电极、在第1方向上延伸的虚拟沟槽栅极电极、p基极区域、发射极区域、n基极区域、集电极区域、沟槽栅极电极、沟槽栅极绝缘膜、虚拟沟槽栅极电极、虚拟沟槽栅极绝缘膜、连接于沟槽栅极电极以及虚拟沟槽栅极电极的第1栅极焊盘电极、连接在第1栅极焊盘电极与沟槽栅极电极之间的第1电阻、以及连接在第1栅极焊盘电极与虚拟沟槽栅极电极之间的第2电阻，沟槽栅极电极的CR时间常数小于虚拟沟槽栅极电极的CR时间常数。

Description

半导体装置
相关申请的交叉引用
本申请基于日本专利申请2017－180287号(申请日：2017年9月20日)主张优先权。本申请通过参照该基础申请包含基础申请的全部内容。
技术领域
本发明的实施方式涉及半导体装置。
背景技术
作为功率用的半导体装置的一例，有IGBT(Insulated Gate B ipolarTransistor：绝缘栅双极型晶体管)。IGBT例如在集电极电极上设有p型集电极区域、n基极区域、p基极区域。并且，在贯通p基极区域并到达n基极区域的沟槽内，经由沟槽栅极绝缘膜而设有沟槽栅极电极。进而，在p基极区域表面的与沟槽邻接的区域，设有连接于发射极电极的发射极区域。
IGBT中，通过对栅极电极施加正电压，在p基极区域形成沟道。并且，从发射极区域向n基极区域注入电子的同时，从集电极区域向n基极区域注入空穴。由此，在集电极电极与发射极电极之间流过电流
为了减小IGBT的集电极电极与发射极电极之间的导通电阻，有抑制从n基极区域排出空穴的方法。在该方法中，通过抑制从n基极区域向发射极电极排出空穴，相对地使电子的注入量增大，减小IGBT的导通电阻。
例如，为了实现上述方法，提出了在沟槽栅极电极之间设置不对沟道的形成作出贡献的虚拟沟槽栅极电极的间隔型IGBT。希望实现切换速度提高、导通电阻减小等提高了特性的间隔型IGBT。
发明内容
实施方式提供能够提高间隔型IGBT的特性的半导体装置。
实施方式的半导体装置具备：半导体层，具有第1面和与所述第1面对置的第2面；发射极电极，至少一部分与所述第1面接触；集电极电极，至少一部分与所述第2面接触；沟槽栅极电极，设置在所述半导体层中，在与所述第1面大致平行的第1方向上延伸；虚拟沟槽栅极电极，设置在所述半导体层中，在所述第1方向上延伸；p型的p基极区域，设置在所述半导体层中；n型的发射极区域，设置在所述半导体层中，设置在所述p基极区域与所述第1面之间，电连接于所述发射极电极；n型的n基极区域，设置在所述半导体层中，设置在所述p基极区域与所述第2面之间；p型的集电极区域，设置在所述半导体层中，设置在所述n基极区域与所述第2面之间，电连接于所述集电极电极；沟槽栅极绝缘膜，设置在所述沟槽栅极电极与所述p基极区域之间、所述沟槽栅极电极与所述发射极区域之间、以及所述沟槽栅极电极与所述n基极区域之间，与所述p基极区域、所述发射极区域、以及所述n基极区域接触；虚拟沟槽栅极绝缘膜，设置在所述虚拟沟槽栅极电极与所述p基极区域之间、以及所述虚拟沟槽栅极电极与所述n基极区域之间，与所述p基极区域、以及所述n基极区域接触；第1栅极焊盘电极，电连接于所述沟槽栅极电极以及所述虚拟沟槽栅极电极；第1电阻，电连接在所述第1栅极焊盘电极与所述沟槽栅极电极之间；以及第2电阻，电连接在所述第1栅极焊盘电极与所述虚拟沟槽栅极电极之间；所述沟槽栅极电极的CR时间常数小于所述虚拟沟槽栅极电极的CR时间常数。
附图说明
图1是第1实施方式的半导体装置的示意俯视图。
图2(a)及图2(b)是第1实施方式的半导体装置的示意剖面图。
图3是第1比较方式的半导体装置的示意俯视图。
图4(a)及图4(b)是第1比较方式的半导体装置的示意剖面图。
图5是第2比较方式的半导体装置的示意俯视图。
图6(a)及图6(b)是第2比较方式的半导体装置的示意剖面图。
图7是第1实施方式的半导体装置的作用以及效果的说明图。
图8(a)及图8(b)是第1实施方式的半导体装置的作用以及效果的说明图。
图9是第2实施方式的半导体装置的示意俯视图。
图10(a)及图10(b)是第2实施方式的半导体装置的示意剖面图。
图11是第2实施方式的半导体装置的等效电路图。
图12是第3实施方式的半导体装置的示意俯视图。
图13是第4实施方式的半导体装置的示意俯视图。
图14(a)及图14(b)是第4实施方式的半导体装置的示意剖面图。
图15是第4实施方式的半导体装置的作用以及效果的说明图。
图16是第5实施方式的半导体装置的示意俯视图。
图17(a)及图17(b)是第5实施方式的半导体装置的示意剖面图。
图18是第5实施方式的半导体装置的作用以及效果的说明图。
图19是第6实施方式的半导体装置的示意俯视图。
图20(a)及图20(b)是第6实施方式的半导体装置的示意剖面图。
图21(a)及图21(b)是第6实施方式的半导体装置的作用以及效果的说明图。
具体实施方式
以下，参照附图对本发明的实施方式进行说明。另外，以下的说明中，对相同的部件等附加相同的标号，对于说明过一次的部件等适当省略其说明。
本说明书中，在有n+型、n型、n－型标记的情况下，意味着n型的杂质浓度按n+型、n型、n－型的顺序变低。此外，在有p+型、p型、p－型标记的情况下，意味着p型的杂质浓度按p+型、p型、p－型的顺序变低。
(第1实施方式)
本实施方式的半导体装置具备：半导体层，具有第1面和与第1面对置的第2面；发射极电极，至少一部分与第1面接触；集电极电极，至少一部分与第2面接触；沟槽栅极电极，设置在半导体层中，在与第1面大致平行的第1方向上延伸；虚拟沟槽栅极电极，设置在半导体层中，在第1方向上延伸；p型的p基极区域，设置在半导体层中；n型的发射极区域，设置在半导体层中，设置在p基极区域与第1面之间，电连接于发射极电极；n型的n基极区域，设置在半导体层中，设置在p基极区域与第2面之间；p型的集电极区域，设置在半导体层中，设置在n基极区域与第2面之间，电连接于集电极电极；沟槽栅极绝缘膜，设置在沟槽栅极电极与p基极区域之间、沟槽栅极电极与发射极区域之间、以及沟槽栅极电极与n基极区域之间，与p基极区域、发射极区域以及n基极区域接触；虚拟沟槽栅极绝缘膜，设置在虚拟沟槽栅极电极与p基极区域之间、以及虚拟沟槽栅极电极与n基极区域之间，与p基极区域以及n基极区域接触；第1栅极焊盘电极，电连接于沟槽栅极电极以及虚拟沟槽栅极电极；第1电阻，电连接在第1栅极焊盘电极与沟槽栅极电极之间；以及第2电阻，电连接在第1栅极焊盘电极与虚拟沟槽栅极电极之间，沟槽栅极电极的CR时间常数小于虚拟沟槽栅极电极的CR时间常数。
图1是本实施方式的半导体装置的示意俯视图。图2是本实施方式的半导体装置的示意剖面图。图2(a)是图1的AA’剖面图。图2(b)是在图2(a)上叠加了等效电路的说明图。
本实施方式的半导体装置是在形成于半导体层的沟槽中具备栅极电极的沟槽IGBT100。沟槽IGBT100是具有虚拟沟槽栅极电极的间隔型IGBT。
本实施方式的沟槽IGBT100具备半导体层10、发射极电极12、集电极电极14、沟槽栅极电极16、虚拟沟槽栅极电极18、p基极区域20、发射极区域22、n基极区域24、势垒区域26(n型半导体区域)、集电极区域28、沟槽栅极绝缘膜30、虚拟沟槽栅极绝缘膜32、栅极焊盘电极34(第1栅极焊盘电极)、内部栅极电阻36(第1电阻)、虚拟栅极电阻38(第2电阻)、发射极焊盘电极40、栅极电极连接布线42(第1连接布线)、虚拟栅极电极连接布线44(第2连接布线)、沟槽50、虚拟沟槽52。
半导体层10具有第1面P1和与第1面P1对置的第2面P2。半导体层10例如是单晶硅。半导体层10的膜厚例如是50μm以上且700μm以下。
发射极电极12的至少一部分与半导体层10的第1面P1接触。发射极电极12例如是金属。发射极电极12被施加发射极电压(Ve)。发射极电压例如是0V。
集电极电极14的至少一部分与半导体层10的第2面P2接触。集电极电极14例如是金属。集电极电极14被施加集电极电压(Vc)。集电极电压例如是200V以上且6500V以下。
沟槽栅极电极16在半导体层10中被设置多个。沟槽栅极电极16设置在形成于半导体层10的沟槽50中。沟槽栅极电极16在与第1面P1大致平行的第1方向上延伸。沟槽栅极电极16例如是包含n型杂质或p型杂质的多晶硅。
虚拟沟槽栅极电极18在半导体层10中被设置多个。虚拟沟槽栅极电极18设置在形成于半导体层10的虚拟沟槽52中。虚拟沟槽栅极电极18在与第1面P1大致平行的第1方向上延伸。虚拟沟槽栅极电极18在沟槽栅极电极16之间与沟槽栅极电极16平行地设置。虚拟沟槽栅极电极18例如是包含n型杂质或p型杂质的多晶硅。
p基极区域20设置在半导体层10中。p基极区域20是p型半导体区域。p基极区域20的与沟槽栅极绝缘膜30接触的区域作为IGBT100的沟道区域发挥功能。
发射极区域22设置在半导体层10中。发射极区域22设置在p基极区域20与第1面P1之间，与沟槽栅极绝缘膜30接触。发射极区域22是n型半导体区域。发射极区域22没有设置在两个虚拟沟槽栅极电极18之间。发射极区域22电连接于发射极电极12。
n基极区域24设置在半导体层10中。n基极区域24设置在p基极区域20与第2面之间。n基极区域24是n型半导体区域。
势垒区域26设置在半导体层10中。势垒区域26设置在p基极区域20与n基极区域24之间。势垒区域26是n型半导体区域。势垒区域26的n型杂质浓度比n基极区域24的n型杂质浓度高。势垒区域26的n型杂质浓度比发射极区域22的n型杂质浓度低。势垒区域26具有减小沟槽IGBT100的导通电阻的功能。
集电极区域28设置在半导体层10中。集电极区域28设置在n基极区域24与第2面P2之间。集电极区域28是p型半导体区域。集电极区域28的p型杂质浓度比p基极区域20的p型杂质浓度高。集电极区域28电连接于集电极电极14。
另外，也可以在n基极区域24与集电极区域28之间，设置n型杂质浓度比n基极区域24高的缓冲器区域。通过设置缓冲器区域，在沟槽IGBT100为截止状态时能够抑制耗尽层的延伸。
沟槽栅极绝缘膜30设置在沟槽栅极电极16与p基极区域20、发射极区域22、以及n基极区域24之间。沟槽栅极绝缘膜30设置在沟槽50中。沟槽栅极绝缘膜30与p基极区域20、发射极区域22、以及n基极区域24接触。沟槽栅极绝缘膜30例如是氧化硅。
虚拟沟槽栅极绝缘膜32设置在虚拟沟槽栅极电极18与p基极区域20、以及n基极区域24之间。虚拟沟槽栅极绝缘膜32设置在虚拟沟槽52中。虚拟沟槽栅极绝缘膜32与p基极区域20、以及n基极区域24接触。虚拟沟槽栅极绝缘膜32不与发射极区域22接触。虚拟沟槽栅极绝缘膜32例如是氧化硅。
栅极焊盘电极34设置在半导体层10上。栅极焊盘电极34设置在半导体层10的第1面P1侧。栅极焊盘电极34电连接于沟槽栅极电极16、以及虚拟沟槽栅极电极18。栅极焊盘电极34例如是金属。
内部栅极电阻36设置在半导体层10上。内部栅极电阻36设置在半导体层10的第1面P1侧。内部栅极电阻36电连接在栅极焊盘电极34与沟槽栅极电极16之间。
内部栅极电阻36例如是半导体。内部栅极电阻36例如是包含导电性杂质的多晶硅。内部栅极电阻36例如由电阻率比栅极电极连接布线42高的材料形成。
虚拟栅极电阻38设置在半导体层10上。虚拟栅极电阻38设置在半导体层10的第1面P1侧。虚拟栅极电阻38电连接在栅极焊盘电极34与虚拟沟槽栅极电极18之间。
虚拟栅极电阻38例如是半导体。虚拟栅极电阻38例如是包含导电性杂质的多晶硅。虚拟栅极电阻38例如由电阻率比栅极电极连接布线42高的材料形成。
栅极电极连接布线42电连接在沟槽栅极电极16与内部栅极电阻36之间。栅极电极连接布线42连接于沟槽栅极电极16的端部。栅极电极连接布线42例如在未图示的接触部处连接于沟槽栅极电极16。栅极电极连接布线42例如是金属。
虚拟栅极电极连接布线44电连接在虚拟沟槽栅极电极18与虚拟栅极电阻38之间。虚拟栅极电极连接布线44连接于虚拟沟槽栅极电极18的端部。虚拟栅极电极连接布线44例如在未图示的接触部处连接于虚拟沟槽栅极电极18。虚拟沟槽栅极电极18例如是金属。
沟槽栅极电极16以及虚拟沟槽栅极电极18位于栅极电极连接布线42与虚拟栅极电极连接布线44之间。换言之，栅极电极连接布线42位于沟槽栅极电极16以及虚拟沟槽栅极电极18中的一方的端部，虚拟栅极电极连接布线44位于沟槽栅极电极16以及虚拟沟槽栅极电极18中的另一方的端部。
沟槽栅极电极16的CR时间常数小于虚拟沟槽栅极电极18的CR时间常数。沟槽栅极电极16的CR时间常数主要由沟槽栅极电极16与半导体层10之间的电容、沟槽栅极电极16的电阻值、以及内部栅极电阻36的电阻值规定。虚拟沟槽栅极电极18的CR时间常数主要由虚拟沟槽栅极电极18与半导体层10之间的电容、虚拟沟槽栅极电极18的电阻值、以及虚拟栅极电阻38的电阻值规定。
发射极焊盘电极40设置在半导体层10上。发射极焊盘电极40设置在半导体层10的第1面P1侧。发射极焊盘电极40电连接于发射极电极12。
IGBT100是将发射极焊盘电极40、集电极电极14以及栅极焊盘电极34这三个电极作为端子的3端子设备。
如图2(b)所示，本实施方式的沟槽IGBT100中，内部栅极电阻(Rg－in)与虚拟栅极电阻(Rg－dummy)并联链接。内部栅极电阻(Rg－in)和虚拟栅极电阻(Rg－dummy)在IGBT100的外部例如经由外部栅极电阻连接于栅极驱动器。由栅极驱动器对沟槽栅极电极16以及虚拟沟槽栅极电极18施加栅极电压(Vg)。
内部栅极电阻(Rg－in)对应于图1的内部栅极电阻36。虚拟栅极电阻(Rg－dummy)对应于图1的虚拟栅极电阻38。
p基极区域20例如电连接于发射极电极12。p基极区域20例如被固定为接地电位。被虚拟沟槽栅极电极18夹住的p基极区域20例如也可以是浮置的。
以下，对本实施方式的沟槽IGBT100的作用以及效果进行说明。
图3是第1比较方式的半导体装置的示意俯视图。图4是第1比较方式的半导体装置的示意剖面图。图4(a)是图3的BB’剖面图。图4(b)是在图4(a)上叠加了等效电路的说明图。
第1比较方式的半导体装置是在形成于半导体层的沟槽中具备栅极电极的沟槽IGBT800。沟槽IGBT800是具有虚拟沟槽栅极电极的间隔型IGBT。
沟槽IGBT800在虚拟沟槽栅极电极18电连接于发射极电极12这一点、以及没有设置虚拟栅极电阻38这一点上与实施方式的沟槽IGBT100不同。
沟槽IGBT800的虚拟沟槽栅极电极18电连接于发射极电极12。虚拟沟槽栅极电极18被施加发射极电压(Ve)。发射极电压例如是0V。因此，在虚拟沟槽52底部附近的n基极区域24，没有形成电子的蓄积层。
从图4(b)可知，在虚拟沟槽52底部附近的n基极区域24没有形成电子的蓄积层，因此存在于虚拟沟槽栅极电极18之间并且由集电极区域28、n基极区域24以及势垒区域26构成的寄生pn二极管与将沟槽栅极电极16作为栅极的晶体管在电路上分开。因此，n基极区域24的载流子浓度不上升，寄生pn二极管作为导通电流的路径并不有效地贡献。因此，难以减小沟槽IGBT800的导通电阻。换言之，集电极－发射极间电压(Vce)的饱和电压(Vce(sat))变高。
图5是第2比较方式的半导体装置的示意俯视图。图6是第2比较方式的半导体装置的示意剖面图。图6(a)是图5的CC’剖面图。图6(b)是在图6(a)上叠加了等效电路的说明图。
第2比较方式的半导体装置是在形成于半导体层的沟槽中具备栅极电极的沟槽IGBT900。沟槽IGBT900是具有虚拟沟槽栅极电极的间隔型IGBT。
沟槽IGBT900在虚拟沟槽栅极电极18电连接于沟槽栅极电极16这一点上与第1比较方式的沟槽IGBT800不同。
在沟槽IGBT900为导通状态时，沟槽IGBT900的虚拟沟槽栅极电极18与沟槽栅极电极16同样被施加栅极电压(Vg)。因此，在虚拟沟槽52底部附近的n基极区域24形成电子的蓄积层。
从图6(b)可知，由于形成电子的蓄积层，因此存在于虚拟沟槽栅极电极18之间并且由集电极区域28、n基极区域24以及势垒区域26构成的寄生pn二极管与将沟槽栅极电极16作为栅极的晶体管在电路上连接。因此，n基极区域24的载流子浓度变高，寄生pn二极管作为导通电流的路径而有效地贡献。因此，沟槽IGBT900的导通电阻减小。换言之，集电极－发射极间电压(Vce)的饱和电压(Vce(sat))变低。在具备n型杂质浓度比n基极区域24高、低电阻的势垒区域26的情况下，导通电阻尤其减小。
另一方面，在沟槽IGBT900中，虚拟沟槽栅极电极18与沟槽栅极电极16电连接，因此栅极电容变大。因此，栅极电极的CR时间常数变大。因此，产生切换速度降低的问题。
此外，由于栅极电容变大，因此切换速度相对于设置在沟槽IGBT900之外的外部栅极电阻的非线性性增大。因此，产生难以利用外部栅极电阻来进行切换速度的调整的问题。
本实施方式的沟槽IGBT100中，将设置在半导体芯片中的栅极电阻分离为内部栅极电阻36和虚拟栅极电阻38这两个。并且，在栅极焊盘电极34与沟槽栅极电极16之间仅将内部栅极电阻36电连接，在栅极焊盘电极34与虚拟沟槽栅极电极18之间仅将虚拟栅极电阻38电连接。
通过将栅极电阻分离为内部栅极电阻36和虚拟栅极电阻38这两个，能够用内部栅极电阻36和虚拟栅极电阻38的电阻值来控制流过沟槽栅极电极16的电流和流过虚拟沟槽栅极电极18的电流。能够通过改变内部栅极电阻36与虚拟栅极电阻38的电阻值之比来控制流过沟槽栅极电极16的电流和流过虚拟沟槽栅极电极18的电流之比。例如，通过使内部栅极电阻36的电阻值变小，能够使流过沟槽栅极电极16的电流增加。
例如，对内部栅极电阻36和虚拟栅极电阻38的电阻值进行调整，使沟槽栅极电极16的CR时间常数小于虚拟沟槽栅极电极18的CR时间常数。由此，能够使沟槽栅极电极16的充放电早于虚拟沟槽栅极电极18的充放电。因此，能够提高沟槽IGBT100的切换速度。
此外，在沟槽IGBT100为导通状态时，虚拟沟槽栅极电极18也比沟槽栅极电极16晚地被充电为栅极电压(Vg)。因此，与第2比较方式同样，在虚拟沟槽52底部附近的n基极区域24形成电子的蓄积层，导通电阻减小。
图7是本实施方式的半导体装置的作用以及效果的说明图。图7是表示IGBT导通时的集电极－发射极间电压(Vce)的时间变化的图。
在第2比较方式的沟槽IGBT900的情况下，与第1比较方式的沟槽IGBT800相比导通的速度慢，所以集电极－发射极间电压的降低速度慢。这是因为，虚拟沟槽栅极电极18连接于沟槽栅极电极16，虚拟沟槽栅极电极18和沟槽栅极电极16的充电需要时间。
第1比较方式的沟槽IGBT800中，波形中可看见阶差。认为这是因为，由集电极区域28、n基极区域24以及势垒区域26构成的寄生pn二极管与将沟槽栅极电极16作为栅极的晶体管在电路上分开，因此空穴容易逃逸到发射极电极12，载流子的积蓄延迟。
本实施方式的沟槽IGBT100中，通过分离为内部栅极电阻36和虚拟栅极电阻38这两个，能够使沟槽栅极电极16的充电比虚拟沟槽栅极电极18的充电更快地进行。此外，由于由集电极区域28、n基极区域24以及势垒区域26构成的寄生pn二极管与将沟槽栅极电极16作为栅极的晶体管在电路上连接，因此载流子的积蓄的延迟也不会发生。因而，导通的速度比第1比较方式以及第2比较方式快。
另外，本实施方式的沟槽IGBT100截止时，能够使沟槽栅极电极16的放电比虚拟沟槽栅极电极18的放电快。因此，截止的速度也比第1比较方式以及第2比较方式快。
图8是本实施方式的半导体装置的作用以及效果的说明图。图8(a)是IGBT截止时的栅极电阻与集电极－发射极间电压(Vce)的时间变化率(dV/dt)的关系的图。图8(b)是IGBT导通时的栅极电阻与集电极－发射极间电流的时间变化率(di/dt)的关系的图。栅极电阻的电阻值是设置在IGBT之外的外部栅极电阻的电阻值。集电极－发射极间电压(Vce)的时间变化率(dV/dt)、以及集电极电流的时间变化率(di/dt)分别为截止时和导通时的切换速度的指标。
从图8(a)、图8(b)可知，在第2比较方式的情况下，集电极－发射极间电压(Vce)的时间变化率(dV/dt)、以及集电极电流的时间变化率(di/dt)的非线性性变大。认为这是因为，虚拟沟槽栅极电极18连接于沟槽栅极电极16，所以栅极镜电容变大。由于非线性性大，因此基于外部栅极电阻进行的切换速度的控制性恶化。
在本实施方式的情况下，得到与第1比较方式相同程度的线性性。认为这是因为，沟槽栅极电极16的充放电比虚拟沟槽栅极电极18的充放电更快地进行，因此将虚拟沟槽栅极电极18连接到沟槽栅极电极16的影响没有显现。因而，基于外部栅极电阻进行的切换速度的控制性良好。
进而，第2比较方式的沟槽IGBT900中，容易产生基于栅极负性电容的栅极振动、栅极电压的过冲(overshoot)/下冲(undershoot)这样的问题。认为这是因为，由于虚拟沟槽栅极电极18与沟槽栅极电极16直接连接，因此由虚拟沟槽栅极电极和集电极电极构成的寄生电容原样传递到沟槽栅极电极16。
根据本实施方式的沟槽IGBT100，能够使沟槽栅极电极16的CR时间常数独立地变小。因而，可抑制基于栅极负性电容的栅极振动、栅极电压的过冲/下冲这样的问题。
如图1所示，优选的是以沟槽栅极电极16、以及虚拟沟槽栅极电极18位于栅极电极连接布线42与虚拟栅极电极连接布线44之间的方式配置栅极电极连接布线42以及虚拟栅极电极连接布线44。换言之，优选的是沟槽栅极电极16、以及虚拟沟槽栅极电极18以被栅极电极连接布线42以及虚拟栅极电极连接布线44夹住的方式配置。
通过上述配置，例如能够避开布线彼此的交叉等，并且栅极电极连接布线42以及虚拟栅极电极连接布线44的回绕变得容易。因而，例如能够实现芯片面积的缩小、制造工艺的简化。
以上，通过本实施方式的沟槽IGBT100，能够实现导通电阻低且切换速度快的IGBT。此外，能够实现可抑制栅极电压的振动及过冲/下冲的IGBT。此外，能够实现芯片面积的缩小、制造工艺的简化。
(第2实施方式)
本实施方式的半导体装置具备：半导体层，具有第1面和与第1面对置的第2面；第1发射极电极，至少一部分与第1面接触；第1集电极电极，至少一部分与第2面接触；第1沟槽栅极电极，设置在半导体层中，在与第1面大致平行的第1方向上延伸；第1虚拟沟槽栅极电极，设置在半导体层中，在第1方向上延伸；p型的第1p基极区域，设置在半导体层中；n型的第1发射极区域，设置在半导体层中，设置在第1p基极区域与第1面之间，电连接于第1发射极电极；n型的第1n基极区域，设置在半导体层中，设置在第1p基极区域与第2面之间；p型的第1集电极区域，设置在半导体层中，设置在第1n基极区域与第2面之间，电连接于第1集电极电极；第1沟槽栅极绝缘膜，设置在第1沟槽栅极电极与第1p基极区域之间、第1沟槽栅极电极与第1发射极区域之间、以及第1沟槽栅极电极与第1n基极区域之间，与第1p基极区域、第1发射极区域以及第1n基极区域接触；第1虚拟沟槽栅极绝缘膜，设置在第1虚拟沟槽栅极电极与第1p基极区域之间、以及第1虚拟沟槽栅极电极与第1n基极区域之间，与第1p基极区域以及第1n基极区域接触；第2发射极电极，至少一部分与第1面接触；第2集电极电极，至少一部分与第2面接触；第2沟槽栅极电极，设置在半导体层中，在与第1面大致平行的第1方向上延伸；第2虚拟沟槽栅极电极，设置在半导体层中，在第1方向上延伸；p型的第2p基极区域，设置在半导体层中；n型的第2发射极区域，设置在半导体层中，设置在第2p基极区域与第1面之间，电连接于第2发射极电极；n型的第2n基极区域，设置在半导体层中，设置在第2p基极区域与第2面之间；p型的第2集电极区域，设置在半导体层中，设置在第2n基极区域与第2面之间，电连接于第2集电极电极；第2沟槽栅极绝缘膜，设置在第2沟槽栅极电极与第2p基极区域之间、第2沟槽栅极电极与第2发射极区域之间、以及第2沟槽栅极电极与第2n基极区域之间，与第2p基极区域、第2发射极区域以及第2n基极区域接触；第2虚拟沟槽栅极绝缘膜，设置在第2虚拟沟槽栅极电极与第2p基极区域之间、以及第2虚拟沟槽栅极电极与第2n基极区域之间，与第2p基极区域以及第2n基极区域；栅极焊盘电极，电连接于第1沟槽栅极电极、第1虚拟沟槽栅极电极、第2沟槽栅极电极、以及第2虚拟沟槽栅极电极；第1电阻，电连接在栅极焊盘电极与第1沟槽栅极电极之间；第2电阻，电连接在栅极焊盘电极与第1虚拟沟槽栅极电极之间；第3电阻，电连接在栅极焊盘电极与第2沟槽栅极电极之间；以及第4电阻，电连接在栅极焊盘电极与第2虚拟沟槽栅极电极之间；第1沟槽栅极电极的CR时间常数小于第1虚拟沟槽栅极电极的CR时间常数，并且第2沟槽栅极电极的CR时间常数小于第2虚拟沟槽栅极电极的CR时间常数。
本实施方式的半导体装置在具备具有与第1实施方式的半导体装置的结构相同的结构的第1分段(segment)和具有与第1实施方式的半导体装置的结构相同的结构的第2分段这一点上，与第1实施方式的半导体装置不同。以下，关于与第1实施方式重复的内容，省略一部分记述。
图9是本实施方式的半导体装置的示意俯视图。图10是本实施方式的半导体装置的示意剖面图。图10(a)是图9的DD’剖面图。图10(b)是图9的EE’剖面图。图11是本实施方式的半导体装置的等效电路图。图11是在图10上叠加了等效电路的说明图。
本实施方式的半导体装置是在形成于半导体层的沟槽中具备栅极电极的沟槽IGBT200。沟槽IGBT200是具有虚拟沟槽栅极电极的间隔型IGBT。
沟槽IGBT200具备第1分段201以及第2分段202。第1分段201以及第2分段202分别具有与第1实施方式的IGBT100相同的结构。其中，发射极焊盘电极、集电极电极、栅极焊盘电极在第1分段201以及第2分段202之间共用。
本实施方式的沟槽IGBT200具备半导体层110、栅极焊盘电极134、发射极焊盘电极140。
第1分段201具备第1发射极电极112、第1集电极电极114、第1沟槽栅极电极116、第1虚拟沟槽栅极电极118、第1p基极区域120、第1发射极区域122、第1n基极区域124、第1势垒区域126、第1集电极区域128、第1沟槽栅极绝缘膜130、第1虚拟沟槽栅极绝缘膜132、第1内部栅极电阻136(第1电阻)、第1虚拟栅极电阻138(第2电阻)、第1栅极电极连接布线142(第1连接布线)、第1虚拟栅极电极连接布线144(第2连接布线)、第1沟槽150、第1虚拟沟槽152。
第2分段202具备第2发射极电极212、第2集电极电极214、第2沟槽栅极电极216、第2虚拟沟槽栅极电极218、第2p基极区域220、第2发射极区域222、第2n基极区域224、第2势垒区域226、第2集电极区域228、第2沟槽栅极绝缘膜230、第2虚拟沟槽栅极绝缘膜232、第2内部栅极电阻236(第3电阻)、第2虚拟栅极电阻238(第4电阻)，第2栅极电极连接布线242(第3连接布线)、第2虚拟栅极电极连接布线244(第4连接布线)、第2沟槽250、第2虚拟沟槽252。
第1内部栅极电阻136设置在半导体层110之上。第1内部栅极电阻136设置在半导体层110的第1面P1侧。第1内部栅极电阻136电连接在栅极焊盘电极134与第1沟槽栅极电极116之间。第1内部栅极电阻136例如是多晶硅。
第1虚拟栅极电阻138设置在半导体层110之上。第1虚拟栅极电阻138设置在半导体层110的第1面P1侧。第1虚拟栅极电阻138电连接在栅极焊盘电极134与第1虚拟沟槽栅极电极118之间。第1虚拟栅极电阻138例如是多晶硅。
第1栅极电极连接布线142电连接在第1沟槽栅极电极116与第1内部栅极电阻136之间。第1栅极电极连接布线142连接于第1沟槽栅极电极116的端部。第1栅极电极连接布线142例如通过未图示的接触部连接于第1沟槽栅极电极116。
第1虚拟栅极电极连接布线144电连接在第1虚拟沟槽栅极电极118与第1虚拟栅极电阻138之间。第1虚拟栅极电极连接布线144连接于第1虚拟沟槽栅极电极118的端部。第1虚拟栅极电极连接布线144例如通过未图示的接触部连接于第1虚拟沟槽栅极电极118。
第1沟槽栅极电极116以及第1虚拟沟槽栅极电极118位于第1栅极电极连接布线142与第1虚拟栅极电极连接布线144之间。换言之，第1栅极电极连接布线142位于第1沟槽栅极电极116以及第1虚拟沟槽栅极电极118中的一方的端部，第1虚拟栅极电极连接布线144位于第1沟槽栅极电极116以及第1虚拟沟槽栅极电极118中的另一方的端部。
第1沟槽栅极电极116的CR时间常数小于第1虚拟沟槽栅极电极118的CR时间常数。第1沟槽栅极电极116的CR时间常数主要由第1沟槽栅极电极116与半导体层110之间的电容、第1沟槽栅极电极116的电阻值、以及第1内部栅极电阻136的电阻值规定。第1虚拟沟槽栅极电极118的CR时间常数主要由第1虚拟沟槽栅极电极118与半导体层110之间的电容、第1虚拟沟槽栅极电极118的电阻值、以及第1虚拟栅极电阻138的电阻值规定。
第2内部栅极电阻236设置在半导体层110之上。第2内部栅极电阻236设置在半导体层110的第1面P1侧。第2内部栅极电阻236电连接在栅极焊盘电极134与第2沟槽栅极电极216之间。第2内部栅极电阻236例如是多晶硅。
第2虚拟栅极电阻238设置在半导体层110之上。第2虚拟栅极电阻238设置在半导体层110的第1面P1侧。第2虚拟栅极电阻238电连接在栅极焊盘电极234与第2虚拟沟槽栅极电极218之间。第2虚拟栅极电阻238例如是多晶硅。
第2栅极电极连接布线242电连接在第2沟槽栅极电极216与第2内部栅极电阻236之间。第2栅极电极连接布线242连接于第2沟槽栅极电极216的端部。第2栅极电极连接布线242例如通过未图示的接触部连接于第2沟槽栅极电极216。
第2虚拟栅极电极连接布线244电连接在第2虚拟沟槽栅极电极218与第2虚拟栅极电阻238之间。第2虚拟栅极电极连接布线244连接于第2虚拟沟槽栅极电极218的端部。第2虚拟栅极电极连接布线244例如通过未图示的接触部连接于第2虚拟沟槽栅极电极218。
第2沟槽栅极电极216以及第2虚拟沟槽栅极电极218位于第2栅极电极连接布线242与第2虚拟栅极电极连接布线244之间。换言之，第2栅极电极连接布线242位于第2沟槽栅极电极216以及第2虚拟沟槽栅极电极218中的一方的端部，第2虚拟栅极电极连接布线244位于第2沟槽栅极电极216以及第2虚拟沟槽栅极电极218中的另一方的端部。
第2沟槽栅极电极216的CR时间常数小于第2虚拟沟槽栅极电极218的CR时间常数。第2沟槽栅极电极216的CR时间常数主要由第2沟槽栅极电极216与半导体层110之间的电容，第2沟槽栅极电极216的电阻值、以及第2内部栅极电阻236的电阻值规定。第2虚拟沟槽栅极电极218的CR时间常数主要由第2虚拟沟槽栅极电极218与半导体层110之间的电容、第2虚拟沟槽栅极电极218的电阻值、以及第2虚拟栅极电阻238的电阻值规定。
如图11所示，本实施方式的沟槽IGBT200中，第1内部栅极电阻(Rg－in(1))与第1虚拟栅极电阻(Rg－dummy(1))并联连接。第1内部栅极电阻(Rg－in(1))与第1虚拟栅极电阻(Rg－dummy(1))在IGBT200的外部例如经由外部栅极电阻连接于栅极驱动器。通过栅极驱动器，对第1沟槽栅极电极116以及第1虚拟沟槽栅极电极118施加栅极电压(Vg)。
第1内部栅极电阻(Rg－in(1))对应于图9的第1内部栅极电阻136。第1虚拟栅极电阻(Rg－dummy(1))对应于图9的第1虚拟栅极电阻138。
此外，实施方式的沟槽IGBT200中，第2内部栅极电阻(Rg－in(2))与第2虚拟栅极电阻(Rg－dummy(2))并联连接。第2内部栅极电阻(Rg－in(2))与第2虚拟栅极电阻(Rg－dummy(2))在IGBT200的外部例如经由外部栅极电阻连接于栅极驱动器。通过栅极驱动器，对第2沟槽栅极电极216以及第2虚拟沟槽栅极电极218施加栅极电压(Vg)。
第2内部栅极电阻(Rg－in(2))对应于图9的第2内部栅极电阻236。第2虚拟栅极电阻(Rg－dummy(2))对应于图9的第2虚拟栅极电阻238。
本实施方式的沟槽IGBT200中，第1分段201和第2分段202分别具备内部栅极电阻以及虚拟栅极电阻。在第1分段201的第1沟槽栅极电极116与第2分段202的第2沟槽栅极电极216之间，存在第1内部栅极电阻136和第2内部栅极电阻236。此外，在第1分段201的第1虚拟沟槽栅极电极118与第2分段202的第2虚拟沟槽栅极电极218之间，存在第1虚拟栅极电阻138和第2虚拟栅极电阻238。
因此，例如，即使在一方的分段中发生栅极电压的振动，也可抑制该振动向另一方的分段传播。因此，能够减少由栅极电压的振动引起的IGBT的动作不良。
以上，根据本实施方式的沟槽IGBT200，与第1实施方式的沟槽IGBT100同样，能够实现导通电阻低、切换速度快的IGBT。此外，能够实现可抑制栅极电压的振动及过冲/下冲的IGBT。此外，能够实现芯片面积的缩小、制造工艺的简化。进而，能够减少由栅极电压的振动引起的IGBT的不良。
(第3实施方式)
本实施方式的半导体装置在还具备电连接在第2电阻与虚拟沟槽栅极电极之间的第3电阻、电连接在第3电阻与虚拟沟槽栅极电极之间的第4电阻、电连接在第2电阻与第3电阻之间的第2栅极电极焊盘、以及电连接在第3电阻与虚拟沟槽栅极电极之间的第3栅极电极焊盘这一点上与第1实施方式不同。以下，关于与第1实施方式重复的内容，省略一部分记述。
图12是本实施方式的半导体装置的示意俯视图。
本实施方式的半导体装置是在形成于半导体层的沟槽中具备栅极电极的沟槽IGBT300。沟槽IGBT300是具有虚拟沟槽栅极电极的间隔型IGBT。
本实施方式的沟槽IGBT300具备发射极电极12、沟槽栅极电极16、虚拟沟槽栅极电极18、栅极焊盘电极34(第1栅极焊盘电极)、栅极焊盘电极134(第2栅极焊盘电极)、栅极焊盘电极234(第3栅极焊盘电极)、第1内部栅极电阻336(第1电阻)、第2内部栅极电阻436(第2电阻)、第3内部栅极电阻536(第3电阻)、第4内部栅极电阻636(第4电阻)、发射极焊盘电极40、栅极电极连接布线42(第1连接布线)、虚拟栅极电极连接布线44(第2连接布线)。
第1内部栅极电阻336电连接在栅极焊盘电极34与沟槽栅极电极16之间。第2内部栅极电阻436(第2电阻)电连接在栅极焊盘电极34与虚拟沟槽栅极电极18之间。第3内部栅极电阻536(第3电阻)电连接在第2内部栅极电阻436(第2电阻)与虚拟沟槽栅极电极18之间。第4内部栅极电阻636(第4电阻)电连接在第3内部栅极电阻536(第3电阻)与虚拟沟槽栅极电极18之间。
栅极焊盘电极134电连接在第2内部栅极电阻436(第2电阻)与第3内部栅极电阻536之间。栅极焊盘电极234电连接在第3内部栅极电阻536与第4内部栅极电阻636之间。
根据本实施方式的IGBT300，通过从3个栅极焊盘电极34、134、234中选择期望的栅极焊盘电极来施加栅极电压，能够使连接于沟槽栅极电极16的内部栅极电阻(Rg－in)与连接于虚拟沟槽栅极电极18的虚拟栅极电阻(Rg－dummy)之比变化。换言之，能够使沟槽栅极电极16的CR时间常数与虚拟沟槽栅极电极18的CR时间常数之比变化。因此，例如在设备制造后，能够进行与IGBT的应用相应的切换速度的调整。
以上，根据本实施方式的沟槽IGBT300，能够与第1实施方式的IGBT100同样实现导通电阻低、切换速度快的IGBT。此外，能够实现可抑制栅极电压的振动及过冲/下冲的IGBT。此外，能够实现芯片面积的缩小及制造工艺的简化。进而，能够调整设备制造后的切换速度。
(第4实施方式)
本实施方式的半导体装置具备：半导体层，具有第1面和与第1面对置的第2面；发射极电极，至少一部分与第1面接触；集电极电极，至少一部分与第2面接触；上部沟槽栅极电极，设置在半导体层中，在与第1面大致平行的第1方向上延伸；下部沟槽栅极电极，设置在半导体层中，设置在上部沟槽栅极电极与第2面之间，在第1方向上延伸，与上部沟槽栅极电极电分离；上部虚拟沟槽栅极电极，设置在半导体层中，在第1方向上延伸；下部虚拟沟槽栅极电极，设置在半导体层中，设置在上部虚拟沟槽栅极电极与第2面之间，在第1方向上延伸，与上部虚拟沟槽栅极电极电分离；p型的p基极区域，设置在半导体层中；n型的发射极区域，设置在半导体层中，设置在p基极区域与第1面之间，电连接于发射极电极；n型的n基极区域，设置在半导体层中，设置在p基极区域与第2面之间；p型的集电极区域，设置在半导体层中，设置在n基极区域与第2面之间，电连接于集电极电极；沟槽栅极绝缘膜，设置在上部沟槽栅极电极与p基极区域之间、上部沟槽栅极电极与发射极区域之间、以及下部沟槽栅极电极与n基极区域之间，与p基极区域、发射极区域以及n基极区域接触；虚拟沟槽栅极绝缘膜，设置在上部虚拟沟槽栅极电极与p基极区域之间、以及下部虚拟沟槽栅极电极与n基极区域之间，与p基极区域、以及n基极区域接触；第1栅极焊盘电极，电连接于上部沟槽栅极电极、下部沟槽栅极电极、以及下部虚拟沟槽栅极电极；第1电阻，电连接在第1栅极焊盘电极与上部沟槽栅极电极之间；以及第2电阻，电连接在第1栅极焊盘电极与下部沟槽栅极电极之间、以及第1栅极焊盘电极与下部虚拟沟槽栅极电极之间；上部沟槽栅极电极的CR时间常数小于下部虚拟沟槽栅极电极的CR时间常数。
图13是本实施方式的半导体装置的示意俯视图。图14是本实施方式的半导体装置的示意剖面图。图14(a)是图13的FF’剖面图。图14(b)是在图14(a)上叠加了等效电路的说明图。
本实施方式的半导体装置是在形成于半导体层的沟槽中具备栅极电极的沟槽IGBT400。沟槽IGBT400是具有虚拟沟槽栅极电极的间隔型IGBT。沟槽IGBT400是在一个沟槽内具有上下分离的栅极电极的双栅极电极构造的IGBT。
本实施方式的沟槽IGBT400具备半导体层10、发射极电极12、集电极电极14、上部沟槽栅极电极16a、下部沟槽栅极电极16b、上部虚拟沟槽栅极电极18a、下部虚拟沟槽栅极电极18c、p基极区域20、发射极区域22、n基极区域24、势垒区域26(n型半导体区域)、集电极区域28、沟槽栅极绝缘膜30、虚拟沟槽栅极绝缘膜32、栅极焊盘电极34(第1栅极焊盘电极)、内部栅极电阻36(第1电阻)、虚拟栅极电阻38(第2电阻)、发射极焊盘电极40、栅极电极连接布线42(第1连接布线)、虚拟栅极电极连接布线44(第2连接布线)、沟槽50、虚拟沟槽52。
半导体层10具有第1面P1和与第1面P1对置的第2面P2。半导体层10例如是单晶硅。半导体层10的膜厚例如是50μm以上且700μm以下。
发射极电极12的至少一部分与半导体层10的第1面P1接触。例如，发射极电极12的至少一部分与上部虚拟沟槽栅极电极18a接触。发射极电极12例如是金属。发射极电极12被施加发射极电压(Ve)。发射极电压例如是0V。
集电极电极14的至少一部分与半导体层10的第2面P2接触。集电极电极14例如是金属。集电极电极14被施加集电极电压(Vc)。集电极电压例如是200V以上且6500V以下。
上部沟槽栅极电极16a以及下部沟槽栅极电极16b在半导体层10中被设置多个。上部沟槽栅极电极16a以及下部沟槽栅极电极16b设置在形成于半导体层10的沟槽50中。上部沟槽栅极电极16a以及下部沟槽栅极电极16b在与第1面P1大致平行的第1方向上延伸。下部沟槽栅极电极16b设置在上部沟槽栅极电极16a与第2面P2之间。上部沟槽栅极电极16a与下部沟槽栅极电极16b被电分离。在上部沟槽栅极电极16a与下部沟槽栅极电极16b之间设有绝缘膜。上部沟槽栅极电极16a以及下部沟槽栅极电极16b例如是包含n型杂质或p型杂质的多晶硅。
上部虚拟沟槽栅极电极18a以及下部虚拟沟槽栅极电极18b在半导体层10中被设置多个。上部虚拟沟槽栅极电极18a以及下部虚拟沟槽栅极电极18b设置在形成于半导体层10的虚拟沟槽52中。上部虚拟沟槽栅极电极18a以及下部虚拟沟槽栅极电极18b在与第1面P1大致平行的第1方向上延伸。下部虚拟沟槽栅极电极18b设置在上部虚拟沟槽栅极电极18a与第2面P2之间。上部虚拟沟槽栅极电极18a与下部虚拟沟槽栅极电极18b被电分离。在上部虚拟沟槽栅极电极18a与下部虚拟沟槽栅极电极18b之间，设有绝缘膜。上部虚拟沟槽栅极电极18a在两个上部沟槽栅极电极16a之间与上部沟槽栅极电极16a平行地设置。下部虚拟沟槽栅极电极18b在两个下部沟槽栅极电极16b之间与下部沟槽栅极电极16b平行地设置。上部虚拟沟槽栅极电极18a以及下部虚拟沟槽栅极电极18b例如是包含n型杂质或p型杂质的多晶硅。
上部虚拟沟槽栅极电极18a例如与发射极电极12电连接。上部虚拟沟槽栅极电极18a例如与发射极电极12接触。上部虚拟沟槽栅极电极18a例如也可以浮置。
p基极区域20设置在半导体层10中。p基极区域20是p型半导体区域。p基极区域20的与沟槽栅极绝缘膜30接触的区域作为IGBT400的沟道区域发挥功能。
发射极区域22设置在半导体层10中。发射极区域22设置在p基极区域20与第1面P1之间，与沟槽栅极绝缘膜30接触。发射极区域22是n型的半导体区域。发射极区域22没有设置在两个虚拟沟槽52之间。发射极区域22与发射极电极12电连接。
n基极区域24设置在半导体层10中。n基极区域24设置在p基极区域20与第2面之间。n基极区域24是n型的半导体区域。
势垒区域26设置在半导体层10中。势垒区域26设置在p基极区域20与n基极区域24之间。势垒区域26是n型的半导体区域。势垒区域26的n型杂质浓度比n基极区域24的n型杂质浓度高。势垒区域26的n型杂质浓度比发射极区域22的n型杂质浓度低。势垒区域26具有将沟槽IGBT400的导通电阻减小的功能。
从第1面P1到n基极区域24与势垒区域26间的界面的距离大于从第1面P1到下部沟槽栅极电极16b的距离。此外，从第1面P1到n基极区域24与势垒区域26间的界面的距离大于从第1面P1到下部虚拟沟槽栅极电极18b的距离。
集电极区域28设置在半导体层10中。集电极区域28设置在n基极区域24与第2面P2之间。集电极区域28是p型的半导体区域。集电极区域28的p型杂质浓度比p基极区域20的p型杂质浓度高。集电极区域28与集电极电极14电连接。
另外，也可以在n基极区域24与集电极区域28之间设置n型杂质浓度比n基极区域24高的缓冲区域。通过设置缓冲区域，在沟槽IGBT400为截止状态时能够抑制耗尽层的扩展。
沟槽栅极绝缘膜30设置在上部沟槽栅极电极16a与p基极区域20之间、上部沟槽栅极电极16a与发射极区域22之间、上部沟槽栅极电极16a与势垒区域26之间、以及下部沟槽栅极电极16b与n基极区域24之间。沟槽栅极绝缘膜30设置在沟槽50中。沟槽栅极绝缘膜30与p基极区域20、发射极区域22、势垒区域26、以及n基极区域24接触。沟槽栅极绝缘膜30例如是氧化硅。
虚拟沟槽栅极绝缘膜32设置在上部虚拟沟槽栅极电极18a与p基极区域20之间、上部虚拟沟槽栅极电极18a与势垒区域26之间、以及下部虚拟沟槽栅极电极18b与n基极区域24之间。虚拟沟槽栅极绝缘膜32设置在虚拟沟槽52中。虚拟沟槽栅极绝缘膜32与p基极区域20、势垒区域26以及n基极区域24接触。虚拟沟槽栅极绝缘膜32不与发射极区域22接触。虚拟沟槽栅极绝缘膜32例如氧化硅。
栅极焊盘电极34设置在半导体层10之上。栅极焊盘电极34设置在半导体层10的第1面P1侧。栅极焊盘电极34电连接于上部沟槽栅极电极16a、下部沟槽栅极电极16b、以及下部虚拟沟槽栅极电极18b。栅极焊盘电极34例如是金属。
内部栅极电阻36设置在半导体层10之上。内部栅极电阻36设置在半导体层10的第1面P1侧。内部栅极电阻36电连接在栅极焊盘电极34与上部沟槽栅极电极16a之间。
内部栅极电阻36例如是半导体。内部栅极电阻36例如是包含导电性杂质的多晶硅。内部栅极电阻36例如由电阻率比栅极电极连接布线42高的材料形成。
虚拟栅极电阻38设置在半导体层10之上。虚拟栅极电阻38设置在半导体层10的第1面P1侧。虚拟栅极电阻38电连接在栅极焊盘电极34与下部沟槽栅极电极16b之间、以及栅极焊盘电极34与下部虚拟沟槽栅极电极18b之间。
虚拟栅极电阻38例如是半导体。虚拟栅极电阻38例如是包含导电性杂质的多晶硅。虚拟栅极电阻38例如由电阻率比虚拟栅极电极连接布线44高的材料形成。
栅极电极连接布线42电连接在上部沟槽栅极电极16a与内部栅极电阻36之间。栅极电极连接布线42连接于上部沟槽栅极电极16a的端部。栅极电极连接布线42例如通过未图示的接触部连接于上部沟槽栅极电极16a。栅极电极连接布线42例如是金属。
虚拟栅极电极连接布线44电连接在下部沟槽栅极电极16b及下部虚拟沟槽栅极电极18b与虚拟栅极电阻38之间。虚拟栅极电极连接布线44连接于下部沟槽栅极电极16b以及下部虚拟沟槽栅极电极18b的端部。虚拟栅极电极连接布线44例如通过未图示的接触部连接于下部沟槽栅极电极16b以及下部虚拟沟槽栅极电极18b。虚拟栅极电极连接布线44例如是金属。
上部沟槽栅极电极16a以及下部虚拟沟槽栅极电极18b位于栅极电极连接布线42与虚拟栅极电极连接布线44之间。换言之，栅极电极连接布线42位于上部沟槽栅极电极16a以及下部虚拟沟槽栅极电极18b中的一方的端部，虚拟栅极电极连接布线44位于上部沟槽栅极电极16a以及下部虚拟沟槽栅极电极18b中的另一方的端部。
上部沟槽栅极电极16a的CR时间常数小于下部虚拟沟槽栅极电极18b的CR时间常数。上部沟槽栅极电极16a的CR时间常数主要由上部沟槽栅极电极16a与半导体层10之间的电容、上部沟槽栅极电极16a的电阻值、以及内部栅极电阻36的电阻值规定。下部虚拟沟槽栅极电极18b的CR时间常数主要由下部虚拟沟槽栅极电极18b与半导体层10之间的电容、下部虚拟沟槽栅极电极18b的电阻值、以及虚拟栅极电阻38的电阻值规定。
此外，上部沟槽栅极电极16a的CR时间常数小于下部沟槽栅极电极16b的CR时间常数。
发射极焊盘电极40设置在半导体层10之上。发射极焊盘电极40设置在半导体层10的第1面P1侧。发射极焊盘电极40电连接于发射极电极12。
IGBT400是将发射极焊盘电极40、集电极电极14以及栅极焊盘电极34这三个电极作为端子的3端子设备。
如图14(b)所示，本实施方式的沟槽IGBT400中，内部栅极电阻(Rg－in)与虚拟栅极电阻(Rg－dummy)并联连接。内部栅极电阻(Rg－in)与虚拟栅极电阻(Rg－dummy)在IGBT400的外部例如经由外部栅极电阻连接于栅极驱动器。通过栅极驱动器，对上部沟槽栅极电极16a、下部沟槽栅极电极16b、以及下部虚拟沟槽栅极电极18b施加栅极电压(Vg)。
内部栅极电阻(Rg－in)对应于图13的内部栅极电阻36。虚拟栅极电阻(Rg－dummy)对应于图13的虚拟栅极电阻38。
p基极区域20例如电连接于发射极电极12。p基极区域20例如固定为接地电位。被虚拟沟槽52夹住的p基极区域20例如也可以浮置。
以下，对本实施方式的沟槽IGBT400的作用以及效果进行说明。
本实施方式的沟槽IGBT400中，具有在一个沟槽50内具有上部沟槽栅极电极16a和下部沟槽栅极电极16b的双栅极电极构造。
例如，对内部栅极电阻36和虚拟栅极电阻38的电阻值进行调整，使上部沟槽栅极电极16a的CR时间常数小于下部沟槽栅极电极16b的CR时间常数。由此，能够使上部沟槽栅极电极16a的充放电比下部沟槽栅极电极16b的充放电早。因此，能够提高沟槽IGBT400的切换速度。
在沟槽IGBT400为导通状态时，下部沟槽栅极电极16b也比上部沟槽栅极电极16a晚地被充电为栅极电压(Vg)。因此，在沟槽50底部附近的n基极区域24形成电子的蓄积层，导通电阻减小。
此外，与第1实施方式的沟槽IGBT100同样，例如对内部栅极电阻36和虚拟栅极电阻38的电阻值进行调整，使上部沟槽栅极电极16a的CR时间常数小于下部虚拟沟槽栅极电极18b的CR时间常数。由此，能够使上部沟槽栅极电极16a的充放电比下部虚拟沟槽栅极电极18b的充放电早。因此，能够提高沟槽IGBT400的切换速度。
此外，与第1实施方式的沟槽IGBT100同样，在沟槽IGBT400为导通状态时，下部虚拟沟槽栅极电极18b也比上部沟槽栅极电极16a晚地被充电为栅极电压(Vg)。因而，在虚拟沟槽52底部附近的n基极区域24形成电子的蓄积层，导通电阻减小。
进而，上部虚拟沟槽栅极电极18a与下部虚拟沟槽栅极电极18b被电分离。因此，与第1实施方式的沟槽IGBT100的情况相比，与上部虚拟沟槽栅极电极18a相应地栅极电容变小。因此，例如能够使栅极驱动器的驱动能力变小，并且能够使栅极驱动器的尺寸变小。
图15是本实施方式的半导体装置的作用以及效果的说明图。图15是表示IGBT的截止时的、栅极电阻与集电极－发射极间电压(Vce)的时间变化率(dV/dt)与的关系的图。栅极电阻的电阻值是设于IGBT之外的外部栅极电阻的电阻值。集电极－发射极间电压(Vce)的时间变化率(dV/dt)成为截止时的切换速度的指标。
在图15中，为了比较，也示出在第1实施方式中说明的第2比较方式的构造的情况。另外，关于本实施方式(第4实施方式)，示出了虚拟栅极电阻(Rg－dummy)的值为6.4Ω、12.8Ω、25.6Ω的情况。
在本实施方式中，集电极·栅极间的反馈电容以流经全部虚拟栅极电阻(Rg－dummy)的电流(Ig－dummy)充放电。因此，能够以虚拟栅极电阻(Rg－dummy)的值调整时间变化率(dV/dt)。
根据图15可知，通过提高虚拟栅极电阻(Rg－dummy)的值，可获得较高的线性。因此，通过提虚拟栅极电阻(Rg－dummy)的值，使得基于外部栅极电阻进行的切换速度的控制性良好。
(第5实施方式)
本实施方式的半导体装置在还具备齐纳二极管，该齐纳二极管具有阳极与阴极，阳极电连接于发射极电极，阴极连接于第2电阻与虚拟沟槽栅极电极之间这一点，与第1实施方式不同。以下，关于与第1实施方式重复的内容，省略一部分记述。
图16是本实施方式的半导体装置的示意俯视图。图17是本实施方式的半导体装置的示意剖面图。图17(a)是图16的GG’剖面图。图17(b)是在图17(a)上叠加了等效电路的说明图。
本实施方式的半导体装置是在形成于半导体层的沟槽之中具备栅极电极的沟槽IGBT500。沟槽IGBT500是具有虚拟沟槽栅极电极的间隔型IGBT。
沟槽IGBT500包括具有阳极与阴极的齐纳二极管60(图17(b)的ZD)。阳极电连接于发射极电极12。阴极连接于虚拟栅极电阻38(第2电阻)与虚拟沟槽栅极电极18之间。齐纳二极管60例如使用多晶硅而形成。
在本实施方式中，通过将集电极·栅极间的反馈电容设于齐纳二极管60，从而向发射极电极12旁通。因此，与无齐纳二极管60的情况比较，能够以较小的栅极电流将反馈电容充放电。由此，截止时的切换速度提高。
出于在沟槽IGBT500的截止时使齐纳二极管60进行导通动作的观点，优选的是提高虚拟栅极电阻(Rg－dummy)的值。通过提高虚拟栅极电阻(Rg－dummy)的值，虚拟沟槽栅极电极18的电压被集电极电压拉动，从而比齐纳二极管60的齐纳电压高，齐纳二极管60进行导通动作。
齐纳二极管60的齐纳电压比在沟槽IGBT500的导通动作时施加于栅极焊盘电极34(第1栅极焊盘电极)的栅极导通电压高。通过使齐纳二极管60的齐纳电压比沟槽IGBT500的导通动作时的栅极导通电压高，防止在沟槽IGBT500的导通动作时齐纳二极管60导通动作而产生沟槽IGBT500的误操作。
图18是本实施方式的半导体装置的作用以及效果的说明图。图18是表示IGBT的截止时的、栅极电阻与集电极－发射极间电压(Vce)的时间变化率(dV/dt)的关系的图。栅极电阻的电阻值是设于IGBT外的外部栅极电阻的电阻值。集电极－发射极间电压(Vce)的时间变化率(dV/dt)成为截止时的切换速度的指标。
在图18中，为了比较，也示出第1实施方式的IGBT100构造、在第1实施方式中说明的第1比较方式的IGBT800以及第2比较方式的IGBT900的情况。在本实施方式中，时间变化率(dV/dt)比第1实施方式大，截止时的切换速度提高。另外，可获得与第1比较方式同等的切换速度。
以上，利用本实施方式的沟槽IGBT500，能够进一步实现导通电阻低、切换速度快的IGBT。
(第6实施方式)
本实施方式的半导体装置在还具备齐纳二极管，该齐纳二极管具有阳极与阴极，阳极电连接于发射极电极、阴极连接于第2电阻与下部虚拟沟槽栅极电极之间、以及第2电阻与下部沟槽栅极电极之间这一点，与第4实施方式不同。以下，关于与第4实施方式重复的内容，省略一部分记述。
图19是本实施方式的半导体装置的示意俯视图。图20是本实施方式的半导体装置的示意剖面图。图20(a)是图19的HH’剖面图。图20(b)是在图20(a)上叠加了等效电路的说明图。
本实施方式的半导体装置是在形成于半导体层的沟槽之中具备栅极电极的沟槽IGBT600。沟槽IGBT600是具有虚拟沟槽栅极电极的间隔型IGBT。沟槽IGBT600是在一个沟槽内具有上下分离的栅极电极的双栅极电极构造的IGBT。
沟槽IGBT600包括具有阳极与阴极的齐纳二极管60(图20(b)的ZD)。阳极电连接于发射极电极12。阴极连接于虚拟栅极电阻38(第2电阻)与下部虚拟沟槽栅极电极18b之间。阴极连接于虚拟栅极电阻38(第2电阻)与下部沟槽栅极电极16b之间。齐纳二极管60例如使用多晶硅而形成。
在本实施方式中，通过将集电极·栅极间的反馈电容设于齐纳二极管60，从而向发射极电极12旁通。因此，与无齐纳二极管60的情况比较，能够以较小的栅极电流将反馈电容充放电。由此，截止时的切换速度提高。
出于在沟槽IGBT600的截止时使齐纳二极管60进行导通动作的观点，优选的是提高虚拟栅极电阻(Rg－dummy)的值。
齐纳二极管60的齐纳电压比在沟槽IGBT600的导通动作时施加于栅极焊盘电极34(第1栅极焊盘电极)的栅极导通电压高。通过使齐纳二极管60的齐纳电压比沟槽IGBT600的导通动作时的栅极导通电压高，防止在沟槽IGBT600的导通动作时齐纳二极管60导通动作而产生沟槽IGBT600的误操作。
图21是本实施方式的半导体装置的作用以及效果的说明图。图21(a)是表示IGBT的截止时的、栅极电阻与集电极－发射极间电压(Vce)的时间变化率(dV/dt)的关系的图。栅极电阻的电阻值是设于IGBT外的外部栅极电阻的电阻值。集电极－发射极间电压(Vce)的时间变化率(dV/dt)成为截止时的切换速度的指标。图21(b)是表示IGBT的截止时的、集电极－发射极间电压(Vce)的时间变化率(dV/dt)与栅极电流(Ig)的最大值的关系的图。
在图21中，为了比较，也示出第5实施方式的IGBT500、在第1实施方式中说明的第1比较方式的IGBT800以及第2比较方式的IGBT900的情况。
根据图21(a)可知，在本实施方式中，时间变化率(dV/dt)比第1比较方式大，截止时的切换速度提高。另外，可获得比第1比较方式高的线性，因此基于外部栅极电阻进行切换速度的控制性良好。
另外，根据图21(a)可知，在本实施方式中，时间变化率(dV/dt)比第5实施方式大，截止时的切换速度提高。另外，可获得比第5实施方式高的线性，因此基于外部栅极电阻进行切换速度的控制性良好。这是因为，在本实施方式的情况下，与第5实施方式不同，通过设置下部沟槽栅极电极16b，几乎全部的反馈电容向发射极电极旁通。
另外，根据图21(b)可知，在本实施方式中，能够以较小的栅极电流实现较快的切换速度。
以上，利用本实施方式的沟槽IGBT600，能够进一步实现导通电阻低、切换速度快的IGBT。
在第1～第6实施方式中，以半导体层为单晶硅的情况为例进行了说明，但半导体层并不限于单晶硅。例如，也可以是单晶碳化硅等其他单晶半导体。
在第1～第6实施方式中，以夹在2个沟槽栅极电极之间的虚拟沟槽栅极电极的数量为3个的情况为例进行了说明，但虚拟沟槽栅极电极的数量并不限于3个，也可以是1个或者2个，还可以是4个以上。
对本发明的几个实施方式进行了说明，但这些实施方式是作为例来提示的，并没有要限定发明的范围。这些新的实施方式能够以其他多种形态实施，在不脱离发明的主旨的范围内能够进行各种省略、替换、变更。例如，也可以将一个实施方式的构成要素替换或变更为其他实施方式的构成要素。这些实施方式及其变形包含在发明的范围及主旨中，并且包含在权利要求书记载的发明及其等价物的范围中。

Claims (23)

1.一种半导体装置，具备：
半导体层，具有第1面和与所述第1面对置的第2面；
发射极电极，至少一部分与所述第1面接触；
集电极电极，至少一部分与所述第2面接触；
沟槽栅极电极，设置在所述半导体层之中，在与所述第1面大致平行的第1方向上延伸；
虚拟沟槽栅极电极，设置在所述半导体层之中，在所述第1方向上延伸；
p型的p基极区域，设置在所述半导体层之中；
n型的发射极区域，设置在所述半导体层之中，且设置在所述p基极区域与所述第1面之间，电连接于所述发射极电极；
n型的n基极区域，设置在所述半导体层之中，且设置在所述p基极区域与所述第2面之间；
p型的集电极区域，设置在所述半导体层之中，且设置在所述n基极区域与所述第2面之间，电连接于所述集电极电极；
沟槽栅极绝缘膜，设置在所述沟槽栅极电极与所述p基极区域之间、所述沟槽栅极电极与所述发射极区域之间、以及所述沟槽栅极电极与所述n基极区域之间，与所述p基极区域、所述发射极区域、以及所述n基极区域接触；
虚拟沟槽栅极绝缘膜，设置在所述虚拟沟槽栅极电极与所述p基极区域之间、以及所述虚拟沟槽栅极电极与所述n基极区域之间，与所述p基极区域以及所述n基极区域接触；
第1栅极焊盘电极，电连接于所述沟槽栅极电极以及所述虚拟沟槽栅极电极；
第1电阻，电连接在所述第1栅极焊盘电极与所述沟槽栅极电极之间；以及
第2电阻，电连接在所述第1栅极焊盘电极与所述虚拟沟槽栅极电极之间；
所述沟槽栅极电极的CR时间常数小于所述虚拟沟槽栅极电极的CR时间常数。
2.如权利要求1所述的半导体装置，其特征在于，
还具备：
第1连接布线，电连接在所述沟槽栅极电极与所述第1电阻之间；
第2连接布线，电连接在所述虚拟沟槽栅极电极与所述第2电阻之间；
所述沟槽栅极电极以及所述虚拟沟槽栅极电极位于所述第1连接布线与所述第2连接布线之间。
3.如权利要求2所述的半导体装置，其特征在于，
所述第1电阻以及所述第2电阻的材料的电阻率比所述第1连接布线与所述第2连接布线的材料的电阻率高。
4.如权利要求1～3中任一项所述的半导体装置，其特征在于，
所述第1电阻以及所述第2电阻是多晶硅。
5.如权利要求1～3中任一项所述的半导体装置，其特征在于，
还具备：
第3电阻，电连接在所述第2电阻与所述虚拟沟槽栅极电极之间；
第4电阻，电连接在所述第3电阻与所述虚拟沟槽栅极电极之间；
第2栅极电极焊盘，电连接在所述第2电阻与所述第3电阻之间；以及
第3栅极电极焊盘，电连接在所述第3电阻与所述虚拟沟槽栅极电极之间。
6.如权利要求1～3中任一项所述的半导体装置，其特征在于，
还具备n型半导体区域，该n型半导体区域设置在所述p基极区域与所述n基极区域之间，n型杂质浓度比所述n基极区域的n型杂质浓度高。
7.如权利要求1～3中任一项所述的半导体装置，其特征在于，
还具备齐纳二极管，该齐纳二极管具有阳极和阴极，所述阳极电连接于所述发射极电极，所述阴极连接于所述第2电阻与所述虚拟沟槽栅极电极之间。
8.如权利要求7所述的半导体装置，其特征在于，
所述齐纳二极管的齐纳电压比施加于所述第1栅极焊盘电极的栅极导通电压高。
9.如权利要求7所述的半导体装置，其特征在于，
所述齐纳二极管由多晶硅形成。
10.一种半导体装置，具备：
半导体层，具有第1面和与所述第1面对置的第2面；
第1发射极电极，至少一部分与所述第1面接触；
第1集电极电极，至少一部分与所述第2面接触；
第1沟槽栅极电极，设置在所述半导体层之中，在与所述第1面大致平行的第1方向上延伸；
第1虚拟沟槽栅极电极，设置在所述半导体层之中，在所述第1方向上延伸；
p型的第1p基极区域，设置在所述半导体层之中；
n型的第1发射极区域，设置在所述半导体层之中，且设置在所述第1p基极区域与所述第1面之间，电连接于所述第1发射极电极；
n型的第1n基极区域，设置在所述半导体层之中，设置在所述第1p基极区域与所述第2面之间；
p型的第1集电极区域，设置在所述半导体层之中，设置在所述第1n基极区域与所述第2面之间，电连接于所述第1集电极电极；
第1沟槽栅极绝缘膜，设置在所述第1沟槽栅极电极与所述第1p基极区域之间、所述第1沟槽栅极电极与所述第1发射极区域之间、以及所述第1沟槽栅极电极与所述第1n基极区域之间，与所述第1p基极区域、所述第1发射极区域、以及所述第1n基极区域接触；
第1虚拟沟槽栅极绝缘膜，设置在所述第1虚拟沟槽栅极电极与所述第1p基极区域之间、以及所述第1虚拟沟槽栅极电极与所述第1n基极区域之间，与所述第1p基极区域以及所述第1n基极区域接触；
第2发射极电极，至少一部分与所述第1面接触；
第2集电极电极，至少一部分与所述第2面接触；
第2沟槽栅极电极，设置在所述半导体层之中，在所述第1方向上延伸；
第2虚拟沟槽栅极电极，设置在所述半导体层之中，在所述第1方向上延伸；
p型的第2p基极区域，设置在所述半导体层之中；
n型的第2发射极区域，设置在所述半导体层之中，且设置在所述第2p基极区域与所述第1面之间，电连接于所述第2发射极电极；
n型的第2n基极区域，设置在所述半导体层之中，且设置在所述第2p基极区域与所述第2面之间；
p型的第2集电极区域，设置在所述半导体层之中，且设置在所述第2n基极区域与所述第2面之间，电连接于所述第2集电极电极；
第2沟槽栅极绝缘膜，设置在所述第2沟槽栅极电极与所述第2p基极区域之间、所述第2沟槽栅极电极与所述第2发射极区域之间、以及所述第2沟槽栅极电极与所述第2n基极区域之间，与所述第2p基极区域、所述第2发射极区域、以及所述第2n基极区域接触；
第2虚拟沟槽栅极绝缘膜，设置在所述第2虚拟沟槽栅极电极与所述第2p基极区域之间、以及所述第2虚拟沟槽栅极电极与所述第2n基极区域之间，与所述第2p基极区域以及所述第2n基极区域接触；
栅极焊盘电极，电连接于所述第1沟槽栅极电极、所述第1虚拟沟槽栅极电极、所述第2沟槽栅极电极、以及所述第2虚拟沟槽栅极电极；
第1电阻，电连接在所述栅极焊盘电极与所述第1沟槽栅极电极之间；
第2电阻，电连接在所述栅极焊盘电极与所述第1虚拟沟槽栅极电极之间；
第3电阻，电连接在所述栅极焊盘电极与所述第2沟槽栅极电极之间；以及
第4电阻，电连接在所述栅极焊盘电极与所述第2虚拟沟槽栅极电极之间；
所述第1沟槽栅极电极的CR时间常数小于所述第1虚拟沟槽栅极电极的CR时间常数，并且所述第2沟槽栅极电极的CR时间常数小于所述第2虚拟沟槽栅极电极的CR时间常数。
11.如权利要求10所述的半导体装置，其特征在于，
还具备：
第1连接布线，电连接在所述第1沟槽栅极电极与所述第1电阻之间；
第2连接布线，电连接在所述第1虚拟沟槽栅极电极与所述第2电阻之间；
第3连接布线，电连接在所述第2沟槽栅极电极与所述第3电阻之间；以及
第4连接布线，电连接在所述第2虚拟沟槽栅极电极与所述第4电阻之间；
所述第1沟槽栅极电极以及所述第1虚拟沟槽栅极电极位于所述第1连接布线与所述第2连接布线之间；
所述第2沟槽栅极电极以及所述第2虚拟沟槽栅极电极位于所述第3连接布线与所述第4连接布线之间。
12.如权利要求11所述的半导体装置，其特征在于，
所述第1电阻、所述第2电阻、所述第3电阻、以及所述第4电阻的材料的电阻率比所述第1连接布线、所述第2连接布线、所述第3连接布线、以及所述第4连接布线的材料的电阻率高。
13.如权利要求10～12中任一项所述的半导体装置，其特征在于，
所述第1电阻、所述第2电阻、所述第3电阻、以及所述第4电阻是多晶硅。
14.一种半导体装置，具备：
半导体层，具有第1面和与所述第1面对置的第2面；
发射极电极，至少一部分与所述第1面接触；
集电极电极，至少一部分与所述第2面接触；
上部沟槽栅极电极，设置在所述半导体层之中，在与所述第1面大致平行的第1方向上延伸；
下部沟槽栅极电极，设置在所述半导体层之中，设置在所述上部沟槽栅极电极与所述第2面之间，在所述第1方向上延伸，与所述上部沟槽栅极电极电分离；
上部虚拟沟槽栅极电极，设置在所述半导体层之中，在所述第1方向上延伸；
下部虚拟沟槽栅极电极，设置在所述半导体层之中，设置在所述上部虚拟沟槽栅极电极与所述第2面之间，在所述第1方向上延伸，与所述上部虚拟沟槽栅极电极电分离；
p型的p基极区域，设置在所述半导体层之中；
n型的发射极区域，设置在所述半导体层之中，且设置在所述p基极区域与所述第1面之间，电连接于所述发射极电极；
n型的n基极区域，设置在所述半导体层之中，且设置在所述p基极区域与所述第2面之间；
p型的集电极区域，设置在所述半导体层之中，且设置在所述n基极区域与所述第2面之间，电连接于所述集电极电极；
沟槽栅极绝缘膜，设置在所述上部沟槽栅极电极与所述p基极区域之间、所述上部沟槽栅极电极与所述发射极区域之间、以及所述下部沟槽栅极电极与所述n基极区域之间，与所述p基极区域、所述发射极区域以及所述n基极区域接触；
虚拟沟槽栅极绝缘膜，设置在所述上部虚拟沟槽栅极电极与所述p基极区域之间、以及所述下部虚拟沟槽栅极电极与所述n基极区域之间，与所述p基极区域以及所述n基极区域接触；
第1栅极焊盘电极，电连接于所述上部沟槽栅极电极、所述下部沟槽栅极电极、以及所述下部虚拟沟槽栅极电极；
第1电阻，电连接在所述第1栅极焊盘电极与所述上部沟槽栅极电极之间；以及
第2电阻，电连接在所述第1栅极焊盘电极与所述下部沟槽栅极电极之间、以及所述第1栅极焊盘电极与所述下部虚拟沟槽栅极电极之间；
所述上部沟槽栅极电极的CR时间常数小于所述下部虚拟沟槽栅极电极的CR时间常数。
15.如权利要求14所述的半导体装置，其特征在于，
还具备：
第1连接布线，电连接在所述上部沟槽栅极电极与所述第1电阻之间；以及
第2连接布线，电连接在所述下部虚拟沟槽栅极电极与所述第2电阻之间；
所述上部沟槽栅极电极以及所述下部虚拟沟槽栅极电极位于所述第1连接布线与所述第2连接布线之间。
16.如权利要求15所述的半导体装置，其特征在于，
所述第1电阻以及所述第2电阻的材料的电阻率比所述第1连接布线与所述第2连接布线的材料的电阻率高。
17.如权利要求14至16中任一项所述的半导体装置，其特征在于，
所述第1电阻以及所述第2电阻是多晶硅。
18.如权利要求14至16中任一项所述的半导体装置，其特征在于，
还具备n型半导体区域，该n型半导体区域设置在所述p基极区域与所述n基极区域之间，n型杂质浓度比所述n基极区域的n型杂质浓度高。
19.如权利要求18所述的半导体装置，其特征在于，
从所述第1面到所述n基极区域与所述n型半导体区域间的界面的距离大于从所述第1面到所述下部沟槽栅极电极的距离，并且，从所述第1面到所述n基极区域与所述n型半导体区域间的界面的距离大于从所述第1面到所述下部虚拟沟槽栅极电极的距离。
20.如权利要求14至16中任一项所述的半导体装置，其特征在于，
所述上部虚拟沟槽栅极电极连接于所述发射极电极。
21.如权利要求14～16中任一项所述的半导体装置，其特征在于，
还具备齐纳二极管，该齐纳二极管具有阳极和阴极，所述阳极电连接于所述发射极电极，所述阴极连接于所述第2电阻与所述下部虚拟沟槽栅极电极之间、以及所述第2电阻与所述下部沟槽栅极电极之间。
22.如权利要求21所述的半导体装置，其特征在于，
所述齐纳二极管的齐纳电压比施加于所述第1栅极焊盘电极的栅极导通电压高。
23.如权利要求21所述的半导体装置，其特征在于，
所述齐纳二极管由多晶硅形成。
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