CN112542513B - 半导体装置及半导体电路 - Google Patents

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Abstract

实施方式提供具有IGBT和二极管并能够缩小芯片尺寸的半导体装置及半导体电路。半导体装置具备：半导体层，具有第1导电型的第1半导体区域、第2导电型的第2半导体区域、第2导电型的第3半导体区域、第1导电型的第4半导体区域、第2导电型的第5半导体区域、第1导电型的第6半导体区域、第1沟槽和第2沟槽；第1沟槽中的第1栅极电极；第2沟槽中的第2栅极电极；第1面侧的第1电极；第2面侧的第2电极；与第1栅极电极连接的第1电极焊盘；与第2栅极电极连接的第2电极焊盘，该半导体装置具有包含第1半导体区域的第1区域、包含第2半导体区域的第2区域及设置于第1区域与第2区域之间且与第1区域相比第2沟槽的密度更高的第3区域。

Description

半导体装置及半导体电路
【关联申请】
本申请享受以日本专利申请2019－171101号(申请日：2019年9月20日)为基础申请的优先权。本申请通过参考该基础申请而包括基础申请的全部内容。
技术领域
本发明的实施方式涉及半导体装置及半导体电路。
背景技术
作为电力用的半导体装置的一例，有绝缘栅双极型晶体管(IGBT)。IGBT例如在集电极电极上设置p型的集电极区域、n型的漂移区域及p型的基极区域。并且，在贯通p型的基极区域并到达n型的漂移区域的沟槽内，中间夹着栅极绝缘膜地设置栅极电极。并且，在p型的基极区域表面的与沟槽相邻的区域，设置与发射极电极连接的n型的发射极区域。
近年，将IGBT和续流二极管(Freewheeling Diode)形成于同一半导体芯片的Reverse－Conducting IGBT(RC－IGBT)被广泛开发及产品化。RC－IGBT例如作为变换器电路的开关元件而使用。续流二极管具有使电流与IGBT的导通电流反方向流通的功能。将IGBT和续流二极管形成于同一半导体芯片，有由终端区域的共有化带来的芯片尺寸的缩小、发热部位的分散等许多优点。
发明内容
本发明的实施方式提供具有IGBT和二极管并能够缩小芯片尺寸的半导体装置及半导体电路。
实施方式的半导体装置具备：具有第1面及与上述第1面对置的第2面的半导体层，该半导体层具有：与上述第2面接触的第1导电型的第1半导体区域；与上述第2面接触的第2导电型的第2半导体区域；第2导电型的第3半导体区域，设置于上述第1半导体区域与上述第1面之间、及上述第2半导体区域与上述第1面之间；第1导电型的第4半导体区域，设置于上述第1半导体区域与上述第1面之间，在该第1导电型的第4半导体区域与上述第1半导体区域之间夹着上述第3半导体区域；第2导电型的第5半导体区域，设置于上述第4半导体区域与上述第1面之间；第1导电型的第6半导体区域，设置于上述第2半导体区域与上述第1面之间，在该第1导电型的第6半导体区域与上述第2半导体区域之间夹着上述第3半导体区域；第1沟槽，在上述第1面侧与上述第4半导体区域接触而设置；和第2沟槽，在上述第1面侧与上述第4半导体区域接触而设置；第1栅极电极，设置于上述第1沟槽之中；第1栅极绝缘膜，设置于上述第1栅极电极与上述第3半导体区域之间、及上述第1栅极电极与上述第4半导体区域之间，与上述第5半导体区域接触；第2栅极电极，设置于上述第2沟槽之中；第2栅极绝缘膜，设置于上述第2栅极电极与上述第3半导体区域之间、上述第2栅极电极与上述第4半导体区域之间；第1电极，设置于上述半导体层的上述第1面侧，与上述第4半导体区域、上述第5半导体区域及上述第6半导体区域电连接；第2电极，设置于上述半导体层的上述第2面侧，与上述第1半导体区域及上述第2半导体区域电连接；第1电极焊盘，设置于上述半导体层的上述第1面侧，与上述第1栅极电极电连接，并被施加第1栅极电压；以及第2电极焊盘，设置于上述半导体层的上述第1面侧，与上述第2栅极电极电连接，被施加第2栅极电压，该半导体装置具有：包含上述第1半导体区域的第1区域、包含上述第2半导体区域的第2区域及设置于上述第1区域与上述第2区域之间、且上述第2沟槽的密度比上述第1区域高的第3区域。
附图说明
图1是第1实施方式的半导体电路的示意图。
图2是第1实施方式的半导体装置的一部分的示意剖视图。
图3是第1实施方式的半导体装置的一部分的示意俯视图。
图4是第1实施方式的半导体装置的驱动方法的说明图。
图5是比较例的半导体装置的一部分的示意剖视图。
图6是第2实施方式的半导体装置的一部分的示意剖视图。
图7是第3实施方式的半导体装置的一部分的示意剖视图。
图8是第4实施方式的半导体装置的一部分的示意剖视图。
图9是第5实施方式的半导体装置的一部分的示意剖视图。
图10是第6实施方式的半导体装置的一部分的示意剖视图。
图11是第7实施方式的半导体装置的一部分的示意剖视图。
图12是第8实施方式的半导体电路的示意图。
图13是第8实施方式的半导体装置的一部分的示意剖视图。
图14是第9实施方式的半导体装置的一部分的示意剖视图。
具体实施方式
以下，参照附图对本发明的实施方式进行说明。另外，在以下的说明中，对相同的或类似的部件等标注同一符号，对于说明过一次的部件等，适当将其说明省略。
本说明书中，在有n+型、n型、n－型的标记的情况下，意味着以n+型、n型、n－型的顺序、n型的杂质浓度变低。另外，在有p+型、p型、p－型的标记的情况下，意味着以p+型、p型、p－型的顺序、p型的杂质浓度变低。
本说明书中，半导体区域的杂质浓度的分布及绝对值能够使用例如二次离子质量分析法(Secondary Ion Mass Spectrometry：SIMS)测定。另外，2个半导体区域的杂质浓度的相对的大小关系能够使用例如扫描型静电电容显微镜法(Scanning CapacitanceMicroscopy：SCM)判定。另外，杂质浓度的分布及绝对值能够使用例如扩展电阻测定法(Spreading Resistance Analysis：SRA)测定。通过SCM及SRA，求出半导体区域的载流子浓度的相对的大小关系及绝对值。通过假定杂质的活性化率，从而能够根据SCM及SRA的测定结果，求出2个半导体区域的杂质浓度间的相对的大小关系、杂质浓度的分布及杂质浓度的绝对值。
(第1实施方式)
第1实施方式的半导体装置具备：半导体层，具有第1面和与第1面对置的第2面，该半导体层具有：与第2面接触的第1导电型的第1半导体区域；与第2面接触的第2导电型的第2半导体区域；第2导电型的第3半导体区域，设置于第1半导体区域与第1面之间及第2半导体区域与第1面之间；第1导电型的第4半导体区域，设置于第1半导体区域与第1面之间，在其与第1半导体区域之间夹着第3半导体区域；设置于第4半导体区域与第1面之间的第2导电型的第5半导体区域；第1导电型的第6半导体区域，设置于第2半导体区域与第1面之间，在其与第2半导体区域之间夹着第3半导体区域；在第1面侧与第4半导体区域接触而设置的第1沟槽；和在第1面侧与第4半导体区域接触而设置的第2沟槽；设置于第1沟槽中的第1栅极电极；第1栅极绝缘膜，设置于第1栅极电极与第3半导体区域之间、第1栅极电极与第4半导体区域之间，与第5半导体区域接触；设置于第2沟槽中的第2栅极电极；第2栅极绝缘膜，设置于第2栅极电极与第3半导体区域之间、第2栅极电极与第4半导体区域之间；第1电极，设置于半导体层的第1面侧，与第4半导体区域、第5半导体区域及第6半导体区域电连接；第2电极，设置于半导体层的第2面侧，与第1半导体区域及第2半导体区域电连接；第1电极焊盘，设置于半导体层的第1面侧，与第1栅极电极电连接，被施加第1栅极电压；以及第2电极焊盘，设置于半导体层的第1面侧，与第2栅极电极电连接，被施加第2栅极电压，该半导体装置具有：包含第1半导体区域的第1区域、包含第2半导体区域的第2区域及设置于第1区域与第2区域之间，且与第1区域相比第2沟槽的密度更高的第3区域。
第1实施方式的半导体电路具备：上述半导体装置；以及控制电路，驱动上述半导体装置，在使第1栅极电压从导通电压变化为关断电压前，使第2栅极电压从第1电压变化为第2电压，第2电压在第1导电型为p型的情况下是负电压，在第1导电型为n型的情况下是正电压。
第1实施方式的半导体装置是将IGBT和续流二极管形成于同一半导体芯片的RC－IGBT100。RC－IGBT100具有在形成于半导体层的沟槽中具备栅极电极的沟槽栅极型的IGBT。以下，以第1导电型为p型、第2导电型为n型的情况为例进行说明。
第1实施方式的控制电路是栅极驱动电路150。第1实施方式的半导体电路通过半导体装置及控制半导体装置的控制电路而构成。半导体电路例如是安装有RC－IGBT100及栅极驱动电路150的半导体模块。
图1是第1实施方式的半导体电路的示意图。图2是第1实施方式的半导体装置的一部分的示意剖视图。图2是图1的AA’截面。图3是第1实施方式的半导体装置的一部分的示意俯视图。图3是第1面P1处的俯视图。
第1实施方式的半导体电路具有RC－IGBT100和栅极驱动电路150。RC－IGBT100具有IGBT区域101(第1区域)、二极管区域102(第2区域)及边界区域103(第3区域)。边界区域103设置于IGBT区域101与二极管区域102之间。
IGBT区域101作为IGBT而动作。二极管区域102作为续流二极管而动作。续流二极管例如是快恢复二极管(FRD：Fast Recovery Diode)。
第1实施方式的RC－IGBT100具备半导体层10、上部电极12(第1电极)、下部电极14(第2电极)、第1栅极绝缘膜41、第2栅极绝缘膜42、第1绝缘膜43、第1栅极电极51、第2栅极电极52、二极管导电层53(第1导电层)、第1层间绝缘层61、第2层间绝缘层62、第3层间绝缘层63、第1栅极电极焊盘104(第1电极焊盘)及第2栅极电极焊盘105(第2电极焊盘)。
在半导体层10中，设置第1栅极沟槽21(第1沟槽)、第2栅极沟槽22(第2沟槽)、二极管沟槽23(第3沟槽)、集电极区域28(第1半导体区域)、阴极区域30(第2半导体区域)、漂移区域32(第3半导体区域)、基极区域34(第4半导体区域)、发射极区域36(第5半导体区域)、阳极区域38(第6半导体区域)及接触区域40。
半导体层10具有第1面P1及与第1面P1对置的第2面P2。半导体层10例如是单晶硅。半导体层10的膜厚例如是40μm以上700μm以下。
本说明书中，将与第1面P1平行的一个方向称为第1方向。另外，将与第1面P1平行且与第1方向正交的方向称为第2方向。另外，本说明书中，所谓的“深度”，定义为以第1面P1为基准的朝向第2面P2的方向的距离。
上部电极12设置于半导体层10的第1面P1侧。上部电极12的至少一部分与半导体层10的第1面P1接触。
上部电极12在IGBT区域101中，作为IGBT的发射极电极发挥功能。上部电极12在二极管区域102中，作为二极管的阳极电极发挥功能。上部电极12例如是金属。
上部电极12在IGBT区域101中与发射极区域36电连接。上部电极12在IGBT区域101中经由接触区域40而与基极区域34电连接。
上部电极12在二极管区域102中经由接触区域40而与阳极区域38电连接。
上部电极12在边界区域103中，经由接触区域40而与基极区域34连接。
下部电极14设置于半导体层10的第2面P2侧。下部电极14的至少一部分与半导体层10的第2面P2接触。
下部电极14在IGBT区域101中，作为IGBT的集电极电极发挥功能。下部电极14在二极管区域102中，作为二极管的阴极电极发挥功能。下部电极14例如是金属。
下部电极14在IGBT区域101中，与集电极区域28电连接。
下部电极14在二极管区域102中，与阴极区域30电连接。
下部电极14在边界区域103中，与集电极区域28电连接。
集电极区域28是p+型的半导体区域。集电极区域28与第2面P2接触。集电极区域28与下部电极14电连接。集电极区域28与下部电极14连接。集电极区域28在IGBT的导通状态时成为空穴的供给源。
阴极区域30是n+型的半导体区域。阴极区域30与第2面P2接触。阴极区域30在二极管的导通状态时成为电子的供给源。
漂移区域32是n－型的半导体区域。漂移区域32在IGBT区域101中，设置于集电极区域28与第1面P1之间。漂移区域32在二极管区域102中，设置于阴极区域30与第1面P1之间。
漂移区域32的n型杂质浓度，比阴极区域30的n型杂质浓度低。
漂移区域32在IGBT的导通状态时成为导通电流的路径。漂移区域32具有在IGBT100的关断状态时耗尽化而维持IGBT的耐压的功能。
漂移区域32在二极管的导通状态时成为导通电流的路径。漂移区域32具有在二极管的关断状态时耗尽化而维持二极管的耐压的功能。
基极区域34是p型的半导体区域。基极区域34在IGBT区域101中，设置于漂移区域32与第1面P1之间。在IGBT区域101中，基极区域34在其与集电极区域28之间夹着漂移区域32。
基极区域34在边界区域103中，设置于漂移区域32与第1面P1之间。
基极区域34的深度例如是5μm以下。在基极区域34的与第1栅极电极51对置的区域中，在IGBT的导通状态时形成n型反型层。基极区域34作为晶体管的沟道区域发挥功能。
发射极区域36是n+型的半导体区域。发射极区域36在IGBT区域101中，设置于基极区域34与第1面P1之间。发射极区域36在第1面P1中在第1方向上延伸。
发射极区域36在IGBT区域101中，与第1栅极绝缘膜41接触。
在边界区域103，未设置发射极区域36。发射极区域36与第2栅极绝缘膜42分离。发射极区域36与第2栅极绝缘膜42不接触。
在二极管区域102，未设置发射极区域36。发射极区域36与第1绝缘膜43分离。发射极区域36与第1绝缘膜43不接触。
发射极区域36的n型杂质浓度比漂移区域32的n型杂质浓度高。
发射极区域36与上部电极12电连接。发射极区域36与上部电极12接触。发射极区域36在具有第1栅极电极51的晶体管的导通状态时成为电子的供给源。
阳极区域38是p型的半导体区域。阳极区域38在二极管区域102中，设置于漂移区域32与第1面P1之间。在二极管区域102，阳极区域38与阴极区域30之间夹着漂移区域32。
阳极区域38在二极管为导通状态时成为空穴的供给源。
阳极区域38的p型杂质浓度例如比基极区域34的p型杂质浓度低。阳极区域38的p型杂质浓度例如可以与基极区域34的p型杂质浓度相同，也可以比其高。
阳极区域38的深度例如比基极区域34的深度浅。阳极区域38的深度例如可以与基极区域34的深度相同，也可以比其深。
接触区域40是p+型的半导体区域。接触区域40在IGBT区域101及边界区域103中被设置于基极区域34与第1面P1之间。
接触区域40在二极管区域102中设置于阳极区域38与第1面P1之间。
接触区域40在第1面P1中在第1方向上延伸。接触区域40与上部电极12电连接。
接触区域40的p型杂质浓度，比基极区域34的p型杂质浓度及阳极区域38的p型杂质浓度高。
第1栅极沟槽21设置于IGBT区域101。第1栅极沟槽21在半导体层10的第1面P1侧与基极区域34接触而设置。
第1栅极沟槽21是设置于半导体层10的槽。第1栅极沟槽21是半导体层10的一部分。
第1栅极沟槽21如图3所示那样，在第1面P1中在与第1面P1平行的第1方向上延伸。第1栅极沟槽21具有条纹形状。多个第1栅极沟槽21在与第1方向正交的第2方向上反复配置。
第1栅极沟槽21贯通基极区域34，并到达漂移区域32。第1栅极沟槽21的深度例如是8μm以下。
第1栅极电极51设置于第1栅极沟槽21中。第1栅极电极51例如是半导体或金属。第1栅极电极51例如是包含n型杂质或p型杂质的、非晶硅或多晶硅。第1栅极电极51与第1栅极电极焊盘104电连接。
第1栅极绝缘膜41设置于第1栅极电极51与半导体层10之间。第1栅极绝缘膜41设置于第1栅极电极51与漂移区域32之间、第1栅极电极51与基极区域34之间及第1栅极电极51与发射极区域36之间。第1栅极绝缘膜41与漂移区域32、基极区域34及发射极区域36接触。第1栅极绝缘膜41例如是氧化硅。
第2栅极沟槽22设置于边界区域103。第2栅极沟槽22在半导体层10的第1面P1侧与基极区域34接触而设置。
第2栅极沟槽22是设置于半导体层10的槽。第2栅极沟槽22是半导体层10的一部分。
第2栅极沟槽22如图3所示那样，在第1面P1中在与第1面P1平行的第1方向上延伸。第2栅极沟槽22具有条纹形状。第2栅极沟槽22在与第1方向正交的第2方向上反复配置。
第2栅极沟槽22贯通基极区域34，并到达漂移区域32。第2栅极沟槽22的深度例如是8μm以下。
第2栅极电极52设置于第2栅极沟槽22中。第2栅极电极52例如是半导体或金属。第2栅极电极52例如是包含n型杂质或p型杂质的、非晶硅或多晶硅。第2栅极电极52与第2栅极电极焊盘105电连接。
第2栅极绝缘膜42设置于第2栅极电极52与半导体层10之间。第2栅极绝缘膜42设置于第2栅极电极52与漂移区域32之间、第2栅极电极52与基极区域34之间及第2栅极电极52与接触区域40之间。第2栅极绝缘膜42与漂移区域32及基极区域34接触。第2栅极绝缘膜42与发射极区域36不接触。第2栅极绝缘膜42与发射极区域36分离。第2栅极绝缘膜42例如是氧化硅。
边界区域103的第2栅极沟槽22的密度比IGBT区域101的第2栅极沟槽22的密度高。在RC－IGBT100中，在IGBT区域101中未设置有第2栅极沟槽22，因此边界区域103的第2栅极沟槽22的密度，当然比IGBT区域101的第2栅极沟槽22的密度高。
第2栅极沟槽22的密度例如是在第1面P1的规定的面积内、第2栅极沟槽22所占的比例。
二极管沟槽23设置于二极管区域102。二极管沟槽23在半导体层10的第1面P1侧与阳极区域38接触而设置。
二极管沟槽23是设置于半导体层10的槽。二极管沟槽23是半导体层10的一部分。
二极管沟槽23如图3所示那样，在第1面P1中在与第1面P1平行的第1方向上延伸。二极管沟槽23具有条纹形状。二极管沟槽23在与第1方向正交的第2方向上反复配置。
二极管沟槽23贯通阳极区域38，并到达漂移区域32。二极管沟槽23的深度例如是8μm以下。
二极管导电层53设置于二极管沟槽23中。二极管导电层53例如是半导体或金属。二极管导电层53例如是包含n型杂质或p型杂质的、非晶硅或多晶硅。二极管导电层53与上部电极12电连接。
第1绝缘膜43设置于二极管导电层53与半导体层10之间。第1绝缘膜43设置于二极管导电层53与漂移区域32之间、二极管导电层53与阳极区域38之间及二极管导电层53与接触区域40之间。第1绝缘膜43与漂移区域32及阳极区域38接触。第1绝缘膜43与发射极区域36不接触。第1绝缘膜43与发射极区域36分离。第1绝缘膜43例如是氧化硅。
第1层间绝缘层61设置于第1栅极电极51与上部电极12之间。第1层间绝缘层61将第1栅极电极51与上部电极12之间电分离。第1层间绝缘层61例如是氧化硅。
第2层间绝缘层62设置于第2栅极电极52与上部电极12之间。第2层间绝缘层62将第2栅极电极52与上部电极12之间电分离。第2层间绝缘层62例如是氧化硅。
第3层间绝缘层63设置于二极管导电层53与上部电极12之间。在第3层间绝缘层63的一部分设置开口部。上部电极12经由开口部而与二极管导电层53接触。二极管导电层53与上部电极12电连接。第3层间绝缘层63例如是氧化硅。
另外，也能够将二极管导电层53设为不固定于特定的电位的浮动状态。在该情况下，在第3层间绝缘层63，不设置开口部。
第1栅极电极焊盘104设置于半导体层10的第1面P1侧。第1栅极电极焊盘104与第1栅极电极51电连接。第1栅极电极焊盘104与第1栅极电极51例如通过未图示的金属配线而连接。第1栅极电极焊盘104被施加第1栅极电压(Vg1)。
第2栅极电极焊盘105设置于半导体层10的第1面P1侧。第2栅极电极焊盘105与第2栅极电极52电连接。第2栅极电极焊盘105与第2栅极电极52例如通过未图示的金属配线而连接。第2栅极电极焊盘105被施加第2栅极电压(Vg2)。
栅极驱动电路150例如设置于与RC－IGBT100相同的电路基板上或不同的电路基板上。栅极驱动电路150具有驱动RC－IGBT100的功能。
栅极驱动电路150具有以期望的定时对第1栅极电极焊盘104及第2栅极电极焊盘105施加期望的第1栅极电压(Vg1)及期望的第2栅极电压(Vg2)的功能。
栅极驱动电路150具有在使第1栅极电压(Vg1)从导通电压变化为关断电压之前，使第2栅极电压(Vg2)从第1电压变化为第2电压的功能。第2电压是负电压。
接下来，对RC－IGBT100的驱动方法、尤其是IGBT区域101的IGBT的驱动方法进行说明。
图4是第1实施方式的半导体装置的驱动方法的说明图。图4是对第1栅极电极焊盘104施加的第1栅极电压(Vg1)和对第2栅极电极焊盘105施加的第2栅极电压(Vg2)的时序图。
以下，为了方便动作说明，进行具有第1栅极电极51的晶体管的记述。
在IGBT的关断状态下，例如，对上部电极12施加发射极电压。发射极电压例如是0V。对下部电极14施加集电极电压。集电极电压例如是200V以上6500V以下。
在IGBT的关断状态下，对第1栅极电极焊盘104施加关断电压(Voff)。第1栅极电压(Vg1)成为关断电压(Voff)。因此，第1栅极电极51也被施加关断电压(Voff)。
关断电压(Voff)是具有第1栅极电极51的晶体管不成为导通状态的小于阈值电压的电压，例如，是0V或负电压。
在关断状态下，在与第1栅极电极51对置并与第1栅极绝缘膜41接触的基极区域34，不形成n型反型层。
在IGBT的关断状态下，对第2栅极电极焊盘105施加初始电压(V0)。初始电压(V0)例如是在与第2栅极电极52对置并与第2栅极绝缘膜42接触的漂移区域32不形成p型反型层的电压。初始电压(V0)例如是0V或正电压。
在使IGBT为导通状态时(图4的时刻t1)，对第1栅极电极焊盘104施加导通电压(Von)。第1栅极电压(Vg1)成为导通电压(Von)。第1栅极电极51也被施加导通电压(Von)。
所谓的导通电压(Von)，是超过具有第1栅极电极51的晶体管的阈值电压的正电压。导通电压(Von)例如是15V。通过对第1栅极电极51施加导通电压(Von)，具有第1栅极电极51的晶体管成为导通状态。
IGBT为导通状态时，对第2栅极电极焊盘105施加第1电压(V1)。第1电压(V1)是初始电压。
在使IGBT为关断状态时(图4的时刻t3)，对第1栅极电极焊盘104施加关断电压(Voff)。第1栅极电压(Vg1)为关断电压(Voff)。
在使第1栅极电压(Vg1)从导通电压(Von)变化为关断电压(Voff)之前，即时刻t3之前，使第2栅极电压(Vg2)从第1电压(V1)变化为第2电压(V2)。使对第2栅极电极焊盘105施加的电压在时刻t2从第1电压(V1)变化为第2电压(V2)。
第2电压(V2)是负电压。第2电压(V2)例如为－15V以上且小于0V。通过对第2栅极电极焊盘105施加第2电压(V2)，在与第2栅极绝缘膜42接触的漂移区域32形成p型反型层。
时刻t2与时刻t3之间例如是0.1微秒以上20微秒以下。时刻t2与时刻t3之间例如是1微秒。
接下来，对第1实施方式的半导体装置及半导体电路的作用及效果进行说明。
图5是比较例的半导体装置的一部分的示意剖视图。图5是与图2相当的截面。
比较例的半导体装置是将IGBT和续流二极管形成于同一半导体芯片的RC－IGBT1000。比较例的RC－IGBT1000与第1实施方式的RC－IGBT100的不同点在于，第2栅极电极52与上部电极12电连接。
在RC－IGBT1000中，如图5所示，在第2层间绝缘层62的一部分设置开口部。上部电极12经由开口部而与第2栅极电极52接触。由此，第2栅极电极52与上部电极12电连接。
例如，考虑变换器电路的开关元件应用RC－IGBT1000的情况。在RC－IGBT1000的IGBT为导通状态时，对下部电极14施加相对于上部电极12而言较高的电压，从下部电极14朝向上部电极12地流通电流。
在IGBT为导通状态时，对第1栅极电压(Vg1)施加导通电压(Von)。
在使RC－IGBT1000的IGBT为关断状态时，使第1栅极电压(Vg1)从导通电压(Von)变化为关断电压(Voff)。IGBT成为关断状态，从而从下部电极14朝向上部电极12地、电流被切断。
例如，在变换器电路的负载具有电感器的情况下，在IGBT区域101的IGBT成为关断状态后，二极管区域102的二极管成为导通状态，从上部电极12朝向下部电极14地流通回流电流。
在IGBT区域101与二极管区域102的边界，IGBT成为关断状态后，在漂移区域32残存载流子。若残存的载流子的排出慢，则残存的载流子的存在可能会对二极管区域102的二极管的动作造成影响，RC－IGBT1000的动作可能变得不稳定。
为了降低漂移区域32中残存的载流子的影响，在IGBT区域101与二极管区域102之间设置IGBT及二极管中的任一个都不存在的边界区域103。通过设置边界区域103，RC－IGBT1000的动作稳定。但是，边界区域103是IGBT及二极管中的任一个的动作都不进行的无效区域。因此，若边界区域103变大，则会发生RC－IGBT1000的芯片尺寸变大这一问题。
第1实施方式的RC－IGBT100能够将第2栅极电极52与第2栅极电极焊盘105连接，并使第2栅极电压(Vg2)变化。第2栅极电压(Vg2)能够与对第1栅极电极51施加的第1栅极电压(Vg1)独立地变化。
在第1实施方式的RC－IGBT100中，在使IGBT为关断状态时，在使第1栅极电压(Vg1)从导通电压(Von)变化为关断电压(Voff)之前，使第2栅极电压(Vg2)从第1电压(V1)变化为作为负电压的第2电压(V2)。
通过使第2栅极电压(Vg2)为负电压，由此在与第2栅极绝缘膜42接触的漂移区域32形成p型反型层。因此，从漂移区域32向上部电极12的空穴的排出得到促进。
因此，在漂移区域32残存的载流子对二极管的动作造成的影响，相对于比较例的RC－IGBT1000而言能够降低。因此，不需要设置大的边界区域103，能够减小边界区域103的尺寸。因此，第1实施方式的RC－IGBT100相对于比较例的RC－IGBT1000而言，芯片尺寸能够缩小。
另外，以在图3中在第1面P1中IGBT区域101的发射极区域36及接触区域40在第1方向上延伸的情况为例进行了说明。但是，例如，发射极区域36与接触区域40也可以在2个第1栅极沟槽21间在第1方向上交替地配置。
以上，根据第1实施方式，能够实现能够使芯片尺寸缩小的半导体装置及半导体电路。
(第2实施方式)
第2实施方式的半导体装置及半导体电路与第1实施方式的半导体装置及半导体电路的不同点在于，第3区域的半导体层具有在第4半导体区域与第1面之间设置的第2导电型的第5半导体区域，在第3区域的半导体层设置的第2栅极绝缘膜与第5半导体区域接触。以下，对于与第1实施方式重复的内容，有时省略一部分记述。
第2实施方式的半导体装置是将IGBT和续流二极管形成于同一半导体芯片的RC－IGBT200。
图6是第2实施方式的半导体装置的一部分的示意剖视图。图6是与第1实施方式的图2相当的截面。
边界区域103的半导体层10具有在基极区域34与第1面P1之间设置的发射极区域36。发射极区域36在边界区域103中，与第2栅极绝缘膜42接触。
通过在边界区域103设置发射极区域36，从而具有第2栅极电极52的晶体管存在于边界区域103。在IGBT的导通状态下，对第2栅极电极52施加导通电压(Von)作为第1电压(V1)，从而有助于在边界区域103的具有第2栅极电极52的晶体管中也流通导通电流。因此，RC－IGBT200的导通电流增大。
另外，与第1实施方式同样地，在使IGBT为关断状态时，使第2栅极电压(Vg2)为负电压，从而从漂移区域32向上部电极12的空穴的排出得到促进。
以上，根据第2实施方式，与第1实施方式同样地，能够实现能够使芯片尺寸缩小的半导体装置及半导体电路。另外，能够实现导通电流增大的半导体装置及半导体电路。
(第3实施方式)
第3实施方式的半导体装置及半导体电路与第2实施方式的半导体装置及半导体电路的不同点在于，第3区域的半导体层在第1面侧还具有与第4半导体区域接触而设置的第4沟槽，还具备：第2导电层，设置于第4沟槽中，并与第1栅极电极及第2栅极电极电分离；及第2绝缘膜，设置于第2导电层与第3半导体区域之间、及第2导电层与第4半导体区域之间。以下，对于与第1实施方式或第2实施方式重复的内容，有时省略一部分记述。
第3实施方式的半导体装置是将IGBT和续流二极管形成于同一半导体芯片的RC－IGBT300。
图7是第3实施方式的半导体装置的一部分的示意剖视图。图7是与第1实施方式的图2相当的截面。
边界区域103的半导体层10具有虚拟沟槽24(第4沟槽)、第2绝缘膜44、虚拟导电层54(第2导电层)及第4层间绝缘层64。
虚拟沟槽24设置于边界区域103。虚拟沟槽24在半导体层10的第1面P1侧与基极区域34接触而设置。
虚拟沟槽24设置于边界区域103的二极管区域102侧的端部。虚拟沟槽24设置于第2栅极沟槽22与二极管沟槽23之间。虚拟沟槽24与二极管沟槽23相邻。
虚拟沟槽24在第1面P1中在与第1面P1平行的第1方向上延伸。虚拟沟槽24具有条纹形状。
虚拟沟槽24贯通基极区域34，并到达漂移区域32。虚拟沟槽24的深度例如是8μm以下。
虚拟导电层54设置于虚拟沟槽24中。虚拟导电层54例如是半导体或金属。虚拟导电层54例如是包含n型杂质或p型杂质的、非晶硅或多晶硅。虚拟导电层54与上部电极12电连接。
第2绝缘膜44设置于虚拟导电层54与半导体层10之间。第2绝缘膜44设置于虚拟导电层54与漂移区域32之间、虚拟导电层54与基极区域34之间及虚拟导电层54与接触区域40之间。第2绝缘膜44与漂移区域32及基极区域34接触。第2绝缘膜44与发射极区域36不接触。第2绝缘膜44与发射极区域36分离。第2绝缘膜44例如是氧化硅。
第4层间绝缘层64设置于虚拟导电层54与上部电极12之间。在第4层间绝缘层64的一部分设置开口部。上部电极12经由开口部而与虚拟导电层54接触。虚拟导电层54与上部电极12被电连接。第4层间绝缘层64例如是氧化硅。
边界区域103的虚拟沟槽24存在的区域，在IGBT的导通状态时，作为晶体管不发挥功能。因此，在边界区域103的二极管区域102侧的端部，不流通IGBT的导通电流。因此，IGBT关断后的边界区域103的载流子量减少。因此，例如，与第2实施方式的RC－IGBT200相比较，能够减小边界区域103的大小，芯片尺寸能够缩小。
另外，也能够将虚拟导电层54设为不固定于特定的电位的浮动状态。在该情况下，在第4层间绝缘层64不设置开口部。
另外，在图7中，以第2栅极绝缘膜42与发射极区域36接触的情况为例进行了说明，但第2栅极绝缘膜42也可以与发射极区域36不接触。
以上，根据第3实施方式，与第1实施方式同样地，能够实现能够使芯片尺寸缩小的半导体装置及半导体电路。另外，与第2实施方式同样地，能够实现导通电流增大的半导体装置及半导体电路。
(第4实施方式)
第4实施方式的半导体装置及半导体电路与第2实施方式的半导体装置及半导体电路的不同点在于，在第3区域的半导体层设置的、第2区域侧的端部的第2栅极绝缘膜与第5半导体区域不接触。以下，对于与第1实施方式或第2实施方式重复的内容，有时省略一部分记述。
第4实施方式的半导体装置，是将IGBT和续流二极管形成于同一半导体芯片的RC－IGBT400。
图8是第4实施方式的半导体装置的一部分的示意剖视图。图8是与第1实施方式的图2相当的截面。
在边界区域103的半导体层10设置的、二极管区域102侧的端部的第2栅极绝缘膜42与发射极区域36不接触。
第2栅极绝缘膜42与发射极区域36不接触，因此边界区域103的二极管区域102侧的端部，在IGBT的导通状态时作为晶体管也不发挥功能。因此，边界区域103的二极管区域102侧的端部，不流通IGBT的导通电流。因此，在IGBT关断后在边界区域103残存的载流子的量减少。因此，例如，与第2实施方式的RC－IGBT200相比较，能够减小边界区域103的大小，芯片尺寸能够缩小。
以上，根据第4实施方式，与第1实施方式同样地，能够实现能够使芯片尺寸缩小的半导体装置及半导体电路。另外，与第2实施方式同样地，能够实现导通电流增大的半导体装置及半导体电路。
(第5实施方式)
第5实施方式的半导体装置及半导体电路与第1实施方式的半导体装置及半导体电路的不同点在于，在第1区域的半导体层设置第2沟槽。以下，对于与第1实施方式重复的内容，有时省略一部分记述。
第5实施方式的半导体装置是将IGBT和续流二极管形成于同一半导体芯片的RC－IGBT500。
图9是第5实施方式的半导体装置的一部分的示意剖视图。图9是与第1实施方式的图2相当的截面。
IGBT区域101的半导体层10具有第2栅极沟槽22(第2沟槽)。IGBT区域101的半导体层10中，第1栅极沟槽21与第2栅极沟槽22交替地设置。
通过在IGBT区域101设置第2栅极沟槽22，从而在IGBT的关断时，能够在IGBT的关断之前在漂移区域32形成p型反型层。因此，从漂移区域32的空穴的排出得到促进，能够缩短关断时间。因此，能够降低开关损耗。
另外，在图9中，对边界区域103的第2栅极绝缘膜42与发射极区域36不接触的情况为例进行了说明，但边界区域103的第2栅极绝缘膜42也可以与发射极区域36不接触。另外，在图9中，以IGBT区域101的第2栅极绝缘膜42与发射极区域36接触的情况为例进行了说明，但IGBT区域101的第2栅极绝缘膜42也可以与发射极区域36不接触。
以上，根据第5实施方式，与第1实施方式同样地，能够实现能够使芯片尺寸缩小的半导体装置及半导体电路。另外，能够实现能够降低开关损耗的半导体装置及半导体电路。
(第6实施方式)
第6实施方式的半导体装置及半导体电路与第1实施方式的半导体装置及半导体电路的不同点在于，半导体层还具有设置于第1半导体区域与第2半导体区域之间、与第2面接触、与第2半导体区域相比第2导电型杂质浓度更低的第2导电型的第7半导体区域。以下，对于与第1实施方式重复的内容，有时省略一部分记述。
第6实施方式的半导体装置是将IGBT和续流二极管形成于同一半导体芯片的RC－IGBT600。
图10是第6实施方式的半导体装置的一部分的示意剖视图。图10是与第1实施方式的图2相当的截面。
半导体层10具有n型区域31(第7半导体区域)。n型区域31设置于集电极区域28与阴极区域30之间。n型区域31与第2面P2接触。
n型区域31是n－型的半导体区域。n型区域31的n型杂质浓度比阴极区域30的n型杂质浓度低。
通过设置n型区域31，从而IGBT的导通时的对漂移区域32的空穴的注入得到抑制。因此，在边界区域103中，在IGBT的关断时在漂移区域32残存的载流子的量减少。因此，从漂移区域32向上部电极12的空穴的排出变快。
因此，在漂移区域32残存的载流子对二极管的动作造成的影响能够降低。因此，能够减小边界区域103的大小，芯片尺寸能够缩小。
以上，根据第6实施方式，与第1实施方式相比较，能够实现能够进一步使芯片尺寸缩小的半导体装置及半导体电路。
(第7实施方式)
第7实施方式的半导体装置及半导体电路与第1实施方式的半导体装置及半导体电路的不同点在于，半导体层还具有设置于第1半导体区域与第2半导体区域之间、与第2面接触、与第1半导体区域相比第1导电型杂质浓度低的第1导电型的第8半导体区域。以下，对于与第1实施方式重复的内容，有时省略一部分记述。
第7实施方式的半导体装置是将IGBT和续流二极管形成于同一半导体芯片的RC－IGBT700。
图11是第7实施方式的半导体装置的一部分的示意剖视图。图11是与第1实施方式的图2相当的截面。
半导体层10具有p型区域29(第8半导体区域)。p型区域29设置于集电极区域28与阴极区域30之间。p型区域29与第2面P2接触。
p型区域29是p－型的半导体区域。p型区域29的p型杂质浓度比集电极区域28的p型杂质浓度低。
通过设置p型杂质浓度比集电极区域28低的p型区域29，从而IGBT的导通时的对漂移区域32的空穴的注入得到抑制。因此，在边界区域103，在IGBT的关断时在漂移区域32残存的载流子的量减少。因此，从漂移区域32向上部电极12的空穴的排出变快。
因此，在漂移区域32残存的载流子对二极管的动作造成的影响能够降低。因此，能够减小边界区域103的大小，芯片尺寸能够缩小。
以上，根据第7实施方式，与第1实施方式相比较，能够实现能够进一步使芯片尺寸缩小的半导体装置及半导体电路。
(第8实施方式)
第8实施方式的半导体装置及半导体电路与第1实施方式的半导体装置及半导体电路的不同点在于，还具备在半导体层的第1面侧设置且与第1导电层电连接的第3电极焊盘。以下，对于与第1实施方式重复的内容，有时省略一部分记述。
第8实施方式的半导体装置是将IGBT和续流二极管形成于同一半导体芯片的RC－IGBT800。
图12是第8实施方式的半导体电路的示意图。图13是第8实施方式的半导体装置的一部分的示意剖视图。图13是与第1实施方式的图2相当的截面。
第8实施方式的半导体电路具有RC－IGBT800和栅极驱动电路150。RC－IGBT800具有IGBT区域101(第1区域)、二极管区域102(第2区域)及边界区域103(第3区域)。边界区域103设置于IGBT区域101与二极管区域102之间。
第8实施方式的RC－IGBT800具备半导体层10、上部电极12(第1电极)、下部电极14(第2电极)、第1栅极绝缘膜41、第2栅极绝缘膜42、第1绝缘膜43、第1栅极电极51、第2栅极电极52、二极管导电层53(第1导电层)、第1层间绝缘层61、第2层间绝缘层62、第3层间绝缘层63、第1栅极电极焊盘104(第1电极焊盘)、第2栅极电极焊盘105(第2电极焊盘)及二极管电极焊盘106(第3电极焊盘)。
二极管电极焊盘106设置于半导体层10的第1面P1侧。二极管电极焊盘106与二极管导电层53电连接。二极管电极焊盘106与二极管导电层53例如通过未图示的金属配线而连接。二极管电极焊盘106被施加电压(Vx)。
例如，在二极管区域102的二极管从导通状态转移为关断状态时，在二极管区域102的漂移区域32残存载流子。若残存的载流子的排出慢，则可能对IGBT区域101的IGBT的动作造成影响，RC－IGBT的动作可能变得不稳定。
第8实施方式的RC－IGBT800具备与二极管导电层53电连接的二极管电极焊盘106。因此，能够与第1栅极电极51、第2栅极电极52独立地对二极管导电层53施加电压。即，能够以不同的定时对二极管导电层53施加与第1栅极电极51、第2栅极电极52不同的电压。
例如，在二极管区域102的二极管从导通状态转移到关断状态时，对二极管电极焊盘106施加负电压，则在与第1绝缘膜43接触的漂移区域32形成p型反型层。因此，从漂移区域32向上部电极12的空穴的排出得到促进。
因此，在漂移区域32残存的载流子对IGBT的动作造成的影响，相对于第1实施方式的RC－IGBT100而言能够降低。
以上，根据第8实施方式，与第1实施方式同样地，能够实现能够使芯片尺寸缩小的半导体装置及半导体电路。另外，能够降低二极管的动作对IGBT的动作造成的影响。
(第9实施方式)
第9实施方式的半导体装置及半导体电路与第1实施方式的半导体装置及半导体电路的不同点在于，第2区域的半导体层不具有第3沟槽。以下，对于与第1实施方式重复的内容，有时省略一部分记述。
第9实施方式的半导体装置是将IGBT和续流二极管形成于同一半导体芯片的RC－IGBT900。
图14是第9实施方式的半导体装置的一部分的示意剖视图。图14是与第1实施方式的图2相当的截面。
第9实施方式的RC－IGBT900在二极管区域102的半导体层10不具有二极管沟槽23。另外，半导体层10具有电场缓和区域39(第9半导区域)。
电场缓和区域39是p型的半导体区域。电场缓和区域39设置于边界区域103的端部的第2栅极沟槽22与漂移区域32之间。
电场缓和区域39比基极区域34及阳极区域38深。电场缓和区域39具有将边界区域103的端部的第2栅极沟槽22的附近的电场集中予以缓和，并使RC－IGBT900的耐压提高的功能。
以上，根据第9实施方式，与第1实施方式同样地，能够实现能够使芯片尺寸缩小的半导体装置及半导体电路。
在第1～第9实施方式中，以半导体层为单晶硅的情况为例进行了说明，但半导体层不限于单晶硅。例如，也可以是单晶碳化硅等其他的单晶半导体。
在第1～第9实施方式中，以沟槽是平行地配置的条纹形状的情况为例进行了说明，但在沟槽交叉的网眼形状的沟槽或点形状的沟槽中也能够应用本发明。
在第1～第9实施方式中，以第1导电型为p型、第2导电型为n型的情况为例进行说明，也能够使第1导电型为n型、使第2导电型为p型。在使第1导电型为n型、使第2导电型为p型的情况下，例如，第2电压(V2)为正电压。
在第1～第9实施方式中，以在边界区域103不设置第1栅极沟槽21的情况为例进行了说明。但是，只要边界区域103的第2栅极沟槽22的密度比IGBT区域101的第2栅极沟槽22的密度高，也能够采用在边界区域103设置第1栅极沟槽21的构成。
对本发明的几个实施方式进行了说明，但这些实施方式是作为例子而提示的，意图不是限定发明的范围。这些新的实施方式能够以其他的各种各样的方式实施，在不脱离发明的宗旨的范围内能够进行各种各样的省略、置换及变更。例如，可以将一个实施方式的构成要素置换或变更为其他的实施方式的构成要素。这些实施方式及其变形包含于发明的范围及宗旨，并且包含于权利要求记载的发明及其等同物的范围。

Claims (16)

1.一种半导体装置，具备：
具有第1面及与上述第1面对置的第2面的半导体层，该半导体层具有：
与上述第2面接触的第1导电型的第1半导体区域；
与上述第2面接触的第2导电型的第2半导体区域；
第2导电型的第3半导体区域，设置于上述第1半导体区域与上述第1面之间、及上述第2半导体区域与上述第1面之间；
第1导电型的第4半导体区域，设置于上述第1半导体区域与上述第1面之间，在该第1导电型的第4半导体区域与上述第1半导体区域之间夹着上述第3半导体区域；
第2导电型的第5半导体区域，设置于上述第4半导体区域与上述第1面之间；
第1导电型的第6半导体区域，设置于上述第2半导体区域与上述第1面之间，在该第1导电型的第6半导体区域与上述第2半导体区域之间夹着上述第3半导体区域；
第1沟槽，在上述第1面侧与上述第4半导体区域接触而设置；和
第2沟槽，在上述第1面侧与上述第4半导体区域接触而设置；
第1栅极电极，设置于上述第1沟槽之中；
第1栅极绝缘膜，设置于上述第1栅极电极与上述第3半导体区域之间、上述第1栅极电极与上述第4半导体区域之间，与上述第5半导体区域接触；
第2栅极电极，设置于上述第2沟槽之中；
第2栅极绝缘膜，设置于上述第2栅极电极与上述第3半导体区域之间、上述第2栅极电极与上述第4半导体区域之间；
第1电极，设置于上述半导体层的上述第1面侧，与上述第4半导体区域、上述第5半导体区域及上述第6半导体区域电连接；
第2电极，设置于上述半导体层的上述第2面侧，与上述第1半导体区域及上述第2半导体区域电连接；
第1电极焊盘，设置于上述半导体层的上述第1面侧，与上述第1栅极电极电连接，并被施加第1栅极电压；以及
第2电极焊盘，设置于上述半导体层的上述第1面侧，与上述第2栅极电极电连接，被施加第2栅极电压，
该半导体装置具有：包含上述第1半导体区域的第1区域、包含上述第2半导体区域的第2区域及设置于上述第1区域与上述第2区域之间、且上述第2沟槽的密度比上述第1区域高的第3区域，
在上述第3区域的上述半导体层中设置的上述第2栅极绝缘膜之中的上述第2区域一侧的端部的上述第2栅极绝缘膜与上述第5半导体区域不接触。
2.根据权利要求1所述的半导体装置，其中，
上述第2区域的上述半导体层还具有第3沟槽，该第3沟槽在上述第1面侧与上述第6半导体区域接触而设置，
上述半导体装置还具备：
第1导电层，设置于上述第3沟槽中；以及
第1绝缘膜，设置于上述第1导电层与上述第3半导体区域之间、上述第1导电层与上述第6半导体区域之间。
3.根据权利要求2所述的半导体装置，其中，
上述第1导电层与上述第1电极电连接。
4.根据权利要求2所述的半导体装置，其中，还具备：
第3电极焊盘，设置于上述半导体层的上述第1面侧，与上述第1导电层电连接。
5.根据权利要求1至4中任一项所述的半导体装置，其中，
在上述第3区域的上述半导体层中设置的上述第2栅极绝缘膜之中的上述第1区域一侧的端部的上述第2栅极绝缘膜与上述第5半导体区域接触。
6.根据权利要求1至4中任一项所述的半导体装置，其中，
上述第1区域的上述半导体层中设置有上述第2沟槽。
7.根据权利要求1至4中任一项所述的半导体装置，其中，
在使上述第1栅极电压从导通电压变化为关断电压之前，使上述第2栅极电压从第1电压变化为第2电压，上述第2电压在第1导电型为p型的情况下是负电压，在第1导电型为n型的情况下是正电压。
8.一种半导体装置，具备：
具有第1面及与上述第1面对置的第2面的半导体层，该半导体层具有：
与上述第2面接触的第1导电型的第1半导体区域；
与上述第2面接触的第2导电型的第2半导体区域；
第2导电型的第3半导体区域，设置于上述第1半导体区域与上述第1面之间、及上述第2半导体区域与上述第1面之间；
第1导电型的第4半导体区域，设置于上述第1半导体区域与上述第1面之间，在该第1导电型的第4半导体区域与上述第1半导体区域之间夹着上述第3半导体区域；
第2导电型的第5半导体区域，设置于上述第4半导体区域与上述第1面之间；
第1导电型的第6半导体区域，设置于上述第2半导体区域与上述第1面之间，在该第1导电型的第6半导体区域与上述第2半导体区域之间夹着上述第3半导体区域；
第1沟槽，在上述第1面侧与上述第4半导体区域接触而设置；和
第2沟槽，在上述第1面侧与上述第4半导体区域接触而设置；
第1栅极电极，设置于上述第1沟槽之中；
第1栅极绝缘膜，设置于上述第1栅极电极与上述第3半导体区域之间、上述第1栅极电极与上述第4半导体区域之间，与上述第5半导体区域接触；
第2栅极电极，设置于上述第2沟槽之中；
第2栅极绝缘膜，设置于上述第2栅极电极与上述第3半导体区域之间、上述第2栅极电极与上述第4半导体区域之间；
第1电极，设置于上述半导体层的上述第1面侧，与上述第4半导体区域、上述第5半导体区域及上述第6半导体区域电连接；
第2电极，设置于上述半导体层的上述第2面侧，与上述第1半导体区域及上述第2半导体区域电连接；
第1电极焊盘，设置于上述半导体层的上述第1面侧，与上述第1栅极电极电连接，并被施加第1栅极电压；以及
第2电极焊盘，设置于上述半导体层的上述第1面侧，与上述第2栅极电极电连接，被施加第2栅极电压，
该半导体装置具有：包含上述第1半导体区域的第1区域、包含上述第2半导体区域的第2区域及设置于上述第1区域与上述第2区域之间、且上述第2沟槽的密度比上述第1区域高的第3区域，
在上述第3区域的上述半导体层中设置的上述第2栅极绝缘膜与上述第5半导体区域不接触。
9.一种半导体装置，具备：
具有第1面及与上述第1面对置的第2面的半导体层，该半导体层具有：
与上述第2面接触的第1导电型的第1半导体区域；
与上述第2面接触的第2导电型的第2半导体区域；
第2导电型的第3半导体区域，设置于上述第1半导体区域与上述第1面之间、及上述第2半导体区域与上述第1面之间；
第1导电型的第4半导体区域，设置于上述第1半导体区域与上述第1面之间，在该第1导电型的第4半导体区域与上述第1半导体区域之间夹着上述第3半导体区域；
第2导电型的第5半导体区域，设置于上述第4半导体区域与上述第1面之间；
第1导电型的第6半导体区域，设置于上述第2半导体区域与上述第1面之间，在该第1导电型的第6半导体区域与上述第2半导体区域之间夹着上述第3半导体区域；
第1沟槽，在上述第1面侧与上述第4半导体区域接触而设置；和
第2沟槽，在上述第1面侧与上述第4半导体区域接触而设置；
第1栅极电极，设置于上述第1沟槽之中；
第1栅极绝缘膜，设置于上述第1栅极电极与上述第3半导体区域之间、上述第1栅极电极与上述第4半导体区域之间，与上述第5半导体区域接触；
第2栅极电极，设置于上述第2沟槽之中；
第2栅极绝缘膜，设置于上述第2栅极电极与上述第3半导体区域之间、上述第2栅极电极与上述第4半导体区域之间；
第1电极，设置于上述半导体层的上述第1面侧，与上述第4半导体区域、上述第5半导体区域及上述第6半导体区域电连接；
第2电极，设置于上述半导体层的上述第2面侧，与上述第1半导体区域及上述第2半导体区域电连接；
第1电极焊盘，设置于上述半导体层的上述第1面侧，与上述第1栅极电极电连接，并被施加第1栅极电压；以及
第2电极焊盘，设置于上述半导体层的上述第1面侧，与上述第2栅极电极电连接，被施加第2栅极电压，
该半导体装置具有：包含上述第1半导体区域的第1区域、包含上述第2半导体区域的第2区域及设置于上述第1区域与上述第2区域之间、且上述第2沟槽的密度比上述第1区域高的第3区域，
上述第3区域的上述半导体层还具有第4沟槽，该第4沟槽在上述第1面侧与上述第4半导体区域接触而设置，
上述半导体装置还具备：
第2导电层，设置于上述第4沟槽中，与上述第1栅极电极及上述第2栅极电极电分离；以及
第2绝缘膜，设置于上述第2导电层与上述第3半导体区域之间、上述第2导电层与上述第4半导体区域之间。
10.根据权利要求9所述的半导体装置，其中，
上述第2导电层与上述第1电极电连接。
11.根据权利要求9或10所述的半导体装置，其中，
上述第1区域的上述半导体层中设置有上述第2沟槽。
12.一种半导体装置，具备：
具有第1面及与上述第1面对置的第2面的半导体层，该半导体层具有：
与上述第2面接触的第1导电型的第1半导体区域；
与上述第2面接触的第2导电型的第2半导体区域；
第2导电型的第3半导体区域，设置于上述第1半导体区域与上述第1面之间、及上述第2半导体区域与上述第1面之间；
第1导电型的第4半导体区域，设置于上述第1半导体区域与上述第1面之间，在该第1导电型的第4半导体区域与上述第1半导体区域之间夹着上述第3半导体区域；
第2导电型的第5半导体区域，设置于上述第4半导体区域与上述第1面之间；
第1导电型的第6半导体区域，设置于上述第2半导体区域与上述第1面之间，在该第1导电型的第6半导体区域与上述第2半导体区域之间夹着上述第3半导体区域；
第1沟槽，在上述第1面侧与上述第4半导体区域接触而设置；和
第2沟槽，在上述第1面侧与上述第4半导体区域接触而设置；
第1栅极电极，设置于上述第1沟槽之中；
第1栅极绝缘膜，设置于上述第1栅极电极与上述第3半导体区域之间、上述第1栅极电极与上述第4半导体区域之间，与上述第5半导体区域接触；
第2栅极电极，设置于上述第2沟槽之中；
第2栅极绝缘膜，设置于上述第2栅极电极与上述第3半导体区域之间、上述第2栅极电极与上述第4半导体区域之间；
第1电极，设置于上述半导体层的上述第1面侧，与上述第4半导体区域、上述第5半导体区域及上述第6半导体区域电连接；
第2电极，设置于上述半导体层的上述第2面侧，与上述第1半导体区域及上述第2半导体区域电连接；
第1电极焊盘，设置于上述半导体层的上述第1面侧，与上述第1栅极电极电连接，并被施加第1栅极电压；以及
第2电极焊盘，设置于上述半导体层的上述第1面侧，与上述第2栅极电极电连接，被施加第2栅极电压，
该半导体装置具有：包含上述第1半导体区域的第1区域、包含上述第2半导体区域的第2区域及设置于上述第1区域与上述第2区域之间、且上述第2沟槽的密度比上述第1区域高的第3区域，
上述半导体层还具有第2导电型的第7半导体区域，该第2导电型的第7半导体区域设置于上述第1半导体区域与上述第2半导体区域之间，与上述第2面接触，与上述第2半导体区域相比第2导电型杂质浓度低，
在上述第7半导体区域与上述第1面之间设置上述第4半导体区域。
13.一种半导体装置，具备：
具有第1面及与上述第1面对置的第2面的半导体层，该半导体层具有：
与上述第2面接触的第1导电型的第1半导体区域；
与上述第2面接触的第2导电型的第2半导体区域；
第2导电型的第3半导体区域，设置于上述第1半导体区域与上述第1面之间、及上述第2半导体区域与上述第1面之间；
第1导电型的第4半导体区域，设置于上述第1半导体区域与上述第1面之间，在该第1导电型的第4半导体区域与上述第1半导体区域之间夹着上述第3半导体区域；
第2导电型的第5半导体区域，设置于上述第4半导体区域与上述第1面之间；
第1导电型的第6半导体区域，设置于上述第2半导体区域与上述第1面之间，在该第1导电型的第6半导体区域与上述第2半导体区域之间夹着上述第3半导体区域；
第1沟槽，在上述第1面侧与上述第4半导体区域接触而设置；和
第2沟槽，在上述第1面侧与上述第4半导体区域接触而设置；
第1栅极电极，设置于上述第1沟槽之中；
第1栅极绝缘膜，设置于上述第1栅极电极与上述第3半导体区域之间、上述第1栅极电极与上述第4半导体区域之间，与上述第5半导体区域接触；
第2栅极电极，设置于上述第2沟槽之中；
第2栅极绝缘膜，设置于上述第2栅极电极与上述第3半导体区域之间、上述第2栅极电极与上述第4半导体区域之间；
第1电极，设置于上述半导体层的上述第1面侧，与上述第4半导体区域、上述第5半导体区域及上述第6半导体区域电连接；
第2电极，设置于上述半导体层的上述第2面侧，与上述第1半导体区域及上述第2半导体区域电连接；
第1电极焊盘，设置于上述半导体层的上述第1面侧，与上述第1栅极电极电连接，并被施加第1栅极电压；以及
第2电极焊盘，设置于上述半导体层的上述第1面侧，与上述第2栅极电极电连接，被施加第2栅极电压，
该半导体装置具有：包含上述第1半导体区域的第1区域、包含上述第2半导体区域的第2区域及设置于上述第1区域与上述第2区域之间、且上述第2沟槽的密度比上述第1区域高的第3区域，
上述半导体层还具有第1导电型的第8半导体区域，该第1导电型的第8半导体区域设置于上述第1半导体区域与上述第2半导体区域之间，与上述第2面接触，与上述第1半导体区域相比第1导电型杂质浓度低，
在上述第8半导体区域与上述第1面之间设置上述第4半导体区域。
14.一种半导体装置，具备：
具有第1面及与上述第1面对置的第2面的半导体层，该半导体层具有：
与上述第2面接触的第1导电型的第1半导体区域；
与上述第2面接触的第2导电型的第2半导体区域；
第2导电型的第3半导体区域，设置于上述第1半导体区域与上述第1面之间、及上述第2半导体区域与上述第1面之间；
第1导电型的第4半导体区域，设置于上述第1半导体区域与上述第1面之间，在该第1导电型的第4半导体区域与上述第1半导体区域之间夹着上述第3半导体区域；
第2导电型的第5半导体区域，设置于上述第4半导体区域与上述第1面之间；
第1导电型的第6半导体区域，设置于上述第2半导体区域与上述第1面之间，在该第1导电型的第6半导体区域与上述第2半导体区域之间夹着上述第3半导体区域；
第1沟槽，在上述第1面侧与上述第4半导体区域接触而设置；和
第2沟槽，在上述第1面侧与上述第4半导体区域接触而设置；
第1栅极电极，设置于上述第1沟槽之中；
第1栅极绝缘膜，设置于上述第1栅极电极与上述第3半导体区域之间、上述第1栅极电极与上述第4半导体区域之间，与上述第5半导体区域接触；
第2栅极电极，设置于上述第2沟槽之中；
第2栅极绝缘膜，设置于上述第2栅极电极与上述第3半导体区域之间、上述第2栅极电极与上述第4半导体区域之间；
第1电极，设置于上述半导体层的上述第1面侧，与上述第4半导体区域、上述第5半导体区域及上述第6半导体区域电连接；
第2电极，设置于上述半导体层的上述第2面侧，与上述第1半导体区域及上述第2半导体区域电连接；
第1电极焊盘，设置于上述半导体层的上述第1面侧，与上述第1栅极电极电连接，并被施加第1栅极电压；以及
第2电极焊盘，设置于上述半导体层的上述第1面侧，与上述第2栅极电极电连接，被施加第2栅极电压，
该半导体装置具有：包含上述第1半导体区域的第1区域、包含上述第2半导体区域的第2区域及设置于上述第1区域与上述第2区域之间、且上述第2沟槽的密度比上述第1区域高的第3区域，
上述半导体层在距上述第6半导体区域最近的上述第2沟槽与上述第3半导体区域之间还具有比上述第4半导体区域及上述第6半导体区域深的第1导电型的第9半导体区域。
15.根据权利要求14所述的半导体装置，其中，
在使上述第1栅极电压从导通电压变化为关断电压之前，使上述第2栅极电压从第1电压变化为第2电压，上述第2电压在第1导电型为p型的情况下是负电压，在第1导电型为n型的情况下是正电压。
16.一种半导体电路，具备：
权利要求1至15中任一项所述的半导体装置；以及
控制电路，驱动上述半导体装置，在使上述第1栅极电压从导通电压变化为关断电压之前，使上述第2栅极电压从第1电压变化为第2电压，上述第2电压在第1导电型为p型的情况下是负电压，在第1导电型为n型的情况下是正电压。
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