JP7353891B2 - 半導体装置及び半導体回路 - Google Patents

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Description

本発明の実施形態は、半導体装置及び半導体回路に関する。
電力用の半導体装置の一例として、Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ（ＩＧＢＴ）がある。ＩＧＢＴは、例えば、コレクタ電極上に、ｐ形のコレクタ領域、ｎ形のドリフト領域、ｐ形のベース領域が設けられる。そして、ｐ形のベース領域を貫通し、ｎ形のドリフト領域に達するトレンチ内に、ゲート絶縁膜を間に挟んでゲート電極が設けられる。さらに、ｐ形のベース領域表面のトレンチに隣接する領域に、エミッタ電極に接続されるｎ形のエミッタ領域が設けられる。
近年、ＩＧＢＴと還流ダイオード（Ｆｒｅｅｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ）を同一の半導体チップに形成したＲｅｖｅｒｓｅ－Ｃｏｎｄｕｃｔｉｎｇ ＩＧＢＴ（ＲＣ－ＩＧＢＴ）が広く開発及び製品化されている。ＲＣ－ＩＧＢＴは、例えば、インバータ回路のスイッチング素子として使用される。還流ダイオードはＩＧＢＴのオン電流と逆方向に電流を流す機能を有する。ＩＧＢＴと還流ダイオードを同一の半導体チップに形成することには、終端領域の共有化によるチップサイズの縮小や、発熱箇所の分散など、多くの利点がある。
特開２０１６－２９７１０号公報
本発明が解決しようとする課題は、ＩＧＢＴとダイオードを有し、チップサイズの縮小を可能とする半導体装置及び半導体回路を提供することにある。
実施形態の半導体装置は、第１の面と、前記第１の面と対向する第２の面を有する半導体層であって、前記第２の面に接する第１導電形の第１の半導体領域と、前記第２の面に接する第２導電形の第２の半導体領域と、前記第１の半導体領域と前記第１の面との間、及び、前記第２の半導体領域と前記第１の面との間に設けられた第２導電形の第３の半導体領域と、前記第１の半導体領域と前記第１の面との間に設けられ、前記第１の半導体領域との間に前記第３の半導体領域を挟む第１導電形の第４の半導体領域と、前記第４の半導体領域と前記第１の面との間に設けられた第２導電形の第５の半導体領域と、前記第２の半導体領域と前記第１の面との間に設けられ、前記第２の半導体領域との間に前記第３の半導体領域を挟む第１導電形の第６の半導体領域と、前記第１の面の側に、前記第４の半導体領域に接して設けられた第１のトレンチと、前記第１の面の側に、前記第４の半導体領域に接して設けられた第２のトレンチと、を有する半導体層と、前記第１のトレンチの中に設けられた第１のゲート電極と、前記第１のゲート電極と前記第３の半導体領域との間、前記第１のゲート電極と前記第４の半導体領域との間に設けられ、前記第５の半導体領域に接する第１のゲート絶縁膜と、前記第２のトレンチの中に設けられた第２のゲート電極と、前記第２のゲート電極と前記第３の半導体領域との間、前記第２のゲート電極と前記第４の半導体領域との間に設けられた第２のゲート絶縁膜と、前記半導体層の前記第１の面の側に設けられ、前記第４の半導体領域、前記第５の半導体領域、及び、前記第６の半導体領域に電気的に接続された第１の電極と、前記半導体層の前記第２の面の側に設けられ、前記第１の半導体領域及び前記第２の半導体領域に電気的に接続された第２の電極と、前記半導体層の前記第１の面の側に設けられ、前記第１のゲート電極と電気的に接続され、第１のゲート電圧が印加される第１の電極パッドと、前記半導体層の前記第１の面の側に設けられ、前記第２のゲート電極と電気的に接続され、第２のゲート電圧が印加される第２の電極パッドと、を備え、前記第１の半導体領域を含む第１の領域と、前記第２の半導体領域を含む第２の領域と、前記第１の領域と前記第２の領域との間に設けられ、前記第２のトレンチの密度が前記第１の領域よりも高い第３の領域を有し、前記第３の領域の前記半導体層に設けられた前記第２のゲート絶縁膜の中、前記第２の領域の側の端部の前記第２のゲート絶縁膜は、前記第５の半導体領域に接しない。
第１の実施形態の半導体回路の模式図。 第１の実施形態の半導体装置の一部の模式断面図。 第１の実施形態の半導体装置の一部の模式上面図。 第１の実施形態の半導体装置の駆動方法の説明図。 比較例の半導体装置の一部の模式断面図。 第２の実施形態の半導体装置の一部の模式断面図。 第３の実施形態の半導体装置の一部の模式断面図。 第４の実施形態の半導体装置の一部の模式断面図。 第５の実施形態の半導体装置の一部の模式断面図。 第６の実施形態の半導体装置の一部の模式断面図。 第７の実施形態の半導体装置の一部の模式断面図。 第８の実施形態の半導体回路の模式図。 第８の実施形態の半導体装置の一部の模式断面図。 第９の実施形態の半導体装置の一部の模式断面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
本明細書中、ｎ＋形、ｎ形、ｎ－形との表記がある場合、ｎ＋形、ｎ形、ｎ－形の順でｎ形の不純物濃度が低くなっていることを意味する。また、ｐ＋形、ｐ形、ｐ－形の表記がある場合、ｐ＋形、ｐ形、ｐ－形の順で、ｐ形の不純物濃度が低くなっていることを意味する。
本明細書中、半導体領域の不純物濃度の分布及び絶対値は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ：ＳＩＭＳ）を用いて測定することが可能である。また、２つの半導体領域の不純物濃度の相対的な大小関係は、例えば、走査型静電容量顕微鏡法（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ：ＳＣＭ）を用いて判定することが可能である。また、不純物濃度の分布及び絶対値は、例えば、拡がり抵抗測定法（Ｓｐｒｅａｄｉｎｇ Ｒｅｓｉｓｔａｎｃｅ Ａｎａｌｙｓｉｓ：ＳＲＡ）を用いて測定することが可能である。ＳＣＭ及びＳＲＡでは、半導体領域のキャリア濃度の相対的な大小関係や絶対値が求まる。不純物の活性化率を仮定することで、ＳＣＭ及びＳＲＡの測定結果から、２つの半導体領域の不純物濃度の間の相対的な大小関係、不純物濃度の分布、及び、不純物濃度の絶対値を求めることが可能である。
（第１の実施形態）
第１の実施形態の半導体装置は、第１の面と、第１の面と対向する第２の面を有する半導体層であって、第２の面に接する第１導電形の第１の半導体領域と、第２の面に接する第２導電形の第２の半導体領域と、第１の半導体領域と第１の面との間、及び、第２の半導体領域と第１の面との間に設けられた第２導電形の第３の半導体領域と、第１の半導体領域と第１の面との間に設けられ、第１の半導体領域との間に第３の半導体領域を挟む第１導電形の第４の半導体領域と、第４の半導体領域と第１の面との間に設けられた第２導電形の第５の半導体領域と、第２の半導体領域と第１の面との間に設けられ、第２の半導体領域との間に第３の半導体領域を挟む第１導電形の第６の半導体領域と、第１の面の側に、第４の半導体領域に接して設けられた第１のトレンチと、第１の面の側に、第４の半導体領域に接して設けられた第２のトレンチと、を有する半導体層と、第１のトレンチの中に設けられた第１のゲート電極と、第１のゲート電極と第３の半導体領域との間、第１のゲート電極と第４の半導体領域との間に設けられ、第５の半導体領域に接する第１のゲート絶縁膜と、第２のトレンチの中に設けられた第２のゲート電極と、第２のゲート電極と第３の半導体領域との間、第２のゲート電極と第４の半導体領域との間に設けられた第２のゲート絶縁膜と、半導体層の第１の面の側に設けられ、第４の半導体領域、第５の半導体領域、及び、第６の半導体領域に電気的に接続された第１の電極と、半導体層の第２の面の側に設けられ、第１の半導体領域及び第２の半導体領域に電気的に接続された第２の電極と、半導体層の第１の面の側に設けられ、第１のゲート電極と電気的に接続され、第１のゲート電圧が印加される第１の電極パッドと、半導体層の第１の面の側に設けられ、第２のゲート電極と電気的に接続され、第２のゲート電圧が印加される第２の電極パッドと、を備え、第１の半導体領域を含む第１の領域と、第２の半導体領域を含む第２の領域と、第１の領域と第２の領域との間に設けられ、第２のトレンチの密度が第１の領域よりも高い第３の領域を有する。
第１の実施形態の半導体回路は、上記半導体装置と、上記半導体装置を駆動し、第１のゲート電圧をターンオン電圧からターンオフ電圧に変化させる前に、第２のゲート電圧を第１の電圧から第２の電圧に変化させ、第２の電圧は、第１導電形がｐ形の場合には負電圧であり、第１導電形がｎ形の場合には正電圧である制御回路と、を備える。
第１の実施形態の半導体装置は、ＩＧＢＴと還流ダイオードを同一の半導体チップに形成したＲＣ－ＩＧＢＴ１００である。ＲＣ－ＩＧＢＴ１００は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチゲート形のＩＧＢＴを有する。以下、第１導電形がｐ形、第２導電形がｎ形である場合を例に説明する。
第１の実施形態の制御回路は、ゲートドライバ回路１５０である。第１の実施形態の半導体回路は、半導体装置と、半導体装置を制御する制御回路で構成される。半導体回路は、例えば、ＲＣ－ＩＧＢＴ１００とゲートドライバ回路１５０が実装された半導体モジュールである。
図１は、第１の実施形態の半導体回路の模式図である。図２は、第１の実施形態の半導体装置の一部の模式断面図である。図２は、図１のＡＡ’断面である。図３は、第１の実施形態の半導体装置の一部の模式上面図である。図３は、第１の面Ｐ１における上面図である。
第１の実施形態の半導体回路は、ＲＣ－ＩＧＢＴ１００とゲートドライバ回路１５０とを有する。ＲＣ－ＩＧＢＴ１００は、ＩＧＢＴ領域１０１（第１の領域）、ダイオード領域１０２（第２の領域）、境界領域１０３（第３の領域）、を有する。境界領域１０３は、ＩＧＢＴ領域１０１とダイオード領域１０２の間に設けられる。
ＩＧＢＴ領域１０１は、ＩＧＢＴとして動作する。ダイオード領域１０２は、還流ダイオードとして動作する。還流ダイオードは、例えば、Ｆａｓｔ Ｒｅｃｏｖｅｒｙ Ｄｉｏｄｅ（ＦＲＤ）である。
第１の実施形態のＲＣ－ＩＧＢＴ１００は、半導体層１０、上部電極１２（第１の電極）、下部電極１４（第２の電極）、第１のゲート絶縁膜４１、第２のゲート絶縁膜４２、第１の絶縁膜４３、第１のゲート電極５１、第２のゲート電極５２、ダイオード導電層５３（第１の導電層）、第１の層間絶縁層６１、第２の層間絶縁層６２、第３の層間絶縁層６３、第１のゲート電極パッド１０４（第１の電極パッド）、第２のゲート電極パッド１０５（第２の電極パッド）を備える。
半導体層１０の中には、第１のゲートトレンチ２１（第１のトレンチ）、第２のゲートトレンチ２２（第２のトレンチ）、ダイオードトレンチ２３（第３のトレンチ）、コレクタ領域２８（第１の半導体領域）、カソード領域３０（第２の半導体領域）、ドリフト領域３２（第３の半導体領域）、ベース領域３４（第４の半導体領域）、エミッタ領域３６（第５の半導体領域）、アノード領域３８（第６の半導体領域）、コンタクト領域４０が設けられる。
半導体層１０は、第１の面Ｐ１と、第１の面Ｐ１に対向する第２の面Ｐ２とを有する。半導体層１０は、例えば、単結晶シリコンである。半導体層１０の膜厚は、例えば、４０μｍ以上７００μｍ以下である。
本明細書中、第１の面Ｐ１に平行な一方向を第１の方向と称する。また、第１の面Ｐ１に平行で第１の方向に直交する方向を第２の方向と称する。また、本明細書中、「深さ」とは、第１の面Ｐ１を基準とする第２の面Ｐ２に向かう方向の距離と定義する。
上部電極１２は、半導体層１０の第１の面Ｐ１の側に設けられる。上部電極１２の少なくとも一部は半導体層１０の第１の面Ｐ１に接する。
上部電極１２は、ＩＧＢＴ領域１０１では、ＩＧＢＴのエミッタ電極として機能する。上部電極１２は、ダイオード領域１０２では、ダイオードのアノード電極として機能する。上部電極１２は、例えば、金属である。
上部電極１２は、ＩＧＢＴ領域１０１において、エミッタ領域３６に電気的に接続される。上部電極１２は、ＩＧＢＴ領域１０１において、コンタクト領域４０を介してベース領域３４に電気的に接続される。
上部電極１２は、ダイオード領域１０２において、コンタクト領域４０を介してアノード領域３８に電気的に接続される。
上部電極１２は、境界領域１０３において、コンタクト領域４０を介してベース領域３４に接続される。
下部電極１４は、半導体層１０の第２の面Ｐ２の側に設けられる。下部電極１４の少なくとも一部は半導体層１０の第２の面Ｐ２に接する。
下部電極１４は、ＩＧＢＴ領域１０１では、ＩＧＢＴのコレクタ電極として機能する。下部電極１４は、ダイオード領域１０２では、ダイオードのカソード電極として機能する。下部電極１４は、例えば、金属である。
下部電極１４は、ＩＧＢＴ領域１０１において、コレクタ領域２８に電気的に接続される。
下部電極１４は、ダイオード領域１０２において、カソード領域３０に電気的に接続される。
下部電極１４は、境界領域１０３において、コレクタ領域２８に電気的に接続される。
コレクタ領域２８は、ｐ＋形の半導体領域である。コレクタ領域２８は、第２の面Ｐ２に接する。コレクタ領域２８は、下部電極１４に電気的に接続される。コレクタ領域２８は、下部電極１４に接する。コレクタ領域２８は、ＩＧＢＴのオン状態の際にホールの供給源となる。
カソード領域３０は、ｎ＋形の半導体領域である。カソード領域３０は、第２の面Ｐ２に接する。カソード領域３０は、ダイオードのオン状態の際に電子の供給源となる。
ドリフト領域３２は、ｎ－形の半導体領域である。ドリフト領域３２は、ＩＧＢＴ領域１０１において、コレクタ領域２８と第１の面Ｐ１との間に設けられる。ドリフト領域３２は、ダイオード領域１０２において、カソード領域３０と第１の面Ｐ１との間に設けられる。
ドリフト領域３２のｎ形不純物濃度は、カソード領域３０のｎ形不純物濃度より低い。
ドリフト領域３２は、ＩＧＢＴのオン状態の際にオン電流の経路となる。ドリフト領域３２は、ＩＧＢＴ１００のオフ状態の際に空乏化し、ＩＧＢＴの耐圧を維持する機能を有する。
ドリフト領域３２は、ダイオードのオン状態の際にオン電流の経路となる。ドリフト領域３２は、ダイオードのオフ状態の際に空乏化し、ダイオードの耐圧を維持する機能を有する。
ベース領域３４は、ｐ形の半導体領域である。ベース領域３４は、ＩＧＢＴ領域１０１において、ドリフト領域３２と第１の面Ｐ１との間に設けられる。ＩＧＢＴ領域１０１において、ベース領域３４は、コレクタ領域２８との間にドリフト領域３２を挟む。
ベース領域３４は、境界領域１０３において、ドリフト領域３２と第１の面Ｐ１との間に設けられる。
ベース領域３４の深さは、例えば、５μｍ以下である。ベース領域３４の第１のゲート電極５１と対向する領域には、ＩＧＢＴのオン状態の際にｎ形反転層が形成される。ベース領域３４はトランジスタのチャネル領域として機能する。
エミッタ領域３６は、ｎ＋形の半導体領域である。エミッタ領域３６は、ＩＧＢＴ領域１０１において、ベース領域３４と第１の面Ｐ１との間に設けられる。エミッタ領域３６は、第１の面Ｐ１において、第１の方向に延伸する。
エミッタ領域３６は、ＩＧＢＴ領域１０１において、第１のゲート絶縁膜４１に接する。
境界領域１０３にエミッタ領域３６は設けられない。エミッタ領域３６は、第２のゲート絶縁膜４２と離間する。エミッタ領域３６は、第２のゲート絶縁膜４２と接していない。
ダイオード領域１０２にエミッタ領域３６は設けられない。エミッタ領域３６は、第１の絶縁膜４３と離間する。エミッタ領域３６は、第１の絶縁膜４３と接していない。
エミッタ領域３６のｎ形不純物濃度は、ドリフト領域３２のｎ形不純物濃度より高い。
エミッタ領域３６は、上部電極１２に電気的に接続される。エミッタ領域３６は、上部電極１２に接する。エミッタ領域３６は、第１のゲート電極５１を有するトランジスタのオン状態の際に電子の供給源となる。
アノード領域３８は、ｐ形の半導体領域である。アノード領域３８は、ダイオード領域１０２において、ドリフト領域３２と第１の面Ｐ１との間に設けられる。ダイオード領域１０２において、アノード領域３８は、カソード領域３０との間にドリフト領域３２を挟む。
アノード領域３８は、ダイオードがオン状態の際にホールの供給源となる。
アノード領域３８のｐ形不純物濃度は、例えば、ベース領域３４のｐ形不純物濃度よりも低い。アノード領域３８のｐ形不純物濃度は、例えば、ベース領域３４のｐ形不純物濃度と同一でも高くても構わない。
アノード領域３８の深さは、例えば、ベース領域３４の深さよりも浅い。アノード領域３８の深さは、例えば、ベース領域３４の深さと同一でも深くても構わない。
コンタクト領域４０は、ｐ＋形の半導体領域である。コンタクト領域４０は、ＩＧＢＴ領域１０１及び境界領域１０３において、ベース領域３４と第１の面Ｐ１との間に設けられる。
コンタクト領域４０は、ダイオード領域１０２において、アノード領域３８と第１の面Ｐ１との間に設けられる。
コンタクト領域４０は、第１の面Ｐ１において、第１の方向に延伸する。コンタクト領域４０は、上部電極１２に電気的に接続される。
コンタクト領域４０のｐ形不純物濃度は、ベース領域３４のｐ形不純物濃度及びアノード領域３８のｐ形不純物濃度よりも高い。
第１のゲートトレンチ２１は、ＩＧＢＴ領域１０１に設けられる。第１のゲートトレンチ２１は、半導体層１０の第１の面Ｐ１の側に、ベース領域３４に接して設けられる。
第１のゲートトレンチ２１は、半導体層１０に設けられた溝である。第１のゲートトレンチ２１は、半導体層１０の一部である。
第１のゲートトレンチ２１は、図３に示すように、第１の面Ｐ１において、第１の面Ｐ１に平行な第１の方向に延伸する。第１のゲートトレンチ２１は、ストライプ形状を有する。複数の第１のゲートトレンチ２１は、第１の方向に直交する第２の方向に繰り返し配置される。
第１のゲートトレンチ２１は、ベース領域３４を貫通し、ドリフト領域３２に達する。第１のゲートトレンチ２１の深さは、例えば、８μｍ以下である。
第１のゲート電極５１は、第１のゲートトレンチ２１の中に設けられる。第１のゲート電極５１は、例えば、半導体又は金属である。第１のゲート電極５１は、例えば、ｎ形不純物又はｐ形不純物を含む、アモルファスシリコン又は多結晶シリコンである。第１のゲート電極５１は、第１のゲート電極パッド１０４に電気的に接続される。
第１のゲート絶縁膜４１は、第１のゲート電極５１と半導体層１０との間に設けられる。第１のゲート絶縁膜４１は、第１のゲート電極５１とドリフト領域３２との間、第１のゲート電極５１とベース領域３４との間、及び、第１のゲート電極５１とエミッタ領域３６との間に設けられる。第１のゲート絶縁膜４１は、ドリフト領域３２、ベース領域３４、及び、エミッタ領域３６に接する。第１のゲート絶縁膜４１は、例えば、酸化シリコンである。
第２のゲートトレンチ２２は、境界領域１０３に設けられる。第２のゲートトレンチ２２は、半導体層１０の第１の面Ｐ１の側に、ベース領域３４に接して設けられる。
第２のゲートトレンチ２２は、半導体層１０に設けられた溝である。第２のゲートトレンチ２２は、半導体層１０の一部である。
第２のゲートトレンチ２２は、図３に示すように、第１の面Ｐ１において、第１の面Ｐ１に平行な第１の方向に延伸する。第２のゲートトレンチ２２は、ストライプ形状を有する。第２のゲートトレンチ２２は、第１の方向に直交する第２の方向に繰り返し配置される。
第２のゲートトレンチ２２は、ベース領域３４を貫通し、ドリフト領域３２に達する。第２のゲートトレンチ２２の深さは、例えば、８μｍ以下である。
第２のゲート電極５２は、第２のゲートトレンチ２２の中に設けられる。第２のゲート電極５２は、例えば、半導体又は金属である。第２のゲート電極５２は、例えば、ｎ形不純物又はｐ形不純物を含む、アモルファスシリコン、又は、多結晶シリコンである。第２のゲート電極５２は、第２のゲート電極パッド１０５に電気的に接続される。
第２のゲート絶縁膜４２は、第２のゲート電極５２と半導体層１０との間に設けられる。第２のゲート絶縁膜４２は、第２のゲート電極５２とドリフト領域３２との間、第２のゲート電極５２とベース領域３４との間、及び、第２のゲート電極５２とコンタクト領域４０との間に設けられる。第２のゲート絶縁膜４２は、ドリフト領域３２、及び、ベース領域３４に接する。第２のゲート絶縁膜４２は、エミッタ領域３６に接しない。第２のゲート絶縁膜４２は、エミッタ領域３６と離間する。第２のゲート絶縁膜４２は、例えば、酸化シリコンである。
境界領域１０３の第２のゲートトレンチ２２の密度は、ＩＧＢＴ領域１０１の第２のゲートトレンチ２２の密度よりも高い。ＲＣ－ＩＧＢＴ１００では、ＩＧＢＴ領域１０１には第２のゲートトレンチ２２が設けられないため、当然に、境界領域１０３の第２のゲートトレンチ２２の密度は、ＩＧＢＴ領域１０１の第２のゲートトレンチ２２の密度よりも高くなっている。
第２のゲートトレンチ２２の密度とは、例えば、第１の面Ｐ１の所定の面積内に、第２のゲートトレンチ２２が占める割合である。
ダイオードトレンチ２３は、ダイオード領域１０２に設けられる。ダイオードトレンチ２３は、半導体層１０の第１の面Ｐ１の側に、アノード領域３８に接して設けられる。
ダイオードトレンチ２３は、半導体層１０に設けられた溝である。ダイオードトレンチ２３は、半導体層１０の一部である。
ダイオードトレンチ２３は、図３に示すように、第１の面Ｐ１において、第１の面Ｐ１に平行な第１の方向に延伸する。ダイオードトレンチ２３は、ストライプ形状を有する。ダイオードトレンチ２３は、第１の方向に直交する第２の方向に繰り返し配置される。
ダイオードトレンチ２３は、アノード領域３８を貫通し、ドリフト領域３２に達する。ダイオードトレンチ２３の深さは、例えば、８μｍ以下である。
ダイオード導電層５３は、ダイオードトレンチ２３の中に設けられる。ダイオード導電層５３は、例えば、半導体又は金属である。ダイオード導電層５３は、例えば、ｎ形不純物又はｐ形不純物を含む、アモルファスシリコン、又は、多結晶シリコンである。ダイオード導電層５３は、上部電極１２に電気的に接続される。
第１の絶縁膜４３は、ダイオード導電層５３と半導体層１０との間に設けられる。第１の絶縁膜４３は、ダイオード導電層５３とドリフト領域３２との間、ダイオード導電層５３とアノード領域３８との間、及び、ダイオード導電層５３とコンタクト領域４０との間に設けられる。第１の絶縁膜４３は、ドリフト領域３２、及び、アノード領域３８に接する。第１の絶縁膜４３は、エミッタ領域３６に接しない。第１の絶縁膜４３は、エミッタ領域３６と離間する。第１の絶縁膜４３は、例えば、酸化シリコンである。
第１の層間絶縁層６１は、第１のゲート電極５１と上部電極１２との間に設けられる。第１の層間絶縁層６１は、第１のゲート電極５１と上部電極１２との間を電気的に分離する。第１の層間絶縁層６１は、例えば、酸化シリコンである。
第２の層間絶縁層６２は、第２のゲート電極５２と上部電極１２との間に設けられる。第２の層間絶縁層６２は、第２のゲート電極５２と上部電極１２との間を電気的に分離する。第２の層間絶縁層６２は、例えば、酸化シリコンである。
第３の層間絶縁層６３は、ダイオード導電層５３と上部電極１２との間に設けられる。第３の層間絶縁層６３の一部に開口部が設けられる。上部電極１２は開口部を介してダイオード導電層５３に接する。ダイオード導電層５３と上部電極１２は電気的に接続される。第３の層間絶縁層６３は、例えば、酸化シリコンである。
なお、ダイオード導電層５３を特定の電位に固定しないフローティング状態とすることも可能である。この場合、第３の層間絶縁層６３に開口部は設けられない。
第１のゲート電極パッド１０４は、半導体層１０の第１の面Ｐ１の側に設けられる。第１のゲート電極パッド１０４は、第１のゲート電極５１に電気的に接続される。第１のゲート電極パッド１０４と第１のゲート電極５１は、例えば、図示しない金属配線で接続される。第１のゲート電極パッド１０４には、第１のゲート電圧（Ｖｇ１）が印加される。
第２のゲート電極パッド１０５は、半導体層１０の第１の面Ｐ１の側に設けられる。第２のゲート電極パッド１０５は、第２のゲート電極５２に電気的に接続される。第２のゲート電極パッド１０５と第２のゲート電極５２は、例えば、図示しない金属配線で接続される。第２のゲート電極パッド１０５には、第２のゲート電圧（Ｖｇ２）が印加される。
ゲートドライバ回路１５０は、例えば、ＲＣ－ＩＧＢＴ１００と同一の回路基板上又は別の回路基板上に設けられる。ゲートドライバ回路１５０は、ＲＣ－ＩＧＢＴ１００を駆動する機能を有する。
ゲートドライバ回路１５０は、第１のゲート電極パッド１０４及び第２のゲート電極パッド１０５に、所望の第１のゲート電圧（Ｖｇ１）及び所望の第２のゲート電圧（Ｖｇ２）を、所望のタイミングで印加する機能を有する。
ゲートドライバ回路１５０は、第１のゲート電圧（Ｖｇ１）をターンオン電圧からターンオフ電圧に変化させる前に、第２のゲート電圧（Ｖｇ２）を第１の電圧から第２の電圧に変化させる機能を有する。第２の電圧は負電圧である。
次に、ＲＣ－ＩＧＢＴ１００の駆動方法、特にＩＧＢＴ領域１０１のＩＧＢＴの駆動方法について説明する。
図４は、第１の実施形態の半導体装置の駆動方法の説明図である。図４は、第１のゲート電極パッド１０４に印加される第１のゲート電圧（Ｖｇ１）と、第２のゲート電極パッド１０５に印加される第２のゲート電圧（Ｖｇ２）のタイミングチャートである。
以下、動作説明の便宜上、第１のゲート電極５１を有するトランジスタという記述をする。
ＩＧＢＴのオフ状態では、例えば、上部電極１２には、エミッタ電圧が印加される。エミッタ電圧は、例えば、０Ｖである。下部電極１４には、コレクタ電圧が印加される。コレクタ電圧は、例えば、２００Ｖ以上６５００Ｖ以下である。
ＩＧＢＴのオフ状態では、第１のゲート電極パッド１０４には、ターンオフ電圧（Ｖｏｆｆ）が印加されている。第１のゲート電圧（Ｖｇ１）がターンオフ電圧（Ｖｏｆｆ）となる。したがって、第１のゲート電極５１にもターンオフ電圧（Ｖｏｆｆ）が印加されている。
ターンオフ電圧（Ｖｏｆｆ）は、第１のゲート電極５１を有するトランジスタがオン状態とならない閾値電圧未満の電圧であり、例えば、０Ｖ又は負電圧である。
オフ状態では、第１のゲート電極５１と対向し、第１のゲート絶縁膜４１に接するベース領域３４には、ｎ形反転層は形成されない。
ＩＧＢＴのオフ状態では、第２のゲート電極パッド１０５には、初期電圧（Ｖ０）が印加されている。初期電圧（Ｖ０）は、例えば、第２のゲート電極５２と対向し、第２のゲート絶縁膜４２に接するドリフト領域３２にｐ形反転層が形成されない電圧である。初期電圧（Ｖ０）は、例えば、０Ｖ又は正電圧である。
ＩＧＢＴをオン状態にする際（図４の時刻ｔ１）に、第１のゲート電極パッド１０４にターンオン電圧（Ｖｏｎ）を印加する。第１のゲート電圧（Ｖｇ１）がターンオン電圧（Ｖｏｎ）となる。第１のゲート電極５１にもターンオン電圧（Ｖｏｎ）が印加される。
ターンオン電圧（Ｖｏｎ）とは、第１のゲート電極５１を有するトランジスタの閾値電圧を超える正電圧である。ターンオン電圧（Ｖｏｎ）は、例えば、１５Ｖである。第１のゲート電極５１へのターンオン電圧（Ｖｏｎ）の印加により、第１のゲート電極５１を有するトランジスタがオン状態になる。
ＩＧＢＴがオン状態の際、第２のゲート電極パッド１０５には、第１の電圧（Ｖ１）が印加されている。第１の電圧（Ｖ１）は、初期電圧（Ｖ０）である。
ＩＧＢＴをオフ状態にする際（図４の時刻ｔ３）に、第１のゲート電極パッド１０４にターンオフ電圧（Ｖｏｆｆ）を印加する。第１のゲート電圧（Ｖｇ１）がターンオフ電圧（Ｖｏｆｆ）となる。
第１のゲート電圧（Ｖｇ１）をターンオン電圧（Ｖｏｎ）からターンオフ電圧（Ｖｏｆｆ）に変化させる前、すなわち時刻ｔ３の前に、第２のゲート電圧（Ｖｇ２）を第１の電圧（Ｖ１）から第２の電圧（Ｖ２）に変化させる。第２のゲート電極パッド１０５に印加する電圧を時刻ｔ２に、第１の電圧（Ｖ１）から第２の電圧（Ｖ２）に変化させる。
第２の電圧（Ｖ２）は負電圧である。第２の電圧（Ｖ２）は、例えば、－１５Ｖ以上０Ｖ未満である。第２のゲート電極パッド１０５に第２の電圧（Ｖ２）が印加されることにより、第２のゲート絶縁膜４２に接するドリフト領域３２にｐ形反転層が形成される。
時刻ｔ２と時刻ｔ３との間は、例えば、０．１マイクロ秒以上２０マイクロ秒以下である。時刻ｔ２と時刻ｔ３との間は、例えば、１マイクロ秒である。
次に、第１の実施形態の半導体装置及び半導体回路の作用及び効果について説明する。
図５は、比較例の半導体装置の一部の模式断面図である。図５は、図２に相当する断面である。
比較例の半導体装置は、ＩＧＢＴと還流ダイオードを同一の半導体チップに形成したＲＣ－ＩＧＢＴ１０００である。比較例のＲＣ－ＩＧＢＴ１０００は、第２のゲート電極５２が上部電極１２に電気的に接続される点で、第１の実施形態のＲＣ－ＩＧＢＴ１００と異なっている。
ＲＣ－ＩＧＢＴ１０００では、図５に示すように、第２の層間絶縁層６２の一部に開口部が設けられる。上部電極１２は開口部を介して第２のゲート電極５２に接する。これにより、第２のゲート電極５２と上部電極１２は電気的に接続される。
例えば、インバータ回路のスイッチング素子にＲＣ－ＩＧＢＴ１０００が用いられる場合を考える。ＲＣ－ＩＧＢＴ１０００のＩＧＢＴがオン状態の際には、下部電極１４に上部電極１２に対して高い電圧が印加され、下部電極１４から上部電極１２に向かって電流が流れる。
ＩＧＢＴがオン状態の際には、第１のゲート電圧（Ｖｇ１）にターンオン電圧（Ｖｏｎ）が印加されている。
ＲＣ－ＩＧＢＴ１０００のＩＧＢＴをオフ状態にする際、第１のゲート電圧（Ｖｇ１）をターンオン電圧（Ｖｏｎ）からターンオフ電圧（Ｖｏｆｆ）に変化させる。ＩＧＢＴがオフ状態になることで、下部電極１４から上部電極１２に向かって電流は遮断される。
例えば、インバータ回路の負荷にインダクタを備える場合、ＩＧＢＴ領域１０１のＩＧＢＴがオフ状態となった後に、ダイオード領域１０２のダイオードがオン状態になり、上部電極１２から下部電極１４に向かって還流電流が流れる。
ＩＧＢＴ領域１０１とダイオード領域１０２の境界では、ＩＧＢＴがオフ状態となった後に、ドリフト領域３２にキャリアが残存する。残存するキャリアの排出が遅れると、残存するキャリアの存在がダイオード領域１０２のダイオードの動作に影響を与え、ＲＣ－ＩＧＢＴ１０００の動作が不安定になるおそれがある。
ドリフト領域３２に残存するキャリアの影響を低減するため、ＩＧＢＴ領域１０１とダイオード領域１０２の間に、ＩＧＢＴ及びダイオードのいずれも存在しない境界領域１０３が設けられる。境界領域１０３を設けることで、ＲＣ－ＩＧＢＴ１０００の動作は安定する。しかし、境界領域１０３はＩＧＢＴ及びダイオードのいずれの動作もしない無効領域となる。したがって、境界領域１０３が大きくなると、ＲＣ－ＩＧＢＴ１０００のチップサイズが大きくなるという問題が生ずる。
第１の実施形態のＲＣ－ＩＧＢＴ１００は、第２のゲート電極５２を第２のゲート電極パッド１０５に接続し、第２のゲート電圧（Ｖｇ２）を変化させることを可能にする。第２のゲート電圧（Ｖｇ２）は、第１のゲート電極５１に印加される第１のゲート電圧（Ｖｇ１）と、独立して変化させることが可能である。
第１の実施形態のＲＣ－ＩＧＢＴ１００では、ＩＧＢＴをオフ状態にする際に、第１のゲート電圧（Ｖｇ１）をターンオン電圧（Ｖｏｎ）からターンオフ電圧（Ｖｏｆｆ）に変化させる前に、第２のゲート電圧（Ｖｇ２）を第１の電圧（Ｖ１）から負電圧である第２の電圧（Ｖ２）に変化させる。
第２のゲート電圧（Ｖｇ２）を負電圧にすることにより、第２のゲート絶縁膜４２に接するドリフト領域３２にｐ形反転層が形成される。したがって、ドリフト領域３２から上部電極１２へのホールの排出が促進される。
このため、ドリフト領域３２に残存するキャリアがダイオードの動作に与える影響が、比較例のＲＣ－ＩＧＢＴ１０００に対して低減できる。したがって、大きい境界領域１０３を設ける必要が無くなり、境界領域１０３の大きさを小さくできる。よって、第１の実施形態のＲＣ－ＩＧＢＴ１００は、比較例のＲＣ－ＩＧＢＴ１０００に対してチップサイズが縮小できる。
なお、図３では、第１の面Ｐ１において、ＩＧＢＴ領域１０１のエミッタ領域３６及びコンタクト領域４０は、第１の方向に延伸する場合を例に説明した。しかし、例えば、エミッタ領域３６とコンタクト領域４０とが、２つの第１のゲートトレンチ２１の間で、第１の方向に交互に配置されても構わない。
以上、第１の実施形態によれば、チップサイズの縮小を可能とする半導体装置及び半導体回路が実現できる。
（第２の実施形態）
第２の実施形態の半導体装置及び半導体回路は、第３の領域の半導体層は、第４の半導体領域と第１の面との間に設けられた第２導電形の第５の半導体領域を有し、第３の領域の半導体層に設けられた第２のゲート絶縁膜は、第５の半導体領域に接する点で、第１の実施形態の半導体装置及び半導体回路と異なっている。以下、第１の実施形態と重複する内容については一部記述を省略する場合がある。
第２の実施形態の半導体装置は、ＩＧＢＴと還流ダイオードを同一の半導体チップに形成したＲＣ－ＩＧＢＴ２００である。
図６は、第２の実施形態の半導体装置の一部の模式断面図である。図６は、第１の実施形態の図２に相当する断面である。
境界領域１０３の半導体層１０は、ベース領域３４と第１の面Ｐ１との間に設けられたエミッタ領域３６を有する。エミッタ領域３６は、境界領域１０３において、第２のゲート絶縁膜４２に接する。
境界領域１０３にエミッタ領域３６が設けられることで、第２のゲート電極５２を有するトランジスタが境界領域１０３に存在することになる。ＩＧＢＴのオン状態では、第２のゲート電極５２に第１の電圧（Ｖ１）としてターンオン電圧（Ｖｏｎ）を印加することで、境界領域１０３の第２のゲート電極５２を有するトランジスタもオン電流を流すことに寄与する。したがって、ＲＣ－ＩＧＢＴ２００のオン電流が増大する。
なお、第１の実施形態と同様、ＩＧＢＴをオフ状態にする際は、第２のゲート電圧（Ｖｇ２）を負電圧にすることにより、ドリフト領域３２から上部電極１２へのホールの排出が促進される。
以上、第２の実施形態によれば、第１の実施形態と同様、チップサイズの縮小を可能とする半導体装置及び半導体回路が実現できる。また、オン電流の増大する半導体装置及び半導体回路が実現できる。
（第３の実施形態）
第３の実施形態の半導体装置及び半導体回路は、第３の領域の半導体層は、第１の面の側に、第４の半導体領域に接して設けられた第４のトレンチを、更に有し、第４のトレンチの中に設けられ、第１のゲート電極及び第２のゲート電極と電気的に分離された第２の導電層と、第２の導電層と第３の半導体領域との間、第２の導電層と第４の半導体領域との間に設けられた第２の絶縁膜と、を、更に備える点で、第２の実施形態の半導体装置及び半導体回路と異なっている。以下、第１の実施形態又は第２の実施形態と重複する内容については一部記述を省略する場合がある。
第３の実施形態の半導体装置は、ＩＧＢＴと還流ダイオードを同一の半導体チップに形成したＲＣ－ＩＧＢＴ３００である。
図７は、第３の実施形態の半導体装置の一部の模式断面図である。図７は、第１の実施形態の図２に相当する断面である。
境界領域１０３の半導体層１０は、ダミートレンチ２４（第４のトレンチ）、第２の絶縁膜４４、ダミー導電層５４（第２の導電層）、第４の層間絶縁層６４を有する。
ダミートレンチ２４は、境界領域１０３に設けられる。ダミートレンチ２４は、半導体層１０の第１の面Ｐ１の側に、ベース領域３４に接して設けられる。
ダミートレンチ２４は、境界領域１０３のダイオード領域１０２の側の端部に設けられる。ダミートレンチ２４は、第２のゲートトレンチ２２とダイオードトレンチ２３との間に設けられる。ダミートレンチ２４は、ダイオードトレンチ２３と隣り合う。
ダミートレンチ２４は、第１の面Ｐ１において、第１の面Ｐ１に平行な第１の方向に延伸する。ダミートレンチ２４は、ストライプ形状を有する。
ダミートレンチ２４は、ベース領域３４を貫通し、ドリフト領域３２に達する。ダミートレンチ２４の深さは、例えば、８μｍ以下である。
ダミー導電層５４は、ダミートレンチ２４の中に設けられる。ダミー導電層５４は、例えば、半導体又は金属である。ダミー導電層５４は、例えば、ｎ形不純物又はｐ形不純物を含む、アモルファスシリコン、又は、多結晶シリコンである。ダミー導電層５４は、上部電極１２に電気的に接続される。
第２の絶縁膜４４は、ダミー導電層５４と半導体層１０との間に設けられる。第２の絶縁膜４４は、ダミー導電層５４とドリフト領域３２との間、ダミー導電層５４とベース領域３４との間、及び、ダミー導電層５４とコンタクト領域４０との間に設けられる。第２の絶縁膜４４は、ドリフト領域３２、及び、ベース領域３４に接する。第２の絶縁膜４４は、エミッタ領域３６に接しない。第２の絶縁膜４４は、エミッタ領域３６と離間する。第２の絶縁膜４４は、例えば、酸化シリコンである。
第４の層間絶縁層６４は、ダミー導電層５４と上部電極１２との間に設けられる。第４の層間絶縁層６４の一部に開口部が設けられる。上部電極１２は開口部を介してダミー導電層５４に接する。ダミー導電層５４と上部電極１２は電気的に接続される。第４の層間絶縁層６４は、例えば、酸化シリコンである。
境界領域１０３のダミートレンチ２４が存在する領域は、ＩＧＢＴのオン状態の際もトランジスタとしては機能しない。このため、境界領域１０３のダイオード領域１０２の側の端部ではＩＧＢＴのオン電流は流れない。したがって、ＩＧＢＴがターンオフした後の境界領域１０３のキャリア量は減少する。よって、例えば、第２の実施形態のＲＣ－ＩＧＢＴ２００と比較して、境界領域１０３の大きさを小さくでき、チップサイズが縮小できる。
なお、ダミー導電層５４を特定の電位に固定しないフローティング状態とすることも可能である。この場合、第４の層間絶縁層６４に開口部は設けられない。
また、図７では、第２のゲート絶縁膜４２がエミッタ領域３６に接する場合を例に説明したが、第２のゲート絶縁膜４２はエミッタ領域３６に接しなくても構わない。
以上、第３の実施形態によれば、第１の実施形態と同様、チップサイズの縮小を可能とする半導体装置及び半導体回路が実現できる。また、第２の実施形態と同様、オン電流の増大する半導体装置及び半導体回路が実現できる。
（第４の実施形態）
第４の実施形態の半導体装置及び半導体回路は、第３の領域の半導体層に設けられた、第２の領域の側の端部の第２のゲート絶縁膜が第５の半導体領域に接しない点で、第２の実施形態の半導体装置及び半導体回路と異なっている。以下、第１の実施形態又は第２の実施形態と重複する内容については一部記述を省略する場合がある。
第４の実施形態の半導体装置は、ＩＧＢＴと還流ダイオードを同一の半導体チップに形成したＲＣ－ＩＧＢＴ４００である。
図８は、第４の実施形態の半導体装置の一部の模式断面図である。図８は、第１の実施形態の図２に相当する断面である。
境界領域１０３の半導体層１０に設けられた、ダイオード領域１０２の側の端部の第２のゲート絶縁膜４２が、エミッタ領域３６に接しない。
第２のゲート絶縁膜４２がエミッタ領域３６に接しないため、境界領域１０３のダイオード領域１０２の側の端部は、ＩＧＢＴのオン状態の際もトランジスタとしては機能しない。このため、境界領域１０３のダイオード領域１０２の側の端部ではＩＧＢＴのオン電流は流れない。したがって、ＩＧＢＴがターンオフした後に境界領域１０３に残存するキャリアの量は減少する。よって、例えば、第２の実施形態のＲＣ－ＩＧＢＴ２００と比較して、境界領域１０３の大きさを小さくでき、チップサイズが縮小できる。
以上、第４の実施形態によれば、第１の実施形態と同様、チップサイズの縮小を可能とする半導体装置及び半導体回路が実現できる。また、第２の実施形態と同様、オン電流の増大する半導体装置及び半導体回路が実現できる。
（第５の実施形態）
第５の実施形態の半導体装置及び半導体回路は、第１の領域の半導体層に第２のトレンチが設けられる点で、第１の実施形態の半導体装置及び半導体回路と異なっている。以下、第１の実施形態と重複する内容については一部記述を省略する場合がある。
第５の実施形態の半導体装置は、ＩＧＢＴと還流ダイオードを同一の半導体チップに形成したＲＣ－ＩＧＢＴ５００である。
図９は、第５の実施形態の半導体装置の一部の模式断面図である。図９は、第１の実施形態の図２に相当する断面である。
ＩＧＢＴ領域１０１の半導体層１０は、第２のゲートトレンチ２２（第２のトレンチ）を有する。ＩＧＢＴ領域１０１の半導体層１０は、第１のゲートトレンチ２１と第２のゲートトレンチ２２が交互に設けられる。
ＩＧＢＴ領域１０１に第２のゲートトレンチ２２を設けることで、ＩＧＢＴのターンオフ時に、ＩＧＢＴのターンオフに先行してドリフト領域３２にｐ形反転層を形成することが可能となる。したがって、ドリフト領域３２からのホールの排出が促進され、ターンオフ時間を短くすることが可能となる。よって、スイッチング損失を低減することが可能となる。
また、図９では、境界領域１０３の第２のゲート絶縁膜４２は、エミッタ領域３６に接しない場合を例に説明したが境界領域１０３の第２のゲート絶縁膜４２は、エミッタ領域３６に接しても構わない。また、図９では、ＩＧＢＴ領域１０１の第２のゲート絶縁膜４２は、エミッタ領域３６に接する場合を例に説明したが、ＩＧＢＴ領域１０１の第２のゲート絶縁膜４２は、エミッタ領域３６に接しなくても構わない。
以上、第５の実施形態によれば、第１の実施形態と同様、チップサイズの縮小を可能とする半導体装置及び半導体回路が実現できる。また、スイッチング損失を低減することが可能な半導体装置及び半導体回路が実現できる。
（第６の実施形態）
第６の実施形態の半導体装置及び半導体回路は、半導体層は、第１の半導体領域と第２の半導体領域との間に設けられ、第２の面に接し、第２の半導体領域よりも第２導電形不純物濃度の低い第２導電形の第７の半導体領域を、更に有する点で、第１の実施形態の半導体装置及び半導体回路と異なっている。以下、第１の実施形態と重複する内容については一部記述を省略する場合がある。
第６の実施形態の半導体装置は、ＩＧＢＴと還流ダイオードを同一の半導体チップに形成したＲＣ－ＩＧＢＴ６００である。
図１０は、第６の実施形態の半導体装置の一部の模式断面図である。図１０は、第１の実施形態の図２に相当する断面である。
半導体層１０は、ｎ形領域３１（第７の半導体領域）を有する。ｎ形領域３１は、コレクタ領域２８とカソード領域３０との間に設けられる。ｎ形領域３１は、第２の面Ｐ２に接する。
ｎ形領域３１は、ｎ－形の半導体領域である。ｎ形領域３１のｎ形不純物濃度は、カソード領域３０のｎ形不純物濃度よりも低い。
ｎ形領域３１が設けられることで、ＩＧＢＴのターンオン時のドリフト領域３２へのホールの注入が抑制される。このため、境界領域１０３において、ＩＧＢＴのターンオフ時にドリフト領域３２に残存するキャリアの量が減少する。したがって、ドリフト領域３２から上部電極１２へのホールの排出が速くなる。
したがって、ドリフト領域３２に残存するキャリアがダイオードの動作に与える影響が低減できる。よって、境界領域１０３の大きさを小さくでき、チップサイズが縮小できる。
以上、第６の実施形態によれば、第１の実施形態と比較して、更なるチップサイズの縮小を可能とする半導体装置及び半導体回路が実現できる。
（第７の実施形態）
第７の実施形態の半導体装置及び半導体回路は、半導体層は、第１の半導体領域と第２の半導体領域との間に設けられ、第２の面に接し、第１の半導体領域よりも第１導電形不純物濃度の低い第１導電形の第８の半導体領域を、更に有する点で、第１の実施形態の半導体装置及び半導体回路と異なっている。以下、第１の実施形態と重複する内容については一部記述を省略する場合がある。
第７の実施形態の半導体装置は、ＩＧＢＴと還流ダイオードを同一の半導体チップに形成したＲＣ－ＩＧＢＴ７００である。
図１１は、第７の実施形態の半導体装置の一部の模式断面図である。図１１は、第１の実施形態の図２に相当する断面である。
半導体層１０は、ｐ形領域２９（第８の半導体領域）を有する。ｐ形領域２９は、コレクタ領域２８とカソード領域３０との間に設けられる。ｐ形領域２９は、第２の面Ｐ２に接する。
ｐ形領域２９は、ｐ－形の半導体領域である。ｐ形領域２９のｐ形不純物濃度は、コレクタ領域２８のｐ形不純物濃度よりも低い。
ｐ形不純物濃度がコレクタ領域２８よりも低いｐ形領域２９が設けられることで、ＩＧＢＴのターンオン時のドリフト領域３２へのホールの注入が抑制される。このため、境界領域１０３において、ＩＧＢＴのターンオフ時にドリフト領域３２に残存するキャリアの量が減少する。したがって、ドリフト領域３２から上部電極１２へのホールの排出が速くなる。
したがって、ドリフト領域３２に残存するキャリアがダイオードの動作に与える影響が低減できる。よって、境界領域１０３の大きさを小さくでき、チップサイズが縮小できる。
以上、第７の実施形態によれば、第１の実施形態と比較して、更なるチップサイズの縮小を可能とする半導体装置及び半導体回路が実現できる。
（第８の実施形態）
第８の実施形態の半導体装置及び半導体回路は、半導体層の第１の面の側に設けられ、第１の導電層と電気的に接続された第３の電極パッドを、更に備える点で、第１の実施形態の半導体装置及び半導体回路と異なっている。以下、第１の実施形態と重複する内容については一部記述を省略する場合がある。
第８の実施形態の半導体装置は、ＩＧＢＴと還流ダイオードを同一の半導体チップに形成したＲＣ－ＩＧＢＴ８００である。
図１２は、第８の実施形態の半導体回路の模式図である。図１３は、第８の実施形態の半導体装置の一部の模式断面図である。図１３は、第１の実施形態の図２に相当する断面である。
第８の実施形態の半導体回路は、ＲＣ－ＩＧＢＴ８００とゲートドライバ回路１５０とを有する。ＲＣ－ＩＧＢＴ８００は、ＩＧＢＴ領域１０１（第１の領域）、ダイオード領域１０２（第２の領域）、境界領域１０３（第３の領域）、を有する。境界領域１０３は、ＩＧＢＴ領域１０１とダイオード領域１０２の間に設けられる。
第８の実施形態のＲＣ－ＩＧＢＴ８００は、半導体層１０、上部電極１２（第１の電極）、下部電極１４（第２の電極）、第１のゲート絶縁膜４１、第２のゲート絶縁膜４２、第１の絶縁膜４３、第１のゲート電極５１、第２のゲート電極５２、ダイオード導電層５３（第１の導電層）、第１の層間絶縁層６１、第２の層間絶縁層６２、第３の層間絶縁層６３、第１のゲート電極パッド１０４（第１の電極パッド）、第２のゲート電極パッド１０５（第２の電極パッド）、ダイオード電極パッド１０６（第３の電極パッド）を備える。
ダイオード電極パッド１０６は、半導体層１０の第１の面Ｐ１の側に設けられる。ダイオード電極パッド１０６は、ダイオード導電層５３に電気的に接続される。ダイオード電極パッド１０６とダイオード導電層５３は、例えば、図示しない金属配線で接続される。ダイオード電極パッド１０６には、電圧（Ｖｘ）が印加される。
例えば、ダイオード領域１０２のダイオードがオン状態からオフ状態に移行する際に、ダイオード領域１０２のドリフト領域３２にキャリアが残存する。残存するキャリアの排出が遅れると、ＩＧＢＴ領域１０１のＩＧＢＴの動作に影響を与え、ＲＣ－ＩＧＢＴの動作が不安定になるおそれがある。
第８の実施形態のＲＣ－ＩＧＢＴ８００は、ダイオード導電層５３に電気的に接続されるダイオード電極パッド１０６を備える。このため、ダイオード導電層５３に、第１のゲート電極５１や第２のゲート電極５２と独立して電圧を印加することが可能になる。すなわち、ダイオード導電層５３に、第１のゲート電極５１や第２のゲート電極５２と異なる電圧を異なるタイミングで印加することが可能になる。
例えば、ダイオード領域１０２のダイオードがオン状態からオフ状態に移行する際に、ダイオード電極パッド１０６に負電圧を印加すると、第１の絶縁膜４３に接するドリフト領域３２にｐ形反転層が形成される。したがって、ドリフト領域３２から上部電極１２へのホールの排出が促進される。
よって、ドリフト領域３２に残存するキャリアがＩＧＢＴの動作に与える影響が、第１の実施形態のＲＣ－ＩＧＢＴ１００に対して低減できる。
以上、第８の実施形態によれば、第１の実施形態と同様、チップサイズの縮小を可能とする半導体装置及び半導体回路が実現できる。また、ダイオードの動作がＩＧＢＴの動作に与える影響を低減することが可能となる。
（第９の実施形態）
第９の実施形態の半導体装置及び半導体回路は、第２の領域の半導体層が、第３のトレンチを有しない点で、第１の実施形態の半導体装置及び半導体回路と異なっている。以下、第１の実施形態と重複する内容については一部記述を省略する場合がある。
第９の実施形態の半導体装置は、ＩＧＢＴと還流ダイオードを同一の半導体チップに形成したＲＣ－ＩＧＢＴ９００である。
図１４は、第９の実施形態の半導体装置の一部の模式断面図である。図１４は、第１の実施形態の図２に相当する断面である。
第９の実施形態のＲＣ－ＩＧＢＴ９００は、ダイオード領域１０２の半導体層１０にダイオードトレンチ２３を有しない。また、半導体層１０は電界緩和領域３９（第９の半導領域）を有する。
電界緩和領域３９は、ｐ形の半導体領域である。電界緩和領域３９は、境界領域１０３の端部の第２のゲートトレンチ２２とドリフト領域３２との間に設けられる。
電界緩和領域３９は、ベース領域３４及びアノード領域３８よりも深い。電界緩和領域３９は、境界領域１０３の端部の第２のゲートトレンチ２２の近傍の電界集中を緩和し、ＲＣ－ＩＧＢＴ９００の耐圧を向上させる機能を有する。
以上、第９の実施形態によれば、第１の実施形態と同様、チップサイズの縮小を可能とする半導体装置及び半導体回路が実現できる。
第１ないし第９の実施形態においては、半導体層が単結晶シリコンである場合を例に説明したが、半導体層は単結晶シリコンに限られることはない。例えば、単結晶炭化珪素など、その他の単結晶半導体であっても構わない。
第１ないし第９の実施形態においては、トレンチが平行に配置されているストライプ形状の場合を例に説明したが、トレンチが交差するメッシュ形状のトレンチ、又は、ドット形状のトレンチにも本発明を適用することは可能である。
第１ないし第９の実施形態においては、第１導電形がｐ形、第２導電形がｎ形である場合を例に説明したが、第１導電形をｎ形、第２導電形をｐ形とすることも可能である。第１導電形をｎ形、第２導電形をｐ形とする場合、例えば、第２の電圧（Ｖ２）は正電圧となる。
第１ないし第９の実施形態においては、境界領域１０３には第１のゲートトレンチ２１を設けない場合を例に説明した。しかし、境界領域１０３の第２のゲートトレンチ２２の密度が、ＩＧＢＴ領域１０１の第２のゲートトレンチ２２の密度よりも高い限りにおいて、境界領域１０３に第１のゲートトレンチ２１を設ける構成とすることも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 半導体層
１２ 上部電極（第１の電極）
１４ 下部電極（第２の電極）
２１ 第１のゲートトレンチ（第１のトレンチ）
２２ 第２のゲートトレンチ（第２のトレンチ）
２３ ダイオードトレンチ（第３のトレンチ）
２４ ダミートレンチ（第４のトレンチ）
２８ コレクタ領域（第１の半導体領域）
２９ ｐ形領域（第８の半導体領域）
３０ カソード領域（第２の半導体領域）
３１ ｎ形領域（第７の半導体領域）
３２ ドリフト領域（第３の半導体領域）
３４ ベース領域（第４の半導体領域）
３６ エミッタ領域（第５の半導体領域）
３８ アノード領域（第６の半導体領域）
３９ 電界緩和領域（第９の半導領域）
４１ 第１のゲート絶縁膜
４２ 第２のゲート絶縁膜
４３ 第１の絶縁膜
４４ 第２の絶縁膜
５１ 第１のゲート電極
５２ 第２のゲート電極
５３ ダイオード導電層（第１の導電層）
５４ ダミー導電層（第２の導電層）
１００ ＲＣ－ＩＧＢＴ（半導体装置）
１０１ ＩＧＢＴ領域（第１の領域）
１０２ ダイオード領域（第２の領域）
１０３ 境界領域（第３の領域）
１０４ 第１のゲート電極パッド（第１の電極パッド）
１０５ 第２のゲート電極パッド（第２の電極パッド）
１０６ ダイオード電極パッド（第３の電極パッド）
１５０ ゲートドライバ回路（制御回路）
２００ ＲＣ－ＩＧＢＴ（半導体装置）
３００ ＲＣ－ＩＧＢＴ（半導体装置）
４００ ＲＣ－ＩＧＢＴ（半導体装置）
５００ ＲＣ－ＩＧＢＴ（半導体装置）
６００ ＲＣ－ＩＧＢＴ（半導体装置）
７００ ＲＣ－ＩＧＢＴ（半導体装置）
８００ ＲＣ－ＩＧＢＴ（半導体装置）
９００ ＲＣ－ＩＧＢＴ（半導体装置）
Ｐ１ 第１の面
Ｐ２ 第２の面

Claims (14)

  1. 第１の面と、前記第１の面と対向する第２の面を有する半導体層であって、
    前記第２の面に接する第１導電形の第１の半導体領域と、
    前記第２の面に接する第２導電形の第２の半導体領域と、
    前記第１の半導体領域と前記第１の面との間、及び、前記第２の半導体領域と前記第１の面との間に設けられた第２導電形の第３の半導体領域と、
    前記第１の半導体領域と前記第１の面との間に設けられ、前記第１の半導体領域との間に前記第３の半導体領域を挟む第１導電形の第４の半導体領域と、
    前記第４の半導体領域と前記第１の面との間に設けられた第２導電形の第５の半導体領域と、
    前記第２の半導体領域と前記第１の面との間に設けられ、前記第２の半導体領域との間に前記第３の半導体領域を挟む第１導電形の第６の半導体領域と、
    前記第１の面の側に、前記第４の半導体領域に接して設けられた第１のトレンチと、
    前記第１の面の側に、前記第４の半導体領域に接して設けられた第２のトレンチと、
    を有する半導体層と、
    前記第１のトレンチの中に設けられた第１のゲート電極と、
    前記第１のゲート電極と前記第３の半導体領域との間、前記第１のゲート電極と前記第４の半導体領域との間に設けられ、前記第５の半導体領域に接する第１のゲート絶縁膜と、
    前記第２のトレンチの中に設けられた第２のゲート電極と、
    前記第２のゲート電極と前記第３の半導体領域との間、前記第２のゲート電極と前記第４の半導体領域との間に設けられた第２のゲート絶縁膜と、
    前記半導体層の前記第１の面の側に設けられ、前記第４の半導体領域、前記第５の半導体領域、及び、前記第６の半導体領域に電気的に接続された第１の電極と、
    前記半導体層の前記第２の面の側に設けられ、前記第１の半導体領域及び前記第２の半導体領域に電気的に接続された第２の電極と、
    前記半導体層の前記第１の面の側に設けられ、前記第１のゲート電極と電気的に接続され、第１のゲート電圧が印加される第１の電極パッドと、
    前記半導体層の前記第１の面の側に設けられ、前記第２のゲート電極と電気的に接続され、第２のゲート電圧が印加される第２の電極パッドと、
    を備え、
    前記第１の半導体領域を含む第１の領域と、前記第２の半導体領域を含む第２の領域と、前記第１の領域と前記第２の領域との間に設けられ、前記第２のトレンチの密度が前記第１の領域よりも高い第３の領域を有し、
    前記第３の領域の前記半導体層に設けられた前記第２のゲート絶縁膜の中の、前記第２の領域の側の端部の前記第２のゲート絶縁膜は、前記第５の半導体領域に接しない、半導体装置。
  2. 前記第２の領域の前記半導体層は、前記第１の面の側に、前記第６の半導体領域に接して設けられた第３のトレンチを、更に有し、
    前記第３のトレンチの中に設けられた第１の導電層と、
    前記第１の導電層と前記第３の半導体領域との間、前記第１の導電層と前記第６の半導体領域との間に設けられた第１の絶縁膜と、
    を、更に備える請求項１記載の半導体装置。
  3. 前記第１の導電層は、前記第１の電極に電気的に接続される請求項２記載の半導体装置。
  4. 前記半導体層の前記第１の面の側に設けられ、前記第１の導電層と電気的に接続された第３の電極パッドを、更に備える請求項２記載の半導体装置。
  5. 第１の面と、前記第１の面と対向する第２の面を有する半導体層であって、
    前記第２の面に接する第１導電形の第１の半導体領域と、
    前記第２の面に接する第２導電形の第２の半導体領域と、
    前記第１の半導体領域と前記第１の面との間、及び、前記第２の半導体領域と前記第１の面との間に設けられた第２導電形の第３の半導体領域と、
    前記第１の半導体領域と前記第１の面との間に設けられ、前記第１の半導体領域との間に前記第３の半導体領域を挟む第１導電形の第４の半導体領域と、
    前記第４の半導体領域と前記第１の面との間に設けられた第２導電形の第５の半導体領域と、
    前記第２の半導体領域と前記第１の面との間に設けられ、前記第２の半導体領域との間に前記第３の半導体領域を挟む第１導電形の第６の半導体領域と、
    前記第１の面の側に、前記第４の半導体領域に接して設けられた第１のトレンチと、
    前記第１の面の側に、前記第４の半導体領域に接して設けられた第２のトレンチと、
    を有する半導体層と、
    前記第１のトレンチの中に設けられた第１のゲート電極と、
    前記第１のゲート電極と前記第３の半導体領域との間、前記第１のゲート電極と前記第４の半導体領域との間に設けられ、前記第５の半導体領域に接する第１のゲート絶縁膜と、
    前記第２のトレンチの中に設けられた第２のゲート電極と、
    前記第２のゲート電極と前記第３の半導体領域との間、前記第２のゲート電極と前記第４の半導体領域との間に設けられた第２のゲート絶縁膜と、
    前記半導体層の前記第１の面の側に設けられ、前記第４の半導体領域、前記第５の半導体領域、及び、前記第６の半導体領域に電気的に接続された第１の電極と、
    前記半導体層の前記第２の面の側に設けられ、前記第１の半導体領域及び前記第２の半導体領域に電気的に接続された第２の電極と、
    前記半導体層の前記第１の面の側に設けられ、前記第１のゲート電極と電気的に接続され、第１のゲート電圧が印加される第１の電極パッドと、
    前記半導体層の前記第１の面の側に設けられ、前記第２のゲート電極と電気的に接続され、第２のゲート電圧が印加される第２の電極パッドと、
    を備え、
    前記第１の半導体領域を含む第１の領域と、前記第２の半導体領域を含む第２の領域と、前記第１の領域と前記第２の領域との間に設けられ、前記第２のトレンチの密度が前記第１の領域よりも高い第３の領域を有し、
    前記第３の領域の前記半導体層に設けられた前記第２のゲート絶縁膜は、前記第５の半導体領域に接しない、半導体装置。
  6. 前記第３の領域の前記半導体層に設けられた前記第２のゲート絶縁膜の中の、前記第１の領域の側の端部の前記第２のゲート絶縁膜は、前記第５の半導体領域に接する請求項１ないし請求項４いずれか一項記載の半導体装置。
  7. 第１の面と、前記第１の面と対向する第２の面を有する半導体層であって、
    前記第２の面に接する第１導電形の第１の半導体領域と、
    前記第２の面に接する第２導電形の第２の半導体領域と、
    前記第１の半導体領域と前記第１の面との間、及び、前記第２の半導体領域と前記第１の面との間に設けられた第２導電形の第３の半導体領域と、
    前記第１の半導体領域と前記第１の面との間に設けられ、前記第１の半導体領域との間に前記第３の半導体領域を挟む第１導電形の第４の半導体領域と、
    前記第４の半導体領域と前記第１の面との間に設けられた第２導電形の第５の半導体領域と、
    前記第２の半導体領域と前記第１の面との間に設けられ、前記第２の半導体領域との間に前記第３の半導体領域を挟む第１導電形の第６の半導体領域と、
    前記第１の面の側に、前記第４の半導体領域に接して設けられた第１のトレンチと、
    前記第１の面の側に、前記第４の半導体領域に接して設けられた第２のトレンチと、
    を有する半導体層と、
    前記第１のトレンチの中に設けられた第１のゲート電極と、
    前記第１のゲート電極と前記第３の半導体領域との間、前記第１のゲート電極と前記第４の半導体領域との間に設けられ、前記第５の半導体領域に接する第１のゲート絶縁膜と、
    前記第２のトレンチの中に設けられた第２のゲート電極と、
    前記第２のゲート電極と前記第３の半導体領域との間、前記第２のゲート電極と前記第４の半導体領域との間に設けられた第２のゲート絶縁膜と、
    前記半導体層の前記第１の面の側に設けられ、前記第４の半導体領域、前記第５の半導体領域、及び、前記第６の半導体領域に電気的に接続された第１の電極と、
    前記半導体層の前記第２の面の側に設けられ、前記第１の半導体領域及び前記第２の半導体領域に電気的に接続された第２の電極と、
    前記半導体層の前記第１の面の側に設けられ、前記第１のゲート電極と電気的に接続され、第１のゲート電圧が印加される第１の電極パッドと、
    前記半導体層の前記第１の面の側に設けられ、前記第２のゲート電極と電気的に接続され、第２のゲート電圧が印加される第２の電極パッドと、
    を備え、
    前記第１の半導体領域を含む第１の領域と、前記第２の半導体領域を含む第２の領域と、前記第１の領域と前記第２の領域との間に設けられ、前記第２のトレンチの密度が前記第１の領域よりも高い第３の領域を有し、
    前記第３の領域の前記半導体層は、前記第１の面の側に、前記第４の半導体領域に接して設けられた第４のトレンチを、更に有し、
    前記第４のトレンチの中に設けられ、前記第１のゲート電極及び前記第２のゲート電極と電気的に分離された第２の導電層と、
    前記第２の導電層と前記第３の半導体領域との間、前記第２の導電層と前記第４の半導体領域との間に設けられた第２の絶縁膜と、
    を、更に備える、半導体装置。
  8. 前記第２の導電層は、前記第１の電極に電気的に接続される請求項７記載の半導体装置。
  9. 前記第１の領域の前記半導体層に前記第２のトレンチが設けられる請求項１ないし請求項８いずれか一項記載の半導体装置。
  10. 第１の面と、前記第１の面と対向する第２の面を有する半導体層であって、
    前記第２の面に接する第１導電形の第１の半導体領域と、
    前記第２の面に接する第２導電形の第２の半導体領域と、
    前記第１の半導体領域と前記第１の面との間、及び、前記第２の半導体領域と前記第１の面との間に設けられた第２導電形の第３の半導体領域と、
    前記第１の半導体領域と前記第１の面との間に設けられ、前記第１の半導体領域との間に前記第３の半導体領域を挟む第１導電形の第４の半導体領域と、
    前記第４の半導体領域と前記第１の面との間に設けられた第２導電形の第５の半導体領域と、
    前記第２の半導体領域と前記第１の面との間に設けられ、前記第２の半導体領域との間に前記第３の半導体領域を挟む第１導電形の第６の半導体領域と、
    前記第１の面の側に、前記第４の半導体領域に接して設けられた第１のトレンチと、
    前記第１の面の側に、前記第４の半導体領域に接して設けられた第２のトレンチと、
    を有する半導体層と、
    前記第１のトレンチの中に設けられた第１のゲート電極と、
    前記第１のゲート電極と前記第３の半導体領域との間、前記第１のゲート電極と前記第４の半導体領域との間に設けられ、前記第５の半導体領域に接する第１のゲート絶縁膜と、
    前記第２のトレンチの中に設けられた第２のゲート電極と、
    前記第２のゲート電極と前記第３の半導体領域との間、前記第２のゲート電極と前記第４の半導体領域との間に設けられた第２のゲート絶縁膜と、
    前記半導体層の前記第１の面の側に設けられ、前記第４の半導体領域、前記第５の半導体領域、及び、前記第６の半導体領域に電気的に接続された第１の電極と、
    前記半導体層の前記第２の面の側に設けられ、前記第１の半導体領域及び前記第２の半導体領域に電気的に接続された第２の電極と、
    前記半導体層の前記第１の面の側に設けられ、前記第１のゲート電極と電気的に接続され、第１のゲート電圧が印加される第１の電極パッドと、
    前記半導体層の前記第１の面の側に設けられ、前記第２のゲート電極と電気的に接続され、第２のゲート電圧が印加される第２の電極パッドと、
    を備え、
    前記第１の半導体領域を含む第１の領域と、前記第２の半導体領域を含む第２の領域と、前記第１の領域と前記第２の領域との間に設けられ、前記第２のトレンチの密度が前記第１の領域よりも高い第３の領域を有し、
    前記半導体層は、前記第１の半導体領域と前記第２の半導体領域との間に設けられ、前記第２の面に接し、前記第２の半導体領域よりも第２導電形不純物濃度の低い第２導電形の第７の半導体領域を、更に有し、
    前記第７の半導体領域と前記第１の面との間に前記第４の半導体領域が設けられる、半導体装置。
  11. 第１の面と、前記第１の面と対向する第２の面を有する半導体層であって、
    前記第２の面に接する第１導電形の第１の半導体領域と、
    前記第２の面に接する第２導電形の第２の半導体領域と、
    前記第１の半導体領域と前記第１の面との間、及び、前記第２の半導体領域と前記第１の面との間に設けられた第２導電形の第３の半導体領域と、
    前記第１の半導体領域と前記第１の面との間に設けられ、前記第１の半導体領域との間に前記第３の半導体領域を挟む第１導電形の第４の半導体領域と、
    前記第４の半導体領域と前記第１の面との間に設けられた第２導電形の第５の半導体領域と、
    前記第２の半導体領域と前記第１の面との間に設けられ、前記第２の半導体領域との間に前記第３の半導体領域を挟む第１導電形の第６の半導体領域と、
    前記第１の面の側に、前記第４の半導体領域に接して設けられた第１のトレンチと、
    前記第１の面の側に、前記第４の半導体領域に接して設けられた第２のトレンチと、
    を有する半導体層と、
    前記第１のトレンチの中に設けられた第１のゲート電極と、
    前記第１のゲート電極と前記第３の半導体領域との間、前記第１のゲート電極と前記第４の半導体領域との間に設けられ、前記第５の半導体領域に接する第１のゲート絶縁膜と、
    前記第２のトレンチの中に設けられた第２のゲート電極と、
    前記第２のゲート電極と前記第３の半導体領域との間、前記第２のゲート電極と前記第４の半導体領域との間に設けられた第２のゲート絶縁膜と、
    前記半導体層の前記第１の面の側に設けられ、前記第４の半導体領域、前記第５の半導体領域、及び、前記第６の半導体領域に電気的に接続された第１の電極と、
    前記半導体層の前記第２の面の側に設けられ、前記第１の半導体領域及び前記第２の半導体領域に電気的に接続された第２の電極と、
    前記半導体層の前記第１の面の側に設けられ、前記第１のゲート電極と電気的に接続され、第１のゲート電圧が印加される第１の電極パッドと、
    前記半導体層の前記第１の面の側に設けられ、前記第２のゲート電極と電気的に接続され、第２のゲート電圧が印加される第２の電極パッドと、
    を備え、
    前記第１の半導体領域を含む第１の領域と、前記第２の半導体領域を含む第２の領域と、前記第１の領域と前記第２の領域との間に設けられ、前記第２のトレンチの密度が前記第１の領域よりも高い第３の領域を有し、
    前記半導体層は、前記第１の半導体領域と前記第２の半導体領域との間に設けられ、前記第２の面に接し、前記第１の半導体領域よりも第１導電形不純物濃度の低い第１導電形の第８の半導体領域を、更に有し、
    前記第８の半導体領域と前記第１の面との間に前記第４の半導体領域が設けられる、半導体装置。
  12. 第１の面と、前記第１の面と対向する第２の面を有する半導体層であって、
    前記第２の面に接する第１導電形の第１の半導体領域と、
    前記第２の面に接する第２導電形の第２の半導体領域と、
    前記第１の半導体領域と前記第１の面との間、及び、前記第２の半導体領域と前記第１の面との間に設けられた第２導電形の第３の半導体領域と、
    前記第１の半導体領域と前記第１の面との間に設けられ、前記第１の半導体領域との間に前記第３の半導体領域を挟む第１導電形の第４の半導体領域と、
    前記第４の半導体領域と前記第１の面との間に設けられた第２導電形の第５の半導体領域と、
    前記第２の半導体領域と前記第１の面との間に設けられ、前記第２の半導体領域との間に前記第３の半導体領域を挟む第１導電形の第６の半導体領域と、
    前記第１の面の側に、前記第４の半導体領域に接して設けられた第１のトレンチと、
    前記第１の面の側に、前記第４の半導体領域に接して設けられた第２のトレンチと、
    を有する半導体層と、
    前記第１のトレンチの中に設けられた第１のゲート電極と、
    前記第１のゲート電極と前記第３の半導体領域との間、前記第１のゲート電極と前記第４の半導体領域との間に設けられ、前記第５の半導体領域に接する第１のゲート絶縁膜と、
    前記第２のトレンチの中に設けられた第２のゲート電極と、
    前記第２のゲート電極と前記第３の半導体領域との間、前記第２のゲート電極と前記第４の半導体領域との間に設けられた第２のゲート絶縁膜と、
    前記半導体層の前記第１の面の側に設けられ、前記第４の半導体領域、前記第５の半導体領域、及び、前記第６の半導体領域に電気的に接続された第１の電極と、
    前記半導体層の前記第２の面の側に設けられ、前記第１の半導体領域及び前記第２の半導体領域に電気的に接続された第２の電極と、
    前記半導体層の前記第１の面の側に設けられ、前記第１のゲート電極と電気的に接続され、第１のゲート電圧が印加される第１の電極パッドと、
    前記半導体層の前記第１の面の側に設けられ、前記第２のゲート電極と電気的に接続され、第２のゲート電圧が印加される第２の電極パッドと、
    を備え、
    前記第１の半導体領域を含む第１の領域と、前記第２の半導体領域を含む第２の領域と、前記第１の領域と前記第２の領域との間に設けられ、前記第２のトレンチの密度が前記第１の領域よりも高い第３の領域を有し、
    前記半導体層は、前記第６の半導体領域に最も近い前記第２のトレンチと前記第３の半導体領域との間に、前記第４の半導体領域及び前記第６の半導体領域よりも深い第１導電形の第９の半導体領域を、更に有する、半導体装置。
  13. 前記第１のゲート電圧をターンオン電圧からターンオフ電圧に変化させる前に、前記第２のゲート電圧を第１の電圧から第２の電圧に変化させ、前記第２の電圧は、第１導電形がｐ形の場合には負電圧であり、第１導電形がｎ形の場合には正電圧である請求項１ないし請求項１２いずれか一項記載の半導体装置。
  14. 請求項１ないし請求項１２いずれか一項記載の半導体装置と、
    前記半導体装置を駆動し、前記第１のゲート電圧をターンオン電圧からターンオフ電圧に変化させる前に、前記第２のゲート電圧を第１の電圧から第２の電圧に変化させ、前記第２の電圧は、第１導電形がｐ形の場合には負電圧であり、第１導電形がｎ形の場合には正電圧である制御回路と、
    を備える半導体回路。
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