JP2022161789A - 半導体装置および半導体装置の制御方法 - Google Patents

Abstract

【課題】スイッチング損失の低減と、素子破壊を抑制できる半導体装置、および半導体装置の制御方法を提供する。【解決手段】実施形態の半導体装置は、第１電極と、第２電極と、第１半導体領域と、第２半導体領域と、第３半導体領域と、第４半導体領域と、第５半導体領域と、第１ゲート電極と、第２ゲート電極と、を有する。第１半導体領域は、第１電極と第２電極との間に設けられる。第１ゲート電極は、第１絶縁膜を介して第２半導体領域と対向する。第２ゲート電極は、第２絶縁膜を介して第２半導体領域と対向し、且つ第２絶縁膜に接する第３絶縁膜を介して第２電極と対向する。第５半導体領域は、第２半導体領域と第２電極との間に設けられ、第２絶縁膜または第３絶縁膜を介して第２ゲート電極に隣接し、且つ第２電極と電気的に接する境界部を有する。第４半導体領域の上面と第１電極との距離は、境界部と第１電極との距離よりも大きい。【選択図】図１

Description

本発明の実施形態は、半導体装置および半導体装置の制御方法に関する。

絶縁ゲート型バイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ；ＩＧＢＴ）などの半導体装置は、スイッチング素子として用いられる。ＩＧＢＴのオン抵抗を低減するためには、オン状態におけるドリフト領域のキャリア濃度を大きくすることが有効である。一方、ＩＧＢＴのターンオフ時にドリフト領域のキャリアの排出が遅くなると、ターンオフ時間が長くなりスイッチング損失が増大する。

半導体装置においては、素子破壊の抑制、オン抵抗低減やスイッチング損失低減などが求められている。

特開２０２０－４７７９０号公報

本発明が解決しようとする課題は、スイッチング損失の低減と、素子破壊を抑制できる半導体装置、および半導体装置の制御方法を提供することである。

実施形態の半導体装置は、第１電極と、第２電極と、第１半導体領域と、第２半導体領域と、第３半導体領域と、第４半導体領域と、第５半導体領域と、第１ゲート電極と、第２ゲート電極と、を有する。第２電極は、第１方向において第１電極と離間して設けられる。第１導電型の第１半導体領域は、第１方向において、第１電極と第２電極との間に設けられる。第２導電型の第２半導体領域は、第１半導体領域と第２電極との間に設けられる。第２導電型の第３半導体領域は、第１半導体領域と第１電極との間に設けられ、第１電極と電気的に接続される。複数の第１ゲート電極は、第１方向と交わる第２方向において、第１絶縁膜を介して第２半導体領域と対向し、且つ第１絶縁膜に接する第３絶縁膜を介して第２電極と対向する。複数の第２ゲート電極は、第２方向において第２絶縁膜を介して第２半導体領域と対向し、且つ第２絶縁膜に接する第３絶縁膜を介して第２電極と対向し、第１ゲート電極とは異なる電圧が印加される。第１導電型の第４半導体領域は、第２半導体領域と第２電極との間に設けられ、第１絶縁膜または第３絶縁膜を介して第１ゲート電極と隣接する。第２導電型の第５半導体領域は、第２半導体領域と第２電極との間に設けられ、第２絶縁膜または第３絶縁膜を介して第２ゲート電極に隣接し、且つ第２電極と電気的に接する境界部を有する。第４半導体領域の上面と第１電極との距離は、境界部と第１電極との距離よりも大きい。

（ａ）第１の実施形態に係る半導体装置１００の平面図。（ｂ）図１（ａ）に示すＡ－Ａ’線における断面図。（ｃ）第１の実施形態に係る半導体装置１００の一部平面図。（ｄ）第１の実施形態に係る半導体装置回路の模式図。 第１の実施形態に係る半導体装置１００の駆動方法の説明図。 比較例に係る半導体装置５００の断面図。 第１の実施形態の変形例に係る半導体装置１０１の断面図。 第２の実施形態の変形例に係る半導体装置２００の断面図。 第２の実施形態の変形例に係る半導体装置２０１の断面図。 第３の実施形態に係る半導体装置３００の断面図。 第４の実施形態に係る半導体装置４００の断面図。 第４の実施形態に係る半導体装置４００の平面図。 第１の実施形態に係る半導体装置１００の断面図。 第１の実施形態に係る半導体装置１００の断面図。

以下、本発明の実施形態について、図面を参照しながら説明する。この説明に際し、全図にわたり、共通する部分には共通する符号を付す。また、図面の寸法比率は、図示の比率に限定されるものではない。なお、本実施形態は、本発明を限定するものではない。

［第１の実施形態］
（半導体装置１００の構造）
第１の実施形態に係る半導体装置１００について、図１を参照して説明する。図１（ａ）は第１の実施形態に係る半導体装置１００の平面図、図１（ｂ）は図１（ａ）に示すＡ－Ａ’線における断面図、図１（ｃ）は第１の実施形態に係る半導体装置１００の一部平面図、図１（ｄ）は第１の実施形態に係る半導体装置回路の模式図を示している。

第１の実施形態に係る半導体装置は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチゲート形のＩＧＢＴである。第１の実施形態に係る半導体装置１００は、ダブルゲート駆動が可能なＩＧＢＴである。以下、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。また、以下の説明において、ｎ＋、ｎ、ｎ－及び、ｐ＋、ｐ、ｐ－の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ－はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ－はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ－型を単にｎ型、ｐ＋型、ｐ－型を単にｐ型と記載する場合もある。

第１の実施形態に係る半導体装置１００は、コレクタ電極（第１電極）１１と、エミッタ電極（第２電極）１２と、第１ゲート電極１３と、第２ゲート電極１４と、第１ゲート電極パッド２１と、第２ゲート電極パッド２２と、ｎ－型のドリフト領域（第１半導体領域）３１と、ｐ型のベース領域（第２半導体領域）３２と、ｐ型のコレクタ領域（第３半導体領域）３３と、ｎ＋型のエミッタ領域（第４半導体領域）３４と、ｎ型のバッファ領域３５と、ｐ＋型のコンタクト領域（第５半導体領域）３６と、第１ゲート絶縁膜（第１絶縁膜）５１と、第２ゲート絶縁膜（第２絶縁膜）５２と、層間絶縁膜（第３絶縁膜）５３を有する。

半導体装置１００において、コレクタ電極１１からエミッタ電極１２へ向かう方向をＺ方向（第１方向）とする。また、Ｚ方向と直交する方向をＸ方向（第２方向）、Ｘ方向及びＺ方向と直交する方向をＹ方向とする。図１（ａ）、図１（ｃ）、及び図１（ｄ）に示す半導体装置１００はＸ－Ｙ平面における平面図、図１（ｂ）に示す半導体装置１００はＸ－Ｚ平面における断面図を示している。なお、Ｘ方向、Ｙ方向、及びＺ方向は本実施形態では直交関係で示しているが直交に限定されず、互いに交差する関係であればよい。また、説明のために、コレクタ電極１１からエミッタ電極１２に向かう方向を「上」と言い、その反対方向を「下」と言う。

コレクタ電極１１は、Ｚ方向においてエミッタ電極１２と離間して設けられている。コレクタ電極１１にはコレクタ電圧が印加される。コレクタ電圧は、例えば、２００Ｖ以上６５００Ｖ以下である。

エミッタ電極１２は、エミッタ電圧が印加される。エミッタ電圧は、例えば、０Ｖである。

コレクタ電極１１、及びエミッタ電極１２は、例えば、アルミニウム（Ａｌ）でできている。

コレクタ領域３３は、Ｚ方向において、コレクタ電極１１とエミッタ電極１２との間に設けられるｐ型の半導体領域である。コレクタ領域３３は、コレクタ電極１１と接し、電気的に接続される。コレクタ領域３３は、半導体装置１００がオン状態の際に正孔の供給源となる。

ドリフト領域３１は、コレクタ領域３３とエミッタ電極１２との間に設けられるｎ－型の半導体領域である。ドリフト領域３１は、半導体装置１００がオン状態の際にオン電流の経路となる。ドリフト領域３１は、半導体装置１００がオフ状態の際にベース領域３２との界面から広がる空乏層によって空乏化し、半導体装置１００の耐圧を維持する機能を有する。

ベース領域３２は、ドリフト領域３１とエミッタ電極１２との間に設けられるｐ型の半導体領域である。ベース領域３２は、半導体装置１００のオン状態の際に反転層が形成され、トランジスタのチャネル領域として機能する。

バッファ領域３５は、コレクタ領域３３とドリフト領域３１との間に設けられるｎ型の半導体領域である。バッファ領域３５は、半導体装置１００のオフ状態の際に、ベース領域３２からドリフト領域３１に伸びる空乏層の伸びを抑制する機能を有する。また、本実施形態において、バッファ領域３５を設けない構成としてもよい。

コンタクト領域３６は、ベース領域３２とエミッタ電極１２との間に設けられるｐ＋型の半導体領域である。コンタクト領域３６は後述するように、第２ゲート絶縁膜５２に接し、第１ゲート絶縁膜５１と離間する。コンタクト領域３６はエミッタ電極１２に接し、エミッタ電極１２と電気的に接続される。

第１ゲートトレンチ４１はベース領域３２を貫通し、ドリフト領域３１に達する。第１ゲート絶縁膜５１は、第１ゲートトレンチ４１の底部と側部に設けられる。第１ゲート絶縁膜５１は、ドリフト領域３１、ベース領域３２、及びエミッタ領域３４と接している。第１ゲート絶縁膜５１は、例えば、酸化シリコンである。

第１ゲート電極１３は、第１ゲート絶縁膜５１の中に設けられ、少なくともベース領域３２と第１ゲート絶縁膜５１を介して対向する。第１ゲート電極１３は、後述する第１ゲート電極パッド２１に電気的に接続される。第１ゲート電極１３は、例えば、不純物を含むポリシリコンである。図１（ａ）と図１（ｃ）に示すように、第１ゲート電極１３はＹ方向において延在し、且つＸ方向に複数設けられたストライプ形状を有する。

第２ゲートトレンチ４２はベース領域３２を貫通し、ドリフト領域３１に達する。第２ゲートトレンチ４２は、Ｘ方向において隣り合う第１ゲートトレンチ４１間に設けられる。第２ゲート絶縁膜５２は、第２ゲートトレンチ４２の底部と側部に設けられる。第２ゲート絶縁膜５２は、ドリフト領域３１、ベース領域３２、及びコンタクト領域３６と接している。第２ゲート絶縁膜５２は、例えば、酸化シリコンである。

第２ゲート電極１４は、第２ゲート絶縁膜５２の中に設けられる。第２ゲート電極１４は、Ｘ方向において、エミッタ領域３４と隣接しないように設けられている。第２ゲート電極１４は、第２ゲート電極パッド２２に電気的に接続される。第１ゲート絶縁膜５１と同様、図１（ａ）と図１（ｃ）に示すように、第２ゲート電極１４はＹ方向において延在し、且つＸ方向に複数設けられたストライプ形状を有する。第２ゲート電極１４は、例えば、不純物を含むポリシリコンである。

層間絶縁膜５３は、ベース領域３２とエミッタ電極１２との間、第１ゲート電極１３とエミッタ電極１２との間、及び第２ゲート電極１４とエミッタ電極１２との間に設けられる。

エミッタ領域３４は、ベース領域３２と層間絶縁膜５３との間に設けられるｎ＋型の半導体領域である。なお、図１（ｂ）ではエミッタ領域３４の上面全体とエミッタ電極１２との間に層間絶縁膜５３が設けられているように示した。しかし、図１０、１１に示すようにエミッタ領域３４の上面全体または一部はエミッタ電極１２と直接接するように設けられていてもよい。エミッタ領域３４の一部は、エミッタ電極１２と接し、電気的に接続される。エミッタ領域３４は第１ゲート絶縁膜５１に接し、第２ゲート絶縁膜５２と離間する。エミッタ領域３４は、第１ゲート電極１３を有するトランジスタのオン状態の際に電子の供給源となる。

コレクタ電極１１から、Ｚ方向においてコンタクト領域３６とエミッタ電極１２が接している境界部までの距離を距離１（Ｌ１）とする。コレクタ電極１１から、Ｚ方向においてエミッタ領域３４の上面までの距離を距離２（Ｌ２）とする。本実施形態の半導体装置１００は、距離１の方が、距離２よりも小さい。すなわち、第１ゲートトレンチ４１に設けられた層間絶縁膜５３は、第２ゲートトレンチ４２に設けられた層間絶縁膜５３よりもエミッタ電極１２側に位置している。

また、エミッタ電極１２とコンタクト領域３６の界面が、エミッタ領域３４と層間絶縁膜５３の界面よりもコレクタ電極１１側に位置している。したがって、エミッタ領域３４の側部はエミッタ電極１２と接している。

ドリフト領域３１、ベース領域３２、コレクタ領域３３、エミッタ領域３４、バッファ領域３５、コンタクト領域３６は、例えばシリコン（Ｓｉ）、炭化シリコン（ＳｉＣ）、または窒化ガリウム（ＧａＮ）などで構成される。

また、第１ゲート電極１３および第２ゲート電極１４は、図１のようにＸ方向において交互に１つずつ設けるのではなく、複数個ずつ交互に配列してもよい。

ここで、図１（ａ）に示すように、ＩＧＢＴのチャネルが形成される領域、すなわち電流が流れる領域をセル領域６０と定義する。図１（ａ）において、セル領域６０は一点鎖線囲まれた領域である。チャネルが形成されない、セル領域６０を囲む領域を終端領域６１と定義する。Ｘ方向において、セル領域６０のうち、終端領域６１との距離が小さい部分をセル領域６０のセル端部、セル領域６０のうち終端領域６１との距離が大きい部分をセル中央部と定義する。

第１ゲート電極パッド２１は半導体装置１００の終端領域に設けられ、且つＺ方向においてエミッタ電極１２側に設けられている。第１ゲート電極パッド２１、及び第１ゲート電極１３には、第１ゲート電圧（Ｖｇ１）が印加される。

第２ゲート電極パッド２２は半導体装置１００の終端領域に設けられ、且つＺ方向においてエミッタ電極１２側に設けられている。また、第２ゲート電極パッド２２は第１ゲート電極パッド２１と離間して設けられている。第２ゲート電極パッド２２、及び第２ゲート電極１４には、第２ゲート電圧（Ｖｇ２）が印加される。

図１（ｄ）に示すように、第１ゲート電極パッド２１、及び第２ゲート電極パッド２２は、ゲートドライバ７０と電気的に接続されている。ゲートドライバ７０は、第１ゲート電極パッド２１、及び第２ゲート電極パッド２２に印加される電圧を制御している。ゲートドライバ７０は、第１ゲート電極パッド２１には第１ゲート電圧（Ｖｇ１）を、第２ゲート電極パッド２２には第２ゲート電圧（Ｖｇ２）を印加する。

（半導体装置１００の動作）
半導体装置１００の動作について説明する。

図２は、第１ゲート電極パッド２１に印加される第１ゲート電圧（Ｖｇ１）と、第２ゲート電極パッド２２に印加される第２ゲート電圧（Ｖｇ２）のタイミングチャートである。図２の縦軸は、第１ゲート電圧（Ｖｇ１）と第２ゲート電圧（Ｖｇ２）に印加される電圧を示している。また、図２の横軸は時間を示しており、時間は時刻ｔ０、時刻ｔ１（第１のタイミング）、時刻ｔ２（第２のタイミング）、時刻ｔ３（第３のタイミング）、時刻ｔ４の順に経過する。

半導体装置１００のオフ状態では、エミッタ電極１２にはエミッタ電圧が印加される。エミッタ電圧は、例えば、０Ｖである。コレクタ電極１１にはコレクタ電圧が印加される。コレクタ電圧は、例えば、２００Ｖ以上６５００Ｖ以下である。

時刻ｔ０～時刻ｔ１において、半導体装置１００はオフ状態である。半導体装置１００のオフ状態では、第１ゲート電極パッド２１にターンオフ電圧（Ｖｏｆｆ）が印加される。すなわち、時刻ｔ０～時刻ｔ１において、第１ゲート電圧（Ｖｇ１）はオフ電圧（Ｖｏｆｆ）である。オフ電圧（Ｖｏｆｆ）は、第１ゲート絶縁膜５１に接するベース領域３２にｎ型の反転層が形成される閾値電圧（Ｖｔｈ）よりも小さい電圧であり、例えば、０Ｖまたは負電圧である。

第２ゲート電極パッド２２には初期電圧（Ｖ０）が印加される。すなわち、時刻ｔ０～時刻ｔ１において、第２ゲート電圧（Ｖｇ２）は初期電圧（Ｖ０）である。初期電圧（Ｖ０）は、第２ゲート絶縁膜５２と接するドリフト領域３１にｐ型反転層が形成されない電圧であり、例えば、０Ｖまたは正電圧ある。

時刻ｔ１において、半導体装置１００はターンオンする。時刻ｔ１において、第１ゲート電極パッド２１にオン電圧（Ｖｏｎ）が印加され、半導体装置１００はオン状態になる。オン電圧（Ｖｏｎ）とは、閾値電圧（Ｖｔｈ）を超える正電圧であり、例えば、１５Ｖである。すなわち、時刻ｔ１において、第１ゲート電圧（Ｖｇ１）はオン電圧（Ｖｏｎ）となる。この時、第１ゲート絶縁膜５１に接するベース領域３２にｎ型の反転層が形成され、半導体装置１００がオン状態になる。

時刻ｔ１～時刻ｔ３において、半導体装置１００はオン状態である。すなわち、時刻ｔ１から時刻ｔ３までの間、第１ゲート電圧（Ｖｇ１）はオン電圧（Ｖｏｎ）となる。オン状態では、エミッタ領域３４からベース領域３２（ｎ型の反転層）に電子が注入され、その後ドリフト領域３１、バッファ領域３５、コレクタ領域３３、コレクタ電極１１の順に電子が流れる。一方、コレクタ領域３３からバッファ領域３５には正孔が注入され、正孔はドリフト領域３１、ベース領域３２、エミッタ領域３４またはコンタクト領域３６、エミッタ電極１２の順に流れる。

時刻ｔ１において、第２ゲート電極パッド２２に第１電圧（Ｖ１）が印加される。第１電圧（Ｖ１）は、例えば、０Ｖまたは正電圧である。すなわち、時刻ｔ１において、第２ゲート電圧（Ｖｇ２）は第１電圧（Ｖ１）となる。第１電圧（Ｖ１）は、初期電圧（Ｖ０）と同じでも良い。

時刻ｔ３において、半導体装置１００はターンオフする。時刻ｔ３において、第１ゲート電極パッド２１にはオフ電圧（Ｖｏｆｆ）が印加され、半導体装置１００はオフ状態になる。すなわち、時刻ｔ３以降、第１ゲート電圧（Ｖｇ１）はオフ電圧（Ｖｏｆｆ）となる。

時刻ｔ２は、第１ゲート電極パッド２１の電圧をオン電圧（Ｖｏｎ）からオフ電圧（Ｖｏｆｆ）に変化させる前、すなわち、時刻ｔ３の前のタイミングである。時刻ｔ２において、第２ゲート電圧（Ｖｇ２）が第１電圧（Ｖ１）から第２電圧（Ｖ２）に切り替わる。第２電圧（Ｖ２）は負電圧であり、例えば、－１５Ｖ以上０Ｖ未満である。これにより、第２ゲート絶縁膜５２と接するドリフト領域３１にｐ型反転層が形成され、ドリフト領域３１中にある正孔がｐ型反転層を通ってエミッタ電極１２へ排出される。

時刻ｔ２と時刻ｔ３との間は、例えば、０．１マイクロ秒以上１０マイクロ秒以下である。

最後に、時刻ｔ４において、第２ゲート電圧（Ｖｇ２）は初期電圧（Ｖ０）に設定される。

（第１の実施形態の効果）
第１の実施形態に係る半導体装置１００の効果について、図３に示す比較例に係る半導体装置５００を用いて説明する。

図３は、比較例に係る半導体装置５００の断面図を示している。第１の実施形態に係る半導体装置１００と同じ部分については、同一の符号を付している。

比較例に係る半導体装置５００は、距離１（Ｌ１）と距離２（Ｌ２）が同じである点で、第１の実施形態に係る半導体装置１００と異なる。

第１の実施形態に係る半導体装置１００、及び比較例に係る半導体装置５００において、時刻ｔ２で第２ゲート電圧（Ｖｇ２）を第１電圧（Ｖ１）から第２電圧（Ｖ２）に変化させる。このとき、第２ゲート絶縁膜５２と接するドリフト領域３１にｐ型反転層が形成される。時刻ｔ２～時刻ｔ３において正孔がドリフト領域３１、及びｐ型反転層中を通過し、エミッタ電極１２へ排出される。

ここで、第１の実施形態に係る半導体装置１００は、距離１が距離２よりも小さく、時刻ｔ２～時刻ｔ３において正孔がドリフト領域３１、及びｐ型反転層を通過する距離が比較例に係る半導体装置５００に比べて小さくなる。すなわち、第１の実施形態の半導体装置１００は、正孔がドリフト領域３１、及びｐ型反転層を通過する経路における電気抵抗が小さくなる。そのため、第１の実施形態の半導体装置１００は、正孔を効率よくエミッタ電極１２に排出することができるため、ターンオフ時のスイッチング損失を小さくすることが可能となる。

また、第１の実施形態に係る半導体装置１００、及び比較例に係る半導体装置５００においては、第２ゲートトレンチ４２の底部に接するドリフト領域３１に正孔が集中しやすい。集中した正孔によって、耐圧が減少するダイナミックアバランシェという現象が生じ、半導体素子が破壊される可能性がある。第１の実施形態に係る半導体装置１００においては、半導体装置５００に比べ、集中した正孔がコンタクト領域を通してより効率的に排出される。そのため、半導体素子の破壊耐量が向上する。

以上、第１の実施形態に係る半導体装置１００によれば、スイッチング損失の低減、及び破壊耐量の向上をすることができる。

［第１の実施形態の変形例］
第１の実施形態の変形例に係る半導体装置１０１について、図４を参照して説明する。図４は、第１の実施形態の変形例に係る半導体装置１０１の断面図を示している。第１の実施形態と重複する点については、記載を省略する。

半導体装置１０１は、Ｚ方向における第２ゲート電極１４の長さが第１ゲート電極１３の長さと同じである点で半導体装置１００と異なる。しかし、半導体装置１０１は半導体装置１００と同様に、距離１が距離２よりも小さく、時刻ｔ２～時刻ｔ３において正孔がドリフト領域３１、及びｐ型反転層を通過する距離が半導体装置５００に比べて小さい。そのため、半導体装置１０１は、半導体装置１００と同様の効果を得ることができる。

［第２の実施形態］
第２の実施形態の半導体装置２００について、図５を参照して説明する。図５は、第２の実施形態の半導体装置２００に係る断面図を示している。

第２の実施形態に係る半導体装置２００は、半導体装置１００において複数設けられた第１ゲート電極１３のうち少なくとも１つ以上の第１ゲート電極１３がダミー電極１５に変更される点で、半導体装置１００と異なる。半導体装置２００において、第２ゲート電極１４とダミー電極１５との間に設けられたベース領域３２は、ベース領域３２上に設けられた層間絶縁膜５３によってエミッタ電極１２と絶縁されている。すなわち、半導体装置２００においては、第２ゲート電極１４とダミー電極１５との間には第２ゲート絶縁膜５２、ドリフト領域３１、及びベース領域３２のみが形成されている。ここで、第１の実施形態と重複する点については、記載を省略する。

ダミー電極１５は、例えば、エミッタ電極１２と電気的に接続されている。すなわち、ダミー電極１５はエミッタ電極１２と同電位である。

ダミー電極１５は、ゲート電極として機能していない。したがって、ダミー電極１５の数を変更することにより、半導体装置２００はチャネル密度を調整することが可能となる。チャネル密度の変更は、オン電圧とターンオフ損失の調整に繋がる。よって、半導体装置２００は、ダミー電極１５の数を調整することにより、オン電圧とターンオフ損失を適宜調整することが可能である。

また、半導体装置２００のダミー電極１５は、エミッタ電極１２に接続されている。ダミー電極１５はフローティングでもチャネル密度の調整は可能である。しかしながら、ダミー電極１５がフローティングの場合、ダミー電極１５の電位不安定性による半導体装置２００の誤動作や発熱などが生じ得る。一方、ダミー電極１５がエミッタ電位の場合、半導体装置２００の誤動作、及び発熱を抑制できる。したがって、半導体装置２００は、素子特性の破壊を抑制することが可能となる。

なお、ダミー電極１５はゲート電位でもチャネル密度の調整は可能である。ダミー電極１５がゲート電位の場合、ゲート容量増加によるスイッチング速度の低下が生じ得るが、コレクタ電極１１とエミッタ電極１２間の電圧変化や、電流変化を抑制することができる。その結果、ダミー電極１５がゲート電位である半導体装置２００は、サージ電圧やサージ電流を抑制することが可能となる。

さらにまた、半導体装置２００において、第２ゲート電極１４とダミー電極１５との間に位置するドリフト領域３１とベース領域３２は、層間絶縁膜５３によってエミッタ電極１２とは絶縁されている。したがって、正孔は第２ゲート電極１４とダミー電極１５との間に位置するドリフト領域３１とベース領域３２からは排出されずに蓄積される。その結果、半導体装置２００は、オン電圧を低下させることが可能となる。

第２の実施形態に係る半導体装置２００は、以上説明した点以外は、第１の実施形態に係る半導体装置１００と同様であり、距離２よりも距離１の方が小さい。そのため、正孔が効率よくエミッタ電極１２に排出され、ターンオフ時のスイッチング損失が小さくなる。また、第１の実施形態に係る半導体装置１００と同様、ダイナミックアバランシェにより生じた正孔による半導体素子の破壊を抑制することができる。

なお、図５において、第２ゲート電極１４間に挟まれるダミー電極１５は１つであるように示したが、複数個設けられていてもよい。

また、図５において、第２ゲート電極１４とダミー電極１５との間に設けられたベース領域３２は２ヵ所あり、ベース領域３２上に設けられた層間絶縁膜５３によってエミッタ電極１２と絶縁されているように示した。しかしながら、第２ゲート電極１４とダミー電極１５との間に設けられた複数のベース領域３２のうちいずれかが、層間絶縁膜５３を貫通するエミッタ電極１２と接続されていてもよい。その場合、エミッタ電極１２との接触面積を変えることにより、上記で説明した効果を調整可能である。

［第２の実施形態の変形例］
第２の実施形態の変形例に係る半導体装置２０１について、図６を参照して説明する。図６は、第２の実施形態の変形例に係る半導体装置２０１の断面図を示している。第２の実施形態と重複する点については、記載を省略する。

第２の実施形態の変形例に係る半導体装置２０１は、第１の実施形態において、複数設けられた第２ゲート電極１４のうち少なくとも１つ以上の第２ゲート電極１４がダミー電極１５に置換される。半導体装置２０１において、第１ゲート電極１３とダミー電極１５との間に設けられたベース領域３２は、ベース領域３２上に設けられた層間絶縁膜５３によってエミッタ電極１２と絶縁されている。すなわち、半導体装置２０１においては、第１ゲート電極１３とダミー電極１５との間には第１ゲート絶縁膜５１、ドリフト領域３１、及びベース領域３２のみが形成されている。ここで、第１の実施形態と重複する点については、記載を省略する。

半導体装置２０１は、第２の実施形態の半導体装置２００と同様、ダミー電極１５はゲート電極として機能しない。そのため、半導体装置２００は、ダミー電極１５の数を調整することにより、オン電圧とターンオフ損失を適宜調整することが可能である。また、半導体装置２００は、素子特性の破壊を抑制することが可能である。さらにまた、半導体装置２００は、オン電圧を低下させることが可能である。

加えて、第１の実施形態に係る半導体装置１００と同様に、距離２よりも距離１の方が小さい。そのため、半導体装置２００は、正孔が効率よくエミッタ電極１２に排出され、ターンオフ時のスイッチング損失が小さくなる。また、半導体装置２００は、ダイナミックアバランシェによる半導体素子の破壊耐量が向上する。

［第３の実施形態］
第３の実施形態に係る半導体装置３００について、図７を参照して説明する。図７は、第３の実施形態に係る半導体装置３００の終端領域６１に近いセル領域６０の断面図を示している。図７は素子領域の構造を示しているが、紙面左側が終端領域６１側である。第２の実施形態と重複する点については、記載を省略する。

第３の実施形態に係る半導体装置３００は、第２の実施形態において、セル領域６０のうち終端領域６１に近いセル領域６０にダミー電極１５が設けられている。半導体装置３００において、第２ゲート電極１４とダミー電極１５との間に設けられたベース領域３２は、ベース領域３２上に設けられた層間絶縁膜５３によってエミッタ電極１２と絶縁されている。すなわち、半導体装置３００においては、第２ゲート電極１４とダミー電極１５との間には第２ゲート絶縁膜５２、ドリフト領域３１、及びベース領域３２のみが形成されている。ここで、第１の実施形態と重複する点については、記載を省略する。さらに、ダミー電極１５に隣接する第２ゲート電極１４は、Ｘ方向において第２ゲート絶縁膜５２を介してコンタクト領域３６と隣接し、層間絶縁膜５３を貫通するエミッタ電極１２と電気的に接続される。

終端領域６１には、オン状態の際、正孔が広がる。ターンオフ時に、終端領域６１に近い第２ゲート電極１４に正孔が集中して排出されるため、局所的に電流密度が高くなる。このため、半導体装置の破壊が生じるおそれがある。

一方、第３の実施形態の半導体装置３００は、終端領域６１に近いセル領域６０にダミー電極１５を有している。さらに、ダミー電極１５に隣接する第２ゲート電極１４は、Ｘ方向において第２ゲート絶縁膜５２を介して、コンタクト領域３６と隣接し、層間絶縁膜５３を貫通するエミッタ電極１２と電気的に接続される。そのため、ターンオフ時に終端領域６１にある正孔を排出しやすくなる。

また、第２ゲート電極１４とダミー電極１５との間に位置するドリフト領域３１とベース領域３２は、層間絶縁膜５３によってエミッタ電極１２とは絶縁されている。したがって、正孔は第２ゲート電極１４とダミー電極１５との間に位置するドリフト領域３１とベース領域３２からは排出されずに蓄積される。その結果、半導体装置３００は、オン電圧を低下させることが可能となることに加え、ターンオフ時における、終端領域６１に近い第２ゲート電極１４への正孔集中を抑制することが可能となる。

半導体装置３００は、第２の実施形態に係る半導体装置２００と同様、ダミー電極１５はゲート電極として機能しない。そのため、そのため、半導体装置３００は、ダミー電極１５の数を調整することにより、オン電圧とターンオフ損失を適宜調整することが可能である。また、半導体装置３００は、素子特性の破壊を抑制することが可能である。さらにまた、半導体装置３００は、オン電圧を低下させることが可能である。

加えて、第１の実施形態に係る半導体装置１００と同様に、距離２よりも距離１の方が小さい。そのため、半導体装置３００は、正孔が効率よくエミッタ電極１２に排出され、ターンオフ時のスイッチング損失が小さくなる。また、半導体装置３００は、ダイナミックアバランシェによる半導体素子の破壊耐量が向上する。

［第４の実施形態］
第４の実施形態に係る半導体装置４００について、図８を参照して説明する。図８は、第４の実施形態に係る半導体装置４００の終端領域６１に近いセル領域６０の断面図を示している。図８は素子領域の構造を示しているが、紙面左側が終端領域６１側である。図９は、第４の実施形態に係る半導体装置４００の平面図である。図９は、半導体装置４００の外縁と第２ゲート電極１４のみを模式的に示し、他の構成要素は省略している。また、図を見やすくするために、第２ゲート電極１４は灰色で示している。ここで、第１の実施形態と重複する点については、記載を省略する。

第４の実施形態に係る半導体装置４００は、終端領域６１に近いセル領域６０に第２ゲート電極１４が複数形成された点で、第１の実施形態に係る半導体装置１００と異なる。詳細には、半導体装置４００はセル領域６０の中央領域よりも、終端領域６１に近いセル領域６０に第２ゲート電極１４が形成される割合が高い。

上述の如く、半導体装置４００には、セル領域６０と終端領域６１が設定されている。終端領域６１はセル領域６０を囲んでいる。セル領域６０には、第１ゲート電極１３と第２ゲート電極１４が配置されている。そして、セル領域６０において、Ｘ方向（第２方向）の両端に位置する領域は、Ｘ方向の中央に位置する領域と比較して、第２ゲート電極１４の配列密度が高い。

このため、セル領域６０に配置された複数の第２ゲート電極１４のうち、Ｘ方向（第２方向）において終端領域６１に最も近い第１の第２ゲート電極１４ａと、第１の第２ゲート電極１４ａの隣に配置された第２の第２ゲート電極１４ｂとの距離を第１距離Ｄ１とし、第２の第２ゲート電極１４ｂよりもセル領域６０の中心側に配置された第３の第２ゲート電極１４ｃと、第３の第２ゲート電極１４ｃの隣に配置された第４の第２ゲート電極１４ｄとの距離を第２距離Ｄ２とすると、第１距離Ｄ１は第２距離Ｄ２よりも短い。なお、セル領域６０の中心とは、Ｚ方向から見てセル領域６０の形状が矩形である場合はセル領域６０の対角線の交点であり、例えば、半導体装置４００の対角線の交点と略一致する。

第４の実施形態に係る半導体装置４００は、セル領域６０側に第２ゲート電極１４が複数形成されている。このため、ターンオフ時に終端領域６１に存在する正孔を排出しやすくなり、より電流密度の上昇を防ぐことができる。したがって、半導体装置４００は半導体素子の破壊を抑制できる。

第４の実施形態に係る半導体装置４００は、以上説明した点以外は、第１実施形態に係る半導体装置１００と同様であり、距離２よりも距離１の方が小さい。そのため、半導体装置４００は、正孔が効率よくエミッタ電極１２に排出され、ターンオフ時のスイッチング損失が小さくなる。また、半導体装置４００は、ダイナミックアバランシェによる半導体素子の破壊耐量が向上する。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１１ コレクタ電極（第１電極）
１２ エミッタ電極（第２電極）
１３ 第１ゲート電極
１４ 第２ゲート電極
１４ａ 第１の第２ゲート電極
１４ｂ 第２の第２ゲート電極
１４ｃ 第３の第２ゲート電極
１４ｄ 第４の第２ゲート電極
１５ ダミー電極
２１ 第１ゲート電極パッド
２２ 第２ゲート電極パッド
３１ ドリフト領域（第１半導体領域）
３２ ベース領域（第２半導体領域）
３３ コレクタ領域（第３半導体領域）
３４ エミッタ領域（第４半導体領域）
３５ バッファ領域
３６ コンタクト領域
４１ 第１ゲートトレンチ
４２ 第２ゲートトレンチ
５１ 第１ゲート絶縁膜（第１絶縁膜）
５２ 第２ゲート絶縁膜（第２絶縁膜）
５３ 層間絶縁膜（第３絶縁膜）
６０ セル領域
６１ 終端領域
７０ ゲートドライバ
１００、１０１、２００、２０１、３００、４００、５００ 半導体装置
ｔ１ 第１のタイミング
ｔ２ 第２のタイミング
ｔ３ 第３のタイミング

Claims (12)

1. 第１電極と、
   第１方向において前記第１電極と離間して設けられた第２電極と、
   前記第１方向において、前記第１電極と前記第２電極との間に設けられた第１導電型の第１半導体領域と、
   前記第１半導体領域と前記第２電極との間に設けられた第２導電型の第２半導体領域と、
   前記第１半導体領域と前記第１電極との間に設けられ、前記第１電極と電気的に接続された第２導電型の第３半導体領域と、
   前記第１方向と交わる第２方向において、第１絶縁膜を介して前記第２半導体領域と対向し、且つ前記第１絶縁膜に接する第３絶縁膜を介して前記第２電極と対向する複数の第１ゲート電極と、
   前記第２方向において第２絶縁膜を介して前記第２半導体領域と対向し、且つ前記第２絶縁膜に接する前記第３絶縁膜を介して前記第２電極と対向し、前記第１ゲート電極とは異なる電圧が印加される複数の第２ゲート電極と、
   前記第２半導体領域と前記第２電極との間に設けられ、前記第１絶縁膜または前記第３絶縁膜を介して前記第１ゲート電極と隣接する第１導電型の第４半導体領域と、
   前記第２半導体領域と前記第２電極との間に設けられ、前記第２絶縁膜または前記第３絶縁膜を介して前記第２ゲート電極に隣接し、且つ前記第２電極と電気的に接する境界部を有する第２導電型の第５半導体領域とを有し、
   前記第４半導体領域の上面と前記第１電極との距離は、前記境界部と前記第１電極との距離よりも大きい半導体装置。
2. 前記第５半導体領域の第２導電型不純物濃度は、前記第２半導体領域の第２導電型不純物濃度よりも高い請求項１に記載の半導体装置。
3. 前記第１ゲート電極と電気的に接続される第１ゲート電極パッドと、
   前記第２ゲート電極と電気的に接続される第２ゲート電極パッドと、
   をさらに有する請求項１または２に記載の半導体装置。
4. 第１の前記第１ゲート電極と、前記第１の前記第１ゲート電極に隣接する前記第１ゲート電極または前記第２ゲート電極と、の間に位置する前記第５半導体領域が前記第２電極と接触する面積は、第２の前記第１ゲート電極と、前記第２の前記第１ゲート電極に隣接する前記第１ゲート電極または前記第２ゲート電極と、の間に位置する前記第５半導体領域が前記第２電極と接触する面積とは異なる請求項１乃至３いずれか１つに記載の半導体装置。
5. 前記第１ゲート電極と、前記第１ゲート電極に隣接する前記第１ゲート電極または前記第２ゲート電極と、の間に位置する前記第２半導体領域は、前記第２電極と電気的に絶縁されている請求項１乃至４いずれか１つに記載の半導体装置。
6. 前記複数の前記第１ゲート電極のうち、少なくとも１つ以上の前記第１ゲート電極が前記第２電極と電気的に接続されている請求項１乃至５いずれか１つに記載の半導体装置。
7. 前記第１ゲート電極と前記第２ゲート電極とを有するセル領域と、
   前記セル領域を囲む終端領域と、
   を有し、
   前記第２方向において、前記終端領域側に設けられた前記第１ゲート電極が前記第２電極に接続され、
   前記第２電極に接続された前記第１ゲート電極に隣接する前記第２ゲート電極は、前記第２絶縁膜を介して前記第５半導体領域と隣接する請求項１乃至６いずれか１つに記載の半導体装置。
8. 前記第１ゲート電極と前記第２ゲート電極とを有するセル領域と、
   前記セル領域を囲む終端領域と、
   を有し、
   前記セル領域に配置された複数の前記第２ゲート電極のうち、前記第２方向において前記終端領域に最も近い第１の前記第２ゲート電極と、前記第１の第２ゲート電極の隣に配置された第２の前記第２ゲート電極との第１距離は、前記第２の第２ゲート電極よりも前記セル領域の中心側に配置された第３の前記第２ゲート電極と、前記第３の第２ゲート電極の隣に配置された第４の前記第２ゲート電極との第２距離よりも短いことを特徴とする請求項１乃至６いずれか１つに記載の半導体装置。
9. 前記第２方向において前記終端領域からの距離が小さい前記セル領域は、前記第２方向において前記終端領域からの距離が大きい前記セル領域よりも前記第２ゲート電極が多く設けられていることを特徴とする請求項７に記載の半導体装置。
10. 請求項１乃至９のいずれか１つに記載の半導体装置の制御方法であって、
    第１のタイミングで、前記第１ゲート電極に印加される第１ゲート電圧を閾値電圧未満の電圧から前記閾値電圧以上の電圧に変化させ、
    前記第１のタイミングに続く第２のタイミングで、第２ゲート電極に印加される第２ゲート電圧を第１電圧から第２電圧に変化させ、
    前記第２のタイミングに続く第３のタイミングで、前記第１ゲート電圧を前記閾値電圧以上の電圧から前記閾値電圧未満の電圧に変化させる半導体装置の制御方法。
11. 前記第２電圧は、第１導電型がｎ型の場合には負電圧であり、第１導電型がｐ型の場合には正電圧である請求項１０に記載の半導体装置の制御方法。
12. 前記第２ゲート電極に前記第２電圧が印加されることにより、前記第２絶縁膜に接する前記第１半導体領域に反転層が形成される請求項１０または１１に記載の半導体装置の制御方法。

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