JP5228800B2 - 絶縁ゲート型半導体装置の駆動回路 - Google Patents

Description

本発明は、トレンチゲート構造の絶縁ゲート型トランジスタ（以下、ＩＧＢＴという）等のような絶縁ゲート型半導体装置の駆動回路に関するものである。

従来、トレンチゲート構造のＩＧＢＴとして、特許文献１に示すものがある。この文献に開示されたＩＧＢＴでは、複数のトレンチゲートの間に位置するｐ型ベース領域すべてではなく、選択的にｎ型エミッタ層を形成した構造としている。このような構造とすることにより、エミッタ電極へつながるｐ型ベース領域と、絶縁膜で覆われているダミーベース層が、トレンチゲートによって分離されて存在した構成のＩＧＢＴとしている。

このような構造では、オン状態において、エミッタ電極への正孔の排出が制限され、ダミーベース層に正孔が蓄積される。このため、伝導度変調が促進されて低オン電圧が実現できる。

また、発展型として、ダミーベース層にダミーのトレンチ電極を入れてエミッタ電位に接続するものが特許文献２に開示されている。このように、ダミートレンチ電極を備えた構造とすることにより、遮断時の電界緩和が実現し、より高耐圧と低オン電圧を実現することが可能となる。
特開２００１−３０８３２７号公報 特開２００７−２６６５７０号公報（図９参照）

しかしながら、上記特許文献１、２に示される構造のＩＧＢＴでは、ターンオンと、ターンオフの時に、ゲートの負性容量による大きなサージが発生するという問題点がある。

すなわち、ターンオンの時には ダミーベース層に少数キャリアが急激に蓄積されることにより、ゲートのキャリアが充電から放出に転じるタイミング（いわゆる負性容量特性）が生じる。これがターンオン時のサージ（以下、ターンオンサージという）を大きくする原因となる。

一方、ターンオフの時には、ダミーベース層から少数キャリアが放出されることにより、ゲートのキャリアが放電から充電に転じるタイミングが生じる。これがターンオフ時のサージ（以下、ターンオフサージという）を大きくする原因となる。

なお、これらターンオンサージおよびターンオフサージを防ぐためにダミートレンチ電極をゲートに接続してゲート容量を大きくし、よりソフトなスイッチングにする方法も考えられるが、ターンオフ損失が増大してしまうという問題がある。

本発明は上記点に鑑みて、ターンオンサージを抑制できる絶縁ゲート型の半導体装置の駆動回路を提供することを第１の目的とする。また、ターンオフサージを抑制できる絶縁ゲート型の半導体装置の駆動回路を提供することを第２の目的とする。さらに、ターンオフ損失を抑制しつつ、ターンオンサージやターンオフサージを抑制できる絶縁ゲート型の半導体装置の駆動回路を提供することを第３の目的とする。

上記目的を達成するため、請求項１に記載の発明では、ゲート電極（７ａ）およびダミーゲート電極（７ｂ）に対して所定電圧を印加してキャリアのチャージを行うための第１スイッチ素子（２０）と、ゲート電極（７ａ）およびダミーゲート電極（７ｂ）に対してチャージされたキャリアの引き抜きを行うための第２スイッチ素子（２１）とを有するスイッチング手段（２０、２１）と、第２スイッチ素子（２１）を通じてゲート電極（７ａ）からのキャリアの引き抜きを行う経路に備えられた第１抵抗（２２）と、第１スイッチ素子（２０）を通じて所定電圧をダミーゲート電極（７ｂ）に対して印加する経路に備えられた第２抵抗（２３）と、第１スイッチ素子（２０）および第２スイッチ素子（２１）の間において、第１スイッチ素子（２０）を通じてゲート電極（７ａ）に対して所定電圧を印加する経路となり、かつ、第２スイッチ素子（２１）を通じてダミーゲート電極（７ｂ）からのキャリアの引き抜きを行う経路となる位置に備えられた第３抵抗（２４）とを備えている。

そして、第１スイッチ素子（２０）をオン、第２スイッチ素子（２１）をオフすることによって所定電圧がゲート電極（７ａ）およびダミーゲート電極（７ｂ）に印加されるようにすると共に、第１スイッチ素子（２０）をオフ、第２スイッチ素子（２１）をオンすることによってゲート電極（７ａ）およびダミーゲート電極（７ｂ）にチャージされたキャリアの引き抜きを行うように構成され、第２抵抗（２３）の抵抗値（Ｒｇ２）が第１抵抗（２２）の抵抗値（Ｒｇ１）と第３抵抗（２４）の抵抗値（Ｒｇ３）の合計値（Ｒｇ１＋Ｒｇ３）よりも小さくされていることを特徴としている。

このような構成によれば、ターンオン時には、ダミーゲート電極（７ｂ）の方がゲート電極（７ａ）よりも早くチャージされるようにできる。これにより、ゲート電圧・電流が激しく振動することを抑制でき、ターンオンサージを抑制することが可能となる。加えて、フロート層（３ｂ、３ｃ）内にダミーゲート電極（７ｂ）側から広がる空乏層の影響によって、実効的なフロート層幅を狭くすることができる。これによってネガティブゲートチャージを抑制し、さらにゲート電圧・電流が激しく振動することを抑制でき、ターンオンサージを抑制することが可能となる。

請求項２に記載の発明では、第１抵抗（２２）の抵抗値（Ｒｇ１）が第２抵抗（２３）の抵抗値（Ｒｇ２）と第３抵抗（２４）の抵抗値（Ｒｇ３）の合計値（Ｒｇ２＋Ｒｇ３）よりも小さくされていることを特徴としている。

このような構成によれば、ターンオフ時には、ダミーゲート電極（７ｂ）のゲート電圧の方がゲート電極（７ａ）のゲート電圧よりも高く維持される。これにより、ゲートに流れ込む変異電流が抑えることができ、ターンオフサージを抑制することが可能となる。加えて、フロート層（３ｂ、３ｃ）内にダミーゲート電極（７ｂ）側から広がる空乏層の影響によって、実効的なフロート層幅を狭くすることができる。これによってネガティブゲートチャージを抑制し、さらにゲート電圧・電流が激しく振動することを抑制でき、ターンオフサージを抑制することが可能となる。

請求項３に記載の発明では、ゲート電極（７ａ）に対して所定電圧を印加してキャリアのチャージを行うと共に、所定電圧の印加をやめてゲート電極（７ａ）にチャージされたキャリアの引き抜きを行う第１ゲートドライブ回路（２７）と、ダミーゲート電極（７ｂ）に対して所定電圧を印加してキャリアのチャージを行うと共に、所定電圧の印加をやめてダミーゲート電極（７ｂ）にチャージされたキャリアの引き抜きを行う第２ゲートドライブ回路（２８）と、を備え、ターンオン時に、第１ゲートドライブ回路（２７）がゲート電極（７ａ）に対して所定電圧を印加するタイミングよりも、第２ゲートドライブ回路（２８）がダミーゲート電極（７ｂ）に対して所定電圧を印加するタイミングの方が早くされることで、ダミーゲート電極（７ｂ）側からフロート層（３ｂ、３ｃ）内に広がる空乏層により実効的なフロート層（３ｂ、３ｃ）の幅を狭めることを特徴としている。

このような構成においても、ターンオン時には、ダミーゲート電極（７ｂ）の方がゲート電極（７ａ）よりも早くチャージされるようにできる。これにより、請求項１と同様の効果を得ることができる。

請求項４に記載の発明では、ターンオフ時に、第１ゲートドライブ回路（２７）がゲート電極（７ａ）のキャリアの引き抜きを行うタイミングの方が、第２ゲートドライブ回路（２８）のキャリアの引き抜きを行うタイミングよりも早くされていることを特徴としている。

このような構成においても、ターンオフ時には、ダミーゲート電極（７ｂ）のゲート電圧の方がゲート電極（７ａ）のゲート電圧よりも高く維持される。これにより、請求項２と同様の効果を得ることができる。

請求項５に記載の発明では、第１スイッチ素子（２０）および第２スイッチ素子（２１）の間において、第１スイッチ素子（２０）を通じてゲート電極（７ａ）に対して所定電圧を印加する経路となり、かつ、第２スイッチ素子（２１）を通じてダミーゲート電極（７ｂ）からのキャリアの引き抜きを行う経路となる位置に備えられたツェナーダイオード（２９ａ、２９ｂ）とを備え、ツェナーダイオード（２９ａ、２９ｂ）は、第１スイッチ素子（２０）側にカソードを向け第２スイッチ素子（２１）側にアノードを向けて配置されたもの（２９ｂ）を備えていることを特徴としている。

このような構成においても、ターンオン時には、ダミーゲート電極（７ｂ）の方がゲート電極（７ａ）よりも早くチャージされるようにできる。これにより、請求項１と同様の効果を得ることができる。

請求項６に記載の発明では、ツェナーダイオード（２９ａ、２９ｂ）は、第１スイッチ素子（２０）側にアノードを向け第２スイッチ素子（２１）側にカソードを向けて配置されたもの（２９ａ）も備えていることを特徴としている。

このような構成においても、ターンオフ時には、ダミーゲート電極（７ｂ）のゲート電圧の方がゲート電極（７ａ）のゲート電圧よりも高く維持される。これにより、請求項２と同様の効果を得ることができる。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。

（第１実施形態）
本発明の第１実施形態について説明する。図１は、本実施形態にかかるＩＧＢＴが備えられたＩＧＢＴ駆動回路において、ＩＧＢＴ部分を断面で表した部分断面模式図である。また、図２は、図１に示すＩＧＢＴ駆動回路に備えられたＩＧＢＴの上面レイアウト図であり、図３は、図２の部分拡大図である。なお、図１は、図３のＡ−Ａ断面に相当している。また、図２、図３は、断面図ではないが、図の理解を容易にするために部分的にハッチングを示してある。以下、これらの図を参照して、本実施形態にかかるＩＧＢＴ駆動回路について説明する。

まず、ＩＧＢＴ駆動回路に備えられたＩＧＢＴの構成について説明する。図１に示すように、一面側を主表面とするｐ⁺型基板１にＩＧＢＴが形成されている。ｐ⁺型基板１には、高不純物濃度のものが用いられている。このｐ⁺型基板１の主表面上にエピタキシャル成長などによりｐ⁺型基板１よりも低不純物濃度となるように形成されたｎ^-型ドリフト層２が備えられている。

また、ｎ^-型ドリフト層２の表層部には、所定厚さのｐ型ベース領域３が形成されている。さらに、ｐ型ベース領域３を貫通してｎ^-型ドリフト層２まで達するように複数個のトレンチ４が形成されており、このトレンチ４によってｐ型ベース領域３が複数個に分離されている。具体的には、図１の断面（図３のＡ−Ａ断面）においては、トレンチ４は複数個等間隔に形成されており、図１の奥行き方向（紙面垂直方向）において各トレンチ４が平行に延設されたのち、図２および図３に示すように、先端部において引き回されることで環状構造とされている。そして、各トレンチ４が構成する環状構造は複数本ずつ（本実施形態の場合は３本ずつ）を１組として多重リング構造が構成され、隣接する多重リング構造同士の長手方向が平行となるように配置されている。以下、複数個のトレンチ４のうち、最外周に配置されたものを最外周トレンチ４ａ、その内側のものを内周トレンチ４ｂと言う。

隣接する多重リング構造の最外周トレンチ４ａ同士の間に配置されているｐ型ベース領域３は、チャネル領域を構成するチャネルｐ層３ａであり、このチャネルｐ層３ａの表層部に、ｎ⁺型エミッタ領域５が形成されている。

ｎ⁺型エミッタ領域５は、ｎ^-型ドリフト層２よりも高不純物濃度で構成され、ｐ型ベース領域３内において終端しており、かつ、最外周トレンチ４ａの側面に接するように配置されている。より詳しくは、最外周トレンチ４ａの長手方向に沿って棒状に延設され、最外周トレンチ４ａの先端よりも内側で終端した構造とされている。このため、複数個のトレンチ４のうち、このｎ⁺型エミッタ領域５の両側に配置された最外周トレンチ４ａがゲート電極形成用とされ、それ以外の内周トレンチ４ｂがダミートレンチ用とされる。

具体的には、各トレンチ４内は、各トレンチ４の内壁表面を覆うように形成されたゲート絶縁膜６と、このゲート絶縁膜６の表面に形成されたドープトＰｏｌｙ−Ｓｉ等により構成されるゲート電極７ａ、７ｂとにより埋め込まれている。そして、図１および図２に示すように、ゲート電極７ａ、７ｂのうち、ｎ⁺型エミッタ領域５の両側に配置された最外周トレンチ４ａ内に形成されたゲート電極７ａは、ゲート電圧が印加されるゲート配線１１に電気的に接続され、それ以外の内周トレンチ４ｂ内に形成されたダミーゲート電極７ｂは、ダミーゲート配線１２に電気的に接続されている。

また、多重リング構造を構成する各トレンチ４のうちの最外周トレンチ４ａとそれよりも内側の内周トレンチ４ｂに挟まれたｐ型ベース領域３にて第１フロート層３ｂが構成されていると共に、内周トレンチ４ｂの間に挟まれたｐ型ベース領域３にて第２フロート層３ｃが構成されている。これらの第１、第２フロート層３ｂ、３ｃは、図示しないフロート配線に電気的に接続されていても良いが、本実施形態ではフローティング状態にしてある。

ゲート電極７ａやダミーゲート電極７ｂとの電気的な接続は、各配線同士が短絡しない構造であればどのようなものであっても構わないが、本実施形態では、図３に示す構造により実現している。

すなわち、チャネルｐ層３ａや各フロート層３ｂ、３ｃの表面を絶縁膜（図示せず）で覆い、この絶縁膜を介して、ゲート電極７ａを構成するドープトＰｏｌｙ−Ｓｉ９がチャネルｐ層３ａの上まで延設されるようにすることで、ゲート電極７ａが先端位置においてドープトＰｏｌｙ−Ｓｉ９を通じて電気的に接続されるようにしてある。そして、層間絶縁膜（図示せず）にて各部を絶縁し、この層間絶縁膜に形成したコンタクトホール１０ａを通じてドープトＰｏｌｙ−Ｓｉ９の一部のみを露出させ、その上にゲート配線１１を配置することで、各ゲート電極７ａとゲート配線１１との電気的な接続を行っている。

また、ダミーゲート電極７ｂを構成するドープトＰｏｌｙ−Ｓｉ９が絶縁膜を介して第２フロート層３ｃの上まで延設されるようにすることで、ダミーゲート電極７ｂが先端位置においてドープトＰｏｌｙ−Ｓｉ９を通じて電気的に接続されるようにしてある。そして、層間絶縁膜（図示せず）にて各部を絶縁し、この層間絶縁膜に形成したコンタクトホール１０ｂを通じてドープトＰｏｌｙ−Ｓｉ９の一部のみを露出させ、その上にダミーゲート配線１２を配置することで、各ダミーゲート電極７ｂとダミーゲート配線１２との電気的な接続を行っている。

また、エミッタ電極１３は、図示しない層間絶縁膜に形成されたコンタクトホール１０ｃを通じてｎ⁺型エミッタ領域５やチャネルｐ層３ａと電気的に接続されている。

さらに、ゲート配線１１とダミーゲート配線１２、さらにｎ⁺型エミッタ領域５と電気的に接続されるエミッタ電極１３は、図２および図３に示されるように各トレンチ４の長手方向と垂直方向に対して平行となるように配列されている。具体的には、エミッタ電極１３がセル内部上を広面積で覆うように配置され、それよりもトレンチ４の先端位置においてダミーゲート配線１２およびゲート配線１１が順に平行な直線状に配置されている。

そして、図２に示されるように、エミッタ電極１３の両側それぞれにゲート配線１１およびダミーゲート配線１２を配置すると共に、各ゲート配線１１およびダミーゲート配線１２をエミッタ電極１３の周囲に引き回した構造としている。さらに、ゲート配線１１と外部とを接続するためのゲートパット１１ａ、ダミーゲート配線１２と外部とを接続するためのダミーゲートパッド１２ａをトレンチ４から離れた位置（セル外部）に備えている。

一方、ｐ⁺型基板１の裏面側には、コレクタ電極１４が形成されている。このようにして、本実施形態にかかるＩＧＢＴ駆動回路に備えられたＩＧＢＴが構成されている。

そして、このように構成されたＩＧＢＴに対して、ＮＰＮトランジスタ２０およびＰＮＰトランジスタ２１を備えたスイッチ手段に相当するスイッチ回路と、抵抗値Ｒｇ１〜Ｒｇ３とされた第１〜第３抵抗２２〜２４が接続されることにより、ゲート駆動回路が構成されている。具体的には、ＮＰＮトランジスタ２０およびＰＮＰトランジスタ２１の互いのベース端子同士が電気的に接続され、ＮＰＮトランジスタ２０のコレクタ端子に電源２５が発生させる所定電圧が印加されると共に、ＰＮＰトランジスタ２１のコレクタ端子にＧＮＤが接続されている。

また、ゲート配線１１に対して第１抵抗２２を介してＰＮＰトランジスタ２１のエミッタ端子が電気的に接続されると共に、ダミーゲート配線１２に対して第２抵抗２３を介してＮＰＮトランジスタ２０のエミッタ端子が電気的に接続されている。さらに、ＮＰＮトランジスタ２０およびＰＮＰトランジスタ２１の各エミッタ端子同士を結ぶ配線に第３抵抗２４が備えられている。第１〜第３抵抗２２〜２４の各抵抗値Ｒｇ１〜Ｒｇ３は、オンサージやオフサージを考慮した値とされ、Ｒｇ２＜Ｒｇ１＋Ｒｇ３かつＲｇ１＜Ｒｇ２＋Ｒｇ３が成り立つ関係とされている。このような回路構成により、本実施形態にかかるＩＧＢＴ駆動回路が構成されている。

次に、上記のように構成された本実施形態のＩＧＢＴ駆動回路によるＩＧＢＴの駆動動作について、従来のＩＧＢＴ駆動回路と対比しながら説明する。

図４は、従来のＩＧＢＴ駆動回路の部分断面模式図である。この図に示されるように、ＩＧＢＴの構造は本実施形態と同様であるが、ＩＧＢＴの各所に接続される配線構造およびゲート駆動回路の回路構成が異なっている。具体的には、各ゲート電極７ａに接続されるゲート配線１１にのみ入力抵抗２６を通じて電源２５が発生させる所定電圧が印加されるようにし、ダミーゲート電極７ｂに接続されるダミーゲート配線１２についてはエミッタ電極１３と電気的に接続した構成としている。

図５は、従来のＩＧＢＴ駆動回路のターンオンおよびターンオフの各時間帯における特性波形を示したタイミングチャートである。以下、この図を参照して、従来のＩＧＢＴ駆動回路のターンオン時およびターンオフ時の作動について説明する。

（１）ターンオン時の作動
まず、時点Ｔ０以前には、ＮＰＮトランジスタ２０がオフされているため、ＩＧＢＴのゲート電極７ａに対して電源２５が発生させる所定電圧が印加されず、ゲートがオフ状態でコレクタ−エミッタ電流は流れていない。この状態から、時点Ｔ０のときに、ゲート駆動電圧に基づいてＮＰＮトランジスタ２０がオンされると、電源２５が発生させる所定電圧が印加されることにより、＋キャリアがゲート電極７ａ内に充電され始める。

続く時点Ｔ０〜時点Ｔ１の期間はゲート−エミッタ間の寄生容量に対してチャージがされ、チャネルｐ層３ａのうちのゲート電極７ａに面する部分とフロート層３ｂ、３ｃのうちゲート電極７ａに面する部分が空乏化し、反転に向かう。

そして、時点Ｔ１において、チャネルｐ層３ａのうちのゲート電極７ａに面する部分が反転し、コレクタ−エミッタ間に電流が流れ始める。

電流が流れ始めてからの時点Ｔ１〜時点Ｔ２の期間はゲート−コレクタ間に対してチャージされる。この期間は、理想的にはゲート−コレクタ間の容量の変異により、ゲート電圧は一定電圧に固定される。

しかし、従来のＩＧＢＴ駆動回路の場合、この理想状態からはなれ、電流の流れ始める時点Ｔ１の直後に激しく振動を起こす。これは、第１フロート層３ｂのうちゲート電極７ａに面する部分およびｎ^-型ドリフト層２のうちのゲート電極７ａに面する部分の急激な電荷変異によるものと考えられる。

上述したように、時点Ｔ０〜時点Ｔ１の期間においては、チャネルｐ層３ａのうちのゲート電極７ａに面する部分だけでなく、第１フロート層３ｂのうちゲート電極７ａに面する部分もホールが追いやられて、空乏化、反転に向かう。その後、時点Ｔ１において、コレクタ−エミッタ間電流が流れ始めると同時に多量のホールがコレクタ側から注入され、その一部が、フロート層３ｂ、３ｃのうちゲート電極７ａに面する部分やｎ^-型ドリフト層２のうちのゲート電極７ａに面する部分に急激に蓄積される。そして、はじめに空乏化した状態から短い時間に多量のホールが蓄積されるという一連の過程により、ゲート電極７ａに大きな変異電流が発生し、充電から放電に転じてしまう。これがゲート電圧・電流の激しい振動につながる。

（２）ターンオフ時の作動
時点Ｔ２〜時点Ｔ３の期間は、ゲートがオン状態でコレクタ−エミッタ電流が流れている。そして、ゲート駆動電圧に基づいてＮＰＮトランジスタ２０がオフ、ＰＮＰトランジスタ２１がオンされると、ゲート電極７ａがＧＮＤに接続される。このため、時点Ｔ３からは、ゲート電圧がコレクタ−エミッタ電流の遮断される閾値電圧に至る時点Ｔ４まで＋キャリアがゲート電極７ａ内から放電される。

時点Ｔ３〜時点Ｔ４の期間はゲート電圧が閾値電圧付近となり、エミッタからの電子注入は低下してくるが、チャネルｐ層３ａやｎ^-型ドリフト層２の電界増大による変異電流によりオン状態の電流値を維持する。また、ゲート電圧はゲート−コレクタ間の容量の変異電流により一定値に保たれる。そして、時点Ｔ４を過ぎると、ソースからの電子の注入は遮断される。

一方、第１フロート層３ｂのうちゲート電極７ａに面する部分については、時点Ｔ３の前半ではホールが蓄積しているが、時点Ｔ４においてソースからの電子注入が止まると、ホールがエミッタ側へ抜ける。このため、キャリアの無い状態となる。そして、時点Ｔ４を過ぎてダミーゲート電極７ｂにおけるゲート電圧がさらに低下してくると、ゲート電圧により追いやられていたホールがまた戻る。

このように第１フロート層３ｂのうちゲート電極７ａに面する部分の電荷状態が変化することにより、変異電流がゲートに流れ込む。この変異電流はゲート電圧の振動を始め、素子の並列使用における動作アンバランス等の問題を起こす。

したがって、従来のＩＧＢＴ駆動回路においては、ゲート電圧・電流の激しい振動が生じるターンオンサージやターンオフサージが発生し、素子の並列使用における動作アンバランス等の問題を起こすことになる。

これに対し、本実施形態のＩＧＢＴ駆動回路は以下のように動作する。図６は、本実施形態のＩＧＢＴ駆動回路のターンオンおよびターンオフの各時間帯における特性波形を示したタイミングチャートである。以下、この図を参照して、本実施形態のＩＧＢＴ駆動回路のターンオン時およびターンオフ時の作動について説明する。

（１）ターンオン時の作動
まず、時点Ｔ０以前には、ＮＰＮトランジスタ２０がオフされているため、ＩＧＢＴのゲート電極７ａに対して電源２５が発生させる所定電圧が印加されず、ゲートがオフ状態でコレクタ−エミッタ電流は流れていない。この状態から、時点Ｔ０のときに、ゲート駆動電圧に基づいてＮＰＮトランジスタ２０がオンされると、電源２５が発生させる所定電圧が印加されることにより、＋キャリアがゲート電極７ａとダミーゲート電極７ｂ内の両方に充電され始める。

このとき、ＩＧＢＴ駆動回路の供給側（電源側）からゲート電極７ａとダミーゲート電極７ｂに至る経路内における各抵抗２２〜２４の抵抗値の大小関係は、ゲート電極７ａに至る経路に存在する第１、第３抵抗２２、２４の抵抗値Ｒｇ１、Ｒｇ３の合計値Ｒｇ１＋Ｒｇ３よりもダミーゲート電極７ｂに至る経路に存在する第２抵抗２３の抵抗値Ｒｇ２の方が小さくされている（Ｒｇ２＜Ｒｇ１＋Ｒｇ３）。このため、ダミーゲート電極７ｂの方がゲート電極７ａよりも早くチャージされる。

続く時点Ｔ０〜時点Ｔ１の期間はゲート電極７ａには ゲート−エミッタ間の寄生容量に対してチャージがされ、チャネルｐ層３ａのうちのゲート電極７ａに面する部分と第１フロート層３ｂのうちゲート電極７ａに面する部分が空乏化し、反転に向かう。

しかし、第１フロート層３ｂのうちゲート電極７ａに面する部分については、後述する理由により、空乏化はチャネルｐ層３ａほど進まず、比較的ホールが残された状態となる。

また、ダミーゲート電極７ｂのチャージはゲート電極７ａより早くチャージが進み、コレクタ−エミッタ間に電流が流れ始める時点Ｔ１に至る前に、チャージはほぼ完了する。このダミーゲート電極７ｂへの＋チャージは第１フロート層３ｂのうちゲート電極７ａに面する部分のホールを第１フロート層３ｂのうちゲート電極７ａに面する部分の方向に追いやることとなる。このため、第１フロート層３ｂのうちゲート電極７ａに面する部分については空乏化はチャネルｐ層３ａほど進まず、比較的ホールが残された状態となるのである。

このとき発生する変異電流により、ゲート電極７ａについては、電源２５が発生させる所定電圧に基づくチャージだけでなく、放電の要素も加わるが、ダミーゲート電極７ｂのチャージが進む過程の時間をかけて徐々に起きる変異電流であるため、ゲート電圧・電流が激しく振動するには至らない。

次に、時点Ｔ１になると ゲート電極７ａに接するチャネルｐ層３ａが反転し、コレクタ−エミッタ間に電流が流れ始める。コレクタ−エミッタ間電流が流れ始めると同時に多量のホールがコレクタ側から注入され、その一部が、第１フロート層３ｂのうちゲート電極７ａに面する部分やｎ^-型ドリフト層２のうちのゲート電極７ａに面する部分に蓄積される方向に行くが、第１フロート層３ｂのうちゲート電極７ａに面する部分については、既にある程度のホールが存在しているので蓄積する変化量としては比較的少ない。

このため、本実施形態にかかるＩＧＢＴ駆動回路においては、従来のＩＧＢＴ駆動回路で見られたような時点Ｔ１直後の大きな変異電流は発生せず、ゲート電圧・電流の振動は抑えられる。

（２）ターンオフ時の作動
時点Ｔ２〜時点Ｔ３の期間は、ゲートがオン状態でコレクタ−エミッタ電流が流れている。そして、ゲート駆動電圧に基づいてＮＰＮトランジスタ２０がオフ、ＰＮＰトランジスタ２１がオンされると、ゲート電極７ａが第１抵抗２２を通じてＧＮＤに接続されると共に、ダミーゲート電極７ｂが第２、第３抵抗２３、２４を通じてＧＮＤに接続される。

そして、時点Ｔ３〜時点Ｔ４においては、ホールが蓄積しているが、Ｔ４の時間にソースからの電子注入がとまると、ホールはエミッタ部へ抜ける。このとき、ゲート電極７ａやダミーゲート回路と電極７ｂからＩＧＢＴ駆動回路の引き抜き側（ＧＮＤ側）に至る経路内における各抵抗２２〜２４の抵抗値の大小関係は、ゲート電極７ａからの経路に存在する第１抵抗２２の抵抗値Ｒｇ１の方がダミーゲート電極７ｂからの経路に存在する第２、第３抵抗２３、２４の抵抗値Ｒｇ２、Ｒｇ３の合計値Ｒｇ２＋Ｒｇ３よりも小さくされている（Ｒｇ１＜Ｒｇ２＋Ｒｇ３）。このため、ダミーゲート電極７ｂのゲート電圧の方がゲート電極７ａのゲート電圧よりも高く維持されている。

したがって、第１フロート層３ｂのうちゲート電極７ａに面する部分から追いやられているホールが第１フロート層３ｂのうちゲート電極７ａに面する部分に保持されるため、ホールは完全に抜けずに残される。

その後、時点Ｔ５を過ぎてゲート電圧がさらに低下してくると、ゲート電圧により追いやられていたホールも戻る。

このように、時点Ｔ４〜時点Ｔ５が過ぎるまでの間、第１フロート層３ｂのうちゲート電極７ａに面する部分の電荷状態が、従来のＩＧＢＴ駆動回路ではホールが存在する状態から一旦抜けてまた戻るという激しい変化がおきる一方、本実施形態のＩＧＢＴ駆動回路では終始ホールが存在している状態が維持され、変化量が少ない。これにより、ゲートに流れ込む変異電流が抑えることができる。

したがって、本実施形態のＩＧＢＴ駆動回路においては、ゲート電圧・電流の激しい振動が生じるターンオンサージやターンオフサージの発生を抑制でき、素子の並列使用を行ったとしても、動作アンバランス等の問題を起こすことを抑制することが可能となる。

以上説明したように、本実施形態にかかるＩＧＢＴ駆動回路においては、ＩＧＢＴ駆動回路の供給側（電源側）からゲート電極７ａとダミーゲート電極７ｂに至る経路内における各抵抗２２〜２４の抵抗値の大小関係について、ゲート電極７ａに至る経路に存在する第１、第３抵抗２２、２４の抵抗値Ｒｇ１、Ｒｇ３の合計値Ｒｇ１＋Ｒｇ３よりもダミーゲート電極７ｂに至る経路に存在する第２抵抗２３の抵抗値Ｒｇ２の方が小さくなるようにしている。このため、ターンオン時には、ダミーゲート電極７ｂの方がゲート電極７ａよりも早くチャージされるようにできる。これにより、ゲート電圧・電流が激しく振動することを抑制でき、ターンオンサージを抑制することが可能となる。

また、ゲート電極７ａやダミーゲート回路と電極７ｂからＩＧＢＴ駆動回路の引き抜き側（ＧＮＤ側）に至る経路内における各抵抗２２〜２４の抵抗値の大小関係について、ゲート電極７ａからの経路に存在する第１抵抗２２の抵抗値Ｒｇ１の方がダミーゲート電極７ｂからの経路に存在する第２、第３抵抗２３、２４の抵抗値Ｒｇ２、Ｒｇ３の合計値Ｒｇ２＋Ｒｇ３よりも小さくなるようにしている。このため、ターンオフ時には、ダミーゲート電極７ｂのゲート電圧の方がゲート電極７ａのゲート電圧よりも高く維持される。これにより、ゲートに流れ込む変異電流が抑えることができ、ターンオフサージを抑制することが可能となる。

そして、このようなターンオンサージやターンオフサージの抑制について、本実施形態では、ダミートレンチ電極をゲートに接続してゲート容量を大きくすることによって行っている訳ではないため、ターンオフ損失が増大することも抑制できる。

（第２実施形態）
本発明の第２実施形態について説明する。本実施形態のＩＧＢＴ駆動回路では、ＩＧＢＴの構造については第１実施形態と同様であり、その他の回路部分について異なっているため、第１実施形態と異なっている部分についてのみ説明する。

図７は、本実施形態にかかるＩＧＢＴが備えられたＩＧＢＴ駆動回路において、ＩＧＢＴ部分を断面で表した部分断面模式図である。

この図に示されるように、本実施形態にかかるＩＧＢＴ駆動回路は、ゲート電極７ａに対し第１抵抗２２を介してゲート電圧を印加する第１ゲートドライブ回路２７と、ダミーゲート電極７ｂに対し第２抵抗２３を介してゲート電圧を印加する第２ゲートドライブ回路２８を備えた構成とされている。このように、第１、第２ゲートドライブ回路２７、２８を別々に備えることにより、ゲート電極７ａとダミーゲート電極７ｂに対して異なるタイミングでゲート電圧を印加できるようにしている。なお、第１抵抗２２と第２抵抗２３の抵抗値については任意であるが、本実施形態では第２抵抗２３の抵抗値Ｒｇ２の方が第１抵抗２２の抵抗値Ｒｇ１よりも小さくなるようにすることで、よりダミーゲート電極７ｂの方がゲート電極７ａよりも早くチャージされるようにしている。

図８は、本実施形態のＩＧＢＴ駆動回路のターンオンおよびターンオフの各時間帯における特性波形を示したタイミングチャートである。

この図に示されるように、ターンオン時には、第２ゲートドライブ回路２８の方が第１ゲートドライブ回路２７よりも早いタイミングでゲート電圧を印加させ、ダミーゲート電極７ｂの方がゲート電極７ａよりも早くチャージされるようにしている。これにより、第１実施形態と同様に、ゲート電圧・電流が激しく振動することを抑制でき、ターンオンサージを抑制することが可能となる。

一方、ターンオフ時には、第１ゲートドライブ回路２７の方が第２ゲートドライブ回路２８よりも早くゲート電圧の印加を止めるようにし、ダミーゲート電極７ｂのゲート電圧の方がゲート電極７ａのゲート電圧よりも高く維持されるようにする。これにより、第１実施形態と同様に、ゲートに流れ込む変異電流が抑えることができ、ターンオフサージを抑制することが可能となる。

このように、ゲート電極７ａとダミーゲート電極７ｂに対してゲート電圧を印加するために第１、第２ゲートドライブ回路２７、２８を別々に設け、各ゲート電圧の印加タイミングを異ならせるようにすることで、第１実施形態と同様の効果を得ることが可能となる。

（第３実施形態）
本発明の第３実施形態について説明する。本実施形態のＩＧＢＴ駆動回路も、ＩＧＢＴの構造については第１実施形態と同様であり、その他の回路部分について異なっているため、第１実施形態と異なっている部分についてのみ説明する。

図９は、本実施形態にかかるＩＧＢＴが備えられたＩＧＢＴ駆動回路において、ＩＧＢＴ部分を断面で表した部分断面模式図である。

この図に示されるように、本実施形態にかかるＩＧＢＴ駆動回路では、第１実施形態における第３抵抗２４に代えて、互いのアノード（もしくはカソード）が相対するように逆接続されたツェナーダイオード２９ａ、２９ｂを備えた構造とされている。具体的には、ツェナーダイオード２９ａは、アノードがＰＮＰトランジスタ２１側を向けられると共にカソードがＮＰＮトランジスタ２０側を向けられ、ツェナーダイオード２９ｂは、アノードがＮＰＮトランジスタ２０側を向けられると共にカソードがＰＮＰトランジスタ２１側を向けられた配置とされている。

図１０は、本実施形態のＩＧＢＴ駆動回路のターンオンおよびターンオフの各時間帯における特性波形を示したタイミングチャートである。

この図に示されるように、ターンオン時には、ＮＰＮトランジスタ２０がオンされるため、電源２５が発生させる所定電圧がダミーゲート電極７ｂについては第２抵抗２３を介して印加され、ゲート電極７ａについてはツェナーダイオード２９ａ、２９ｂおよび第１抵抗２２を介して印加される。このためゲート電極７ａは、ツェナーダイオード２９ｂのツェナー降伏電圧を超えてからしかチャージがなされず、ダミーゲート電極７ｂの方がゲート電極７ａよりも早くチャージされるようにできる。これにより、第１実施形態と同様に、ゲート電圧・電流が激しく振動することを抑制でき、ターンオンサージを抑制することが可能となる。

一方、ターンオフ時には、ＮＰＮトランジスタ２０がオフされると共にＰＮＰトランジスタ２１がオンされるため、ダミーゲート電極７ｂについては第２抵抗２３およびツェナーダイオード２９ａ、２９ｂを介してＧＮＤに接続され、ゲート電極７ａについては第１抵抗２２を介してＧＮＤに接続される。このためゲート電極７ａは完全に放電が為されるが、ダミーゲート電極７ｂについてはツェナーダイオード２９ａのツェナー降伏電圧のキャリアが残った状態となり、それが自然放電されることで完全な放電が為される。このため、ダミーゲート電極７ｂのゲート電圧の方がゲート電極７ａのゲート電圧よりも高く維持されるようにできる。これにより、第１実施形態と同様に、ゲートに流れ込む変異電流が抑えることができ、ターンオフサージを抑制することが可能となる。

このように、ＮＰＮトランジスタ２０とＰＮＰトランジスタ２１との間に逆接続したツェナーダイオード２９ａ、２９ｂを備えることによっても、第１実施形態と同様の効果を得ることが可能となる。

（他の実施形態）
上記各実施形態では、ターンオンサージとターンオフサージの双方の抑制が実現できる構造について説明したが、いずれか一方のみが実現できる構造であっても構わない。例えば、第１実施形態の場合、第１〜第３抵抗２２〜２４の抵抗値Ｒｇ１〜Ｒｇ３が、Ｒｇ２＜Ｒｇ１＋Ｒｇ３かつＲｇ１＜Ｒｇ２＋Ｒｇ３が成り立つようにしているが、いずれか一方のみが成り立つ関係としても良い。また、第３実施形態の場合、ツェナーダイオード２９ａ、２９ｂを逆接続した構造としたが、ターンオンサージを抑制するためであればツェナーダイオード２９ａのみを備えていれば良いし、ターンオフサージを抑制するためであればツェナーダイオード２９ｂのみを備えていれば良い。

また、上記第１、第３実施形態では、スイッチング手段として、ＮＰＮトランジスタ２０やＰＮＰトランジスタ２１を備えたバイポーラトランジスタによるプッシュプル方式のものを例に挙げて説明した。しかしながら、これについてもスイッチング手段の一例を示したに過ぎず、例えばＭＯＳＦＥＴやその他の方式で適用できるスイッチング手段を採用しても良い。

また、上記実施形態では、第１導電型をｐ型、第２導電型をｎ型とするｎチャネルタイプのＩＧＢＴを例に挙げて説明したが、各部の導電型を反転させたｐチャネルタイプのＩＧＢＴについても本発明を適用することができる。

本発明の第１実施形態にかかるＩＧＢＴが備えられたＩＧＢＴ駆動回路において、ＩＧＢＴ部分を断面で表した部分断面模式図である。 図１に示すＩＧＢＴ駆動回路に備えられたＩＧＢＴの上面レイアウト図である。 図２の部分拡大図である。 従来のＩＧＢＴ駆動回路の部分断面模式図である。 従来のＩＧＢＴ駆動回路のターンオンおよびターンオフの各時間帯における特性波形を示したタイミングチャートである。 図１に示すＩＧＢＴ駆動回路のターンオンおよびターンオフの各時間帯における特性波形を示したタイミングチャートである。 本発明の第２実施形態にかかるＩＧＢＴが備えられたＩＧＢＴ駆動回路において、ＩＧＢＴ部分を断面で表した部分断面模式図である。 図７に示すＩＧＢＴ駆動回路のターンオンおよびターンオフの各時間帯における特性波形を示したタイミングチャートである。 本発明の第３実施形態にかかるＩＧＢＴが備えられたＩＧＢＴ駆動回路において、ＩＧＢＴ部分を断面で表した部分断面模式図である。 図９に示すＩＧＢＴ駆動回路のターンオンおよびターンオフの各時間帯における特性波形を示したタイミングチャートである。

符号の説明

１ ｐ⁺型基板
２ ｎ^-型ドリフト層
３ ｐ型ベース領域
３ａ チャネルｐ層
３ｂ、３ｃ 第１、第２フロート層
４ａ 最外周トレンチ
４ｂ 内周トレンチ
５ ｎ⁺型エミッタ領域
６ ゲート絶縁膜
７ａ ゲート電極
７ｂ ダミーゲート電極
１１ ゲート配線
１２ ダミーゲート配線
１３ エミッタ電極
１４ コレクタ電極
２０ ＮＰＮトランジスタ
２１ ＰＮＰトランジスタ
２２〜２４ 第１〜第３抵抗
２５ 電源
２７、２８ 第１、第２ゲートドライブ回路
２９ａ、２９ｂ ツェナーダイオード

Claims (6)

1. 第１導電型の半導体基板（１）と、
   前記半導体基板（１）の上に形成された第２導電型のドリフト層（２）と、
   前記ドリフト層（２）の上に形成された第１導電型のベース領域（３）と、
   前記ベース領域（３）を貫通して前記ドリフト領域（２）に達するように形成されることにより前記ベース領域（３）を複数に分離し、一方向を長手方向として延設されたトレンチ（４）と、
   複数に分離された前記ベース領域（３）の一部に形成され、該ベース領域（３）内において前記トレンチ（４）の側面に接するように形成された第２導電型のエミッタ領域（５）と、
   前記トレンチ（４）の表面上に形成されたゲート絶縁膜（６）と、
   前記トレンチ（４）内において、前記ゲート絶縁膜（６）の上に形成されたゲート電極（７ａ、７ｂ）と、
   前記エミッタ領域（５）に電気的に接続されたエミッタ電極（１３）と、
   前記半導体基板（１）の裏面側に形成されたコレクタ電極（１４）とを備え、
   前記ベース領域（３）は、前記トレンチ（４）によって複数に分離され、前記複数のベース領域（３）のうち、前記エミッタ領域（５）が形成されたものがチャネル層（３ａ）として機能すると共に、前記エミッタ領域（５）が形成されていないものがフロート層（３ｂ、３ｃ）として機能し、前記チャネル層（３ａ）と前記フロート層（３ｂ、３ｃ）が一定の配置順で繰り返し配置されており、
   前記ゲート電極（７ａ、７ｂ）は、前記トレンチ（４）のうち前記エミッタ領域（５）が接するものに埋め込まれたゲート電圧印加用のゲート電極（７ａ）と、前記トレンチ（４）のうち前記エミッタ領域（５）と接していないものに埋め込まれたダミーゲート電極（７ｂ）とを有して構成されている絶縁ゲート型半導体装置の駆動回路であって、
   前記ゲート電極（７ａ）および前記ダミーゲート電極（７ｂ）に対して所定電圧を印加してキャリアのチャージを行うための第１スイッチ素子（２０）と、前記ゲート電極（７ａ）および前記ダミーゲート電極（７ｂ）に対してチャージされたキャリアの引き抜きを行うための第２スイッチ素子（２１）とを有するスイッチング手段（２０、２１）と、
   前記第２スイッチ素子（２１）を通じて前記ゲート電極（７ａ）からのキャリアの引き抜きを行う経路に備えられた第１抵抗（２２）と、
   前記第１スイッチ素子（２０）を通じて前記所定電圧を前記ダミーゲート電極（７ｂ）に対して印加する経路に備えられた第２抵抗（２３）と、
   前記第１スイッチ素子（２０）および前記第２スイッチ素子（２１）の間において、前記第１スイッチ素子（２０）を通じて前記ゲート電極（７ａ）に対して前記所定電圧を印加する経路となり、かつ、前記第２スイッチ素子（２１）を通じて前記ダミーゲート電極（７ｂ）からのキャリアの引き抜きを行う経路となる位置に備えられた第３抵抗（２４）とを備え、
   前記第１スイッチ素子（２０）をオン、前記第２スイッチ素子（２１）をオフすることによって前記所定電圧が前記ゲート電極（７ａ）および前記ダミーゲート電極（７ｂ）に印加されるようにすると共に、前記第１スイッチ素子（２０）をオフ、前記第２スイッチ素子（２１）をオンすることによって前記ゲート電極（７ａ）および前記ダミーゲート電極（７ｂ）にチャージされたキャリアの引き抜きを行うように構成され、
   前記第２抵抗（２３）の抵抗値（Ｒｇ２）が前記第１抵抗（２２）の抵抗値（Ｒｇ１）と前記第３抵抗（２４）の抵抗値（Ｒｇ３）の合計値（Ｒｇ１＋Ｒｇ３）よりも小さくされていることを特徴とする絶縁ゲート型半導体装置の駆動回路。
2. 前記第１抵抗（２２）の抵抗値（Ｒｇ１）が前記第２抵抗（２３）の抵抗値（Ｒｇ２）と前記第３抵抗（２４）の抵抗値（Ｒｇ３）の合計値（Ｒｇ２＋Ｒｇ３）よりも小さくされていることを特徴とする請求項１に記載の絶縁ゲート型半導体装置の駆動回路。
3. 第１導電型の半導体基板（１）と、
   前記半導体基板（１）の上に形成された第２導電型のドリフト層（２）と、
   前記ドリフト層（２）の上に形成された第１導電型のベース領域（３）と、
   前記ベース領域（３）を貫通して前記ドリフト領域（２）に達するように形成されることにより前記ベース領域（３）を複数に分離し、一方向を長手方向として延設されたトレンチ（４）と、
   複数に分離された前記ベース領域（３）の一部に形成され、該ベース領域（３）内において前記トレンチ（４）の側面に接するように形成された第２導電型のエミッタ領域（５）と、
   前記トレンチ（４）の表面上に形成されたゲート絶縁膜（６）と、
   前記トレンチ（４）内において、前記ゲート絶縁膜（６）の上に形成されたゲート電極（７ａ、７ｂ）と、
   前記エミッタ領域（５）に電気的に接続されたエミッタ電極（１３）と、
   前記半導体基板（１）の裏面側に形成されたコレクタ電極（１４）とを備え、
   前記ベース領域（３）は、前記トレンチ（４）によって複数に分離され、前記複数のベース領域（３）のうち、前記エミッタ領域（５）が形成されたものがチャネル層（３ａ）として機能すると共に、前記エミッタ領域（５）が形成されていないものがフロート層（３ｂ、３ｃ）として機能し、前記チャネル層（３ａ）と前記フロート層（３ｂ、３ｃ）が一定の配置順で繰り返し配置されており、
   前記ゲート電極（７ａ、７ｂ）は、前記トレンチ（４）のうち前記エミッタ領域（５）が接するものに埋め込まれたゲート電圧印加用のゲート電極（７ａ）と、前記トレンチ（４）のうち前記エミッタ領域（５）と接していないものに埋め込まれたダミーゲート電極（７ｂ）とを有して構成されている絶縁ゲート型半導体装置の駆動回路であって、
   前記ゲート電極（７ａ）に対して所定電圧を印加してキャリアのチャージを行うと共に、前記所定電圧の印加をやめて前記ゲート電極（７ａ）にチャージされたキャリアの引き抜きを行う第１ゲートドライブ回路（２７）と、
   前記ダミーゲート電極（７ｂ）に対して所定電圧を印加してキャリアのチャージを行うと共に、前記所定電圧の印加をやめて前記ダミーゲート電極（７ｂ）にチャージされたキャリアの引き抜きを行う第２ゲートドライブ回路（２８）と、を備え、
   ターンオン時に、前記第１ゲートドライブ回路（２７）が前記ゲート電極（７ａ）に対して前記所定電圧を印加するタイミングよりも、前記第２ゲートドライブ回路（２８）が前記ダミーゲート電極（７ｂ）に対して前記所定電圧を印加するタイミングの方が早くされることで、前記ダミーゲート電極（７ｂ）側から前記フロート層（３ｂ、３ｃ）内に広がる空乏層により実効的な前記フロート層（３ｂ、３ｃ）の幅を狭めることを特徴とする絶縁ゲート型半導体装置の駆動回路。
4. ターンオフ時に、前記第１ゲートドライブ回路（２７）が前記ゲート電極（７ａ）のキャリアの引き抜きを行うタイミングの方が、前記第２ゲートドライブ回路（２８）のキャリアの引き抜きを行うタイミングよりも早くされていることを特徴とする請求項３に記載の絶縁ゲート型半導体装置の駆動回路。
5. 第１導電型の半導体基板（１）と、
   前記半導体基板（１）の上に形成された第２導電型のドリフト層（２）と、
   前記ドリフト層（２）の上に形成された第１導電型のベース領域（３）と、
   前記ベース領域（３）を貫通して前記ドリフト領域（２）に達するように形成されることにより前記ベース領域（３）を複数に分離し、一方向を長手方向として延設されたトレンチ（４）と、
   複数に分離された前記ベース領域（３）の一部に形成され、該ベース領域（３）内において前記トレンチ（４）の側面に接するように形成された第２導電型のエミッタ領域（５）と、
   前記トレンチ（４）の表面上に形成されたゲート絶縁膜（６）と、
   前記トレンチ（４）内において、前記ゲート絶縁膜（６）の上に形成されたゲート電極（７ａ、７ｂ）と、
   前記エミッタ領域（５）に電気的に接続されたエミッタ電極（１３）と、
   前記半導体基板（１）の裏面側に形成されたコレクタ電極（１４）とを備え、
   前記ベース領域（３）は、前記トレンチ（４）によって複数に分離され、前記複数のベース領域（３）のうち、前記エミッタ領域（５）が形成されたものがチャネル層（３ａ）として機能すると共に、前記エミッタ領域（５）が形成されていないものがフロート層（３ｂ、３ｃ）として機能し、前記チャネル層（３ａ）と前記フロート層（３ｂ、３ｃ）が一定の配置順で繰り返し配置されており、
   前記ゲート電極（７ａ、７ｂ）は、前記トレンチ（４）のうち前記エミッタ領域（５）が接するものに埋め込まれたゲート電圧印加用のゲート電極（７ａ）と、前記トレンチ（４）のうち前記エミッタ領域（５）と接していないものに埋め込まれたダミーゲート電極（７ｂ）とを有して構成されている絶縁ゲート型半導体装置の駆動回路であって、
   前記ゲート電極（７ａ）および前記ダミーゲート電極（７ｂ）に対して所定電圧を印加してキャリアのチャージを行うための第１スイッチ素子（２０）と、前記ゲート電極（７ａ）および前記ダミーゲート電極（７ｂ）に対してチャージされたキャリアの引き抜きを行うための第２スイッチ素子（２１）とを有するスイッチング手段（２０、２１）と、
   前記第２スイッチ素子（２１）を通じて前記ゲート電極（７ａ）からのキャリアの引き抜きを行う経路に備えられた第１抵抗（２２）と、
   前記第１スイッチ素子（２０）を通じて前記所定電圧を前記ダミーゲート電極（７ｂ）に対して印加する経路に備えられた第２抵抗（２３）と、
   前記第１スイッチ素子（２０）および前記第２スイッチ素子（２１）の間において、前記第１スイッチ素子（２０）を通じて前記ゲート電極（７ａ）に対して前記所定電圧を印加する経路となり、かつ、前記第２スイッチ素子（２１）を通じて前記ダミーゲート電極（７ｂ）からのキャリアの引き抜きを行う経路となる位置に備えられたツェナーダイオード（２９ａ、２９ｂ）とを備え、
   前記ツェナーダイオード（２９ａ、２９ｂ）は、前記第１スイッチ素子（２０）側にカソードを向け前記第２スイッチ素子（２１）側にアノードを向けて配置されたもの（２９ｂ）を備えていることを特徴とする絶縁ゲート型半導体装置の駆動回路。
6. 前記ツェナーダイオード（２９ａ、２９ｂ）は、前記第１スイッチ素子（２０）側にアノードを向け前記第２スイッチ素子（２１）側にカソードを向けて配置されたもの（２９ａ）も備えていることを特徴とする請求項５に記載の絶縁ゲート型半導体装置の駆動回路。

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