JP7490604B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
電力用の半導体装置の一例として、Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ（ＩＧＢＴ）がある。ＩＧＢＴは、例えば、コレクタ電極上に、ｐ形のコレクタ領域、ｎ形のドリフト領域、ｐ形のベース領域が設けられる。そして、ｐ形のベース領域を貫通し、ｎ形のドリフト領域に達するトレンチ内に、ゲート絶縁膜を間に挟んでゲート電極が設けられる。さらに、ｐ形のベース領域表面のトレンチに隣接する領域に、エミッタ電極に接続されるｎ形のエミッタ領域が設けられる。
ＩＧＢＴでは、ゲート電極に閾値電圧以上の正電圧が印加されることにより、ｐ形のベース領域にチャネルが形成される。そして、ｎ形のエミッタ領域からｎ形のドリフト領域に電子が注入されると同時に、コレクタ領域からｎ形のドリフト領域にホールが注入される。これにより、コレクタ電極とエミッタ電極間に電子とホールをキャリアとする電流が流れる。
ＩＧＢＴでは、オン抵抗の低減とスイッチング損失の低減を両立することが望まれる。オン抵抗の低減とスイッチング損失の低減を両立するために、複数のゲートを互いに独立に駆動するＩＧＢＴが提案されている。複数のゲートの駆動タイミングを変えることで、ＩＧＢＴのスイッチング時間を短縮し、スイッチング損失を低減させる技術である。
特許４６４６２８４号公報
本発明が解決しようとする課題は、複数ゲート駆動を実現できる半導体装置を提供することにある。
実施形態の半導体装置は、第１の面と、前記第１の面と対向する第２の面を有し、前記第１の面の側に設けられ、前記第１の面に平行な第１の方向に延びた複数の第１のトレンチと、前記第１の面の側に設けられ、前記第１の方向に延び、少なくとも一つが前記第１のトレンチの間に設けられた複数の第２のトレンチと、を含む半導体層と、前記半導体層の前記第１の面の側に設けられた第１の電極と、前記半導体層の前記第２の面の側に設けられた第２の電極と、前記第１のトレンチの中に設けられた第１のゲート電極と、前記第２のトレンチの中に設けられた第２のゲート電極と、前記半導体層の前記第１の面の側に設けられ、前記第１の面に平行で前記第１の方向に垂直な第２の方向に延びた第１の部分と、前記第１の方向に延びた第２の部分と、前記第２の方向に延びた第３の部分と、を含み、前記第１のゲート電極に電気的に接続された第１のゲート配線と、前記半導体層の前記第１の面の側に設けられ、前記第２の方向に延びた第１の部分と、前記第１の方向に延びた第２の部分と、前記第２の方向に延びた第３の部分と、を含み、前記第２のゲート電極に電気的に接続された第２のゲート配線と、前記半導体層の前記第１の面の側に設けられ、前記第１のゲート配線と電気的に接続された第１のゲート電極パッドと、前記半導体層の前記第１の面の側に設けられ、前記第２のゲート配線と電気的に接続された第２のゲート電極パッドと、を備え、前記第１のゲート配線の第１の部分と前記第１のゲート配線の第３の部分との間に、前記第２のゲート配線の第１の部分が設けられ、前記第２のゲート配線の第１の部分と前記第２のゲート配線の第３の部分との間に、前記第１のゲート配線の第３の部分が設けられ、前記第１のゲート配線の第１の部分は前記第１のゲート配線の第２の部分の一端に接続され、前記第１のゲート配線の第３の部分は前記第１のゲート配線の第２の部分の他端に接続され、前記第１のゲート配線の第１の部分と前記第１のゲート配線の第３の部分は前記第１の方向において対向し、前記第２のゲート配線の第１の部分は前記第２のゲート配線の第２の部分の一端に接続され、前記第２のゲート配線の第３の部分は前記第２のゲート配線の第２の部分の他端に接続され、前記第２のゲート配線の第１の部分と前記第２のゲート配線の第３の部分は前記第１の方向において対向し、
前記第１のゲート配線の第１の部分と前記第２のゲート配線の第１の部分との間には前記第１の電極は設けられず、前記第１のゲート配線の第３の部分と前記第２のゲート配線の第３の部分との間には前記第１の電極は設けられない。
第１の実施形態の半導体装置の模式図。 第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の模式上面図。 第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の模式断面図。 第２の実施形態の半導体装置の模式図。 第２の実施形態の半導体装置の変形例の模式図。 第３の実施形態の半導体装置の模式図。 第３の実施形態の半導体装置の模式断面図。 第４の実施形態の半導体装置の模式図。 第４の実施形態の半導体装置の模式断面図。 第５の実施形態の半導体装置の模式図。 第５の実施形態の半導体装置の第１の変形例の模式図。 第５の実施形態の半導体装置の第２の変形例の模式図。 第６の実施形態の半導体装置の模式図。 第７の実施形態の半導体装置の模式図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する場合がある。
本明細書中、ｎ＋形、ｎ形、ｎ－形との表記がある場合、ｎ＋形、ｎ形、ｎ－形の順でｎ形の不純物濃度が低くなっていることを意味する。また、ｐ＋形、ｐ形、ｐ－形の表記がある場合、ｐ＋形、ｐ形、ｐ－形の順で、ｐ形の不純物濃度が低くなっていることを意味する。
（第１の実施形態）
第１の実施形態の半導体装置は、第１の面と、第１の面と対向する第２の面を有し、第１の面の側に設けられ、第１の面に平行な第１の方向に延びた複数の第１のトレンチと、第１の面の側に設けられ、第１の方向に延び、少なくとも一つが第１のトレンチの間に設けられた複数の第２のトレンチと、を含む半導体層と、半導体層の第１の面の側に設けられた第１の電極と、半導体層の第２の面の側に設けられた第２の電極と、第１のトレンチの中に設けられた第１のゲート電極と、第２のトレンチの中に設けられた第２のゲート電極と、半導体層の第１の面の側に設けられ、第１の面に平行で第１の方向に垂直な第２の方向に延びた第１の部分と、第１の方向に延びた第２の部分と、第２の方向に延びた第３の部分と、を含み、第１のゲート電極に電気的に接続された第１のゲート配線と、半導体層の第１の面の側に設けられ、第２の方向に延びた第１の部分と、第１の方向に延びた第２の部分と、第２の方向に延びた第３の部分と、を含み、第２のゲート電極に電気的に接続された第２のゲート配線と、半導体層の第１の面の側に設けられ、第１のゲート配線と電気的に接続された第１のゲート電極パッドと、半導体層の第１の面の側に設けられ、第２のゲート配線と電気的に接続された第２のゲート電極パッドと、を備る。そして、第１のゲート配線の第１の部分と第１のゲート配線の第３の部分との間に、第２のゲート配線の第１の部分が設けられ、第２のゲート配線の第１の部分と第２のゲート配線の第３の部分との間に、第１のゲート配線の第３の部分が設けられる。
第１の実施形態の半導体装置は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチゲート形のＩＧＢＴ１００である。ＩＧＢＴ１００は、独立に制御可能な２つのゲートを有し、ダブルゲート駆動が可能なＩＧＢＴである。
図１は、第１の実施形態の半導体装置の模式図である。図１は、第１のトレンチ、第２のトレンチ、第１のゲート配線、第２のゲート配線、第１のコンタクト部、第２のコンタクト部、エミッタ電極、第１のゲート電極パッド、及び第２のゲート電極パッドの配置と接続関係を示す。
図２は、第１の実施形態の半導体装置の模式断面図である。図２は、エミッタ電極を含む断面である。
図３は、第１の実施形態の半導体装置の模式上面図である。図３は、第１の面Ｐ１における上面図である。図２は、図３のＡＡ’断面である。
図４は、第１の実施形態の半導体装置の模式断面図である。図４は、第１のゲート配線及び第１のコンタクト部を含む断面である。
図５は、第１の実施形態の半導体装置の模式断面図である。図５は、第２のゲート配線及び第２のコンタクト部を含む断面である。
第１の実施形態のＩＧＢＴ１００は、半導体層１０、第１のゲート配線１１、第２のゲート配線１２、第１のコンタクト部１６、第２のコンタクト部１７、エミッタ電極２１（第１の電極）、コレクタ電極２２（第２の電極）、ゲート絶縁膜２３、第１のゲート電極３１、第２のゲート電極３２、層間絶縁層３６、第１のゲート電極パッド１０１、及び第２のゲート電極パッド１０２を備える。
半導体層１０の中には、第１のゲートトレンチ４１（第１のトレンチ）、第２のゲートトレンチ４２（第２のトレンチ）、コレクタ領域５１、ドリフト領域５２、ベース領域５３、エミッタ領域５４、及びコンタクト領域５５が設けられる。
エミッタ電極２１は、第１の電極の一例である。コレクタ電極２２は、第２の電極の一例である。第１のゲートトレンチ４１は、第１のトレンチの一例である。第２のゲートトレンチ４２は、第２のトレンチの一例である。
半導体層１０は、第１の面Ｐ１と、第１の面Ｐ１に対向する第２の面Ｐ２とを有する。半導体層１０は、例えば、単結晶シリコンである。
本明細書中、第１の面Ｐ１に平行な一方向を第１の方向と称する。また、第１の面Ｐ１に平行で第１の方向に直交する方向を第２の方向と称する。また、第１の面Ｐ１の法線方向を第３の方向と称する。
エミッタ電極２１は、半導体層１０の第１の面Ｐ１の側に設けられる。エミッタ電極２１の少なくとも一部は半導体層１０の第１の面Ｐ１に接する。エミッタ電極２１は、例えば、金属である。
エミッタ電極２１は、エミッタ領域５４及びコンタクト領域５５に電気的に接続される。エミッタ電極２１には、エミッタ電圧が印加される。エミッタ電圧は、例えば、０Ｖである。
コレクタ電極２２は、半導体層１０の第２の面Ｐ２の側に設けられる。コレクタ電極２２の少なくとも一部は半導体層１０の第２の面Ｐ２に接する。コレクタ電極２２は、例えば、金属である。
コレクタ電極２２は、ｐ形のコレクタ領域５１に電気的に接続される。コレクタ電極２２には、コレクタ電圧が印加される。コレクタ電圧は、例えば、２００Ｖ以上６５００Ｖ以下である。
コレクタ領域５１は、ｐ形の半導体領域である。コレクタ領域５１は、コレクタ電極２２に電気的に接続される。コレクタ領域５１は、ＩＧＢＴ１００がオン状態の際にホールの供給源となる。
ドリフト領域５２は、ｎ－形の半導体領域である。ドリフト領域５２は、コレクタ領域５１と第１の面Ｐ１との間に設けられる。ドリフト領域５２は、ＩＧＢＴ１００がオン状態の際にオン電流の経路となる。ドリフト領域５２は、ＩＧＢＴ１００がオフ状態の際に空乏化し、ＩＧＢＴ１００の耐圧を維持する機能を有する。
ベース領域５３は、ｐ形の半導体領域である。ベース領域５３は、ドリフト領域５２と第１の面Ｐ１との間に設けられる。ベース領域５３はトランジスタのチャネル領域として機能する。
エミッタ領域５４は、ｎ＋形の半導体領域である。エミッタ領域５４は、ベース領域５３と第１の面Ｐ１との間に設けられる。エミッタ領域５４は、エミッタ電極２１に電気的に接続される。エミッタ領域５４は、エミッタ電極２１に接する。エミッタ領域５４は、トランジスタがオン状態の際に電子の供給源となる。
コンタクト領域５５は、ｐ＋形の半導体領域である。コンタクト領域５５は、ベース領域５３と第１の面Ｐ１との間に設けられる。コンタクト領域５５は、エミッタ領域５４と隣接または離間して設けられる。コンタクト領域５５は、エミッタ電極２１に電気的に接続される。
複数の第１のゲートトレンチ４１は、半導体層１０の第１の面Ｐ１の側に設けられる。第１のゲートトレンチ４１は、図３に示すように、第１の面Ｐ１において、第１の面Ｐ１に平行な第１の方向に延びる。第１のゲートトレンチ４１は、ストライプ形状を有する。複数の第１のゲートトレンチ４１は、第１の方向に直交する第２の方向に繰り返し配置される。第１のゲートトレンチ４１は、ベース領域５３を貫通し、ドリフト領域５２に達する。
複数の第２のゲートトレンチ４２は、半導体層１０の第１の面Ｐ１の側に設けられる。第２のゲートトレンチ４２は、図３に示すように、第１の面Ｐ１において、第１の面Ｐ１に平行な第１の方向に延びる。第２のゲートトレンチ４２は、ストライプ形状を有する。第２のゲートトレンチ４２は、第１の方向に直交する第２の方向に繰り返し配置される。第２のゲートトレンチ４２は、第１のゲートトレンチ４１と第１のゲートトレンチ４１との間に設けられる。第２のゲートトレンチ４２は、ベース領域５３を貫通し、ドリフト領域５２に達する。
第１のゲート電極３１は、第１のゲートトレンチ４１の中に設けられる。第１のゲート電極３１は、例えば、半導体又は金属である。第１のゲート電極３１は、例えば、ｎ形不純物又はｐ形不純物を含む、アモルファスシリコン又は多結晶シリコンである。第１のゲート電極３１は、第１のゲート配線１１及び第１のゲート電極パッド１０１に電気的に接続される。
第２のゲート電極３２は、第２のゲートトレンチ４２の中に設けられる。第２のゲート電極３２は、例えば、半導体又は金属である。第２のゲート電極３２は、例えば、ｎ形不純物又はｐ形不純物を含む、アモルファスシリコン、又は、多結晶シリコンである。第２のゲート電極３２は、第２のゲート配線１２及び第２のゲート電極パッド１０２に電気的に接続される。
ゲート絶縁膜２３は、第１のゲート電極３１と半導体層１０との間に設けられる。ゲート絶縁膜２３は、第２のゲート電極３２と半導体層１０との間に設けられる。ゲート絶縁膜２３は、例えば、酸化シリコンである。
層間絶縁層３６は、第１のゲート電極３１とエミッタ電極２１との間に設けられる。層間絶縁層３６は、第１のゲート電極３１とエミッタ電極２１との間を電気的に分離する。層間絶縁層３６は、第２のゲート電極３２とエミッタ電極２１との間に設けられる。層間絶縁層３６は、第２のゲート電極３２とエミッタ電極２１との間を電気的に分離する。層間絶縁層３６は、例えば、酸化シリコンである。
第１のゲート配線１１は、半導体層１０の第１の面Ｐ１の側に設けられる。第１のゲート配線１１は、第１のゲート電極３１に電気的に接続される。第１のゲート配線１１は、第１のゲート電極パッド１０１に電気的に接続される。第１のゲート配線１１は、第１のゲート電極３１と第１のゲート電極パッド１０１を電気的に接続する。
第１のゲート配線１１は、第１の部分１１ａ、第２の部分１１ｂ、及び第３の部分１１ｃを含む。第１の部分１１ａは第２の方向に延びる。第２の部分１１ｂは第１の方向に延びる。第３の部分１１ｃは第２の方向に延びる。
第１のゲート配線１１の第１の部分１１ａは、第１のゲート配線１１の第１の部分１１ａと第１のゲートトレンチ４１とが交差する第１のコンタクト部１６で第１のゲート電極３１に接続される。第１の部分１１ａは、層間絶縁層３６に形成された開口部を介して、第１のゲート電極３１に接続される。
第１の部分１１ａと同様に、第１のゲート配線１１の第３の部分１１ｃは、第１のゲート配線１１の第３の部分１１ｃと第１のゲートトレンチ４１とが交差する第１のコンタクト部１６で第１のゲート電極３１に接続される。第３の部分１１ｃは、層間絶縁層３６に形成された開口部を介して、第１のゲート電極３１に接続される。
第１のゲート配線１１は、例えば、金属である。例えば、第１のゲート配線１１の材料と、エミッタ電極２１の材料は同じである。第１のゲート配線１１は、例えば、エミッタ電極２１と同じ金属層をパターニングすることで形成されている。
第２のゲート配線１２は、半導体層１０の第１の面Ｐ１の側に設けられる。第２のゲート配線１２は、第２のゲート電極３２に電気的に接続される。第２のゲート配線１２は、第２のゲート電極パッド１０２に電気的に接続される。第２のゲート配線１２は、第２のゲート電極３２と第２のゲート電極パッド１０２を電気的に接続する。
第２のゲート配線１２は、第１の部分１２ａ、第２の部分１２ｂ、及び第３の部分１２ｃを含む。第１の部分１２ａは第２の方向に延びる。第２の部分１２ｂは第１の方向に延びる。第３の部分１２ｃは第２の方向に延びる。
第２のゲート配線１２の第１の部分１２ａは、第２のゲート配線１２の第１の部分１２ａと第２のゲートトレンチ４２とが交差する第２のコンタクト部１７で第２のゲート電極３２に接続される。第１の部分１２ａは、層間絶縁層３６に形成された開口部を介して、第２のゲート電極３２に接続される。
第１の部分１２ａと同様に、第２のゲート配線１２の第３の部分１２ｃは、第２のゲート配線１２の第３の部分１２ｃと第２のゲートトレンチ４２とが交差する第２のコンタクト部１７で第２のゲート電極３２に接続される。第３の部分１２ｃは、層間絶縁層３６に形成された開口部を介して、第２のゲート電極３２に接続される。
第２のゲート配線１２は、例えば、金属である。例えば、第２のゲート配線１２の材料と、エミッタ電極２１の材料は同じである。第２のゲート配線１２は、例えば、エミッタ電極２１と同じ金属層をパターニングすることで形成されている。
第１のゲート配線１１の第１の部分１１ａと第１のゲート配線１１の第３の部分１１ｃとの間に、第２のゲート配線１２の第１の部分１２ａが設けられる。また、第２のゲート配線１２の第１の部分１２ａと第２のゲート配線１２の第３の部分１２ｃとの間に、第１のゲート配線１１の第３の部分１１ｃが設けられる。
第２のゲート配線１２の第１の部分１２ａと第１のゲート配線１１の第３の部分１１ｃとの間に、エミッタ電極２１が設けられる。また、第１のゲート配線１１の第２の部分１１ｂと第２のゲート配線１２の第２の部分１２ｂとの間に、エミッタ電極２１が設けられる。
第１のゲート電極パッド１０１は、半導体層１０の第１の面Ｐ１の側に設けられる。第１のゲート電極パッド１０１は、第１のゲート配線１１に接続される。第１のゲート電極パッド１０１は、第１のゲート配線１１を介して、第１のゲート電極３１に電気的に接続される。
第１のゲート電極パッド１０１には、第１のゲート電圧（Ｖｇ１）が印加される。第１のゲート配線１１及び第１のゲート電極３１には、第１のゲート電圧（Ｖｇ１）が印加される。
第１のゲート電極パッド１０１は、例えば、金属である。例えば、第１のゲート電極パッド１０１の材料と、エミッタ電極２１の材料は同じである。第１のゲート電極パッド１０１は、例えば、エミッタ電極２１と同じ金属層をパターニングすることで形成されている。
第２のゲート電極パッド１０２は、半導体層１０の第１の面Ｐ１の側に設けられる。第２のゲート電極パッド１０２は、第２のゲート配線１２に接続される。第２のゲート電極パッド１０２は、第２のゲート配線１２を介して、第２のゲート電極３２に電気的に接続される。
第２のゲート電極パッド１０２には、第２のゲート電圧（Ｖｇ２）が印加される。第２のゲート配線１２及び第２のゲート電極３２には、第２のゲート電圧（Ｖｇ２）が印加される。
第２のゲート電極パッド１０２は、例えば、金属である。例えば、第２のゲート電極パッド１０２の材料と、エミッタ電極２１の材料は同じである。第２のゲート電極パッド１０２は、例えば、エミッタ電極２１と同じ金属層をパターニングすることで形成されている。
次に、第１の実施形態のＩＧＢＴ１００の作用及び効果について説明する。
第１の実施形態のＩＧＢＴ１００は、第１のゲート電圧（Ｖｇ１）が印加される第１のゲート電極３１と、第２のゲート電圧（Ｖｇ２）が印加される第２のゲート電極３２を備える。第１の実施形態のＩＧＢＴ１００は、第１のゲート電極３１で制御される第１のトランジスタと、第２のゲート電極３２で制御される第２のトランジスタを備える。例えば、図２において破線Ｔ１で囲まれた領域が第１のトランジスタに相当する。また、例えば、図２において破線Ｔ２で囲まれた領域が第２のトランジスタに相当する。第１のトランジスタと第２のトランジスタに独立したゲート信号を与えることにより、ダブルゲート駆動が実現できる。ＩＧＢＴ１００は、ダブルゲート駆動により、オン抵抗の低減とスイッチング損失の低減の両立を図ることが可能となる。
ダブルゲート駆動を行うためには、異なる２つのゲート電圧を印加するために、２つのゲート電極パッドが必要になる。そして、それぞれのゲート電極パッドからゲート電極に接続するための２本のゲート配線が必要となる。例えば、２つのゲート配線が交差するレイアウトを採用すると、２本のゲート配線を上下に絶縁するための絶縁層と、追加されるゲート配線を形成するための配線層が新たに必要となる。絶縁層や配線層を新たに加えると、ＩＧＢＴの製造コストが増加する。
第１の実施形態のＩＧＢＴ１００は、第１のゲート配線１１と第２のゲート配線１２とを交差させないレイアウトを採用する。第１のゲート配線１１は、第２のゲート配線１２と交差することなく、第１のゲート電極３１と第１のゲート電極パッド１０１と接続される。また、第２のゲート配線１２は、第１のゲート配線１１と交差することなく、第２のゲート電極パッド１０２と接続される。
さらに、第１のゲート配線１１とエミッタ電極２１は同一平面内で分離している。また、第２のゲート配線１２とエミッタ電極２１は同一平面内で分離している。したがって、第１のゲート配線１１、第２のゲート配線１２、第１のゲート電極パッド１０１、第２のゲート電極パッド１０２、及びエミッタ電極２１を、同一の金属層をパターニングすることで形成できる。よって、ＩＧＢＴ１００の製造コストを増加させることなく、ダブルゲート駆動を実現できる。
また、第１の実施形態のＩＧＢＴ１００は、エミッタ電極２１を間に挟んで設けられた第１のゲート配線１１の間に、第２のゲート配線１２が設けられる。このレイアウトを採用することにより、エミッタ電極２１を間に挟んで設けられる２つの第１のコンタクト部１６の間の距離と、エミッタ電極２１を間に挟んで設けられる２つの第２のコンタクト部１７の間の距離の差を小さくできる。例えば、エミッタ電極２１を間に挟んで設けられる２つの第１のコンタクト部１６の間の距離と、エミッタ電極２１を間に挟んで設けられる２つの第２のコンタクト部１７の間の距離を同一にすることも可能となる。
したがって、ゲート電極の抵抗によって生じるゲート信号の遅延時間を、第１のゲート電極３１によって駆動される第１のトランジスタと、第２のゲート電極３２によって駆動される第２のトランジスタとの間で、同程度にすることができる。例えば、第１のコンタクト部１６から最も遠い位置の第１のトランジスタのゲート信号の遅延時間と、第２のコンタクト部１７から最も遠い位置の第２のトランジスタのゲート信号の遅延時間との差を最小化できる。したがって、第１のトランジスタの動作と第２のトランジスタの動作の、所望の動作タイミングからのずれを最小化することができる。また、第１のコンタクト部１６から最も遠い第１のトランジスタまでの距離と、第２のコンタクト部１７から最も遠い位置の第２のトランジスタまでの距離の差が小さくなることで、例えば、電流集中による不均一動作が解消できる。よって、ＩＧＢＴ１００によれば、安定したダブルゲート駆動が実現できる。
以上、第１の実施形態によれば、低コストで、安定した複数ゲート駆動を実現できるＩＧＢＴが提供できる。
（第２の実施形態）
第２の実施形態の半導体装置は、第１のゲート配線は、第１の方向に延びた第４の部分と、第２の方向の延びた第５の部分を、更に含み、第２のゲート配線は、第１の方向に延びた第４の部分と、第２の方向の延びた第５の部分を、更に含み、第１のゲート配線の第３の部分と第１のゲート配線の第５の部分との間に、第２のゲート配線の第３の部分が設けられ、第２のゲート配線の第３の部分と第２のゲート配線の第５の部分との間に、第１のゲート配線の第５の部分が設けられる点で、第１の実施形態の半導体装置と異なる。以下、第1の実施形態と重複する内容については一部記述を省略する場合がある。
第２の実施形態の半導体装置は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチゲート形のＩＧＢＴ２００である。ＩＧＢＴ２００は、独立に制御可能な２つのゲートを有し、ダブルゲート駆動が可能なＩＧＢＴである。
図６は、第２の実施形態の半導体装置の模式図である。図６は、第１のトレンチ、第２のトレンチ、第１のゲート配線、第２のゲート配線、第１のコンタクト部、第２のコンタクト部、エミッタ電極、第１のゲート電極パッド、及び第２のゲート電極パッドの配置と接続関係を示す。
エミッタ電極２１は、第１の領域２１ａと第２の領域２１ｂを有する。第１の領域２１ａと第２の領域２１ｂは第１の方向に離間している。ＩＧＢＴ２００は、第１の領域２１ａを含むトランジスタブロックと、第２の領域２１ｂを含むトランジスタブロックの２つのトランジスタブロックを有する。
第１のゲート配線１１は、第１の部分１１ａ、第２の部分１１ｂ、第３の部分１１ｃ、第４の部分１１ｄ、及び第５の部分１１ｅを含む。第１の部分１１ａは第２の方向に延びる。第２の部分１１ｂは第１の方向に延びる。第３の部分１１ｃは第２の方向に延びる。第４の部分１１ｄは第１の方向に延びる。第５の部分１１ｅは、第２の方向に延びる。
第１のゲート配線１１の第５の部分１１ｅは、第１のゲート配線１１の第５の部分１１ｅと第１のゲートトレンチ４１とが交差する第１のコンタクト部１６で第１のゲート電極３１に接続される。第５の部分１１ｅは、層間絶縁層３６に形成された開口部を介して、第１のゲート電極３１に接続される。
第２のゲート配線１２は、第１の部分１２ａ、第２の部分１２ｂ、第３の部分１２ｃ、第４の部分１２ｄ、及び第５の部分１２ｅを含む。第１の部分１２ａは第２の方向に延びる。第２の部分１２ｂは第１の方向に延びる。第３の部分１２ｃは第２の方向に延びる。第４の部分１２ｄは第１の方向に延びる。第５の部分１２ｅは第２の方向に延びる。
第２のゲート配線１２の第５の部分１２ｅは、第２のゲート配線１２の第５の部分１２ｅと第２のゲートトレンチ４２とが交差する第２のコンタクト部１７で第２のゲート電極３２に接続される。第５の部分１２ｅは、層間絶縁層３６に形成された開口部を介して、第２のゲート電極３２に接続される。
第１のゲート配線１１の第３の部分１１ｃと第１のゲート配線１１の第５の部分１１ｅとの間に、第２のゲート配線１２の第３の部分１２ｃが設けられる。また、第２のゲート配線１２の第３の部分１２ｃと第２のゲート配線１２の第５の部分１２ｅとの間に、第１のゲート配線１１の第５の部分１１ｅが設けられる。
第２のゲート配線１２の第１の部分１２ａと第１のゲート配線１１の第３の部分１１ｃとの間に、エミッタ電極２１の第１の領域２１ａが設けられる。また、第１のゲート配線１１の第２の部分１１ｂと第２のゲート配線１２の第２の部分１２ｂとの間に、エミッタ電極２１の第１の領域２１ａが設けられる。
第２のゲート配線１２の第３の部分１２ｃと第１のゲート配線１１の第５の部分１１ｅとの間に、エミッタ電極２１の第２の領域２１ｂが設けられる。また、第１のゲート配線１１の第４の部分１１ｄと第２のゲート配線１２の第４の部分１２ｄとの間に、エミッタ電極２１の第２の領域２１ｂが設けられる。
第２の実施形態のＩＧＢＴ２００は、トランジスタブロックを２つ備え、２つのトランジスタブロックの間にもゲート配線とゲート電極を接続するコンタクト部を設ける。ＩＧＢＴ２００は、２つのトランジスタブロックの間にコンタクト接続部を設けた場合でも、追加の絶縁層や配線層を不要とする。
第２の実施形態のＩＧＢＴ２００は、第１の実施形態のＩＧＢＴ１００と同様、第１のゲート配線１１、第２のゲート配線１２、第１のゲート電極パッド１０１、第２のゲート電極パッド１０２、及びエミッタ電極２１を、同一の金属層をパターニングすることで形成できる。よって、ＩＧＢＴ２００の製造コストを増加させることなく、ダブルゲート駆動を実現できる。
また、第２の実施形態のＩＧＢＴ２００は、第１の実施形態のＩＧＢＴ１００と同様、第１のトランジスタの動作と第２のトランジスタの動作の、所望の動作タイミングからのずれを最小化することができる。また第１の実施形態のＩＧＢＴ１００と同様、第１のコンタクト部１６から最も遠い第１のトランジスタまでの距離と、第２のコンタクト部１７から最も遠い位置の第２のトランジスタまでの距離の差が小さくなることで、例えば、電流集中による不均一動作が解消できる。よって、安定したダブルゲート駆動が実現できる。
図７は、第２の実施形態の半導体装置の変形例の模式図である。変形例のＩＧＢＴ２０１は、第２のゲート配線１２の第３の部分１２ｃと第１のゲート配線１１の第５の部分１１ｅとの間に、第１のゲート配線１１の第３の部分１１ｃが設けられる点で第２の実施形態のＩＧＢＴ２００と異なる。変形例のＩＧＢＴ２０１は、第１のゲート配線１１の第３の部分１１ｃと、第２のゲート配線１２の第３の部分１２ｃとの上下関係が、ＩＧＢＴ２００と逆になっている。
以上、第２の実施形態及びその変形例によれば、低コストで、安定した複数ゲート駆動を実現できるＩＧＢＴが提供できる。
（第３の実施形態）
第３の実施形態の半導体装置は、半導体層は、第１の面の側に設けられ、第１の方向に延びた複数の第３のトレンチを更に含み、半導体装置は、第３のトレンチの中に設けられた第３のゲート電極と、第２の方向に延びた第１の部分と、第１の方向に延びた第２の部分と、第２の方向に延びた第３の部分と、を含み、第３のゲート電極に電気的に接続された第３のゲート配線と、半導体層の第１の面の側に設けられ、第３のゲート配線と電気的に接続された第３のゲート電極パッドと、を更に備え、第３のゲート配線の第１の部分と第２のゲート配線の第１の部分との間に、第１のゲート配線の第１の部分が設けられ、第１のゲート配線の第３の部分と第２のゲート配線の第３の部分との間に、第３のゲート配線の第３の部分が設けられた点で、第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。
第３の実施形態の半導体装置は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチゲート形のＩＧＢＴ３００である。ＩＧＢＴ３００は、独立に制御可能な３つのゲートを有し、トリプルゲート駆動が可能なＩＧＢＴである。
図８は、第３の実施形態の半導体装置の模式図である。図８は、第１のトレンチ、第２のトレンチ、第３のトレンチ、第１のゲート配線、第２のゲート配線、第３のゲート配線、第１のコンタクト部、第２のコンタクト部、第３のコンタクト部、エミッタ電極、第１のゲート電極パッド、第２のゲート電極パッド、及び、第３のゲート電極パッドの配置と接続関係を示す。
図９は、第３の実施形態の半導体装置の模式断面図である。図９は、エミッタ電極を含む断面である。
第３の実施形態のＩＧＢＴ３００は、半導体層１０、第１のゲート配線１１、第２のゲート配線１２、第３のゲート配線１３、第１のコンタクト部１６、第２のコンタクト部１７、第３のコンタクト部１８、エミッタ電極２１（第１の電極）、コレクタ電極２２（第２の電極）、ゲート絶縁膜２３、第１のゲート電極３１、第２のゲート電極３２、第３のゲート電極３３、層間絶縁層３６、第１のゲート電極パッド１０１、第２のゲート電極パッド１０２、及び、第３のゲート電極パッド１０３を備える。
半導体層１０の中には、第１のゲートトレンチ４１（第１のトレンチ）、第２のゲートトレンチ４２（第２のトレンチ）、第３のゲートトレンチ４３（第３のトレンチ）、コレクタ領域５１、ドリフト領域５２、ベース領域５３、エミッタ領域５４、及びコンタクト領域５５が設けられる。
エミッタ電極２１は、第１の電極の一例である。コレクタ電極２２は、第２の電極の一例である。第１のゲートトレンチ４１は、第１のトレンチの一例である。第２のゲートトレンチ４２は、第２のトレンチの一例である。第３のゲートトレンチ４３は、第３のトレンチの一例である。
複数の第３のゲートトレンチ４３は、半導体層１０の第１の面Ｐ１の側に設けられる。第３のゲートトレンチ４３は、第１の面Ｐ１において、第１の面Ｐ１に平行な第１の方向に延びる。第３のゲートトレンチ４３は、ストライプ形状を有する。第３のゲートトレンチ４３は、第１の方向に直交する第２の方向に繰り返し配置される。第３のゲートトレンチ４３は、第２のゲートトレンチ４２と第１のゲートトレンチ４１との間に設けられる。第３のゲートトレンチ４３は、ベース領域５３を貫通し、ドリフト領域５２に達する。
第３のゲート電極３３は、第３のゲートトレンチ４３の中に設けられる。第３のゲート電極３３は、例えば、半導体又は金属である。第３のゲート電極３３は、例えば、ｎ形不純物又はｐ形不純物を含む、アモルファスシリコン、又は、多結晶シリコンである。第３のゲート電極３３は、第３のゲート配線１３及び第３のゲート電極パッド１０３に電気的に接続される。
第３のゲート配線１３は、半導体層１０の第１の面Ｐ１の側に設けられる。第３のゲート配線１３は、第３のゲート電極３３に電気的に接続される。第３のゲート配線１３は、第３のゲート電極パッド１０３に電気的に接続される。第３のゲート配線１３は、第３のゲート電極３３と第３のゲート電極パッド１０３を電気的に接続する。
第３のゲート配線１３は、第１の部分１３ａ、第２の部分１３ｂ、及び第３の部分１３ｃを含む。第１の部分１３ａは第２の方向に延びる。第２の部分１３ｂは第１の方向に延びる。第３の部分１３ｃは第２の方向に延びる。
第３のゲート配線１３の第１の部分１３ａは、第３のゲート配線１３の第１の部分１３ａと第３のゲートトレンチ４３とが交差する第３のコンタクト部１８で第３のゲート電極３３に接続される。第１の部分１３ａは、層間絶縁層３６に形成された開口部を介して、第３のゲート電極３３に接続される。
第１の部分１３ａと同様に、第３のゲート配線１３の第３の部分１３ｃは、第３のゲート配線１３の第３の部分１３ｃと第３のゲートトレンチ４３とが交差する第３のコンタクト部１８で第３のゲート電極３３に接続される。第３の部分１３ｃは、層間絶縁層３６に形成された開口部を介して、第３のゲート電極３３に接続される。
第３のゲート配線１３は、例えば、金属である。例えば、第３のゲート配線１３の材料と、エミッタ電極２１の材料は同じである。第３のゲート配線１３は、例えば、エミッタ電極２１と同じ金属層をパターニングすることで形成されている。
第３のゲート配線１３の第１の部分１３ａと第２のゲート配線１２の第１の部分１２ａとの間に、第１のゲート配線１１の第１の部分１１ａが設けられる。第１のゲート配線１１の第３の部分１１ｃと第２のゲート配線１２の第３の部分１２ｃとの間に、第３のゲート配線１３の第３の部分１３ｃが設けられる。
第３のゲート配線１３の第１の部分１３ａと第３のゲート配線１３の第３の部分１３ｃとの間に、エミッタ電極２１が設けられる。また、第３のゲート配線１３の第２の部分１３ｂと第２のゲート配線１２の第２の部分１２ｂとの間に、エミッタ電極２１が設けられる。
第３のゲート電極パッド１０３は、半導体層１０の第１の面Ｐ１の側に設けられる。第３のゲート電極パッド１０３は、第３のゲート配線１３に接続される。第３のゲート電極パッド１０３は、第３のゲート配線１３を介して、第３のゲート電極３３に電気的に接続される。
第３のゲート電極パッド１０３には、第３のゲート電圧（Ｖｇ３）が印加される。第３のゲート配線１３及び第３のゲート電極３３には、第３のゲート電圧（Ｖｇ３）が印加される。
第３のゲート電極パッド１０３は、例えば、金属である。例えば、第３のゲート電極パッド１０３の材料と、エミッタ電極２１の材料は同じである。第３のゲート電極パッド１０３は、例えば、エミッタ電極２１と同じ金属層をパターニングすることで形成されている。
第３の実施形態のＩＧＢＴ３００は、第１のゲート電圧（Ｖｇ１）が印加される第１のゲート電極３１と、第２のゲート電圧（Ｖｇ２）が印加される第２のゲート電極３２と、第３のゲート電圧（Ｖｇ３）が印加される第３のゲート電極３３とを備える。第３の実施形態のＩＧＢＴ３００は、第１のゲート電極３１で制御される第１のトランジスタと、第２のゲート電極３２で制御される第２のトランジスタと、第３のゲート電極３３で制御される第３のトランジスタを備える。例えば、図９において破線Ｔ１で囲まれた領域が第１のトランジスタに相当する。また、例えば、図９において破線Ｔ２で囲まれた領域が第２のトランジスタに相当する。また、例えば、図９において破線Ｔ３で囲まれた領域が第３のトランジスタに相当する。第１のトランジスタ、第２のトランジスタ、及び第３のトランジスタに独立したゲート信号を与えることにより、トリプルゲート駆動が実現できる。ＩＧＢＴ３００は、トリプルゲート駆動により、オン抵抗の低減とスイッチング損失の低減の両立を図ることが可能となる。
トリプルゲート駆動を行うためには、異なる３つのゲート電圧を印加するために、３つのゲート電極パッドが必要になる。そして、それぞれのゲート電極パッドからゲート電極に接続するための３本のゲート配線が必要となる。
第３の実施形態のＩＧＢＴ３００は、第１のゲート配線１１、第２のゲート配線１２、及び、第３のゲート配線１３を交差させないレイアウトを採用する。さらに、第１のゲート配線１１、第２のゲート配線１２、及び第３のゲート配線と、エミッタ電極２１が同一平面内で分離している。したがって、第１のゲート配線１１、第２のゲート配線１２、第３のゲート配線１３、第１のゲート電極パッド１０１、第２のゲート電極パッド１０２、第３のゲート電極パッド１０３、及びエミッタ電極２１を、同一の金属層をパターニングすることで形成できる。よって、ＩＧＢＴ３００の製造コストを増加させることなく、トリプルゲート駆動を実現できる。
また、第１の実施形態のＩＧＢＴ１００と同様の理由により、第１のトランジスタの動作、第２のトランジスタの動作、及び第３のトランジスタの動作の、所望の動作タイミングからのずれを最小化することができる。また、第１のコンタクト部１６から最も遠い第１のトランジスタまでの距離、第２のコンタクト部１７から最も遠い位置の第２のトランジスタまでの距離、及び第３のコンタクト部１８から最も遠い位置の第３のトランジスタまでの距離の、それぞれの差が小さくなることで、例えば、電流集中による不均一動作が解消できる。よって、安定したトリプルゲート駆動が実現できる。
以上、第３の実施形態によれば、低コストで、安定した複数ゲート駆動を実現できるＩＧＢＴが提供できる。
（第４の実施形態）
第４の実施形態の半導体装置は、半導体層は、第１の面の側に設けられ、第１の方向に延びた複数の第４のトレンチを更に含み、半導体装置は、第４のトレンチの中に設けられた第４のゲート電極と、第２の方向に延びた第１の部分と、第１の方向に延びた第２の部分と、第２の方向に延びた第３の部分と、を含み、第４のゲート電極に電気的に接続された第４のゲート配線と、半導体層の第１の面の側に設けられ、第４のゲート配線と電気的に接続された第４のゲート電極パッドと、を更に備え、第１のゲート配線の第１の部分と第２のゲート配線の第１の部分との間に、第４のゲート配線の第１の部分が設けられ、第３のゲート配線の第３の部分と第４のゲート配線の第３の部分との間に、第２のゲート配線の第３の部分が設けられた点で、第３の実施形態の半導体装置と異なる。以下、第１又は第３の実施形態と重複する内容については、一部記述を省略する場合がある。
第４の実施形態の半導体装置は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチゲート形のＩＧＢＴ４００である。ＩＧＢＴ４００は、独立に制御可能な４つのゲートを有し、クアッドゲート駆動が可能なＩＧＢＴである。
図１０は、第４の実施形態の半導体装置の模式図である。図１０は、第１のトレンチ、第２のトレンチ、第３のトレンチ、第４のトレンチ、第１のゲート配線、第２のゲート配線、第３のゲート配線、第４のゲート配線、第１のコンタクト部、第２のコンタクト部、第３のコンタクト部、第４のコンタクト部、エミッタ電極、第１のゲート電極パッド、第２のゲート電極パッド、第３のゲート電極パッド、及び第４のゲート電極パッドの配置と接続関係を示す。
図１１は、第４の実施形態の半導体装置の模式断面図である。図１１は、エミッタ電極を含む断面である。
第４の実施形態のＩＧＢＴ４００は、半導体層１０、第１のゲート配線１１、第２のゲート配線１２、第３のゲート配線１３、第４のゲート配線１４、第１のコンタクト部１６、第２のコンタクト部１７、第３のコンタクト部１８、第４のコンタクト部１９、エミッタ電極２１（第１の電極）、コレクタ電極２２（第２の電極）、ゲート絶縁膜２３、第１のゲート電極３１、第２のゲート電極３２、第３のゲート電極３３、第４のゲート電極３４、層間絶縁層３６、第１のゲート電極パッド１０１、第２のゲート電極パッド１０２、第３のゲート電極パッド１０３、及び第４のゲート電極パッド１０４を備える。
半導体層１０の中には、第１のゲートトレンチ４１（第１のトレンチ）、第２のゲートトレンチ４２（第２のトレンチ）、第３のゲートトレンチ４３（第３のトレンチ）、第４のゲートトレンチ４４（第４のトレンチ）、コレクタ領域５１、ドリフト領域５２、ベース領域５３、エミッタ領域５４、及びコンタクト領域５５が設けられる。
エミッタ電極２１は、第１の電極の一例である。コレクタ電極２２は、第２の電極の一例である。第１のゲートトレンチ４１は、第１のトレンチの一例である。第２のゲートトレンチ４２は、第２のトレンチの一例である。第３のゲートトレンチ４３は、第３のトレンチの一例である。第４のゲートトレンチ４４は、第４のトレンチの一例である。
複数の第４のゲートトレンチ４４は、半導体層１０の第１の面Ｐ１の側に設けられる。第４のゲートトレンチ４４は、第１の面Ｐ１において、第１の面Ｐ１に平行な第１の方向に延びる。第４のゲートトレンチ４４は、ストライプ形状を有する。第４のゲートトレンチ４４は、第１の方向に直交する第２の方向に繰り返し配置される。第４のゲートトレンチ４４は、第３のゲートトレンチ４３と第１のゲートトレンチ４１との間に設けられる。第４のゲートトレンチ４４は、ベース領域５３を貫通し、ドリフト領域５２に達する。
第４のゲート電極３４は、第４のゲートトレンチ４４の中に設けられる。第４のゲート電極３４は、例えば、半導体又は金属である。第４のゲート電極３４は、例えば、ｎ形不純物又はｐ形不純物を含む、アモルファスシリコン、又は、多結晶シリコンである。第４のゲート電極３４は、第４のゲート配線１４及び第４のゲート電極パッド１０４に電気的に接続される。
第４のゲート配線１４は、半導体層１０の第１の面Ｐ１の側に設けられる。第４のゲート配線１４は、第４のゲート電極３４に電気的に接続される。第４のゲート配線１４は、第４のゲート電極パッド１０４に電気的に接続される。第４のゲート配線１４は、第４のゲート電極３４と第４のゲート電極パッド１０４を電気的に接続する。
第４のゲート配線１４は、第１の部分１４ａ、第２の部分１４ｂ、及び第３の部分１４ｃを含む。第１の部分１４ａは第２の方向に延びる。第２の部分１４ｂは第１の方向に延びる。第３の部分１４ｃは第２の方向に延びる。
第４のゲート配線１４の第１の部分１４ａは、第４のゲート配線１４の第１の部分１４ａと第４のゲートトレンチ４４とが交差する第４のコンタクト部１９で第４のゲート電極３４に接続される。第１の部分１４ａは、層間絶縁層３６に形成された開口部を介して、第４のゲート電極３４に接続される。
第１の部分１４ａと同様に、第４のゲート配線１４の第３の部分１４ｃは、第４のゲート配線１４の第３の部分１４ｃと第４のゲートトレンチ４４とが交差する第４のコンタクト部１９で第４のゲート電極３４に接続される。第３の部分１４ｃは、層間絶縁層３６に形成された開口部を介して、第４のゲート電極３４に接続される。
第４のゲート配線１４は、例えば、金属である。例えば、第４のゲート配線１４の材料と、エミッタ電極２１の材料は同じである。第４のゲート配線１４は、例えば、エミッタ電極２１と同じ金属層をパターニングすることで形成されている。
第１のゲート配線１１の第１の部分１１ａと第２のゲート配線１２の第１の部分１２ａとの間に、第４のゲート配線１４の第１の部分１４ａが設けられる。第３のゲート配線１３の第３の部分１３ｃと第４のゲート配線１４の第３の部分１４ｃとの間に、第２のゲート配線１２の第３の部分１２ｃが設けられる。
第４のゲート配線１４の第１の部分１４ａと第４のゲート配線１４の第３の部分１４ｃとの間に、エミッタ電極２１が設けられる。また、第４のゲート配線１４の第２の部分１４ｂと第１のゲート配線１１の第２の部分１１ｂとの間に、エミッタ電極２１が設けられる。
第４のゲート電極パッド１０４は、半導体層１０の第１の面Ｐ１の側に設けられる。第４のゲート電極パッド１０４は、第４のゲート配線１４に接続される。第４のゲート電極パッド１０４は、第４のゲート配線１４を介して、第４のゲート電極３４に電気的に接続される。
第４のゲート電極パッド１０４には、第４のゲート電圧（Ｖｇ４）が印加される。第４のゲート配線１４及び第４のゲート電極３４には、第４のゲート電圧（Ｖｇ４）が印加される。
第４のゲート電極パッド１０４は、例えば、金属である。例えば、第４のゲート電極パッド１０４の材料と、エミッタ電極２１の材料は同じである。第４のゲート電極パッド１０４は、例えば、エミッタ電極２１と同じ金属層をパターニングすることで形成されている。
第４の実施形態のＩＧＢＴ４００は、第１のゲート電圧（Ｖｇ１）が印加される第１のゲート電極３１と、第２のゲート電圧（Ｖｇ２）が印加される第２のゲート電極３２と、第３のゲート電圧（Ｖｇ３）が印加される第３のゲート電極３３と、第４のゲート電圧（Ｖｇ４）が印加される第４のゲート電極３４とを備える。第４の実施形態のＩＧＢＴ４００は、第１のゲート電極３１で制御される第１のトランジスタと、第２のゲート電極３２で制御される第２のトランジスタと、第３のゲート電極３３で制御される第３のトランジスタと、第４のゲート電極３４で制御される第４のトランジスタを備える。例えば、図１１において破線Ｔ１で囲まれた領域が第１のトランジスタに相当する。また、例えば、図１１において破線Ｔ２で囲まれた領域が第２のトランジスタに相当する。また、例えば、図１１において破線Ｔ３で囲まれた領域が第３のトランジスタに相当する。また、例えば、図１１において破線Ｔ４で囲まれた領域が第３のトランジスタに相当する。第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、及び第４のトランジスタに独立したゲート信号を与えることにより、クアッドゲート駆動が実現できる。ＩＧＢＴ４００は、クアッドゲート駆動により、オン抵抗の低減とスイッチング損失の低減の両立を図ることが可能となる。
クアッドゲート駆動を行うためには、異なる４つのゲート電圧を印加するために、４つのゲート電極パッドが必要になる。そして、それぞれのゲート電極パッドからゲート電極に接続するための４本のゲート配線が必要となる。
第４の実施形態のＩＧＢＴ４００は、第１のゲート配線１１、第２のゲート配線１２、第３のゲート配線１３、及び、第４のゲート配線１４を交差させないレイアウトを採用する。さらに、第１のゲート配線１１、第２のゲート配線１２、第３のゲート配線１３，及び第４のゲート配線１４と、エミッタ電極２１が同一平面内で分離している。したがって、第１のゲート配線１１、第２のゲート配線１２、第３のゲート配線１３、第４のゲート配線１４、第１のゲート電極パッド１０１、第２のゲート電極パッド１０２、第３のゲート電極パッド１０３、第４のゲート電極パッド１０４、及びエミッタ電極２１を、同一の金属層をパターニングすることで形成できる。よって、ＩＧＢＴ４００の製造コストを増加させることなく、クアッドゲート駆動を実現できる。
また、第１の実施形態のＩＧＢＴ１００と同様の理由により、第１のトランジスタの動作、第２のトランジスタの動作、第３のトランジスタ、及び第４のトランジスタの動作の、所望の動作タイミングからのずれを最小化することができる。また、第１のコンタクト部１６から最も遠い第１のトランジスタまでの距離、第２のコンタクト部１７から最も遠い位置の第２のトランジスタまでの距離、第３のコンタクト部１８から最も遠い位置の第３のトランジスタまでの距離、及び第４のコンタクト部１９から最も遠い位置の第４のトランジスタまでの距離の、それぞれの差が小さくなることで、例えば、電流集中による不均一動作が解消できる。よって、安定したクアッドゲート駆動が実現できる。
以上、第４の実施形態によれば、低コストで、安定した複数ゲート駆動を実現できるＩＧＢＴが提供できる。
（第５の実施形態）
第５の実施形態の半導体装置は、第１の電極が第１の領域及び第２の領域を含み、第１の領域を含むトランジスタブロックと、第２の領域を含むトランジスタブロックを備える点で、第４の実施形態の半導体装置と異なる。また、第５の実施形態の半導体装置は、第３のゲート配線と第４のゲート配線とを備える点で、第２の実施形態の半導体装置と異なる。以下、第５又は第２の実施形態と重複する内容については、一部記述を省略する場合がある。
第５の実施形態の半導体装置は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチゲート形のＩＧＢＴ５００である。ＩＧＢＴ５００は、独立に制御可能な４つのゲートを有し、クアッドゲート駆動が可能なＩＧＢＴである。
図１２は、第５の実施形態の半導体装置の模式図である。図１２は、第１のトレンチ、第２のトレンチ、第３のトレンチ、第４のトレンチ、第１のゲート配線、第２のゲート配線、第３のゲート配線、第４のゲート配線、第１のコンタクト部、第２のコンタクト部、第３のコンタクト部、第４のコンタクト部、エミッタ電極、第１のゲート電極パッド、第２のゲート電極パッド、第３のゲート電極パッド、及び第４のゲート電極パッドの配置と接続関係を示す。
エミッタ電極２１は、第１の領域２１ａと第２の領域２１ｂを有する。第１の領域２１ａと第２の領域２１ｂは第１の方向に離間している。ＩＧＢＴ５００は、第１の領域２１ａを含むトランジスタブロックと、第２の領域２１ｂを含むトランジスタブロックの２つのトランジスタブロックを有する。
第１のゲート配線１１は、第１の部分１１ａ、第２の部分１１ｂ、第３の部分１１ｃ、第４の部分１１ｄ、及び第５の部分１１ｅを含む。第１の部分１１ａは第２の方向に延びる。第２の部分１１ｂは第１の方向に延びる。第３の部分１１ｃは、第２の方向に延びた２本の部分が片側で第１の方向に延びた部分で接続された折り返し形状となっている。第４の部分１１ｄは第１の方向に延びる。第５の部分１１ｅは第２の方向に延びる。
第１のゲート配線１１の第５の部分１１ｅは、第１のゲート配線１１の第５の部分１１ｅと第１のゲートトレンチ４１とが交差する第１のコンタクト部１６で第１のゲート電極３１に接続される。第５の部分１１ｅは、層間絶縁層３６に形成された開口部を介して、第１のゲート電極３１に接続される。
第２のゲート配線１２は、第１の部分１２ａ、第２の部分１２ｂ、第３の部分１２ｃ、第４の部分１２ｄ、及び第５の部分１２ｅを含む。第１の部分１２ａは第２の方向に延びる。第２の部分１２ｂは第１の方向に延びる。第３の部分１２ｃは、第２の方向に延びた２本の部分が片側で第１の方向に延びた部分で接続された折り返し形状となっている。第４の部分１２ｄは第１の方向に延びる。第５の部分１２ｅは第２の方向に延びる。
第２のゲート配線１２の第５の部分１２ｅは、第２のゲート配線１２の第５の部分１２ｅと第２のゲートトレンチ４２とが交差する第２のコンタクト部１７で第２のゲート電極３２に接続される。第５の部分１２ｅは、層間絶縁層３６に形成された開口部を介して、第２のゲート電極３２に接続される。
第３のゲート配線１３は、第１の部分１３ａ、第２の部分１３ｂ、第３の部分１３ｃ、第４の部分１３ｄ、及び第５の部分１３ｅを含む。第１の部分１３ａは第２の方向に延びる。第２の部分１３ｂは第１の方向に延びる。第３の部分１３ｃは、第２の方向に延びた２本の部分が片側で第１の方向に延びた部分で接続された折り返し形状となっている。第４の部分１３ｄは第１の方向に延びる。第５の部分１３ｅは第２の方向に延びる。
第３のゲート配線１３の第５の部分１３ｅは、第３のゲート配線１３の第５の部分１３ｅと第３のゲートトレンチ４３とが交差する第３のコンタクト部１８で第３のゲート電極３３に接続される。第５の部分１３ｅは、層間絶縁層３６に形成された開口部を介して、第３のゲート電極３３に接続される。
第４のゲート配線１４は、第１の部分１４ａ、第２の部分１４ｂ、第３の部分１４ｃ、第４の部分１４ｄ、及び第５の部分１４ｅを含む。第１の部分１４ａは第２の方向に延びる。第２の部分１４ｂは第１の方向に延びる。第３の部分１４ｃは、第２の方向に延びた２本の部分が片側で第１の方向に延びた部分で接続された折り返し形状となっている。第４の部分１４ｄは第１の方向に延びる。第５の部分１４ｅは第２の方向に延びる。
第４のゲート配線１４の第５の部分１４ｅは、第４のゲート配線１４の第５の部分１４ｅと第４のゲートトレンチ４４とが交差する第４のコンタクト部１９で第４のゲート電極３４に接続される。第５の部分１４ｅは、層間絶縁層３６に形成された開口部を介して、第４のゲート電極３４に接続される。
第３のゲート配線１３の第３の部分１３ｃと第３のゲート配線１３の第５の部分１３ｅとの間に、第４のゲート配線１４の第３の部分１４ｃが設けられる。また、第４のゲート配線１４の第３の部分１４ｃと第４のゲート配線１４の第５の部分１４ｅとの間に、第３のゲート配線１３の第５の部分１３ｅが設けられる。
第４のゲート配線１４の第１の部分１４ａと第３のゲート配線１３の第３の部分１３ｃとの間に、エミッタ電極２１の第１の領域２１ａが設けられる。また、第３のゲート配線１３の第２の部分１３ｂと第４のゲート配線１４の第２の部分１４ｂとの間に、エミッタ電極２１の第１の領域２１ａが設けられる。
第４のゲート配線１４の第３の部分１４ｃと第３のゲート配線１３の第５の部分１３ｅとの間に、エミッタ電極２１の第２の領域２１ｂが設けられる。また、第３のゲート配線１３の第４の部分１３ｄと第４のゲート配線１４の第４の部分１４ｄとの間に、エミッタ電極２１の第２の領域２１ｂが設けられる。
第５の実施形態のＩＧＢＴ５００は、トランジスタブロックを２つ備え、２つのトランジスタブロックの間にもゲート配線とゲート電極を接続するコンタクト部を設ける。ＩＧＢＴ５００は、２つのトランジスタブロックの間にコンタクト接続部を設けた場合でも、追加の絶縁層や配線層を不要とする。
第５の実施形態のＩＧＢＴ５００は、第４の実施形態のＩＧＢＴ４００と同様、第１のゲート配線１１、第２のゲート配線１２、第１のゲート電極パッド１０１、第２のゲート電極パッド１０２、及びエミッタ電極２１を、同一の金属層をパターニングすることで形成できる。よって、ＩＧＢＴ５００の製造コストを増加させることなく、ダブルゲート駆動を実現できる。
また、第４の実施形態のＩＧＢＴ４００と同様、第１のトランジスタの動作、第２のトランジスタの動作、第３のトランジスタ、及び第４のトランジスタの動作の、所望の動作タイミングからのずれを最小化することができる。また、第１のコンタクト部１６から最も遠い第１のトランジスタまでの距離、第２のコンタクト部１７から最も遠い位置の第２のトランジスタまでの距離、第３のコンタクト部１８から最も遠い位置の第３のトランジスタまでの距離、及び第４のコンタクト部１９から最も遠い位置の第４のトランジスタまでの距離の、それぞれの差が小さくなることで、例えば、電流集中による不均一動作が解消できる。よって、安定したクアッドゲート駆動が実現できる。
図１３は、第５の実施形態の半導体装置の第１の変形例の模式図である。第１の変形例の半導体装置は、ＩＧＢＴ５０１である。ＩＧＢＴ５０１は、第５の実施形態のＩＧＢＴ５００と、第１のゲート電極パッド、第２のゲート電極パッド、第３のゲート電極パッド、及び第４のゲート電極パッドの配置が異なる。
図１４は、第５の実施形態の半導体装置の第２の変形例の模式図である。第２の変形例の半導体装置は、ＩＧＢＴ５０２である。ＩＧＢＴ５０２は、第５の実施形態のＩＧＢＴ５００と、第１のゲート電極パッド、第２のゲート電極パッド、第３のゲート電極パッド、及び第４のゲート電極パッドの配置が異なる。
第１の変形例のＩＧＢＴ５０１、又は、第２の変形例のＩＧＢＴ５０２のように、例えば、ワイヤボンディングの観点から要求される任意の位置に、第１のゲート電極パッド、第２のゲート電極パッド、第３のゲート電極パッド、及び第４のゲート電極パッドを配置することができる。
以上、第５の実施形態によれば、低コストで、安定した複数ゲート駆動を実現できるＩＧＢＴが提供できる。
（第６の実施形態）
第６の実施形態の半導体装置は、第１の電極の第１の領域と、第１の電極の第２の領域との間に設けられた第３のゲート配線及び第４のゲート配線の形状が異なる点で、第５の実施形態の半導体装置と異なる。以下、第５の実施形態と重複する内容については、一部記述を省略する場合がある。
第６の実施形態の半導体装置は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチゲート形のＩＧＢＴ６００である。ＩＧＢＴ６００は、独立に制御可能な４つのゲートを有し、クアッドゲート駆動が可能なＩＧＢＴである。
図１５は、第６の実施形態の半導体装置の模式図である。図１５は、第１のトレンチ、第２のトレンチ、第３のトレンチ、第４のトレンチ、第１のゲート配線、第２のゲート配線、第３のゲート配線、第４のゲート配線、第１のコンタクト部、第２のコンタクト部、第３のコンタクト部、第４のコンタクト部、エミッタ電極、第１のゲート電極パッド、第２のゲート電極パッド、第３のゲート電極パッド、及び第４のゲート電極パッドの配置と接続関係を示す。
ＩＧＢＴ６００では、エミッタ電極２１の第１の領域２１ａと、エミッタ電極２１の第２の領域２１ｂとの間に、第３のゲート配線１３の第３の部分１３ｃ、及び、第４のゲート配線１４の第３の部分１４ｃが設けられる。第３のゲート配線１３の第３の部分１３ｃの形状は、第５の実施形態のＩＧＢＴ５００のような折り返し形状ではなく、単線となっている。また、第４のゲート配線１４の第３の部分１４ｃの形状も、単線となっている。
言い換えれば、ＩＧＢＴ６００では、２つのトランジスタブロックとの間の、第３のゲート配線１３の第３の部分１３ｃの形状、及び、第４のゲート配線１４の第３の部分１４ｃの形状が、単線となっている。
ＩＧＢＴ６００では、２つのトランジスタブロックの間の、第３のゲート配線１３の第３の部分１３ｃの形状、及び、第４のゲート配線１４の第３の部分１４ｃの形状を単線とすることで、２つのトランジスタブロックの間の距離を短くすることができる。ＩＧＢＴ６００では、エミッタ電極２１の第１の領域２１ａと、エミッタ電極２１の第２の領域２１ｂとの間の距離を短くすることができる。
よって、例えば、第５の実施形態のＩＧＢＴ５００と比べ、チップサイズを小さくすることが可能である。
以上、第６の実施形態によれば、低コストで、安定した複数ゲート駆動を実現できるＩＧＢＴが提供できる。
（第７の実施形態）
第７の実施形態の半導体装置は、第１の電極が第３の領域を備える点、及び、第１の電極の第１の領域の第１の方向の長さが短い点で、第６の実施形態の半導体装置と異なる。以下、第６の実施形態と重複する内容については、一部記述を省略する場合がある。
第７の実施形態の半導体装置は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチゲート形のＩＧＢＴ７００である。ＩＧＢＴ７００は、独立に制御可能な４つのゲートを有し、クアッドゲート駆動が可能なＩＧＢＴである。
図１６は、第７の実施形態の半導体装置の模式図である。図１６は、第１のトレンチ、第２のトレンチ、第３のトレンチ、第４のトレンチ、第１のゲート配線、第２のゲート配線、第３のゲート配線、第４のゲート配線、第１のコンタクト部、第２のコンタクト部、第３のコンタクト部、第４のコンタクト部、エミッタ電極、第１のゲート電極パッド、第２のゲート電極パッド、第３のゲート電極パッド、及び第４のゲート電極パッドの配置と接続関係を示す。
エミッタ電極２１は、第１の領域２１ａ、第２の領域２１ｂ、及び第３の領域２１ｃを有する。第１の領域２１ａと第２の領域２１ｂは第１の方向に離間している。第２の領域２１ｂと第３の領域２１ｃは第１の方向に離間している。ＩＧＢＴ７００は、第１の領域２１ａを含むトランジスタブロックと、第２の領域２１ｂを含むトランジスタブロックと、第３の領域２１ｃを含むトランジスタブロックの３つのトランジスタブロックを有する。
第１のゲート配線１１は、第１の部分１１ａ、第２の部分１１ｂ、第３の部分１１ｃ、第４の部分１１ｄ、第５の部分１１ｅ、第６の部分１１ｆ、及び第７の部分１１ｇを含む。第１の部分１１ａは第２の方向に延びる。第２の部分１１ｂは第１の方向に延びる。第３の部分１１ｃは第２の方向に延びる。第４の部分１１ｄは第１の方向に延びる。第５の部分１１ｅは第２の方向に延びる。第６の部分１１ｆは第１の方向に延びる。第７の部分１１ｇは第２の方向に延びる。
第２のゲート配線１２は、第１の部分１２ａ、第２の部分１２ｂ、第３の部分１２ｃ、第４の部分１２ｄ、第５の部分１２ｅ、第６の部分１２ｆ、及び第７の部分１２ｇを含む。第１の部分１２ａは第２の方向に延びる。第２の部分１２ｂは第１の方向に延びる。第３の部分１２ｃは第２の方向に延びる。第４の部分１２ｄは第１の方向に延びる。第５の部分１２ｅは第２の方向に延びる。第６の部分１２ｆは第１の方向に延びる。第７の部分１２ｇは第２の方向に延びる。
第３のゲート配線１３は、第１の部分１３ａ、第２の部分１３ｂ、第３の部分１３ｃ、第４の部分１３ｄ、第５の部分１３ｅ、第６の部分１３ｆ、及び第７の部分１３ｇを含む。第１の部分１３ａは第２の方向に延びる。第２の部分１３ｂは第１の方向に延びる。第３の部分１３ｃは第２の方向に延びる。第４の部分１３ｄは第１の方向に延びる。第５の部分１３ｅは第２の方向に延びる。第６の部分１３ｆは第１の方向に延びる。第７の部分１３ｇは第２の方向に延びる。
第４のゲート配線１４は、第１の部分１４ａ、第２の部分１４ｂ、第３の部分１４ｃ、第４の部分１４ｄ、第５の部分１４ｅ、第６の部分１４ｆ、及び第７の部分１４ｇを含む。第１の部分１４ａは第２の方向に延びる。第２の部分１４ｂは第１の方向に延びる。第３の部分１４ｃは第２の方向に延びる。第４の部分１４ｄは第１の方向に延びる。第５の部分１４ｅは第２の方向に延びる。第６の部分１４ｆは第１の方向に延びる。第７の部分１４ｇは第２の方向に延びる。
第７の実施形態のＩＧＢＴ７００によれば、例えば、第６の実施形態のＩＧＢＴ６００と比較して、トランジスタブロックの数を増やすことで、チップサイズの大きなＩＧＢＴを実現できる。また、第７の実施形態のＩＧＢＴ７００によれば、例えば、第６の実施形態のＩＧＢＴ６００と比較して、トランジスタブロックの第１の方向の長さを短くすることにより、トランジスタブロックの中のゲート信号の遅延を抑制し、スイッチング損失を更に低減したＩＧＢＴを実現できる。
第７の実施形態では、トランジスタブロックの数が３つの場合を例に説明したが、トランジスタブロックの数を４つ以上とすることもできる。トランジスタブロックの数を４つ以上としても、追加の絶縁層や追加の配線層を設けることなくゲート配線がレイアウトできる。
以上、第７の実施形態によれば、低コストで、安定した複数ゲート駆動を実現できるＩＧＢＴが提供できる。
第１ないし第７の実施形態においては、半導体装置がＩＧＢＴの場合を例に説明したが、半導体装置がＭｅｔａｌ Ｏｘｉｄｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ（ＭＯＳＦＥＴ）の場合にも、本発明を適用することは可能である。
第１ないし第７の実施形態においては、第１ないし第４のトレンチの数が、２つないし４つの場合を例に説明したが、第１ないし第４のトレンチの数は、５つ以上であっても構わない。
また、第１、第２、第３、第４の各トレンチの配列順序、各トレンチの個数の割合は、任意であり、必ずしも第１ないし第７の実施形態の配列順序や個数の割合に限定されるものではない。
また、半導体装置に、トレンチ内の導電層がゲート配線に電気的に接続されないトレンチが設けられても構わない。例えば、トレンチ内の導電層がエミッタ電極に電気的に接続されたトレンチを設けても構わない。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 半導体層
１１ 第１のゲート配線
１１ａ 第１のゲート配線の第１の部分
１１ｂ 第１のゲート配線の第２の部分
１１ｃ 第１のゲート配線の第３の部分
１１ｄ 第１のゲート配線の第４の部分
１１ｅ 第１のゲート配線の第５の部分
１２ 第２のゲート配線
１２ａ 第２のゲート配線の第１の部分
１２ｂ 第２のゲート配線の第２の部分
１２ｃ 第２のゲート配線の第３の部分
１２ｄ 第２のゲート配線の第４の部分
１２ｅ 第２のゲート配線の第５の部分
１３ 第３のゲート配線
１３ａ 第３のゲート配線の第１の部分
１３ｂ 第３のゲート配線の第２の部分
１３ｃ 第３のゲート配線の第３の部分
１４ 第４のゲート配線
１４ａ 第４のゲート配線の第１の部分
１４ｂ 第４のゲート配線の第２の部分
１４ｃ 第４のゲート配線の第３の部分
２１ エミッタ電極（第１の電極）
２１ａ 第１の領域
２１ｂ 第２の領域
２２ コレクタ電極（第２の電極）
３１ 第１のゲート電極
３２ 第２のゲート電極
３３ 第３のゲート電極
３４ 第４のゲート電極
４１ 第１のゲートトレンチ（第１のトレンチ）
４２ 第２のゲートトレンチ（第２のトレンチ）
４３ 第３のゲートトレンチ（第３のトレンチ）
４４ 第４のゲートトレンチ（第４のトレンチ）
１００ ＩＧＢＴ（半導体装置）
１０１ 第１のゲート電極パッド
１０２ 第２のゲート電極パッド
１０３ 第３のゲート電極パッド
１０４ 第４のゲート電極パッド
２００ ＩＧＢＴ（半導体装置）
３００ ＩＧＢＴ（半導体装置）
４００ ＩＧＢＴ（半導体装置）
５００ ＩＧＢＴ（半導体装置）
６００ ＩＧＢＴ（半導体装置）
７００ ＩＧＢＴ（半導体装置）
Ｐ１ 第１の面
Ｐ２ 第２の面

Claims (9)

  1. 第１の面と、前記第１の面と対向する第２の面を有し、前記第１の面の側に設けられ、前記第１の面に平行な第１の方向に延びた複数の第１のトレンチと、前記第１の面の側に設けられ、前記第１の方向に延び、少なくとも一つが前記第１のトレンチの間に設けられた複数の第２のトレンチと、を含む半導体層と、
    前記半導体層の前記第１の面の側に設けられた第１の電極と、
    前記半導体層の前記第２の面の側に設けられた第２の電極と、
    前記第１のトレンチの中に設けられた第１のゲート電極と、
    前記第２のトレンチの中に設けられた第２のゲート電極と、
    前記半導体層の前記第１の面の側に設けられ、前記第１の面に平行で前記第１の方向に垂直な第２の方向に延びた第１の部分と、前記第１の方向に延びた第２の部分と、前記第２の方向に延びた第３の部分と、を含み、前記第１のゲート電極に電気的に接続された第１のゲート配線と、
    前記半導体層の前記第１の面の側に設けられ、前記第２の方向に延びた第１の部分と、前記第１の方向に延びた第２の部分と、前記第２の方向に延びた第３の部分と、を含み、前記第２のゲート電極に電気的に接続された第２のゲート配線と、
    前記半導体層の前記第１の面の側に設けられ、前記第１のゲート配線と電気的に接続された第１のゲート電極パッドと、
    前記半導体層の前記第１の面の側に設けられ、前記第２のゲート配線と電気的に接続された第２のゲート電極パッドと、
    を備え、
    前記第１のゲート配線の第１の部分と前記第１のゲート配線の第３の部分との間に、前記第２のゲート配線の第１の部分が設けられ、
    前記第２のゲート配線の第１の部分と前記第２のゲート配線の第３の部分との間に、前記第１のゲート配線の第３の部分が設けられ、
    前記第１のゲート配線の第１の部分は前記第１のゲート配線の第２の部分の一端に接続され、前記第１のゲート配線の第３の部分は前記第１のゲート配線の第２の部分の他端に接続され、前記第１のゲート配線の第１の部分と前記第１のゲート配線の第３の部分は前記第１の方向において対向し、
    前記第２のゲート配線の第１の部分は前記第２のゲート配線の第２の部分の一端に接続され、前記第２のゲート配線の第３の部分は前記第２のゲート配線の第２の部分の他端に接続され、前記第２のゲート配線の第１の部分と前記第２のゲート配線の第３の部分は前記第１の方向において対向し、
    前記第１のゲート配線の第１の部分と前記第２のゲート配線の第１の部分との間には前記第１の電極は設けられず、
    前記第１のゲート配線の第３の部分と前記第２のゲート配線の第３の部分との間には前記第１の電極は設けられない、半導体装置。
  2. 前記第１のゲート配線の第１の部分は、前記第１のゲート配線の第１の部分と前記第１のトレンチとが交差する部分で前記第１のゲート電極に接続され、
    前記第１のゲート配線の第３の部分は、前記第１のゲート配線の第３の部分と前記第１のトレンチとが交差する部分で前記第１のゲート電極に接続され、
    前記第２のゲート配線の第１の部分は、前記第２のゲート配線の第１の部分と前記第２のトレンチとが交差する部分で前記第２のゲート電極に接続され、
    前記第２のゲート配線の第３の部分は、前記第２のゲート配線の第３の部分と前記第２のトレンチとが交差する部分で前記第２のゲート電極に接続された請求項１記載の半導体装置。
  3. 前記第２のゲート配線の第１の部分と前記第１のゲート配線の第３の部分との間に、前記第１の電極が設けられ、
    前記第１のゲート配線の第２の部分と前記第２のゲート配線の第２の部分との間に、前記第１の電極が設けられた請求項１又は請求項２記載の半導体装置。
  4. 第１の面と、前記第１の面と対向する第２の面を有し、前記第１の面の側に設けられ、前記第１の面に平行な第１の方向に延びた複数の第１のトレンチと、前記第１の面の側に設けられ、前記第１の方向に延び、少なくとも一つが前記第１のトレンチの間に設けられた複数の第２のトレンチと、を含む半導体層と、
    前記半導体層の前記第１の面の側に設けられた第１の電極と、
    前記半導体層の前記第２の面の側に設けられた第２の電極と、
    前記第１のトレンチの中に設けられた第１のゲート電極と、
    前記第２のトレンチの中に設けられた第２のゲート電極と、
    前記半導体層の前記第１の面の側に設けられ、前記第１の面に平行で前記第１の方向に垂直な第２の方向に延びた第１の部分と、前記第１の方向に延びた第２の部分と、前記第２の方向に延びた第３の部分と、を含み、前記第１のゲート電極に電気的に接続された第１のゲート配線と、
    前記半導体層の前記第１の面の側に設けられ、前記第２の方向に延びた第１の部分と、前記第１の方向に延びた第２の部分と、前記第２の方向に延びた第３の部分と、を含み、前記第２のゲート電極に電気的に接続された第２のゲート配線と、
    前記半導体層の前記第１の面の側に設けられ、前記第１のゲート配線と電気的に接続された第１のゲート電極パッドと、
    前記半導体層の前記第１の面の側に設けられ、前記第２のゲート配線と電気的に接続された第２のゲート電極パッドと、
    を備え、
    前記第１のゲート配線の第１の部分と前記第１のゲート配線の第３の部分との間に、前記第２のゲート配線の第１の部分が設けられ、
    前記第２のゲート配線の第１の部分と前記第２のゲート配線の第３の部分との間に、前記第１のゲート配線の第３の部分が設けられ、
    前記第１のゲート配線は、前記第１の方向に延びた第４の部分と、前記第２の方向に延びた第５の部分を、更に含み、
    前記第２のゲート配線は、前記第１の方向に延びた第４の部分と、前記第２の方向に延びた第５の部分を、更に含み、
    前記第１のゲート配線の第３の部分と前記第１のゲート配線の第５の部分との間に、前記第２のゲート配線の第３の部分が設けられ、
    前記第２のゲート配線の第３の部分と前記第２のゲート配線の第５の部分との間に、前記第１のゲート配線の第５の部分が設けられた半導体装置。
  5. 前記第１のゲート配線の第５の部分は、前記第１のゲート配線の第５の部分と前記第１のトレンチとが交差する部分で前記第１のゲート電極に接続され、
    前記第２のゲート配線の第５の部分は、前記第２のゲート配線の第５の部分と前記第２のトレンチとが交差する部分で前記第２のゲート電極に接続された請求項４記載の半導体装置。
  6. 前記第１の電極は、第１の領域及び第２の領域を含み、
    前記第２のゲート配線の第１の部分と前記第１のゲート配線の第３の部分との間に、前記第１の領域が設けられ、
    前記第１のゲート配線の第２の部分と前記第２のゲート配線の第２の部分との間に、前記第１の領域が設けられ、
    前記第２のゲート配線の第３の部分と前記第１のゲート配線の第５の部分との間に、前記第２の領域が設けられ、
    前記第１のゲート配線の第４の部分と前記第２のゲート配線の第４の部分との間に、前記第２の領域が設けられた請求項４又は請求項５記載の半導体装置。
  7. 第１の面と、前記第１の面と対向する第２の面を有し、前記第１の面の側に設けられ、前記第１の面に平行な第１の方向に延びた複数の第１のトレンチと、前記第１の面の側に設けられ、前記第１の方向に延び、少なくとも一つが前記第１のトレンチの間に設けられた複数の第２のトレンチと、を含む半導体層と、
    前記半導体層の前記第１の面の側に設けられた第１の電極と、
    前記半導体層の前記第２の面の側に設けられた第２の電極と、
    前記第１のトレンチの中に設けられた第１のゲート電極と、
    前記第２のトレンチの中に設けられた第２のゲート電極と、
    前記半導体層の前記第１の面の側に設けられ、前記第１の面に平行で前記第１の方向に垂直な第２の方向に延びた第１の部分と、前記第１の方向に延びた第２の部分と、前記第２の方向に延びた第３の部分と、を含み、前記第１のゲート電極に電気的に接続された第１のゲート配線と、
    前記半導体層の前記第１の面の側に設けられ、前記第２の方向に延びた第１の部分と、前記第１の方向に延びた第２の部分と、前記第２の方向に延びた第３の部分と、を含み、前記第２のゲート電極に電気的に接続された第２のゲート配線と、
    前記半導体層の前記第１の面の側に設けられ、前記第１のゲート配線と電気的に接続された第１のゲート電極パッドと、
    前記半導体層の前記第１の面の側に設けられ、前記第２のゲート配線と電気的に接続された第２のゲート電極パッドと、
    を備え、
    前記第１のゲート配線の第１の部分と前記第１のゲート配線の第３の部分との間に、前記第２のゲート配線の第１の部分が設けられ、
    前記第２のゲート配線の第１の部分と前記第２のゲート配線の第３の部分との間に、前記第１のゲート配線の第３の部分が設けられ、
    前記半導体層は、前記第１の面の側に設けられ、前記第１の方向に延びた複数の第３のトレンチを更に含み、
    前記第３のトレンチの中に設けられた第３のゲート電極と、
    前記第２の方向に延びた第１の部分と、前記第１の方向に延びた第２の部分と、前記第２の方向に延びた第３の部分と、を含み、前記第３のゲート電極に電気的に接続された第３のゲート配線と、
    前記半導体層の前記第１の面の側に設けられ、前記第３のゲート配線と電気的に接続された第３のゲート電極パッドと、
    を更に備え、
    前記第３のゲート配線の第１の部分と前記第２のゲート配線の第１の部分との間に、前記第１のゲート配線の第１の部分が設けられ、
    前記第１のゲート配線の第３の部分と前記第２のゲート配線の第３の部分との間に、前記第３のゲート配線の第３の部分が設けられた半導体装置。
  8. 前記半導体層は、前記第１の面の側に設けられ、前記第１の方向に延びた複数の第４のトレンチを更に含み、
    前記第４のトレンチの中に設けられた第４のゲート電極と、
    前記第２の方向に延びた第１の部分と、前記第１の方向に延びた第２の部分と、前記第２の方向に延びた第３の部分と、を含み、前記第４のゲート電極に電気的に接続された第４のゲート配線と、
    前記半導体層の前記第１の面の側に設けられ、前記第４のゲート配線と電気的に接続された第４のゲート電極パッドと、
    を更に備え、
    前記第１のゲート配線の第１の部分と前記第２のゲート配線の第１の部分との間に、前記第４のゲート配線の第１の部分が設けられ、
    前記第３のゲート配線の第３の部分と前記第４のゲート配線の第３の部分との間に、前記第２のゲート配線の第３の部分が設けられた請求項７記載の半導体装置。
  9. 第１の面と、前記第１の面と対向する第２の面を有し、前記第１の面の側に設けられ、前記第１の面に平行な第１の方向に延びた複数の第１のトレンチと、前記第１の面の側に設けられ、前記第１の方向に延び、少なくとも一つが前記第１のトレンチの間に設けられた複数の第２のトレンチと、を含む半導体層と、
    前記半導体層の前記第１の面の側に設けられた第１の電極と、
    前記半導体層の前記第２の面の側に設けられた第２の電極と、
    前記第１のトレンチの中に設けられた第１のゲート電極と、
    前記第２のトレンチの中に設けられた第２のゲート電極と、
    前記半導体層の前記第１の面の側に設けられ、前記第１の面に平行で前記第１の方向に垂直な第２の方向に延びた第１の部分と、前記第１の方向に延びた第２の部分と、前記第２の方向に延びた第３の部分と、前記第１の方向に延びた第４の部分と、前記第２の方向に延びた第５の部分とを、を含み、前記第１のゲート電極に電気的に接続された第１のゲート配線と、
    前記半導体層の前記第１の面の側に設けられ、前記第２の方向に延びた第１の部分と、前記第１の方向に延びた第２の部分と、前記第２の方向に延びた第３の部分と、前記第１の方向に延びた第４の部分と、前記第２の方向に延びた第５の部分と、を含み、前記第２のゲート電極に電気的に接続された第２のゲート配線と、
    前記半導体層の前記第１の面の側に設けられ、前記第１のゲート配線と電気的に接続された第１のゲート電極パッドと、
    前記半導体層の前記第１の面の側に設けられ、前記第２のゲート配線と電気的に接続された第２のゲート電極パッドと、
    を備え、
    前記第１のゲート配線の第１の部分と前記第１のゲート配線の第３の部分との間に、前記第２のゲート配線の第１の部分が設けられ、
    前記第２のゲート配線の第３の部分と前記第１のゲート配線の第５の部分との間に、前記第１のゲート配線の第３の部分が設けられ、
    前記第２のゲート配線の第３の部分と前記第２のゲート配線の第５の部分との間に、前記第１のゲート配線の第５の部分が設けられた半導体装置。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007234850A (ja) 2006-03-01 2007-09-13 Mitsubishi Electric Corp 半導体装置
US20180308757A1 (en) 2016-01-27 2018-10-25 Denso Corporation Semiconductor device

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH025483A (ja) 1988-06-23 1990-01-10 Nissan Motor Co Ltd 半導体装置
JP4646284B2 (ja) 2000-02-10 2011-03-09 インターナショナル レクティフィアー コーポレイション 単一表面上のバンプコンタクトを有する垂直伝導フリップチップ半導体デバイス
JP2003209122A (ja) 2002-01-16 2003-07-25 Seiko Epson Corp 有機半導体装置
JP5228800B2 (ja) 2008-10-29 2013-07-03 株式会社デンソー 絶縁ゲート型半導体装置の駆動回路
JP2017168597A (ja) 2016-03-15 2017-09-21 株式会社東芝 半導体装置
JP6896673B2 (ja) 2018-03-23 2021-06-30 株式会社東芝 半導体装置
JP7091204B2 (ja) * 2018-09-19 2022-06-27 株式会社東芝 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007234850A (ja) 2006-03-01 2007-09-13 Mitsubishi Electric Corp 半導体装置
US20180308757A1 (en) 2016-01-27 2018-10-25 Denso Corporation Semiconductor device

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