JP2023060584A - 半導体装置 - Google Patents
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Abstract
【課題】第1および第2埋め込み電極の抵抗を適切な範囲に調整する。【解決手段】半導体装置10は、第1方向に沿って延びる第1ゲートトレンチ14および第2ゲートトレンチ16を含む、半導体層12に形成され平面視で第1方向に沿って一列に並んだ一対のゲートトレンチと、半導体層12上に形成された絶縁層18と、第1ゲートトレンチ14内に配置された第1埋め込み電極46と、第2ゲートトレンチ16内に配置された第2埋め込み電極50と、絶縁層18に形成された複数のソースコンタクトと、絶縁層18上に形成されたソース配線28とを備える。第1埋め込み電極46は、複数のソースコンタクトのうちの1つを介してソース配線28に接続され、第2埋め込み電極50は、第1方向において第1埋め込み電極46の長さL1よりも大きい長さL2を有し、複数のソースコンタクトのうちの2つを介してソース配線28に接続されている。【選択図】図2
Description
本開示は、半導体装置に関する。
特許文献1には、スプリットゲート構造を有する金属-絶縁体-半導体電界効果トランジスタ(Metal Insulator Semiconductor Field Effect Transistor,MISFET)が開示されている。特許文献1に記載のスプリットゲート構造は、半導体層に形成されたゲートトレンチと、ゲートトレンチの底部に配置された埋め込み電極と、ゲートトレンチの上部に配置されたゲート電極とを含む。埋め込み電極にはソース電圧を印加することができる。
スプリットゲート構造を有するMISFETにおいて、例えば高速スイッチング時に埋め込み電極を流れる変位電流は、埋め込み電極の抵抗に起因して埋め込み電極の電位を上昇させる可能性がある。埋め込み電極の電位の上昇は、動的アバランシェ降伏現象を生じさせ得る。一方、埋め込み電極の抵抗が過度に低い場合、ドレイン・ソース間電圧およびドレイン・ソース間電流にリンギングが発生し得る。
本開示の一態様による半導体装置は、半導体層と、前記半導体層に形成され、平面視で第1方向に沿って一列に並んだ一対のゲートトレンチであって、前記第1方向に沿って延びる第1および第2ゲートトレンチを含む、一対のゲートトレンチと、前記半導体層上に形成された絶縁層と、前記第1ゲートトレンチ内に配置された第1埋め込み電極と、前記第2ゲートトレンチ内に配置された第2埋め込み電極と、前記絶縁層に形成された複数のソースコンタクトと、前記絶縁層上に形成されたソース配線とを備えている。前記第1埋め込み電極は、前記複数のソースコンタクトのうちの1つを介して前記ソース配線に接続され、前記第2埋め込み電極は、前記第1方向において前記第1埋め込み電極の長さよりも大きい長さを有し、前記複数のソースコンタクトのうちの2つを介して前記ソース配線に接続されている。
本開示の半導体装置によれば、第1埋め込み電極および第2埋め込み電極の抵抗を適切な範囲に調整することができる。
以下、添付図面を参照して本開示の半導体装置のいくつかの実施形態を説明する。なお、説明を簡単かつ明確にするために、図面に示される構成要素は必ずしも一定の縮尺で描かれていない。また、理解を容易にするために、断面図では、ハッチング線が省略されている場合がある。添付の図面は、本開示の実施形態を例示するに過ぎず、本開示を制限するものとみなされるべきではない。
以下の詳細な記載は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図しない。
図1は、一実施形態による例示的な半導体装置10の概略平面図である。なお、本開示において使用される「平面視」という用語は、図1に示される互いに直交するXYZ軸のZ方向に半導体装置10を視ることをいう。
半導体装置10は、例えば、ゲート電極がゲートトレンチ内に埋め込まれたトレンチゲート構造を有するMISFETである。半導体装置10は、半導体層12と、半導体層12に形成され、平面視で第1方向に沿って一列に並んだ一対のゲートトレンチP1と、半導体層12上に形成された絶縁層18とを含む。図1の例においては、第1方向はX方向であってよい。
半導体層12は、第1面12Aおよび第1面12Aと反対側の第2面12Bを含んでいる(図2参照)。図1に示されるZ方向は、半導体層12の第1面12Aおよび第2面12Bと直交する方向に相当する。第1ゲートトレンチ14および第2ゲートトレンチ16は、半導体層12の第2面12Bに形成されている。
半導体層12は、シリコン(Si)から形成され得る。半導体層12の第2面12Bは、X方向に沿って延びる2つの辺12X1,12X2、およびY方向に沿って延びる2つの辺12Y1,12Y2を含むことができる。半導体層12の第2面12Bは、絶縁層18により覆われているため、図1では半導体層12の矩形状の外縁(すなわち、4つの辺12X1,12X2,12Y1,12Y2)のみが示されている。半導体層12の外縁により画定される領域は、1つのチップ(ダイ)に相当し得る。X方向に沿って延びる辺12X1,12X2は、相互に同じ長さを有することができ、同様に、Y方向に沿って延びる辺12Y1,12Y2は相互に同じ長さを有することができる。図1の例においては、辺12X1,12X2は、辺12Y1,12Y2と略同じ長さを有していてよい。別の例においては、辺12X1,12X2は、辺12Y1,12Y2よりも小さい長さを有していてもよく、或いは、辺12Y1,12Y2よりも大きい長さを有していてもよい。半導体層12のさらなる詳細については、図2および図3を参照して後述する。
平面視で第1方向に沿って一列に並んだ一対のゲートトレンチP1は、第1方向に沿って延びる第1ゲートトレンチ14および第2ゲートトレンチ16を含むことができる。第1ゲートトレンチ14および第2ゲートトレンチ16の長手方向は、第1方向に相当する。
第2ゲートトレンチ16は、第1方向に第1ゲートトレンチ14よりも大きい長さを有することができる。例えば、第2ゲートトレンチ16は、第1方向に第1ゲートトレンチ14の長さの1.5倍以上2.5倍未満の長さを有することができる。一例では、第1方向において、第2ゲートトレンチ16の長さは、第1ゲートトレンチ14の長さの約2倍であってよい。
半導体装置10は、半導体層12に形成され、平面視で第2方向に沿って一列に並んだ別の対のゲートトレンチP2をさらに含んでいてもよい。第2方向は、第1方向と直交していてよく、図1の例においてはY方向であってよい。本明細書では、平面視で第1方向に沿って一列に並んだ一対のゲートトレンチP1を第1対のゲートトレンチP1、平面視で第2方向に沿って一列に並んだ別の対のゲートトレンチP2を第2対のゲートトレンチP2とも呼ぶ。
平面視で第2方向に沿って一列に並んだ第2対のゲートトレンチP2は、第2方向に沿って延びる第3ゲートトレンチ20および第4ゲートトレンチ22を含むことができる。第3ゲートトレンチ20および第4ゲートトレンチ22の長手方向は、第2方向に相当する。
第4ゲートトレンチ22は、第2方向に第3ゲートトレンチ20よりも大きい長さを有することができる。例えば、第4ゲートトレンチ22は、第2方向に第3ゲートトレンチ20の長さの1.5倍以上2.5倍未満の長さを有することができる。一例では、第2方向において、第4ゲートトレンチ22の長さは、第3ゲートトレンチ20の長さの約2倍であってよい。なお、図1の例においては、第2方向における第3ゲートトレンチ20の長さは、第1方向における第1ゲートトレンチ14の長さと同じであってよい。同様に、第2方向における第4ゲートトレンチ22の長さは、第1方向における第2ゲートトレンチ16の長さと同じであってよい。
図1の例では、複数対のゲートトレンチが半導体層12に形成されていてもよい。すなわち、第1対のゲートトレンチP1は、複数対のゲートトレンチのうちの一対であってよい。各々が第1対のゲートトレンチP1に対応する複数対のゲートトレンチが、第2方向に沿って並んでいてもよい。また、各々が第2対のゲートトレンチP2に対応する複数対のトレンチが、第1方向に沿って並んでいてもよい。半導体装置10は、他のゲートトレンチと対を構成しない第5ゲートトレンチ24をさらに含んでいてもよい。
絶縁層18は、任意の誘電体材料によって形成することができる。例えば、絶縁層18は、酸化シリコン(SiO2)層および窒化シリコン(SiN)層のうちの少なくとも1つを含んでいてよい。
半導体装置10は、絶縁層18上に形成されたゲート配線26と、絶縁層18上に形成されるとともに、ゲート配線26から離隔されたソース配線28とをさらに含むことができる。ゲート配線26およびソース配線28は、チタン(Ti)、ニッケル(Ni)、金(Au)、銀(Ag)、銅(Cu)、アルミニウム(Al)、Cu合金、およびAl合金のうちの少なくとも1つから形成することができる。
半導体層12は、平面視で外周領域30および外周領域30に囲まれた内側領域32を含むことができる。外周領域30と内側領域32との境界は、図1において二点鎖線で示されている。外周領域30は、半導体層12の4つの辺12X1,12X2,12Y1,12Y2を含むことができる。すなわち、外周領域30の外縁は、半導体層12の4つの辺12X1,12X2,12Y1,12Y2により画定することができる。内側領域32は、アクティブ領域と呼ぶこともでき、MISFETの主要部分、すなわち、トランジスタとしての動作に寄与する部分が主に形成されている。
ゲート配線26は、平面視で外周領域30に配置された外周ゲート配線部34X1,34X2,34Y1,34Y2を含むことができる。外周ゲート配線部34X1,34X2,34Y1,34Y2は、それぞれ、半導体層12の4つの辺12X1,12X2,12Y1,12Y2から離隔しつつ、4つの辺12X1,12X2,12Y1,12Y2に沿って延びることができる。すなわち、外周ゲート配線部34X1,34X2は、平面視で第1方向(X方向)に沿って延びており、外周ゲート配線部34Y1,34Y2は、平面視で第2方向(Y方向)に沿って延びている。外周ゲート配線部34X1,34X2,34Y1,34Y2は、外周領域30と内側領域32との境界に沿って延びていてよい。
外周ゲート配線部34X1,34X2,34Y1,34Y2が同電位となるように、各外周ゲート配線部は、他の外周ゲート配線部と直接的または間接的に結合することができる。図1に示すような、ソース配線28を取り囲む閉じたループを形成するゲート配線26の配置は、例示に過ぎない。他の例においては、外周ゲート配線部34X1,34X2,34Y1,34Y2は、閉じたループを形成していなくてもよい。例えば、外周ゲート配線部34X1,34X2,34Y1,34Y2のうちの1つが分断されていてもよい。
ゲート配線26は、平面視で内側領域32に配置されたゲートフィンガー部36X,36Yを含むことができる。ゲートフィンガー部36Xは、平面視で第1方向(X方向)に沿って延びている。ゲートフィンガー部36Yは、平面視で第2方向(Y方向)に沿って延びている。ゲートフィンガー部36X,36Yは、外周ゲート配線部34X1,34X2,34Y1,34Y2と同電位になるように、外周ゲート配線部34X1,34X2,34Y1,34Y2と直接的または間接的に結合することができる。図1の例では、ゲートフィンガー部36Xは、ゲートフィンガー部36Yと、内側領域32の略中央で交差して、直接結合されている。ゲートフィンガー部36Yは、外周ゲート配線部34X2と直接結合されている。
ゲート配線26は、外周ゲート配線部34X1,34X2,34Y1,34Y2およびゲートフィンガー部36X,36Yのうちの1つまたは複数と接続されたゲートパッド部38をさらに含むことができる。図1の例では、ゲートパッド部38は、外周ゲート配線部34X2およびゲートフィンガー部36Yに隣接して設けられているが、別の例においては、他の位置に設けられてもよい。
ソース配線28は、平面視で内側領域32に配置することができる。ソース配線28は、ゲート配線26から、例えばリーク耐性を考慮して適宜定めることができる所定の距離だけ離隔されるように配置することができる。図1の例では、ソース配線28は、互いに交差しているゲートフィンガー部36Xおよび36Yの外縁から一定の距離だけ離隔されているため、平面視で十字状の切り込みを有している。また、ソース配線28は、ゲートパッド部38からも離隔されている。
半導体層12に形成された複数のゲートトレンチ14,16,20,22,24は、いくつかの組に分けることができる。図1の例では、第1組のゲートトレンチS1、第2組のゲートトレンチS2、第3組のゲートトレンチS3、第4組のゲートトレンチS4、および第5組のゲートトレンチS5を半導体層12に形成することができる。
第1組のゲートトレンチS1は、平面視で外周ゲート配線部34X1とゲートフィンガー部36Xとの間に配置されている。第1組のゲートトレンチS1は、各々が第1対のゲートトレンチP1に対応する、複数対のゲートトレンチから構成することができる。第1組のゲートトレンチS1においては、第1ゲートトレンチ14の一端は、平面視でゲート配線26の外周ゲート配線部34Y1と重なり、第1ゲートトレンチ14の他端は、平面視でソース配線28と重なることができる。第2ゲートトレンチ16は、平面視でゲートフィンガー部36Yと交差している。
第2組のゲートトレンチS2は、平面視で外周ゲート配線部34Y2とゲートフィンガー部36Yとの間に配置されている。第2組のゲートトレンチS2は、各々が第2対のゲートトレンチP2に対応する、複数対のゲートトレンチから構成することができる。第2組のゲートトレンチS2においては、第3ゲートトレンチ20の一端は、平面視でゲート配線26の外周ゲート配線部34X1と重なり、第3ゲートトレンチ20の他端は、平面視でソース配線28と重なることができる。第4ゲートトレンチ22は、平面視でゲートフィンガー部36Xと交差している。
第3組のゲートトレンチS3は、平面視で外周ゲート配線部34X2とゲートフィンガー部36Xとの間に配置されている。第3組のゲートトレンチS3は、各々が第1対のゲートトレンチP1に対応する、複数対のゲートトレンチから構成することができる。第3組のゲートトレンチS3においては、第1ゲートトレンチ14の一端は、平面視でゲート配線26の外周ゲート配線部34Y2と重なり、第1ゲートトレンチ14の他端は、平面視でソース配線28と重なることができる。第2ゲートトレンチ16は、平面視でゲートフィンガー部36Yと交差している。図1の例においては、ゲートパッド部38の存在により、第3組のゲートトレンチS3に含まれる対の数は、他の組のゲートトレンチS1,S2,S4のそれぞれに含まれる対の数よりも少なくてよい。
第4組のゲートトレンチS4は、平面視で外周ゲート配線部34Y1とゲートフィンガー部36Yとの間に配置されている。第4組のゲートトレンチS4は、各々が第2対のゲートトレンチP2に対応する、複数対のゲートトレンチから構成することができる。第4組のゲートトレンチS4においては、第3ゲートトレンチ20の一端は、平面視でゲート配線26の外周ゲート配線部34X2と重なり、第3ゲートトレンチ20の他端は、平面視でソース配線28と重なることができる。第4ゲートトレンチ22は、平面視でゲートフィンガー部36Xと交差している。
第5組のゲートトレンチS5は、外周ゲート配線部34Y2とゲートパッド部38との間に配置されている。第5組のゲートトレンチS5は、各々が第5ゲートトレンチ24に対応する複数のゲートトレンチから構成することができる。第5組のゲートトレンチS5に含まれる第5ゲートトレンチ24は、Y方向に沿って延びることができる。第5組のゲートトレンチS5では、第5ゲートトレンチ24の一端は、平面視でゲート配線26の外周ゲート配線部34X2と重なり、第5ゲートトレンチ24の他端は、平面視でソース配線28と重なることができる。
このように、半導体層12に形成されるゲートトレンチ14,16,20,22,24の各々は、平面視でゲート配線26およびソース配線28の両方と少なくとも部分的に重なるように配置することができる。
ゲート配線26およびソース配線28は、相互に絶縁されている。ゲート配線26およびソース配線28は、さらなる絶縁層(図示せず)によって少なくとも部分的に覆われていてもよい。さらなる絶縁層は、SiO2およびSiNを含む任意の誘電体層、または絶縁性の樹脂、またはこれらの任意の組み合わせを含んでいてよい。
図2は、図1のF2-F2線に沿った半導体装置10の概略断面図である。図2は、第1対のゲートトレンチP1のXZ平面の断面図を示している。なお、図示は省略するが、第2対のゲートトレンチP2のYZ平面の断面図も、図2に示す断面図と類似するものとなることを理解されたい。
半導体層12は、半導体基板40と、半導体基板40上に形成されたエピタキシャル層42とを含むことができる。この場合、半導体基板40の底面が、半導体層12の第1面12Aに相当し、エピタキシャル層42の上面が半導体層12の第2面12Bに相当する。第1ゲートトレンチ14および第2ゲートトレンチ16は、半導体層12の第2面12Bに形成することができる。すなわち、第1ゲートトレンチ14および第2ゲートトレンチ16は、エピタキシャル層42内に形成することができる。絶縁層18は、半導体層12の第2面12B上に形成されている。
半導体装置10は、半導体層12の第1面12Aに形成されたドレイン電極44をさらに含むことができる。ドレイン電極44は、Ti、Ni、Au、Ag、Cu、Al、Cu合金、およびAl合金のうちの少なくとも1つから形成されてもよい。
半導体装置10は、第1ゲートトレンチ14内に配置された第1埋め込み電極46をさらに含むことができる。また、半導体装置10は、第1ゲートトレンチ14内に配置され、絶縁層18によって第1埋め込み電極46から離隔された第1ゲート電極48をさらに含むことができる。第1埋め込み電極46および第1ゲート電極48は、一例では、導電性のポリシリコンから形成することができる。第1埋め込み電極46および第1ゲート電極48は、絶縁層18を介して第1ゲートトレンチ14内に埋め込まれている。
第1埋め込み電極46は、第1方向に2つの端部を含む。より具体的には、第1埋め込み電極46は、第1端部461および第2端部462を含み、第1ゲートトレンチ14の長手方向(第1方向)に沿って第1端部461と第2端部462との間に延びている。第1埋め込み電極46は、第1端部461と第2端部462との間にある中間部463をさらに含むことができる。中間部463は、第1ゲートトレンチ14の深さ方向に、第1端部461および第2端部462よりも小さい厚さを有している。中間部463は、第1端部461の下部および第2端部462の下部の間に接続されている。第1埋め込み電極46の底面46Aは、第1ゲートトレンチ14の底壁14Aと絶縁層18を介して対向している。
第1ゲート電極48は、第1端部481と、第2端部482とを含み、第1ゲートトレンチ14の長手方向(第1方向)に沿って第1端部481と第2端部482との間に延びている。第1ゲート電極48は、第1埋め込み電極46(中間部463)と少なくとも一部が対向する底面48A、および底面48Aと反対側の上面48Bを含むことができる。換言すると、第1埋め込み電極46の中間部463は、第1ゲートトレンチ14の深さ方向において、第1ゲート電極48の底面48Aよりも下方に位置している。
第1ゲート電極48は、第1埋め込み電極46の第1端部461の上部と第2端部462の上部との間に位置することができる。第1埋め込み電極46の第1端部461の上部は、絶縁層18を挟んで第1ゲート電極48の第1端部481と対向していてよい。また、第1埋め込み電極46の第2端部462の上部は、絶縁層18を挟んで第1ゲート電極48の第2端部482と対向していてよい。
半導体装置10は、第2ゲートトレンチ16内に配置された第2埋め込み電極50をさらに含むことができる。また、半導体装置10は、第2ゲートトレンチ16内に配置され、絶縁層18によって第2埋め込み電極50から離隔された第2ゲート電極52をさらに含むことができる。第2埋め込み電極50および第2ゲート電極52は、一例では、導電性のポリシリコンから形成することができる。第2埋め込み電極50および第2ゲート電極52は、絶縁層18を介して第2ゲートトレンチ16内に埋め込まれている。
第2埋め込み電極50は、第1方向に2つの端部を含む。より具体的には、第2埋め込み電極50は、第1端部501および第2端部502を含み、第2ゲートトレンチ16の長手方向(第1方向)に沿って第1端部501と第2端部502との間に延びている。第2埋め込み電極50は、第1端部501と第2端部502との間にある中間部503をさらに含むことができる。中間部503は、第2ゲートトレンチ16の深さ方向に、第1端部501および第2端部502よりも小さい厚さを有している。中間部503は、第1端部501の下部および第2端部502の下部の間に接続されている。第2埋め込み電極50の底面50Aは、第2ゲートトレンチ16の底壁16Aと絶縁層18を介して対向している。
第2ゲート電極52は、第1端部521と、第2端部522とを含み、第2ゲートトレンチ16の長手方向(第1方向)に沿って第1端部521と第2端部522との間に延びている。第2ゲート電極52は、第2埋め込み電極50(中間部503)と少なくとも一部が対向する底面52A、および底面52Aと反対側の上面52Bを含むことができる。換言すると、第2埋め込み電極50の中間部503は、第2ゲートトレンチ16の深さ方向において、第2ゲート電極52の底面52Aよりも下方に位置している。
第2ゲート電極52は、第2埋め込み電極50の第1端部501の上部と第2端部502の上部との間に位置することができる。第2埋め込み電極50の第1端部501の上部は、絶縁層18を挟んで第2ゲート電極52の第1端部521と対向していてよい。また、第2埋め込み電極50の第2端部502の上部は、絶縁層18を挟んで第2ゲート電極52の第2端部522と対向していてよい。
第2埋め込み電極50は、第1方向において第1埋め込み電極46の長さL1よりも大きい長さL2を有している。第2埋め込み電極50は、第1方向に第1埋め込み電極46の長さL1の1.5倍以上2.5倍未満の長さL2を有することができる。一例では、第2埋め込み電極50の長さL2は、第1埋め込み電極46の長さL1の約2倍であってよい。
第2埋め込み電極50が第1方向において第1埋め込み電極46の長さL1よりも大きい長さL2を有することにより、第2ゲート電極52も、第1方向に第1ゲート電極48よりも大きい長さを有することができる。第2ゲート電極52は、第1方向に第1ゲート電極48の長さの1.5倍以上2.5倍未満の長さを有することができる。
半導体装置10は、絶縁層18に形成された複数のソースコンタクト54,56,58をさらに含むことができる。複数のソースコンタクトは、第1ソースコンタクト54、第2ソースコンタクト56、および第3ソースコンタクト58を含んでいてよい。
第1埋め込み電極46の第2端部462は、第1ソースコンタクト54を介してソース配線28に接続されている。一方、第1埋め込み電極46の第1端部461は、ソース配線28には接続されていない。図2の例では、第1埋め込み電極46の第2端部462はソース配線28の下方に位置しているが、第1端部461はゲート配線26(外周ゲート配線部34Y1)の下方に位置している。
第2埋め込み電極50の第1端部501は、第2ソースコンタクト56を介してソース配線28に接続されている。第2埋め込み電極50の第2端部502は、第3ソースコンタクト58を介してソース配線28に接続されている。平面視で第2ソースコンタクト56と第3ソースコンタクト58との間には、ゲート配線26(ゲートフィンガー部36Y)が位置している。第2埋め込み電極50の中間部503は、ゲートフィンガー部36Yの下方に延びている。第2埋め込み電極50の第1端部501および第2端部502は、ソース配線28の下方に位置している。
このように、第1埋め込み電極46は、複数のソースコンタクト54,56,58のうちの1つ(第1ソースコンタクト54)を介してソース配線28に接続されている。また、第2埋め込み電極50は、複数のソースコンタクト54,56,58のうちの2つ(第2ソースコンタクト56および第3ソースコンタクト58)を介してソース配線28に接続されている。
半導体装置10は、絶縁層18に形成された第1ゲートコンタクト60および第2ゲートコンタクト62をさらに含むことができる。
第1ゲート電極48の第1端部481は、第1ゲートコンタクト60を介してゲート配線26(外周ゲート配線部34Y1)に接続されている。一方、第1ゲート電極48の第2端部502は、ゲート配線26には接続されていない。図2の例では、第1ゲート電極48の第1端部501はゲート配線26(外周ゲート配線部34Y1)の下方に位置しているが、第2端部502はソース配線28の下方に位置している。第1ゲート電極48は、平面視で第1ゲートトレンチ14と外周ゲート配線部34Y1(または34Y2)とが重なる領域において、外周ゲート配線部34Y1(または34Y2)と接続することができる。
第1ゲート電極48の第1端部481は、第1ゲートコンタクト60を介してゲート配線26(外周ゲート配線部34Y1)に接続されている。一方、第1ゲート電極48の第2端部502は、ゲート配線26には接続されていない。図2の例では、第1ゲート電極48の第1端部501はゲート配線26(外周ゲート配線部34Y1)の下方に位置しているが、第2端部502はソース配線28の下方に位置している。第1ゲート電極48は、平面視で第1ゲートトレンチ14と外周ゲート配線部34Y1(または34Y2)とが重なる領域において、外周ゲート配線部34Y1(または34Y2)と接続することができる。
第2ゲート電極52の第1端部521は、第2ゲートコンタクト62を介してゲート配線26(ゲートフィンガー部36Y)に接続されている。一方、第2ゲート電極52の第2端部522は、ゲート配線26には接続されていない。図2の例では、第2ゲート電極52の第1端部521はゲート配線26(ゲートフィンガー部36Y)の下方に位置しているが、第2端部522はソース配線28の下方に位置している。第2ゲート電極52は、平面視で第2ゲートトレンチ16とゲートフィンガー部36Yとが重なる領域において、ゲートフィンガー部36Yと接続することができる。
複数のソースコンタクト54,56,58、第1ゲートコンタクト60、および第2ゲートコンタクト62は、任意の金属材料から形成することができる。一例では、各コンタクトは、タングステン(W)、Ti、および窒化チタン(TiN)のうちの少なくとも1つから形成することができる。
なお、既に述べた通り、第2対のゲートトレンチP2の断面構造は、第1対のゲートトレンチP1の断面構造と同様である。すなわち、半導体装置10は、第3ゲートトレンチ20内に配置された第3埋め込み電極47と、第4ゲートトレンチ22内に配置された第4埋め込み電極51とをさらに含むことができる。なお、理解を容易にするために、図2において、第2対のゲートトレンチP2の構成要素の符号の一部が、対応する第1対のゲートトレンチP1の構成要素の符号に括弧書きで付加されている。
第3埋め込み電極47は、第2方向に沿って延びている点を除き第1埋め込み電極46と同様であり、1箇所(第2方向における端部の一方)でソース配線28に接続されている。また、第4埋め込み電極51は、第2方向に沿って延びている点を除き第2埋め込み電極50と同様であり、2箇所(第2方向における端部の両方)でソース配線28に接続されている。
第4埋め込み電極51は、第2方向において第3埋め込み電極47の長さよりも大きい長さを有することができる。例えば、第4埋め込み電極51は、第2方向に第3埋め込み電極47の長さの1.5倍以上2.5倍未満の長さを有することができる。一例では、第4埋め込み電極51の長さは、第3埋め込み電極47の長さの約2倍であってよい。また、第4ゲートトレンチ22は、第2方向に第3ゲートトレンチ20の長さの1.5倍以上2.5倍未満の長さを有することができる。
なお、第2方向における第3埋め込み電極47の長さは、第1方向における第1埋め込み電極46の長さと同じであってよい。同様に、第2方向における第4埋め込み電極51の長さは、第1方向における第2埋め込み電極50の長さと同じであってよい。
図3は、図1のF3-F3線に沿った半導体装置10の概略断面図である。図3は、第1ゲートトレンチ14のYZ平面の断面図を示している。なお、図示は省略するが、第2ゲートトレンチ16、第3ゲートトレンチ20、第4ゲートトレンチ22、および第5ゲートトレンチ24の長手方向と交差する平面の断面図は、図3と同様のものであることを理解されたい。
半導体基板40は、MISFETのドレイン領域に相当する。エピタキシャル層42は、半導体基板(ドレイン領域)40上に形成されたドリフト領域64と、ドリフト領域64上に形成されたボディ領域66と、ボディ領域66上に形成されたソース領域68とを含む。
半導体基板40により形成されるドレイン領域は、n型不純物を含むn型の領域である。半導体基板40のn型不純物濃度は、1×1018cm-3以上1×1020cm-3以下であってよい。半導体基板40は、50μm以上450μm以下の厚さを有することができる。
ドリフト領域64は、半導体基板(ドレイン領域)40よりも低い濃度のn型不純物を含むn型の領域である。ドリフト領域64のn型不純物濃度は、1×1015cm-3以上1×1018cm-3以下であってよい。ドリフト領域64は、1μm以上25μm以下の厚さを有することができる。
ボディ領域66は、p型不純物を含むp型の領域である。ボディ領域66のp型不純物濃度は、1×1016cm-3以上1×1018cm-3以下であってよい。ボディ領域66は、0.5μm以上1.5μm以下の厚さを有することができる。
ソース領域68は、ドリフト領域64よりも高い濃度のn型不純物を含むn型の領域である。ソース領域68のn型不純物濃度は、1×1019cm-3以上1×1021cm-3以下であってよい。ソース領域68は、0.1μm以上1μm以下の厚さを有することができる。
n型不純物は、例えば、リン(P)、ヒ素(As)などであってよい。また、p型不純物は、例えば、ホウ素(B)、アルミニウム(Al)などであってよい。
エピタキシャル層42に形成された第1ゲートトレンチ14は、底壁14Aおよび側壁14Bを有している。第1ゲートトレンチ14は、ソース領域68およびボディ領域66を貫通してドリフト領域64に達している。したがって、第1ゲートトレンチ14の底壁14Aは、ドリフト領域64に隣接している。第1ゲートトレンチ14は、1μm以上15μm以下の深さを有することができる。
エピタキシャル層42に形成された第1ゲートトレンチ14は、底壁14Aおよび側壁14Bを有している。第1ゲートトレンチ14は、ソース領域68およびボディ領域66を貫通してドリフト領域64に達している。したがって、第1ゲートトレンチ14の底壁14Aは、ドリフト領域64に隣接している。第1ゲートトレンチ14は、1μm以上15μm以下の深さを有することができる。
絶縁層18は、第1ゲートトレンチ14の底壁14Aおよび側壁14Bを覆っている。さらに、絶縁層18は、第1埋め込み電極46および第1ゲート電極48を相互に分離している。したがって、第1埋め込み電極46および第1ゲート電極48は、周囲を絶縁層18に囲まれている。第1埋め込み電極46の底面46Aは、第1ゲートトレンチ14の底壁14Aと対向している。図3に示されている第1埋め込み電極46は、中間部463に相当する。
第1埋め込み電極46は、ソース配線28と同電位にすることができる。第1埋め込み電極46にソース電圧を印加することにより、第1ゲートトレンチ14内の電界集中を緩和することができる。すなわち、第1埋め込み電極46は、フィールドプレート電極として設けられていてよい。第2埋め込み電極50も、第1埋め込み電極46と同様、フィールドプレート電極として設けることができる。
第1ゲート電極48は、第1埋め込み電極46と少なくとも一部が対向している底面48Aと、底面48Aとは反対側の上面48Bとを含んでいる。第1ゲート電極48は、Y方向に第1埋め込み電極46よりも大きな幅を有することができるため、第1ゲート電極48の底面48Aの一部が、第1埋め込み電極46(中間部463)と対向することができる。第1ゲート電極48の上面48Bは、半導体層12の第2面12Bよりも下方に位置することができる。
半導体装置10は、隣り合う2つの第1ゲートトレンチ14の間に配置されたラインコンタクト70をさらに含むことができる。ラインコンタクト70は、絶縁層18およびソース領域68を貫通して、ボディ領域66まで達している。エピタキシャル層42は、ラインコンタクト70の底面と隣接するコンタクト領域72をさらに含む。ラインコンタクト70は、任意の金属材料から形成することができる。一例では、各コンタクトは、タングステン(W)、Ti、および窒化チタン(TiN)のうちの少なくとも1つから形成することができる。
コンタクト領域72は、p型不純物を含むp型の領域である。コンタクト領域72のp型不純物濃度は、ボディ領域66よりも高く、1×1019cm-3以上1×1021cm-3以下であってよい。ソース配線28は、絶縁層18の上に形成され、ラインコンタクト70を介してコンタクト領域72と電気的に接続される。
第1ゲート電極48に所定の電圧が印加されると、第1ゲート電極48と絶縁層18を挟んで対向するp型のボディ領域66内にチャネルが形成される。半導体装置10は、このチャネルを介した、n型のソース領域68とn型のドリフト領域64との間のZ方向の電子の流れの制御を可能とすることができる。
(作用)
以下、本実施形態の半導体装置10の作用について説明する。
本実施形態の半導体装置10では、第1埋め込み電極46は、複数のソースコンタクトのうちの1つを介してソース配線28に接続されている。一方、第2埋め込み電極50は、第1方向において第1埋め込み電極46の長さL1よりも大きい長さL2を有し、複数のソースコンタクトのうちの2つを介してソース配線28に接続されている。
以下、本実施形態の半導体装置10の作用について説明する。
本実施形態の半導体装置10では、第1埋め込み電極46は、複数のソースコンタクトのうちの1つを介してソース配線28に接続されている。一方、第2埋め込み電極50は、第1方向において第1埋め込み電極46の長さL1よりも大きい長さL2を有し、複数のソースコンタクトのうちの2つを介してソース配線28に接続されている。
埋め込み電極の抵抗は、埋め込み電極の長さおよび埋め込み電極をソース配線に接続するソースコンタクトの数に応じて変化し得る。スプリットゲート構造を有するMISFETにおいて、例えば高速スイッチング時に埋め込み電極を流れる変位電流は、埋め込み電極の抵抗に起因して埋め込み電極の電位を上昇させる可能性がある。埋め込み電極の電位の上昇は、動的アバランシェ降伏現象を生じさせ得る。一方、埋め込み電極の抵抗が過度に低い場合、ドレイン・ソース間電圧およびドレイン・ソース間電流にリンギングが発生し得る。したがって、動的アバランシェ降伏耐性およびリンギング耐性を両立するためには、埋め込み電極の抵抗を適切に調整することが求められる。
本実施形態の半導体装置10によれば、より小さい長さL1を有する第1埋め込み電極46は、1つのソースコンタクトを介してソース配線28に接続される。また、より大きい長さL2を有する第2埋め込み電極50は、2つのソースコンタクトを介してソース配線28に接続される。したがって、第1埋め込み電極46および第2埋め込み電極50の抵抗を適切な範囲に調整することができる。具体的には、第2埋め込み電極50が、第1方向に第1埋め込み電極46の長さの1.5倍以上2.5倍未満の長さを有するようにすることで、半導体装置10の動的アバランシェ降伏耐性およびリンギング耐性を両立させることができる。
また、第1埋め込み電極46を1つのソースコンタクトを介して接続するので、後述する実験例3のように外周領域30にソースフィンガー部を設けることなく、第1埋め込み電極46および第2埋め込み電極50の抵抗の調整を可能とすることができる。
(実験例1~3の説明)
第1埋め込み電極46および第2埋め込み電極50の抵抗の調整について、実験例1~3を用いて以下にさらに説明する。ここでは、説明の便宜のために、第1方向における第1埋め込み電極46の長さL1と第2埋め込み電極50の長さL2との合計をLであると仮定する。合計長さLは、チップサイズ(半導体層12の寸法)およびゲート配線の平面レイアウト(例えば、ゲートフィンガー配置)によって決定することができる。実験例1~3の半導体装置では、チップサイズおよびゲート配線レイアウトが略同じである。
第1埋め込み電極46および第2埋め込み電極50の抵抗の調整について、実験例1~3を用いて以下にさらに説明する。ここでは、説明の便宜のために、第1方向における第1埋め込み電極46の長さL1と第2埋め込み電極50の長さL2との合計をLであると仮定する。合計長さLは、チップサイズ(半導体層12の寸法)およびゲート配線の平面レイアウト(例えば、ゲートフィンガー配置)によって決定することができる。実験例1~3の半導体装置では、チップサイズおよびゲート配線レイアウトが略同じである。
埋め込み電極の抵抗は、埋め込み電極の長さに応じて変化する。実験例1~3の比較を行うために、埋め込み電極が、2つのソースコンタクトを介してソース配線に接続されている場合、抵抗に寄与する埋め込み電極の実効的な長さは、実際の長さの1/2になると仮定する。
(実験例1)
実験例1は、第2埋め込み電極50の長さL2が第1埋め込み電極46の長さL1の2倍である半導体装置に対応する。実験例1では、第1埋め込み電極46は、1つのソースコンタクトを介してソース配線28に接続され、第2埋め込み電極50は、2つのソースコンタクトを介してソース配線28に接続されている。実験例1は、半導体装置10の一例である。
実験例1は、第2埋め込み電極50の長さL2が第1埋め込み電極46の長さL1の2倍である半導体装置に対応する。実験例1では、第1埋め込み電極46は、1つのソースコンタクトを介してソース配線28に接続され、第2埋め込み電極50は、2つのソースコンタクトを介してソース配線28に接続されている。実験例1は、半導体装置10の一例である。
この場合、第1埋め込み電極46の長さL1は、L/3であり、第2埋め込み電極50の長さL2は、2L/3である。第1埋め込み電極46は、1つのソースコンタクトを介してソース配線28に接続されているため、第1埋め込み電極46の実効的な長さは、実際の長さと同じL/3である。一方、第2埋め込み電極50は、2つのソースコンタクトを介してソース配線28に接続されているため、第2埋め込み電極50の実効的な長さは、実際の長さ2L/3の半分のL/3である。
(実験例2)
実験例2は、第1埋め込み電極46の長さL1と第2埋め込み電極50の長さL2とが等しい半導体装置に対応する。実験例2では、第1埋め込み電極46および第2埋め込み電極50の各々が、1つのソースコンタクトを介してソース配線28に接続されている。
実験例2は、第1埋め込み電極46の長さL1と第2埋め込み電極50の長さL2とが等しい半導体装置に対応する。実験例2では、第1埋め込み電極46および第2埋め込み電極50の各々が、1つのソースコンタクトを介してソース配線28に接続されている。
この場合、第1埋め込み電極46の長さL1は、L/2であり、第2埋め込み電極50の長さL2は、L/2である。第1埋め込み電極46および第2埋め込み電極50の各々が、1つのソースコンタクトを介してソース配線28に接続されているので、第1埋め込み電極46および第2埋め込み電極50のそれぞれの実効的な長さは、実際の長さと同じL/2である。
(実験例3)
実験例3は、図4および図5により示される半導体装置100に対応する。
図4は、実験例3による例示的な半導体装置100の概略平面図である。図4において、半導体装置10と同様の構成要素には同じ符号が付されている。また、半導体装置10と同様な構成要素については詳細な説明を省略する。
実験例3は、図4および図5により示される半導体装置100に対応する。
図4は、実験例3による例示的な半導体装置100の概略平面図である。図4において、半導体装置10と同様の構成要素には同じ符号が付されている。また、半導体装置10と同様な構成要素については詳細な説明を省略する。
半導体装置100は、ゲート配線102およびソース配線104を含んでいる。半導体装置100は、主にソース配線104のレイアウトが半導体装置10と相違している。
ゲート配線102は、平面視で外周領域30に配置された外周ゲート配線部106X1,106X2,106Y1,106Y2を含むことができる。外周ゲート配線部106X1,106X2,106Y1,106Y2は、それぞれ、半導体層12の4つの辺12X1,12X2,12Y1,12Y2から離隔しつつ、4つの辺12X1,12X2,12Y1,12Y2に沿って延びることができる。外周ゲート配線部106X1,106X2,106Y1,106Y2は、外周領域30と内側領域32との境界に沿って延びている。図1に示すゲート配線26とは異なり、半導体装置100のゲート配線102では、外周ゲート配線部106X1が、外周ゲート配線部106X2よりもX方向に小さい長さを有している。したがって、外周ゲート配線部106X1は、外周ゲート配線部106Y1から分離されている。
ゲート配線102は、平面視で外周領域30に配置された外周ゲート配線部106X1,106X2,106Y1,106Y2を含むことができる。外周ゲート配線部106X1,106X2,106Y1,106Y2は、それぞれ、半導体層12の4つの辺12X1,12X2,12Y1,12Y2から離隔しつつ、4つの辺12X1,12X2,12Y1,12Y2に沿って延びることができる。外周ゲート配線部106X1,106X2,106Y1,106Y2は、外周領域30と内側領域32との境界に沿って延びている。図1に示すゲート配線26とは異なり、半導体装置100のゲート配線102では、外周ゲート配線部106X1が、外周ゲート配線部106X2よりもX方向に小さい長さを有している。したがって、外周ゲート配線部106X1は、外周ゲート配線部106Y1から分離されている。
ゲート配線102は、平面視で内側領域32に配置されたゲートフィンガー部108X,108Yをさらに含む。また、ゲート配線102は、ゲートパッド部110をさらに含む。ゲートフィンガー部108X,108Yおよびゲートパッド部110は、図1に示すゲートフィンガー部36X,36Yおよびゲートパッド部38と同様であるため説明を省略する。
ソース配線104は、内側ソース配線部112とソースフィンガー部114X1,114X2,114Y1,114Y2とを含む。内側ソース配線部112は、平面視で内側領域32に配置されている。ソースフィンガー部114X1,114X2,114Y1,114Y2は、平面視で外周領域30に配置されている。ソースフィンガー部114X1,114X2,114Y1,114Y2は、それぞれ半導体層12の4つの辺12X1,12X2,12Y1,12Y2から離隔しつつ、4つの辺12X1,12X2,12Y1,12Y2に沿って延びることができる。ソースフィンガー部114X1は、平面視で、半導体層12の辺12X1と外周ゲート配線部106X1との間に位置している。ソースフィンガー部114X2は、平面視で、半導体層12の辺12X2と外周ゲート配線部106X2との間に位置している。ソースフィンガー部114Y1は、平面視で、半導体層12の辺12Y1と外周ゲート配線部106Y1との間に位置している。ソースフィンガー部114Y2は、平面視で、半導体層12の辺12Y2と外周ゲート配線部106Y2との間に位置している。ソース配線104は、内側ソース配線部112とソースフィンガー部114X1とを接続する接続部104Cをさらに含む。接続部104Cは、外周ゲート配線部106X1と外周ゲート配線部106Y1との間に設けられている。
半導体装置100においても、図1と同様に、第1組のゲートトレンチS1、第2組のゲートトレンチS2、第3組のゲートトレンチS3、第4組のゲートトレンチS4、および第5組のゲートトレンチS5を半導体層12に形成することができる。図4の例においては、第1ゲートトレンチ14と第2ゲートトレンチ16とは同じ長さを有し、第3ゲートトレンチ20と第4ゲートトレンチ22とは同じ長さを有している。
図5は、図4のF5-F5線に沿った半導体装置100の概略断面図である。図5は、半導体装置100の第1対のゲートトレンチP1のXZ平面の断面図を示している。なお、図示は省略するが、第2対のゲートトレンチP2のYZ平面の断面図も、図5に示す断面図と類似するものとなることを理解されたい。
半導体装置100では、第1埋め込み電極46の長さL1と第2埋め込み電極50の長さL2とが等しい。したがって、第1埋め込み電極46の長さL1は、L/2であり、第2埋め込み電極50の長さL2は、L/2である。
図2に示す半導体装置10とは異なり、第1埋め込み電極46の第1端部461は、第4ソースコンタクト116を介してソース配線104に接続されている。第1埋め込み電極46の第1端部461は、ソース配線104のソースフィンガー部114Y2の下方に位置している。
実験例3では、ソース配線104が外周領域30に配置されたソースフィンガー部114X1,114X2,114Y1,114Y2を含んでいる。したがって、第2埋め込み電極50だけでなく、第1埋め込み電極46も、2つのソースコンタクトを介してソース配線104と接続することが可能となっている。
このように、実験例3の半導体装置100では、第1埋め込み電極46および第2埋め込み電極50の各々が、2つのソースコンタクトを介してソース配線104に接続されている。したがって、第1埋め込み電極46および第2埋め込み電極50のそれぞれの実効的な長さは、実際の長さL/2の半分のL/4である。
(実験例1~3の比較)
以上、説明したように、第1埋め込み電極46および第2埋め込み電極50の各々の実効的な長さは、実験例1ではL/3であり、実験例2ではL/2であり、実験例3ではL/4である。埋め込み電極の抵抗は、その実効的な長さに応じた値となる。実験例2の埋め込み電極の抵抗は実験例1~3のうちで最も高いため、実験例2の半導体装置の動的アバランシェ降伏耐性は実験例1~3のうちで最も低い。また、実験例3の埋め込み電極の抵抗は実験例1~3のうちで最も低いため、実験例3の半導体装置100のリンギング耐性は実験例1~3のうちで最も低い。
以上、説明したように、第1埋め込み電極46および第2埋め込み電極50の各々の実効的な長さは、実験例1ではL/3であり、実験例2ではL/2であり、実験例3ではL/4である。埋め込み電極の抵抗は、その実効的な長さに応じた値となる。実験例2の埋め込み電極の抵抗は実験例1~3のうちで最も高いため、実験例2の半導体装置の動的アバランシェ降伏耐性は実験例1~3のうちで最も低い。また、実験例3の埋め込み電極の抵抗は実験例1~3のうちで最も低いため、実験例3の半導体装置100のリンギング耐性は実験例1~3のうちで最も低い。
一方、本実施形態の半導体装置10に対応する実験例1の埋め込み電極は中程度の抵抗を有するため、動的アバランシェ降伏耐性およびリンギング耐性を両立することができる。
(効果)
本実施形態の半導体装置10は、以下の利点を有する。
(1)第1埋め込み電極46は、複数のソースコンタクトのうちの1つを介してソース配線28に接続されている。一方、第2埋め込み電極50は、第1方向において第1埋め込み電極46の長さL1よりも大きい長さL2を有し、複数のソースコンタクトのうちの2つを介してソース配線28に接続されている。この構成によれば、より大きい長さを有する第2埋め込み電極50は2つのコンタクトで接続されるため、第1埋め込み電極46および第2埋め込み電極50の抵抗を適切な範囲に調整することができる。
本実施形態の半導体装置10は、以下の利点を有する。
(1)第1埋め込み電極46は、複数のソースコンタクトのうちの1つを介してソース配線28に接続されている。一方、第2埋め込み電極50は、第1方向において第1埋め込み電極46の長さL1よりも大きい長さL2を有し、複数のソースコンタクトのうちの2つを介してソース配線28に接続されている。この構成によれば、より大きい長さを有する第2埋め込み電極50は2つのコンタクトで接続されるため、第1埋め込み電極46および第2埋め込み電極50の抵抗を適切な範囲に調整することができる。
(2)第2埋め込み電極50は、第1方向に第1埋め込み電極46の長さの1.5倍以上2.5倍未満の長さを有することができる。この構成によれば、第1埋め込み電極46および第2埋め込み電極50が、半導体装置10の動的アバランシェ降伏耐性およびリンギング耐性を両立させる中程度の抵抗値を有するようにすることができる。
(ゲート配線レイアウトの変更例)
図6は、変更例による例示的な半導体装置200の概略平面図である。図6において、半導体装置10と同様の構成要素には同じ符号が付されている。また、半導体装置10と同様な構成要素については詳細な説明を省略する。
図6は、変更例による例示的な半導体装置200の概略平面図である。図6において、半導体装置10と同様の構成要素には同じ符号が付されている。また、半導体装置10と同様な構成要素については詳細な説明を省略する。
半導体装置200は、ゲート配線26が、ゲートフィンガー部36Xとは別に、X方向に延びるゲートフィンガー部36X2をさらに含んでいるという点で図1の半導体装置10とは相違している。
ゲート配線26は、平面視で内側領域32に配置され、第1方向に沿って延びるゲートフィンガー部36X2をさらに含むことができる。ゲートフィンガー部36X2は、ゲートフィンガー部36Yと交差して、直接結合されている。ゲートフィンガー部36X2は、平面視でゲートフィンガー部36Xと外周ゲート配線部34X1との間に位置している。図6の例においては、半導体層12の辺12Y1,12Y2は、辺12X1,12X2よりも大きい長さを有することができる。
半導体装置200の第2組のゲートトレンチS2では、第3ゲートトレンチ20の一端は、ゲート配線26のゲートフィンガー部36X2と重なり、第3ゲートトレンチ20の他端は、ソース配線28と重なることができる。第2組のゲートトレンチS2の第4ゲートトレンチ22は、平面視でゲートフィンガー部36Xと交差している。第1組のゲートトレンチS1、第3組のゲートトレンチS3、第4組のゲートトレンチS4、および第5組のゲートトレンチS5は、図1に示す半導体装置10と同様に配置されている。
半導体装置200は、半導体層12に形成された第6組のゲートトレンチS6および第7組のゲートトレンチS7をさらに含むことができる。
第6組のゲートトレンチS6は、平面視で外周ゲート配線部34Y1とゲートフィンガー部36Yとの間に配置されている。第6組のゲートトレンチS6は、各々が第2対のゲートトレンチP2に対応する、複数対のゲートトレンチから構成することができる。第6組のゲートトレンチS6においては、第3ゲートトレンチ20の一端は、ゲート配線26の外周ゲート配線部34X1と重なり、第3ゲートトレンチ20の他端は、ソース配線28と重なることができる。第4ゲートトレンチ22は、平面視でゲートフィンガー部36X2と交差している。
第6組のゲートトレンチS6は、平面視で外周ゲート配線部34Y1とゲートフィンガー部36Yとの間に配置されている。第6組のゲートトレンチS6は、各々が第2対のゲートトレンチP2に対応する、複数対のゲートトレンチから構成することができる。第6組のゲートトレンチS6においては、第3ゲートトレンチ20の一端は、ゲート配線26の外周ゲート配線部34X1と重なり、第3ゲートトレンチ20の他端は、ソース配線28と重なることができる。第4ゲートトレンチ22は、平面視でゲートフィンガー部36X2と交差している。
第7組のゲートトレンチS7は、平面視で外周ゲート配線部34X1とゲートフィンガー部36X2との間に配置されている。第7組のゲートトレンチS7は、各々が第1対のゲートトレンチP1に対応する、複数対のゲートトレンチから構成することができる。第7組のゲートトレンチS7においては、第1ゲートトレンチ14の一端は、ゲート配線26の外周ゲート配線部34Y2と重なり、第1ゲートトレンチ14の他端は、ソース配線28と重なることができる。第2ゲートトレンチ16は、平面視でゲートフィンガー部36Yと交差している。
このように、半導体装置200では、ゲート配線26は、第1方向に沿って延びる2つのゲートフィンガー部36X,36X2を含んでいる。この場合でも、第1対のゲートトレンチP1および第2対のゲートトレンチP2を配置することによって、第1埋め込み電極46および第2埋め込み電極50の抵抗を適切な範囲に調整することができる。
(他の変更例)
上記した実施形態および変更例の各々は、以下のようにさらに変更して実施することができる。
上記した実施形態および変更例の各々は、以下のようにさらに変更して実施することができる。
・第1ゲートトレンチ14および第2ゲートトレンチ16は、別個のゲートトレンチであるものとして説明したが、第1ゲートトレンチ14および第2ゲートトレンチ16が連通して1つのゲートトレンチを構成していてもよい。同様に、第3ゲートトレンチ20および第4ゲートトレンチ22が連通して1つのゲートトレンチを構成していてもよい。
・ゲート配線26に含まれるゲートフィンガー部の配置は、図1または図6の例とは異なっていてもよい。チップサイズおよび所望のトレンチ長を考慮して、ゲート配線26に含まれるゲートフィンガー部の数および配向を適宜定めることができる。例えば、ゲート配線26が、第2方向に沿って延びる複数のゲートフィンガー部を含んでいてもよい。
・半導体層12内の各領域の導電型が反転された構造が採用されてもよい。すなわち、p型の領域がn型の領域とされ、n型の領域がp型の領域とされてもよい。
・ソース配線およびゲート配線を含む層の上に、さらなる配線構造が形成されていてもよい。
・ソース配線およびゲート配線を含む層の上に、さらなる配線構造が形成されていてもよい。
本明細書に記載の様々な例のうちの1つまたは複数を、技術的に矛盾しない範囲で組み合わせることができる。
本明細書において、「AおよびBのうちの少なくとも1つ」とは、「Aのみ、または、Bのみ、または、AおよびBの両方」を意味するものとして理解されるべきである。
本明細書において、「AおよびBのうちの少なくとも1つ」とは、「Aのみ、または、Bのみ、または、AおよびBの両方」を意味するものとして理解されるべきである。
本明細書で使用される「~上に」という用語は、文脈によって明らかにそうでないことが示されない限り、「~上に」と「~の上方に」の意味を含む。したがって、「第1層が第2層上に形成される」という表現は、或る実施形態では第1層が第2層に接触して第2層上に直接配置され得るが、他の実施形態では第1層が第2層に接触することなく第2層の上方に配置され得ることが意図される。すなわち、「~上に」という用語は、第1層と第2層との間に他の層が形成される構造を排除しない。
本明細書で使用される「垂直」、「水平」、「上方」、「下方」、「上」、「下」、「前方」、「後方」、「横」、「左」、「右」、「前」、「後」などの方向を示す用語は、説明および図示された装置の特定の向きに依存する。本開示においては、様々な代替的な向きを想定することができ、したがって、これらの方向を示す用語は、狭義に解釈されるべきではない。
例えば、本明細書で使用されるZ方向は必ずしも鉛直方向である必要はなく、鉛直方向に完全に一致している必要もない。したがって、本開示による種々の構造(例えば、図1に示される構造)は、本明細書で説明されるZ方向の「上」および「下」が鉛直方向の「上」および「下」であることに限定されない。例えば、X方向が鉛直方向であってもよく、またはY軸方向が鉛直方向であってもよい。
(付記)
本開示から把握できる技術的思想を以下に記載する。なお、限定する意図ではなく理解の補助のために、付記に記載される構成要素には、実施形態中の対応する構成要素の参照符号が付されている。参照符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、参照符号で示される構成要素に限定されるべきではない。
本開示から把握できる技術的思想を以下に記載する。なお、限定する意図ではなく理解の補助のために、付記に記載される構成要素には、実施形態中の対応する構成要素の参照符号が付されている。参照符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、参照符号で示される構成要素に限定されるべきではない。
(付記1)
半導体層(12)と、
前記半導体層(12)に形成され、平面視で第1方向に沿って一列に並んだ一対のゲートトレンチ(P1)であって、前記第1方向に沿って延びる第1および第2ゲートトレンチ(14,16)を含む、一対のゲートトレンチ(P1)と、
前記半導体層(12)上に形成された絶縁層(18)と、
前記第1ゲートトレンチ(14)内に配置された第1埋め込み電極(46)と、
前記第2ゲートトレンチ(16)内に配置された第2埋め込み電極(50)と、
前記絶縁層(18)に形成された複数のソースコンタクト(54,56,58)と、
前記絶縁層(18)上に形成されたソース配線(28)と
を備え、前記第1埋め込み電極(46)は、前記複数のソースコンタクト(54,56,58)のうちの1つを介して前記ソース配線(28)に接続され、前記第2埋め込み電極(50)は、前記第1方向において前記第1埋め込み電極(46)の長さ(L1)よりも大きい長さ(L2)を有し、前記複数のソースコンタクト(54,56,58)のうちの2つを介して前記ソース配線(28)に接続されている、
半導体装置(10;200)。
半導体層(12)と、
前記半導体層(12)に形成され、平面視で第1方向に沿って一列に並んだ一対のゲートトレンチ(P1)であって、前記第1方向に沿って延びる第1および第2ゲートトレンチ(14,16)を含む、一対のゲートトレンチ(P1)と、
前記半導体層(12)上に形成された絶縁層(18)と、
前記第1ゲートトレンチ(14)内に配置された第1埋め込み電極(46)と、
前記第2ゲートトレンチ(16)内に配置された第2埋め込み電極(50)と、
前記絶縁層(18)に形成された複数のソースコンタクト(54,56,58)と、
前記絶縁層(18)上に形成されたソース配線(28)と
を備え、前記第1埋め込み電極(46)は、前記複数のソースコンタクト(54,56,58)のうちの1つを介して前記ソース配線(28)に接続され、前記第2埋め込み電極(50)は、前記第1方向において前記第1埋め込み電極(46)の長さ(L1)よりも大きい長さ(L2)を有し、前記複数のソースコンタクト(54,56,58)のうちの2つを介して前記ソース配線(28)に接続されている、
半導体装置(10;200)。
(付記2)
前記第2埋め込み電極(50)は、前記第1方向に前記第1埋め込み電極(46)の長さ(L1)の1.5倍以上2.5倍未満の長さ(L2)を有している、付記1に記載の半導体装置(10;200)。
前記第2埋め込み電極(50)は、前記第1方向に前記第1埋め込み電極(46)の長さ(L1)の1.5倍以上2.5倍未満の長さ(L2)を有している、付記1に記載の半導体装置(10;200)。
(付記3)
前記第2ゲートトレンチ(16)は、前記第1方向に前記第1ゲートトレンチ(14)の長さの1.5倍以上2.5倍未満の長さを有している、付記1または2に記載の半導体装置(10;200)。
前記第2ゲートトレンチ(16)は、前記第1方向に前記第1ゲートトレンチ(14)の長さの1.5倍以上2.5倍未満の長さを有している、付記1または2に記載の半導体装置(10;200)。
(付記4)
前記第1埋め込み電極(46)は、前記第1方向に2つの端部(461,462)を含み、前記第1埋め込み電極(46)の2つの端部(461,462)のうちの一方(462)が、前記複数のソースコンタクト(54,56,58)のうちの1つを介して前記ソース配線(28)に接続され、
前記第2埋め込み電極(50)は、前記第1方向に2つの端部(501,502)を含み、前記第2埋め込み電極(50)の2つの端部(501,502)のうちの両方が、前記複数のソースコンタクト(54,56,58)のうちの2つを介して前記ソース配線に接続されている、
付記1~3のうちのいずれか一項に記載の半導体装置。
前記第1埋め込み電極(46)は、前記第1方向に2つの端部(461,462)を含み、前記第1埋め込み電極(46)の2つの端部(461,462)のうちの一方(462)が、前記複数のソースコンタクト(54,56,58)のうちの1つを介して前記ソース配線(28)に接続され、
前記第2埋め込み電極(50)は、前記第1方向に2つの端部(501,502)を含み、前記第2埋め込み電極(50)の2つの端部(501,502)のうちの両方が、前記複数のソースコンタクト(54,56,58)のうちの2つを介して前記ソース配線に接続されている、
付記1~3のうちのいずれか一項に記載の半導体装置。
(付記5)
前記一対のゲートトレンチ(P1)は、前記半導体層(12)に形成された複数対のゲートトレンチのうちの一対であり、前記複数対のゲートトレンチは、第2方向に沿って並んでいる、付記1~4のうちのいずれか1つに記載の半導体装置(10;200)。
前記一対のゲートトレンチ(P1)は、前記半導体層(12)に形成された複数対のゲートトレンチのうちの一対であり、前記複数対のゲートトレンチは、第2方向に沿って並んでいる、付記1~4のうちのいずれか1つに記載の半導体装置(10;200)。
(付記6)
第1対のゲートトレンチとしての前記一対のゲートトレンチ(P1)とは別に、前記半導体層に形成された第2対のゲートトレンチ(P2)をさらに備え、
前記第2対のゲートトレンチ(P2)は、平面視で前記第1方向と直交する第2方向に沿って一列に並んでおり、
前記第2対のゲートトレンチ(P2)は、前記第2方向に沿って延びる第3および第4ゲートトレンチ(20,22)を含み、
前記半導体装置(10;200)は、
前記第3ゲートトレンチ(20)内に配置された第3埋め込み電極(47)と、
前記第4ゲートトレンチ(22)内に配置された第4埋め込み電極(51)と
をさらに備え、前記第3埋め込み電極(47)は、1箇所で前記ソース配線(28)に接続され、前記第4埋め込み電極(51)は、前記第2方向において前記第3埋め込み電極(47)の長さよりも大きい長さを有し、2箇所で前記ソース配線(28)に接続されている、
付記1~5のうちのいずれか1つに記載の半導体装置(10;200)。
第1対のゲートトレンチとしての前記一対のゲートトレンチ(P1)とは別に、前記半導体層に形成された第2対のゲートトレンチ(P2)をさらに備え、
前記第2対のゲートトレンチ(P2)は、平面視で前記第1方向と直交する第2方向に沿って一列に並んでおり、
前記第2対のゲートトレンチ(P2)は、前記第2方向に沿って延びる第3および第4ゲートトレンチ(20,22)を含み、
前記半導体装置(10;200)は、
前記第3ゲートトレンチ(20)内に配置された第3埋め込み電極(47)と、
前記第4ゲートトレンチ(22)内に配置された第4埋め込み電極(51)と
をさらに備え、前記第3埋め込み電極(47)は、1箇所で前記ソース配線(28)に接続され、前記第4埋め込み電極(51)は、前記第2方向において前記第3埋め込み電極(47)の長さよりも大きい長さを有し、2箇所で前記ソース配線(28)に接続されている、
付記1~5のうちのいずれか1つに記載の半導体装置(10;200)。
(付記7)
前記第4埋め込み電極(51)は、前記第2方向に前記第3埋め込み電極(47)の長さの1.5倍以上2.5倍未満の長さを有している、付記6に記載の半導体装置。
前記第4埋め込み電極(51)は、前記第2方向に前記第3埋め込み電極(47)の長さの1.5倍以上2.5倍未満の長さを有している、付記6に記載の半導体装置。
(付記8)
前記第4ゲートトレンチ(22)は、前記第2方向に前記第3ゲートトレンチ(20)の長さの1.5倍以上2.5倍未満の長さを有している、付記6または7に記載の半導体装置。
前記第4ゲートトレンチ(22)は、前記第2方向に前記第3ゲートトレンチ(20)の長さの1.5倍以上2.5倍未満の長さを有している、付記6または7に記載の半導体装置。
(付記9)
前記第1ゲートトレンチ(14)内に配置され、前記絶縁層(18)によって前記第1埋め込み電極(46)から離隔された第1ゲート電極(48)と、
前記第2ゲートトレンチ(16)内に配置され、前記絶縁層(18)によって前記第2埋め込み電極(50)から離隔された第2ゲート電極(52)と、
前記絶縁層(18)に形成された第1および第2ゲートコンタクト(60,62)と、
前記絶縁層(18)上に形成されるとともに、前記ソース配線(28)と離隔されたゲート配線(26)と
をさらに備え、前記第1ゲート電極(48)および前記第2ゲート電極(52)は、それぞれ前記第1および第2ゲートコンタクト(60,62)を介して前記ゲート配線(26)に接続されている、
付記1~8のうちのいずれか1つに記載の半導体装置(10;200)。
前記第1ゲートトレンチ(14)内に配置され、前記絶縁層(18)によって前記第1埋め込み電極(46)から離隔された第1ゲート電極(48)と、
前記第2ゲートトレンチ(16)内に配置され、前記絶縁層(18)によって前記第2埋め込み電極(50)から離隔された第2ゲート電極(52)と、
前記絶縁層(18)に形成された第1および第2ゲートコンタクト(60,62)と、
前記絶縁層(18)上に形成されるとともに、前記ソース配線(28)と離隔されたゲート配線(26)と
をさらに備え、前記第1ゲート電極(48)および前記第2ゲート電極(52)は、それぞれ前記第1および第2ゲートコンタクト(60,62)を介して前記ゲート配線(26)に接続されている、
付記1~8のうちのいずれか1つに記載の半導体装置(10;200)。
(付記10)
平面視において、前記半導体層(12)は、平面視で外周領域(30)および前記外周領域(30)に囲まれた内側領域(32)を含み、
前記ゲート配線(26)は、
平面視で前記外周領域(30)に配置され、前記第1方向と直交する第2方向に延びる外周ゲート配線部(34Y1または34Y2)と、
平面視で前記内側領域(32)に配置され、前記第2方向に延びるゲートフィンガー部(36Y)と
を含み、
前記第1ゲートトレンチ(14)は、平面視で前記外周ゲート配線部(34Y1または34Y2)と重なっており、
前記第2ゲートトレンチ(16)は、平面視で前記ゲートフィンガー部(36Y)と重なっている、
付記9に記載の半導体装置(10;200)。
平面視において、前記半導体層(12)は、平面視で外周領域(30)および前記外周領域(30)に囲まれた内側領域(32)を含み、
前記ゲート配線(26)は、
平面視で前記外周領域(30)に配置され、前記第1方向と直交する第2方向に延びる外周ゲート配線部(34Y1または34Y2)と、
平面視で前記内側領域(32)に配置され、前記第2方向に延びるゲートフィンガー部(36Y)と
を含み、
前記第1ゲートトレンチ(14)は、平面視で前記外周ゲート配線部(34Y1または34Y2)と重なっており、
前記第2ゲートトレンチ(16)は、平面視で前記ゲートフィンガー部(36Y)と重なっている、
付記9に記載の半導体装置(10;200)。
(付記11)
前記第1ゲート電極(48)は、平面視で前記第1ゲートトレンチ(14)と前記外周ゲート配線部(34Y1または34Y2)とが重なる領域において、前記外周ゲート配線部(34Y1または34Y2)と接続され、
前記第2ゲート電極(52)は、平面視で前記第2ゲートトレンチ(16)と前記ゲートフィンガー部(36Y)とが重なる領域において、前記ゲートフィンガー部(36Y)と接続されている、
付記10に記載の半導体装置(10;200)。
前記第1ゲート電極(48)は、平面視で前記第1ゲートトレンチ(14)と前記外周ゲート配線部(34Y1または34Y2)とが重なる領域において、前記外周ゲート配線部(34Y1または34Y2)と接続され、
前記第2ゲート電極(52)は、平面視で前記第2ゲートトレンチ(16)と前記ゲートフィンガー部(36Y)とが重なる領域において、前記ゲートフィンガー部(36Y)と接続されている、
付記10に記載の半導体装置(10;200)。
(付記12)
前記複数のソースコンタクト(54,56,58)は、
前記第1埋め込み電極(46)に接続された第1ソースコンタクト(54)と、
前記第2埋め込み電極(50)に接続された第2ソースコンタクト(56)と、
前記第2埋め込み電極(50)に接続された第3ソースコンタクト(58)と
を含み、前記ゲートフィンガー部(36Y)は、平面視で第2ソースコンタクト(56)と第3ソースコンタクト(58)との間に位置している、
付記10または11に記載の半導体装置(10;200)。
前記複数のソースコンタクト(54,56,58)は、
前記第1埋め込み電極(46)に接続された第1ソースコンタクト(54)と、
前記第2埋め込み電極(50)に接続された第2ソースコンタクト(56)と、
前記第2埋め込み電極(50)に接続された第3ソースコンタクト(58)と
を含み、前記ゲートフィンガー部(36Y)は、平面視で第2ソースコンタクト(56)と第3ソースコンタクト(58)との間に位置している、
付記10または11に記載の半導体装置(10;200)。
(付記13)
前記ゲート配線(26)は、平面視で前記内側領域(32)に配置され、前記第1方向に延びる1つまたは複数のゲートフィンガー部(36X,36X2)をさらに含む、
付記10に記載の半導体装置(10;200)。
前記ゲート配線(26)は、平面視で前記内側領域(32)に配置され、前記第1方向に延びる1つまたは複数のゲートフィンガー部(36X,36X2)をさらに含む、
付記10に記載の半導体装置(10;200)。
以上の説明は単に例示である。本開示の技術を説明する目的のために列挙された構成要素および方法(製造プロセス)以外に、より多くの考えられる組み合わせおよび置換が可能であることを当業者は認識することができる。本開示は、特許請求の範囲を含む本開示の範囲内に含まれるすべての代替、変形、および変更を包含することが意図されている。
10,100,200…半導体装置
12…半導体層
14…第1ゲートトレンチ
16…第2ゲートトレンチ
18…絶縁層
20…第3ゲートトレンチ
22…第4ゲートトレンチ
24…第5ゲートトレンチ
26,102…ゲート配線
28,104…ソース配線
30…外周領域
32…内側領域
34X1,34X2,34Y1,34Y2,106…外周ゲート配線部
36X,36X2,36Y,108…ゲートフィンガー部
38,110…ゲートパッド部
40…半導体基板
42…エピタキシャル層
44…ドレイン電極
46…第1埋め込み電極
461…第1端部
462…第2端部
463…中間部
47…第3埋め込み電極
48…第1ゲート電極
481…第1端部
482…第2端部
50…第2埋め込み電極
501…第1端部
502…第2端部
503…中間部
51…第4埋め込み電極
52…第2ゲート電極
521…第1端部
522…第2端部
54…第1ソースコンタクト
56…第2ソースコンタクト
58…第3ソースコンタクト
60…第1ゲートコンタクト
62…第2ゲートコンタクト
64…ドリフト領域
66…ボディ領域
68…ソース領域
70…ラインコンタクト
72…コンタクト領域
104C…接続部
112…内側ソース配線部
114X1,114X2,114Y1,114Y2…ソースフィンガー部
116…第4ソースコンタクト
P1…第1対のゲートトレンチ
P2…第2対のゲートトレンチ
S1…第1組のゲートトレンチ
S2…第2組のゲートトレンチ
S3…第3組のゲートトレンチ
S4…第4組のゲートトレンチ
S5…第5組のゲートトレンチ
S6…第6組のゲートトレンチ
S7…第7組のゲートトレンチ
12…半導体層
14…第1ゲートトレンチ
16…第2ゲートトレンチ
18…絶縁層
20…第3ゲートトレンチ
22…第4ゲートトレンチ
24…第5ゲートトレンチ
26,102…ゲート配線
28,104…ソース配線
30…外周領域
32…内側領域
34X1,34X2,34Y1,34Y2,106…外周ゲート配線部
36X,36X2,36Y,108…ゲートフィンガー部
38,110…ゲートパッド部
40…半導体基板
42…エピタキシャル層
44…ドレイン電極
46…第1埋め込み電極
461…第1端部
462…第2端部
463…中間部
47…第3埋め込み電極
48…第1ゲート電極
481…第1端部
482…第2端部
50…第2埋め込み電極
501…第1端部
502…第2端部
503…中間部
51…第4埋め込み電極
52…第2ゲート電極
521…第1端部
522…第2端部
54…第1ソースコンタクト
56…第2ソースコンタクト
58…第3ソースコンタクト
60…第1ゲートコンタクト
62…第2ゲートコンタクト
64…ドリフト領域
66…ボディ領域
68…ソース領域
70…ラインコンタクト
72…コンタクト領域
104C…接続部
112…内側ソース配線部
114X1,114X2,114Y1,114Y2…ソースフィンガー部
116…第4ソースコンタクト
P1…第1対のゲートトレンチ
P2…第2対のゲートトレンチ
S1…第1組のゲートトレンチ
S2…第2組のゲートトレンチ
S3…第3組のゲートトレンチ
S4…第4組のゲートトレンチ
S5…第5組のゲートトレンチ
S6…第6組のゲートトレンチ
S7…第7組のゲートトレンチ
Claims (13)
- 半導体層と、
前記半導体層に形成され、平面視で第1方向に沿って一列に並んだ一対のゲートトレンチであって、前記第1方向に沿って延びる第1および第2ゲートトレンチを含む、一対のゲートトレンチと、
前記半導体層上に形成された絶縁層と、
前記第1ゲートトレンチ内に配置された第1埋め込み電極と、
前記第2ゲートトレンチ内に配置された第2埋め込み電極と、
前記絶縁層に形成された複数のソースコンタクトと、
前記絶縁層上に形成されたソース配線と
を備え、前記第1埋め込み電極は、前記複数のソースコンタクトのうちの1つを介して前記ソース配線に接続され、前記第2埋め込み電極は、前記第1方向において前記第1埋め込み電極の長さよりも大きい長さを有し、前記複数のソースコンタクトのうちの2つを介して前記ソース配線に接続されている、
半導体装置。 - 前記第2埋め込み電極は、前記第1方向に前記第1埋め込み電極の長さの1.5倍以上2.5倍未満の長さを有している、請求項1に記載の半導体装置。
- 前記第2ゲートトレンチは、前記第1方向に前記第1ゲートトレンチの長さの1.5倍以上2.5倍未満の長さを有している、請求項1または2に記載の半導体装置。
- 前記第1埋め込み電極は、前記第1方向に2つの端部を含み、前記第1埋め込み電極の2つの端部のうちの一方が、前記複数のソースコンタクトのうちの1つを介して前記ソース配線に接続され、
前記第2埋め込み電極は、前記第1方向に2つの端部を含み、前記第2埋め込み電極の2つの端部のうちの両方が、前記複数のソースコンタクトのうちの2つを介して前記ソース配線に接続されている、
請求項1~3のうちのいずれか一項に記載の半導体装置。 - 前記一対のゲートトレンチは、前記半導体層に形成された複数対のゲートトレンチのうちの一対であり、前記複数対のゲートトレンチは、第2方向に沿って並んでいる、請求項1~4のうちのいずれか一項に記載の半導体装置。
- 第1対のゲートトレンチとしての前記一対のゲートトレンチとは別に、前記半導体層に形成された第2対のゲートトレンチをさらに備え、
前記第2対のゲートトレンチは、平面視で前記第1方向と直交する第2方向に沿って一列に並んでおり、
前記第2対のゲートトレンチは、前記第2方向に沿って延びる第3および第4ゲートトレンチを含み、
前記半導体装置は、
前記第3ゲートトレンチ内に配置された第3埋め込み電極と、
前記第4ゲートトレンチ内に配置された第4埋め込み電極と
をさらに備え、前記第3埋め込み電極は、1箇所で前記ソース配線に接続され、前記第4埋め込み電極は、前記第2方向において前記第3埋め込み電極の長さよりも大きい長さを有し、2箇所で前記ソース配線に接続されている、
請求項1~5のうちのいずれか一項に記載の半導体装置。 - 前記第4埋め込み電極は、前記第2方向に前記第3埋め込み電極の長さの1.5倍以上2.5倍未満の長さを有している、請求項6に記載の半導体装置。
- 前記第4ゲートトレンチは、前記第2方向に前記第3ゲートトレンチの長さの1.5倍以上2.5倍未満の長さを有している、請求項6または7に記載の半導体装置。
- 前記第1ゲートトレンチ内に配置され、前記絶縁層によって前記第1埋め込み電極から離隔された第1ゲート電極と、
前記第2ゲートトレンチ内に配置され、前記絶縁層によって前記第2埋め込み電極から離隔された第2ゲート電極と、
前記絶縁層に形成された第1および第2ゲートコンタクトと、
前記絶縁層上に形成されるとともに、前記ソース配線と離隔されたゲート配線と
をさらに備え、前記第1ゲート電極および前記第2ゲート電極は、それぞれ前記第1および第2ゲートコンタクトを介して前記ゲート配線に接続されている、
請求項1~8のうちのいずれか一項に記載の半導体装置。 - 平面視において、前記半導体層は、平面視で外周領域および前記外周領域に囲まれた内側領域を含み、
前記ゲート配線は、
平面視で前記外周領域に配置され、前記第1方向と直交する第2方向に延びる外周ゲート配線部と、
平面視で前記内側領域に配置され、前記第2方向に延びるゲートフィンガー部と
を含み、
前記第1ゲートトレンチは、平面視で前記外周ゲート配線部と重なっており、
前記第2ゲートトレンチは、平面視で前記ゲートフィンガー部と重なっている、
請求項9に記載の半導体装置。 - 前記第1ゲート電極は、平面視で前記第1ゲートトレンチと前記外周ゲート配線部とが重なる領域において、前記外周ゲート配線部と接続され、
前記第2ゲート電極は、平面視で前記第2ゲートトレンチと前記ゲートフィンガー部とが重なる領域において、前記ゲートフィンガー部と接続されている、
請求項10に記載の半導体装置。 - 前記複数のソースコンタクトは、
前記第1埋め込み電極に接続された第1ソースコンタクトと、
前記第2埋め込み電極に接続された第2ソースコンタクトと、
前記第2埋め込み電極に接続された第3ソースコンタクトと
を含み、前記ゲートフィンガー部は、平面視で第2ソースコンタクトと第3ソースコンタクトとの間に位置している、
請求項10または11に記載の半導体装置。 - 前記ゲート配線は、平面視で前記内側領域に配置され、前記第1方向に延びる1つまたは複数のゲートフィンガー部をさらに含む、
請求項10に記載の半導体装置。
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