JP7242491B2 - 半導体装置及び半導体回路 - Google Patents

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Description

本発明の実施形態は、半導体装置及び半導体回路に関する。
電力用の半導体装置の一例として、Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ（ＩＧＢＴ）がある。ＩＧＢＴは、例えば、コレクタ電極上に、ｐ形のコレクタ領域、ｎ形のドリフト領域、ｐ形のベース領域が設けられる。そして、ｐ形のベース領域を貫通し、ｎ形のドリフト領域に達するトレンチ内に、ゲート絶縁膜を間に挟んでゲート電極が設けられる。さらに、ｐ形のベース領域表面のトレンチに隣接する領域に、エミッタ電極に接続されるｎ形のエミッタ領域が設けられる。
ＩＧＢＴでは、ゲート電極に閾値電圧以上の正電圧が印加されることにより、ｐ形のベース領域にチャネルが形成される。そして、ｎ形のエミッタ領域からｎ形のドリフト領域に電子が注入されると同時に、コレクタ領域からｎ形のドリフト領域にホールが注入される。これにより、コレクタ電極とエミッタ電極間に電子とホールをキャリアとする電流が流れる。
ＩＧＢＴのオン抵抗を低減するためには、オン状態のｎ形のドリフト領域のキャリア濃度を大きくすることが有効である。一方、ＩＧＢＴのターンオフ時に、ｎ形のドリフト領域のキャリアの排出が遅くなると、ターンオフ時間が長くなり、スイッチング損失が増大する。
オン抵抗の低減と、スイッチング損失の低減の両立を図る方法として、ダブルゲート駆動が提案されている。ダブルゲート駆動は、ゲートの駆動系統を２系統にし、２つのゲートの駆動タイミングを変えることで、ＩＧＢＴのスイッチング時間を短縮し、スイッチング損失を低減させる技術である。したがって、オン抵抗の低減と、スイッチング損失の低減の両立を図ることが可能となる。
特開２０１０－１３５６７６号公報
本発明が解決しようとする課題は、スイッチング損失の低減を可能とする半導体装置及び半導体回路を提供することにある。
実施形態の半導体装置は、第１の方向及び前記第１の方向に直交する第２の方向に平行な第１の面と、前記第１の面に対向する第２の面と、を有する半導体層であって、第１導電形の第１の半導体領域と、前記第１の半導体領域と前記第１の面との間に設けられた第２導電形の第２の半導体領域と、前記第２の半導体領域と前記第１の面との間に設けられた第１導電形の第３の半導体領域と、前記第３の半導体領域と前記第１の面との間に設けられた第２導電形の第４の半導体領域と、前記第１の方向に伸び、前記第２の方向に繰り返し配置され、前記第２の面からの距離が、前記第２の面から前記第３の半導体領域までの距離よりも小さい複数の第１のトレンチと、前記第１の方向に伸び、前記第２の方向に繰り返し配置され、前記第２の面からの距離が、前記第２の面から前記第３の半導体領域までの距離よりも小さい複数の第２のトレンチと、を有する半導体層と、前記第１のトレンチの中に設けられた第１のゲート電極と、前記第１のゲート電極と前記第３の半導体領域との間、前記第１のゲート電極と前記第４の半導体領域との間に設けられ、前記第４の半導体領域に接する第１のゲート絶縁膜と、前記第２のトレンチの中に設けられた第２のゲート電極と、前記第２のゲート電極と前記第３の半導体領域との間に設けられた第２のゲート絶縁膜と、前記半導体層の前記第１の面の側に設けられ、前記第４の半導体領域に電気的に接続された第１の電極と、前記半導体層の前記第２の面の側に設けられ、前記第１の半導体領域に電気的に接続された第２の電極と、前記半導体層の前記第１の面の側に設けられ、第１のゲート電圧が印加される第１のゲート電極パッドと、前記半導体層の前記第１の面の側に設けられ、第２のゲート電圧が印加される第２のゲート電極パッドと、前記第１のゲート電極パッドと前記第１のゲート電極とを電気的に接続する第１の配線と、前記第２のゲート電極パッドと前記第２のゲート電極とを電気的に接続する第２の配線と、を備え、前記半導体層は、第１の接続トレンチを有し、複数の前記第１のトレンチから選ばれる隣り合う２つの前記第１のトレンチが、それぞれの端部で前記第１の接続トレンチで接続され、複数の前記第２のトレンチの内の少なくとも１つの前記第２のトレンチが、前記隣り合う２つの前記第１のトレンチの間に設けられ、前記少なくとも１つの前記第２のトレンチの中の前記第２のゲート電極が、前記隣り合う２つの前記第１のトレンチの間の第１の位置で、前記第２の配線と電気的に接続され、前記第１の位置は、前記少なくとも１つの前記第２のトレンチの中の前記第２のゲート電極の、前記第１の方向の端部である。
第１の実施形態の半導体回路の模式図。 第１の実施形態の半導体装置の模式図。 第１の実施形態の半導体装置の一部の模式断面図。 第１の実施形態の半導体装置の一部の模式上面図。 第１の実施形態の半導体装置の一部の模式断面図。 第１の実施形態の半導体装置の一部の模式断面図。 第２の実施形態の半導体装置の模式図。 第２の実施形態の半導体装置の一部の模式断面図。 第２の実施形態の半導体装置の一部の模式上面図。 第２の実施形態の半導体装置の一部の模式断面図。 第２の実施形態の半導体装置の一部の模式断面図。 第２の実施形態の半導体装置の一部の模式断面図。 第３の実施形態の半導体装置の模式図。 第３の実施形態の半導体装置の一部の模式上面図。 第３の実施形態の半導体装置の一部の模式断面図。 第４の実施形態の半導体装置の一部の模式断面図。 第４の実施形態の半導体装置の一部の模式断面図。 第５の実施形態の半導体装置の模式図。 第５の実施形態の半導体装置の一部の模式上面図。 第５の実施形態の半導体装置の一部の模式断面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
本明細書中、ｎ＋形、ｎ形、ｎ－形との表記がある場合、ｎ＋形、ｎ形、ｎ－形の順でｎ形の不純物濃度が低くなっていることを意味する。また、ｐ＋形、ｐ形、ｐ－形の表記がある場合、ｐ＋形、ｐ形、ｐ－形の順で、ｐ形の不純物濃度が低くなっていることを意味する。
本明細書中、半導体領域の不純物濃度の分布及び絶対値は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ：ＳＩＭＳ）を用いて測定することが可能である。また、２つの半導体領域の不純物濃度の相対的な大小関係は、例えば、走査型静電容量顕微鏡法（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ：ＳＣＭ）を用いて判定することが可能である。また、不純物濃度の分布及び絶対値は、例えば、拡がり抵抗測定法（Ｓｐｒｅａｄｉｎｇ Ｒｅｓｉｓｔａｎｃｅ Ａｎａｌｙｓｉｓ：ＳＲＡ）を用いて測定することが可能である。ＳＣＭ及びＳＲＡでは、半導体領域のキャリア濃度の相対的な大小関係や絶対値が求まる。不純物の活性化率を仮定することで、ＳＣＭ及びＳＲＡの測定結果から、２つの半導体領域の不純物濃度の間の相対的な大小関係、不純物濃度の分布、及び、不純物濃度の絶対値を求めることが可能である。
（第１の実施形態）
第１の実施形態の半導体装置は、第１の方向及び第１の方向に直交する第２の方向に平行な第１の面と、第１の面に対向する第２の面と、を有する半導体層であって、第１導電形の第１の半導体領域と、第１の半導体領域と第１の面との間に設けられた第２導電形の第２の半導体領域と、第２の半導体領域と第１の面との間に設けられた第１導電形の第３の半導体領域と、第３の半導体領域と第１の面との間に設けられた第２導電形の第４の半導体領域と、第１の方向に伸び、第２の方向に繰り返し配置され、第２の面からの距離が、第２の面から第３の半導体領域までの距離よりも小さい複数の第１のトレンチと、第１の方向に伸び、第２の方向に繰り返し配置され、第２の面からの距離が、第２の面から第３の半導体領域までの距離よりも小さい複数の第２のトレンチと、を有する半導体層と、第１のトレンチの中に設けられた第１のゲート電極と、第１のゲート電極と第３の半導体領域との間、第１のゲート電極と第４の半導体領域との間に設けられ、第４の半導体領域に接する第１のゲート絶縁膜と、第２のトレンチの中に設けられた第２のゲート電極と、第２のゲート電極と第３の半導体領域との間に設けられた第２のゲート絶縁膜と、半導体層の第１の面の側に設けられ、第４の半導体領域に電気的に接続された第１の電極と、半導体層の第２の面の側に設けられ、第１の半導体領域に電気的に接続された第２の電極と、半導体層の第１の面の側に設けられ、第１のゲート電圧が印加される第１のゲート電極パッドと、半導体層の第１の面の側に設けられ、第２のゲート電圧が印加される第２のゲート電極パッドと、第１のゲート電極パッドと第１のゲート電極とを電気的に接続する第１の配線と、第２のゲート電極パッドと第２のゲート電極とを電気的に接続する第２の配線と、を備え、半導体層は、第１の接続トレンチを有し、複数の第１のトレンチから選ばれる隣り合う２つの第１のトレンチが、それぞれの端部で第１の接続トレンチで接続され、 複数の第２のトレンチの内の少なくとも１つの第２のトレンチが、隣り合う２つの第１のトレンチの間に設けられ、少なくとも１つの第２のトレンチの中の第２のゲート電極が、隣り合う２つの第１のトレンチの間の第１の位置で、第２の配線と電気的に接続される。
第１の実施形態の半導体回路は、上記半導体装置と、上記半導体装置を駆動し、第１のゲート電圧をターンオン電圧からターンオフ電圧に変化させる前に、第２のゲート電圧を第１の電圧から第２の電圧に変化させ、第２の電圧は、第１導電形がｐ形の場合には負電圧であり、第１導電形がｎ形の場合には正電圧である制御回路と、を備える。
第１の実施形態の半導体回路は、半導体装置と、半導体装置を制御する制御回路で構成される。
図１は、第１の実施形態の半導体回路の模式図である。第１の実施形態の半導体回路は、ＩＧＢＴ１００と、ゲートドライバ回路１５０を備える。ＩＧＢＴ１００は、半導体装置の一例である。ゲートドライバ回路１５０は、制御回路の一例である。
ＩＧＢＴ１００は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチゲート形のＩＧＢＴである。ＩＧＢＴ１００は、ダブルゲート駆動が可能なＩＧＢＴである。以下、第１導電形がｐ形、第２導電形がｎ形である場合を例に説明する。
ＩＧＢＴ１００は、セル領域１０１、セル端領域１０２、終端領域１０３、メインゲート電極パッド１１１（第１のゲート電極パッド）、コントロールゲート電極パッド１１２（第２のゲート電極パッド）を備える。
セル端領域１０２は、セル領域１０１の周囲に設けられる。セル端領域１０２は、セル領域１０１に隣り合って設けられる。終端領域１０３は、セル領域１０１とセル端領域１０２の周囲に設けられる。
セル領域１０１は主にＩＧＢＴ１００のオン状態にて電流を流す機能を有する。セル端領域１０２は、ＩＧＢＴ１００のターンオフ動作の際に電流集中を緩和する機能を有する。また、セル端領域１０２は、例えば、セル領域１０１のメインゲート電極５１とメインゲート電極パッド１１１、又は、セル領域１０１のコントロールゲート電極５２とコントロールゲート電極パッド１１２を電気的に接続する構造を備える。終端領域１０３は、ＩＧＢＴ１００がオフ状態つまり逆バイアス時、ＩＧＢＴ１００の耐圧の低下を抑制する機能を有する。終端領域１０３には、例えば、図示しないガードリングが設けられる。
図２は、第１の実施形態の半導体装置の模式図である。図２は、第１のトレンチ、第２のトレンチ、第１のゲート電極パッド、第２のゲート電極パッド、第１の配線、及び、第２の配線の位置関係及び接続関係を示す。
図３は、第１の実施形態の半導体装置の一部の模式断面図である。図４は、第１の実施形態の半導体装置の一部の模式上面図である。図５は、第１の実施形態の半導体装置の一部の模式断面図である。図６は、第１の実施形態の半導体装置の一部の模式断面図である。
図３、図４、図５、図６は、図２に点線枠で囲まれる領域Ｒの拡大図である。領域Ｒは、セル領域１０１とセル端領域１０２との境界領域を含む。
図３は、図４のＡＡ’断面である。図３は、セル領域１０１の断面である。
図５は、図４のＢＢ’断面である。図５は、セル端領域１０２の断面である。
図６は、図４のＣＣ’断面である。図６は、セル領域１０１及びセル端領域１０２の断面である。
図２、図４は、半導体層１０の第１の面Ｐ１における上面図である。
第１の実施形態のＩＧＢＴ１００は、半導体層１０、エミッタ電極１２（第１の電極）、コレクタ電極１４（第２の電極）、メインゲート絶縁膜４１（第１のゲート絶縁膜）、コントロールゲート絶縁膜４２（第２のゲート絶縁膜）、ダミーゲート絶縁膜４３、メインゲート電極５１（第１のゲート電極）、コントロールゲート電極５２（第２のゲート電極）、ダミーゲート電極５３、層間絶縁層６０、コンタクトプラグ７０（導電層）、メインゲート電極パッド１１１（第１のゲート電極パッド）、コントロールゲート電極パッド１１２（第２のゲート電極パッド）、メインゲート配線１２１（第１の配線）、コントロールゲート配線１２２（第２の配線）、を備える。
半導体層１０の中には、メインゲートトレンチ２１（第１のトレンチ）、コントロールゲートトレンチ２２（第２のトレンチ）、ダミーゲートトレンチ２３、第１の接続トレンチ２４、コレクタ領域２８（第１の半導体領域）、バッファ領域３０、ドリフト領域３２（第２の半導体領域）、バリア領域３３、ベース領域３４（第３の半導体領域）、エミッタ領域３６（第４の半導体領域）、コンタクト領域３８、ディープ領域３９（第５の半導体領域）が設けられる。
半導体層１０は、第１の面Ｐ１と、第１の面Ｐ１に対向する第２の面Ｐ２とを有する。半導体層１０は、例えば、単結晶シリコンである。
本明細書中、第１の面Ｐ１に平行な一方向を第１の方向と称する。また、第１の面Ｐ１に平行で第１の方向に直交する方向を第２の方向と称する。また、第１の面Ｐ１の法線方向を第３の方向と称する。また、本明細書中、「深さ」とは、第１の面Ｐ１を基準とする第３の方向の距離と定義する。
エミッタ電極１２は、半導体層１０の第１の面Ｐ１の側に設けられる。エミッタ電極１２の少なくとも一部は半導体層１０の第１の面Ｐ１に接する。エミッタ電極１２は、例えば、金属である。
エミッタ電極１２は、エミッタ領域３６及びコンタクト領域３８に電気的に接続される。エミッタ電極１２には、エミッタ電圧が印加される。エミッタ電圧は、例えば、０Ｖである。
コレクタ電極１４は、半導体層１０の第２の面Ｐ２の側に設けられる。コレクタ電極１４の少なくとも一部は半導体層１０の第２の面Ｐ２に接する。コレクタ電極１４は、例えば、金属である。
コレクタ電極１４は、ｐ形のコレクタ領域２８に電気的に接続される。コレクタ電極１４には、コレクタ電圧が印加される。コレクタ電圧は、例えば、２００Ｖ以上６５００Ｖ以下である。
コレクタ領域２８は、ｐ形の半導体領域である。コレクタ領域２８は、コレクタ電極１４に電気的に接続される。コレクタ領域２８は、コレクタ電極１４に接する。
コレクタ領域２８は、ＩＧＢＴ１００のオン状態の際にホールの供給源となる。
バッファ領域３０は、ｎ形の半導体領域である。バッファ領域３０は、コレクタ領域２８と第１の面Ｐ１との間に設けられる。バッファ領域３０は、ＩＧＢＴ１００のオフ状態の際に、空乏層の伸びを抑制する機能を有する。バッファ領域３０を設けない構成とすることも可能である。
ドリフト領域３２は、ｎ－形の半導体領域である。ドリフト領域３２は、コレクタ領域２８と第１の面Ｐ１との間に設けられる。ドリフト領域３２は、バッファ領域３０と第１の面Ｐ１との間に設けられる。ドリフト領域３２のｎ形不純物濃度は、バッファ領域３０のｎ形不純物濃度より低い。
ドリフト領域３２は、ＩＧＢＴ１００のオン状態の際にオン電流の経路となる。ドリフト領域３２は、ＩＧＢＴ１００のオフ状態の際に空乏化し、ＩＧＢＴ１００の耐圧を維持する機能を有する。
バリア領域３３は、ｎ形の半導体領域である。バリア領域３３は、ドリフト領域３２と第１の面Ｐ１との間に設けられる。バリア領域３３は、ドリフト領域３２とベース領域３４との間に設けられる。バリア領域３３のｎ形不純物濃度は、ドリフト領域３２のｎ形不純物濃度より高い。
ドリフト領域３２よりもｎ形不純物濃度の高いバリア領域３３を、第１の面Ｐ１側に設けることにより、ＩＧＢＴ１００がオン状態の際に、ドリフト領域３２の中のホールのエミッタ電極１２への排出が制限される。したがって、ドリフト領域の第１の面Ｐ１側のキャリア濃度が高くなる。よって、バリア領域３３は、ＩＧＢＴ１００のオン抵抗を低減する機能を有する。
なお、ドリフト領域３２とバリア領域３３とは、同じｎ形不純物領域であり、ｎ形不純物濃度はドリフト領域３２からバリア領域３３に向かって連続的に高くなる。
なお、バリア領域３３を設けない構成とすることも可能である。
ベース領域３４は、ｐ形の半導体領域である。ベース領域３４は、ドリフト領域３２と第１の面Ｐ１との間に設けられる。ベース領域３４は、バリア領域３３と第１の面Ｐ１との間に設けられる。
ベース領域３４のメインゲート電極５１と対向する領域には、ＩＧＢＴ１００のオン状態の際に反転層が形成される。ベース領域３４はトランジスタのチャネル領域として機能する。
エミッタ領域３６は、ｎ＋形の半導体領域である。エミッタ領域３６は、ベース領域３４と第１の面Ｐ１との間に設けられる。エミッタ領域３６は、第１の面Ｐ１において、第１の方向に延伸する。
エミッタ領域３６は、メインゲート絶縁膜４１に接する。エミッタ領域３６は、コントロールゲート絶縁膜４２と離間する。エミッタ領域３６は、コントロールゲート絶縁膜４２と接していない。エミッタ領域３６のｎ形不純物濃度は、ドリフト領域３２のｎ形不純物濃度より高い。
エミッタ領域３６は、エミッタ電極１２に電気的に接続される。エミッタ領域３６は、エミッタ電極１２に接する。エミッタ領域３６は、メインゲート電極５１を有するトランジスタのオン状態の際に電子の供給源となる。
コンタクト領域３８は、ｐ＋形の半導体領域である。コンタクト領域３８は、ベース領域３４と第１の面Ｐ１との間に設けられる。コンタクト領域３８は、第１の面Ｐ１において、第１の方向に延伸する。コンタクト領域３８は、エミッタ電極１２に電気的に接続される。
ディープ領域３９は、ｐ形の半導体領域である。ディープ領域３９は、ドリフト領域３２と第１の面Ｐ１との間に設けられる。ディープ領域３９の深さは、ベース領域３４の深さよりも深い。ディープ領域３９の深さは、例えば、メインゲートトレンチ２１、コントロールゲートトレンチ２２、及び、ダミーゲートトレンチ２３の深さよりも深い。
ディープ領域３９は、セル端領域１０２又は終端領域１０３に設けられる。ディープ領域３９は、例えば、セル端領域１０２又は終端領域１０３の電界強度を緩和する機能を有する。
ディープ領域３９は、第１の接続トレンチ２４とドリフト領域３２との間に設けられる。第１の接続トレンチ２４の直下にディープ領域３９が設けられる。
メインゲートトレンチ２１は、図２に示すように、第１の面Ｐ１において、第１の面Ｐ１に平行な第１の方向に延伸する。メインゲートトレンチ２１は、ストライプ形状を有する。複数のメインゲートトレンチ２１が、第１の方向に直交する第２の方向に繰り返し配置される。メインゲートトレンチ２１は、半導体層１０に形成された溝である。
メインゲートトレンチ２１は、ベース領域３４及びバリア領域３３を貫通し、ドリフト領域３２に達する。メインゲートトレンチ２１の第２の面Ｐ２からの距離は、第２の面Ｐ２からベース領域３４までの距離よりも小さい。
図２に示すように、メインゲートトレンチ２１から選ばれる隣り合う２つのメインゲートトレンチ２１が、それぞれの両端部で第１の接続トレンチ２４で接続される。例えば、図４に示すように、セル領域１０１の第１の方向の端部を含む領域Ｒでは、メインゲートトレンチ２１ａとメインゲートトレンチ２１ｂとが、第１の接続トレンチ２４で接続される。メインゲートトレンチ２１ａとメインゲートトレンチ２１ｂは、セル領域１０１の第１の方向の反対側の端部でも同様に、第１の接続トレンチ２４で接続される。
メインゲートトレンチ２１ａ、メインゲートトレンチ２１ｂ、及び、第１の接続トレンチ２４により環状のトレンチが形成されている。隣り合う２つのメインゲートトレンチ２１の両端部を接続することにより、メインゲートトレンチ２１の端部での電界強度が低減され、ＩＧＢＴ１００のゲート絶縁破壊耐圧が向上する。
メインゲート電極５１は、メインゲートトレンチ２１の中に設けられる。メインゲート電極５１は、例えば、半導体又は金属である。メインゲート電極５１は、例えば、ｎ形不純物又はｐ形不純物を含む、アモルファスシリコン又は多結晶シリコンである。メインゲート電極５１は、メインゲート電極パッド１１１に電気的に接続される。
メインゲート絶縁膜４１は、メインゲート電極５１と半導体層１０との間に設けられる。メインゲート絶縁膜４１は、メインゲート電極５１とドリフト領域３２との間、メインゲート電極５１とバリア領域３３との間、メインゲート電極５１とベース領域３４との間、及び、メインゲート電極５１とエミッタ領域３６との間に設けられる。メインゲート絶縁膜４１は、ドリフト領域３２、バリア領域３３、ベース領域３４、及び、エミッタ領域３６に接する。メインゲート絶縁膜４１は、例えば、酸化シリコンである。
コントロールゲートトレンチ２２は、図２に示すように、第１の面Ｐ１において、第１の面Ｐ１に平行な第１の方向に延伸する。コントロールゲートトレンチ２２は、ストライプ形状を有する。複数のコントロールゲートトレンチ２２が、第１の方向に直交する第２の方向に繰り返し配置される。コントロールゲートトレンチ２２は、半導体層１０に形成された溝である。
コントロールゲートトレンチ２２は、ベース領域３４及びバリア領域３３を貫通し、ドリフト領域３２に達する。コントロールゲートトレンチ２２の第２の面Ｐ２からの距離は、第２の面Ｐ２からベース領域３４までの距離よりも小さい。
図２に示すように、コントロールゲートトレンチ２２の内の少なくとも１つのコントロールゲートトレンチ２２が、両端部が接続された隣り合う２つのメインゲートトレンチ２１の間に設けられる。例えば、図４に示すように、領域Ｒでは、コントロールゲートトレンチ２２ａが、両端部が接続されたメインゲートトレンチ２１ａとメインゲートトレンチ２１ｂとの間に設けられる。コントロールゲートトレンチ２２ａは、メインゲートトレンチ２１ａとメインゲートトレンチ２１ｂを含む環状のトレンチに囲まれる。
コントロールゲート電極５２は、コントロールゲートトレンチ２２の中に設けられる。コントロールゲート電極５２は、例えば、半導体又は金属である。コントロールゲート電極５２は、例えば、ｎ形不純物又はｐ形不純物を含む、アモルファスシリコン、又は、多結晶シリコンである。コントロールゲート電極５２は、コントロールゲート電極パッド１１２に電気的に接続される。
コントロールゲート絶縁膜４２は、コントロールゲート電極５２と半導体層１０との間に設けられる。コントロールゲート絶縁膜４２は、コントロールゲート電極５２とドリフト領域３２との間、コントロールゲート電極５２とバリア領域３３との間、コントロールゲート電極５２とベース領域３４との間、及び、コントロールゲート電極５２とコンタクト領域３８との間に設けられる。コントロールゲート絶縁膜４２は、ドリフト領域３２、バリア領域３３、及び、ベース領域３４に接する。コントロールゲート絶縁膜４２は、エミッタ領域３６に接しない。コントロールゲート絶縁膜４２は、エミッタ領域３６と離間する。コントロールゲート絶縁膜４２は、例えば、酸化シリコンである。
なお、コントロールゲート絶縁膜４２が、メインゲートトレンチ２１とコントロールゲートトレンチ２２の間に設けられたエミッタ領域３６に接する構成とすることも可能である。
図２に示すように、コントロールゲートトレンチ２２の個数のメインゲートトレンチ２１の個数に対する割合は、メインゲート電極パッド１１１の側のセル端領域１０２（第１の領域）、及び、メインゲート電極パッド１１１の側のセル端領域１０２の第２の方向に位置するコントロールゲート電極パッド１１２側のセル端領域１０２（第２の領域）において、セル領域１０１（第３の領域）より大きい。セル領域１０１は、メインゲート電極パッド１１１の側のセル端領域１０２とコントロールゲート電極パッド１１２側のセル端領域１０２に挟まれる。言い換えれば、セル端領域１０２において、コントロールゲートトレンチ２２の個数のメインゲートトレンチ２１の個数に対する割合が、セル領域１０１よりも大きい。セル領域１０１よりもセル端領域１０２に、コントロールゲートトレンチ２２及びコントロールゲート電極５２が多く配置される。
ダミーゲートトレンチ２３は、図２に示すように、第１の面Ｐ１において、第１の面Ｐ１に平行な第１の方向に延伸する。ダミーゲートトレンチ２３は、ストライプ形状を有する。複数のコントロールゲートトレンチ２２が、第１の方向に直交する第２の方向に繰り返し配置される。ダミーゲートトレンチ２３は、半導体層１０に形成された溝である。
ダミーゲートトレンチ２３は、ベース領域３４及びバリア領域３３を貫通し、ドリフト領域３２に達する。ダミーゲートトレンチ２３の第２の面Ｐ２からの距離は、第２の面Ｐ２からベース領域３４までの距離よりも小さい。
ダミーゲート電極５３は、ダミーゲートトレンチ２３の中に設けられる。ダミーゲート電極５３は、例えば、半導体又は金属である。ダミーゲート電極５３は、例えば、ｎ形不純物又はｐ形不純物を含む、アモルファスシリコン、又は、多結晶シリコンである。ダミーゲート電極５３は、エミッタ電極１２に電気的に接続される。
ダミーゲート絶縁膜４３は、ダミーゲート電極５３と半導体層１０との間に設けられる。ダミーゲート絶縁膜４３は、例えば、酸化シリコンである。
なお、ダミーゲートトレンチ２３、ダミーゲート電極５３、ダミーゲート絶縁膜４３を設けない構成とすることも可能である。
層間絶縁層６０は、例えば、メインゲート電極５１とエミッタ電極１２との間、コントロールゲート電極５２とエミッタ電極１２との間、を電気的に分離する。層間絶縁層６０は、例えば、酸化シリコンである。
メインゲート電極パッド１１１は、半導体層１０の第１の面Ｐ１の側に設けられる。メインゲート電極パッド１１１は、メインゲート電極５１に電気的に接続される。メインゲート電極パッド１１１には、第１のゲート電圧（Ｖｇ１）が印加される。
メインゲート配線１２１は、メインゲート電極パッド１１１とメインゲート電極５１を電気的に接続する。メインゲート配線１２１は、例えば、金属、アルミニウム合金である。
メインゲート電極５１は、メインゲート電極５１の第１の方向の端部でメインゲート配線１２１に接続される。メインゲート電極５１は、メインゲート電極５１の第１の方向の反対方向の端部でメインゲート配線１２１に接続される。メインゲート電極５１は、両端部でメインゲート配線１２１に接続される。
図２中、メインゲート配線１２１の上の黒丸は、メインゲート配線１２１がメインゲート電極５１に接続される位置を示す。メインゲート配線１２１は、例えば、図２中の位置Ｙ１（第３の位置）でメインゲート電極５１に接続される。位置Ｙ１は、メインゲート電極５１の第１の方向の端部である。また、メインゲート配線１２１は、例えば、図２中の位置Ｙ２（第４の位置）でメインゲート電極５１に接続される。位置Ｙ２は、メインゲート電極５１の第１の方向の反対方向の端部である。
メインゲート配線１２１は、メインゲートトレンチ２１の第１の方向の側、及び、第１の方向と反対方向の側の両側で、メインゲート電極５１と接続される。
図６に示すように、第１の接続トレンチ２４の中のメインゲート電極５１は、引出領域５１ａを有する。引出領域５１ａは、第１の面Ｐ１上に設けられる。位置Ｙ１（第３の位置）において、メインゲート配線１２１は、引出領域５１ａと接続される。
コントロールゲート電極パッド１１２は、半導体層１０の第１の面Ｐ１の側に設けられる。コントロールゲート電極パッド１１２は、コントロールゲート電極５２に電気的に接続される。コントロールゲート配線１２２が、コントロールゲート電極パッド１１２とコントロールゲート電極５２を電気的に接続する。コントロールゲート電極パッド１１２には、第２のゲート電圧（Ｖｇ２）が印加される。
コントロールゲート配線１２２は、コントロールゲート電極パッド１１２とコントロールゲート電極５２を電気的に接続する。コントロールゲート配線１２２は、例えば、金属、アルミニウム合金である。
コントロールゲート電極５２は、コントロールゲート電極５２の第１の方向の端部でコントロールゲート配線１２２に接続される。コントロールゲート電極５２は、コントロールゲート電極５２の第１の方向の反対方向の端部でコントロールゲート配線１２２に接続される。
図２中、コントロールゲート配線１２２の上の黒丸は、コントロールゲート配線１２２がコントロールゲート電極５２に接続される位置を示す。２つのメインゲートトレンチ２１の間のコントロールゲート電極５２は、２つのメインゲートトレンチ２１の間の位置でコントロールゲート配線１２２に接続される。
コントロールゲート配線１２２は、例えば、図２中の位置Ｘ１（第１の位置）で、コントロールゲート電極５２に接続される。位置Ｘ１は、コントロールゲート電極５２の第１の方向の端部である。また、コントロールゲート配線１２２は、例えば、図２中の位置Ｘ２（第２の位置）で、コントロールゲート電極５２に接続される。位置Ｘ２は、コントロールゲート電極５２の第１の方向の反対方向の端部である。
コントロールゲートトレンチ２２の第１の方向に垂直な方向の幅をＷ１とした場合、位置Ｘ１とコントロールゲートトレンチ２２の第１の方向の端との間の端部の距離は、例えば、幅Ｗ１の３０倍以下である。また、コントロールゲートトレンチ２２の第１の方向に垂直な方向の幅をＷ１とした場合、位置Ｘ２とコントロールゲートトレンチ２２の第１の方向と反対方向の端との間の端部の距離は、例えば、幅Ｗ１の３０倍以下である。なお、位置Ｘ１及び位置Ｘ２は、コントロールゲートトレンチ２２の第１の方向、及び第１の方向の反対方向において、コントロールゲート電極５２の可能な限り端（端部）に設けられる方がより好ましいが、内側でも設計可能である。
位置Ｘ１とドリフト領域３２との間に、ディープ領域３９が設けられる。位置Ｘ１の直下のコントロールゲートトレンチ２２と、ドリフト領域３２との間に、ディープ領域３９が設けられる。コンタクトプラグ７０とドリフト領域３２との間に、ディープ領域３９が設けられる。
位置Ｘ２とドリフト領域３２との間に、ディープ領域３９が設けられる。位置Ｘ２の直下のコントロールゲートトレンチ２２と、ドリフト領域３２との間に、ディープ領域３９が設けられる。
図４に示すように、例えば、メインゲートトレンチ２１ａとメインゲートトレンチ２１ｂとの間の位置Ｘ１で、コントロールゲートトレンチ２２ａの中のコントロールゲート電極５２は、コントロールゲート配線１２２に接続される。位置Ｘ１は、コントロールゲート配線１２２と、コントロールゲートトレンチ２２ａとが交差する位置である。
図５及び図６に示すように、コントロールゲート配線１２２と、コントロールゲートトレンチ２２ａの中のコントロールゲート電極５２は、コンタクトプラグ７０を用いて接続される。コンタクトプラグ７０は、例えば、コントロールゲート電極５２の上の層間絶縁層６０に設けられた穴を埋め込むことで形成される。
コンタクトプラグ７０の材料は、例えば、コントロールゲート配線１２２の材料と異なる。コンタクトプラグ７０の材料には、例えば、コントロールゲート配線１２２の材料よりも、小さな穴に対する埋め込み性の良好な材料が用いられる。コントロールゲート配線１２２の材料は、例えば、アルミニウム合金であり、コンタクトプラグ７０の材料は、例えば、タングステンである。
コンタクトプラグ７０は、コントロールゲート電極５２に接する。コンタクトプラグ７０は、コントロールゲート配線１２２に接する。
コンタクトプラグ７０の第２の方向の幅（図５中のｗ１）は、コントロールゲート電極５２の第２の方向の幅（図５中のｗ２）よりも小さい。
コントロールゲート配線１２２は、メインゲートトレンチ２１と交差する。
ゲートドライバ回路１５０は、例えば、ＩＧＢＴ１００と同一のモジュール内、又は、ＩＧＢＴ１００と同一の回路基板上に設けられる。ゲートドライバ回路１５０は、ＩＧＢＴ１００を駆動する機能を有する。
ゲートドライバ回路１５０は、メインゲート電極パッド１１１及びコントロールゲート電極パッド１１２に、所望の第１のゲート電圧（Ｖｇ１）及び所望の第２のゲート電圧（Ｖｇ２）を、所望のタイミングで印加する機能を有する。
ゲートドライバ回路１５０は、第１のゲート電圧（Ｖｇ１）をターンオン電圧からターンオフ電圧に変化させる前に、第２のゲート電圧（Ｖｇ２）を第１の電圧から第２の電圧に変化させる。第２の電圧は、第１導電形がｐ形の場合には負電圧であり、第１導電形がｎ形の場合には正電圧である。
次に、第１の実施形態の半導体装置の作用及び効果について説明する。
ＩＧＢＴのオン抵抗を低減するためには、オン状態のドリフト領域のキャリア濃度を大きくすることが有効である。一方、ＩＧＢＴのターンオフ時に、ドリフト領域からのキャリアの排出が遅くなると、ターンオフ時間が長くなり、スイッチング損失が増大する。したがって、オン抵抗の低減と、スイッチング損失の低減の両立を図ることが望まれる。
第１の実施形態のＩＧＢＴ１００は、メインゲートトレンチ２１内のメインゲート電極５１と、コントロールゲートトレンチ２２内のコントロールゲート電極５２とを備える。メインゲート電極５１に印加される第１のゲート電圧（Ｖｇ１）と、コントロールゲート電極５２に印加される第２のゲート電圧（Ｖｇ２）は独立に制御される。
ＩＧＢＴ１００は、第１のゲート電圧（Ｖｇ１）をターンオン電圧（Ｖｏｎ）からターンオフ電圧（Ｖｏｆｆ）に変化させる前に、第２のゲート電圧（Ｖｇ２）を負電圧にする。第２のゲート電圧（Ｖｇ２）を負電圧にすることにより、コントロールゲート電極５２と対向し、コントロールゲート絶縁膜４２に接するドリフト領域３２及びコントロールゲート絶縁膜４２に接するバリア領域３３にｐ形反転層が形成される。
第２のゲート電圧（Ｖｇ２）を負電圧にすることで、ドリフト領域３２よりもｎ形不純物濃度が高いバリア領域３３にもｐ形反転層を形成することが可能となる。
ドリフト領域３２のホールが、このｐ形反転層を通ってエミッタ電極１２へ排出される。したがって、ドリフト領域３２の第１の面Ｐ１側のキャリア蓄積量が少なくなる。
第１のゲート電圧（Ｖｇ１）をターンオン電圧（Ｖｏｎ）からターンオフ電圧（Ｖｏｆｆ）に変化させる際には、既に、ドリフト領域３２の第１の面Ｐ１側のキャリア蓄積量が少なくなっているため、ターンオフ時間が短くなる。よって、ＩＧＢＴ１００のスイッチング損失を低減することが可能となる。
メインゲート電極５１に加えてコントロールゲート電極５２を設けるため、ＩＧＢＴ１００は、コントロールゲート電極パッド１１２とコントロールゲート電極５２との間を、コントロールゲート配線１２２で接続する。コントロールゲート電極５２とコントロールゲート配線１２２との間の接続は、セル端領域１０２で行われる。
第１の実施形態のＩＧＢＴ１００では、コントロールゲート電極５２とコントロールゲート配線１２２が、隣り合う２つのメインゲートトレンチ２１の間の位置で接続される。この構成により、コントロールゲート電極５２とコントロールゲート配線１２２との間の接続位置に対する制約が少なくなる。したがって、ＩＧＢＴ１００のパターン設計の自由度が増大する。
上記構成により、コントロールゲート電極５２とコントロールゲート配線１２２との間の接続に要する面積が縮小できる。したがって、ＩＧＢＴ１００のチップ面積が縮小できる。
コントロールゲート電極５２の信号遅延を少なくする観点から、コントロールゲート電極５２は、両端部でコントロールゲート配線１２２に接続されることが好ましい。
また、第１の実施形態のＩＧＢＴ１００は、セル領域１０１よりもセル端領域１０２にコントロールゲート電極５２が多く配置される。したがって、ＩＧＢＴ１００のターンオフ時の、コントロールゲート電極５２によるホール引き抜き効果が、セル端領域１０２において強化される。したがって、セル領域１０１の端部のメインゲートトレンチ２１近傍に電流が集中し、ＩＧＢＴ１００が破壊されることを抑制できる。よって、ＩＧＢＴ１００の信頼性が向上する。
以上、第１の実施形態によれば、ＩＧＢＴのオン抵抗の低減と、スイッチング損失の低減が可能となる。また、ＩＧＢＴのパターン設計の自由度が増大する。また、ＩＧＢＴのチップ面積の縮小が可能となる。また、ＩＧＢＴの動作速度が向上する。また、ＩＧＢＴの信頼性が向上する。
（第２の実施形態）
第２の実施形態の半導体装置は、半導体層は、第２の接続トレンチを有し、少なくとも１つの第２のトレンチと、少なくとも１つの第２のトレンチに隣り合う第２のトレンチが、それぞれの端部で、第２の接続トレンチで接続される点で、第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については、記述を一部省略する。
第２の実施形態の半導体装置は、ＩＧＢＴ２００である。ＩＧＢＴ２００は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチゲート形のＩＧＢＴである。ＩＧＢＴ２００は、ダブルゲート駆動が可能なＩＧＢＴである。
図７は、第２の実施形態の半導体装置の模式図である。図７は、第１のトレンチ、第２のトレンチ、第１のゲート電極パッド、第２のゲート電極パッド、第１の配線、及び、第２の配線の位置関係及び接続関係を示す。
図８は、第２の実施形態の半導体装置の一部の模式断面図である。図９は、第２の実施形態の半導体装置の一部の模式上面図である。図１０は、第２の実施形態の半導体装置の一部の模式断面図である。図１１は、第２の実施形態の半導体装置の一部の模式断面図である。図１２は、第２の実施形態の半導体装置の一部の模式断面図である。
図８、図９、図１０、図１１、図１２は、図７に点線枠で囲まれる領域Ｒの拡大図である。領域Ｒは、セル領域１０１とセル端領域１０２との境界領域である。
図８は、図９のＤＤ’断面である。図８は、セル領域１０１の断面である。
図１０は、図９のＥＥ’断面である。図１０は、セル端領域１０２の断面である。
図１１は、図９のＦＦ’断面である。図１１は、セル領域１０１及びセル端領域１０２の断面である。
図１２は、図９のＧＧ’断面である。図１２は、セル領域１０１及びセル端領域１０２の断面である。
半導体層１０中には、第２の接続トレンチ２５が設けられる。
図７に示すように、隣り合う２つのコントロールゲートトレンチ２２が、それぞれの両端部で第２の接続トレンチ２５で接続される。例えば、図９に示すように、セル領域１０１の第１の方向の端部を含む領域Ｒでは、コントロールゲートトレンチ２２ａとコントロールゲートトレンチ２２ｂとが、第２の接続トレンチ２５で接続される。コントロールゲートトレンチ２２ａとコントロールゲートトレンチ２２ｂは、セル領域１０１の第１の方向の反対側の端部でも同様に、第２の接続トレンチ２５で接続される。
メインゲート電極５１は、メインゲート電極５１の第１の方向の端部でメインゲート配線１２１に接続される。メインゲート電極５１は、メインゲート電極５１の第１の方向の反対方向の端部でメインゲート配線１２１に接続される。メインゲート電極５１は、両端部でメインゲート配線１２１に接続される。
図７中、メインゲート配線１２１の上の黒丸は、メインゲート配線１２１がメインゲート電極５１に接続される位置を示す。メインゲート配線１２１は、例えば、図７中の位置Ｙ１（第３の位置）でメインゲート電極５１に接続される。位置Ｙ１は、メインゲート電極５１の第１の方向の端部である。また、メインゲート配線１２１は、例えば、図７中の位置Ｙ２（第４の位置）でメインゲート電極５１に接続される。位置Ｙ２は、メインゲート電極５１の第１の方向の反対方向の端部である。
メインゲート配線１２１は、メインゲートトレンチ２１の第１の方向の側、及び、第１の方向と反対方向の側の両側で、メインゲート電極５１と接続される。
図１２に示すように、第１の接続トレンチ２４の中のメインゲート電極５１は、引出領域５１ａを有する。引出領域５１ａは、第１の面Ｐ１上に設けられる。位置Ｙ１（第３の位置）において、メインゲート配線１２１は、引出領域５１ａと接続される。
コントロールゲート電極５２は、コントロールゲート電極５２の第１の方向の端部でコントロールゲート配線１２２に接続される。コントロールゲート電極５２は、コントロールゲート電極５２の第１の方向の反対方向の端部でコントロールゲート配線１２２に接続される。
図７中、コントロールゲート配線１２２の上の黒丸は、コントロールゲート配線１２２がコントロールゲート電極５２に接続される位置を示す。２つのメインゲートトレンチ２１の間のコントロールゲートトレンチ２２の中のコントロールゲート電極５２は、２つのメインゲートトレンチ２１の間の位置でコントロールゲート配線１２２に接続される。
コントロールゲート配線１２２は、例えば、図７中の位置Ｘ１（第１の位置）で、コントロールゲート電極５２に接続される。位置Ｘ１は、コントロールゲート電極５２の第１の方向の端部である。また、コントロールゲート配線１２２は、例えば、図７中の位置Ｘ２（第２の位置）で、コントロールゲート電極５２に接続される。位置Ｘ２は、コントロールゲート電極５２の第１の方向の反対方向の端部である。
図９に示すように、例えば、メインゲートトレンチ２１ａとメインゲートトレンチ２１ｂとの間の位置Ｘ１で、コントロールゲートトレンチ２２ａの中のコントロールゲート電極５２は、コントロールゲート配線１２２に接続される。位置Ｘ１は、コントロールゲート配線１２２と、コントロールゲートトレンチ２２ａとが交差する位置である。
図１０及び図１１に示すように、コントロールゲート配線１２２と、コントロールゲートトレンチ２２ａの中のコントロールゲート電極５２は、コンタクトプラグ７０を用いて接続される。コンタクトプラグ７０は、例えば、コントロールゲート電極５２の上の層間絶縁層６０に設けられた穴を埋め込むことで形成される。
コンタクトプラグ７０の材料は、例えば、コントロールゲート配線１２２の材料と異なる。コンタクトプラグ７０の材料には、コントロールゲート配線１２２の材料よりも、小さな穴に対する埋め込み性の良好な材料が用いられる。コントロールゲート配線１２２の材料は、例えば、アルミニウム合金であり、コンタクトプラグ７０の材料は、例えば、タングステンである。
コンタクトプラグ７０は、コントロールゲート電極５２に接する。コンタクトプラグ７０は、コントロールゲート配線１２２に接する。
コンタクトプラグ７０の第２の方向の幅は、コントロールゲート電極５２の第２の方向の幅よりも小さい。
コントロールゲート配線１２２は、メインゲートトレンチ２１と交差する。
第２の実施形態のＩＧＢＴ２００は、コントロールゲートトレンチ２２ａ、コントロールゲートトレンチ２２ｂ、及び、第２の接続トレンチ２５により環状のトレンチが形成されている。隣り合う２つのコントロールゲートトレンチ２２の両端部を接続することにより、コントロールゲートトレンチ２２の端部での電界強度が低減され、ＩＧＢＴ２００のゲート絶縁破壊耐圧が向上する。
以上、第２の実施形態によれば、ＩＧＢＴのオン抵抗の低減と、ＩＧＢＴのスイッチング損失の低減が可能となる。また、ＩＧＢＴのパターン設計の自由度が増大する。また、ＩＧＢＴのチップ面積の縮小が可能となる。また、ＩＧＢＴの動作速度が向上する。また、ＩＧＢＴの信頼性が向上する。
（第３の実施形態）
第３の実施形態の半導体装置は、第２のゲート電極が引出領域を有し、第２の配線が引出領域と接続される点で、第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については、記述を一部省略する。
第３の実施形態の半導体装置は、ＩＧＢＴ３００である。ＩＧＢＴ３００は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチゲート形のＩＧＢＴである。ＩＧＢＴ３００は、ダブルゲート駆動が可能なＩＧＢＴである。
図１３は、第３の実施形態の半導体装置の模式図である。図１３は、第１のトレンチ、第２のトレンチ、第１のゲート電極パッド、第２のゲート電極パッド、第１の配線、及び、第２の配線の位置関係及び接続関係を示す。
図１４は、第３の実施形態の半導体装置の一部の模式上面図である。図１５は、第３の実施形態の半導体装置の一部の模式断面図である。
図１４、図１５は、図１３に点線枠で囲まれる領域Ｒの拡大図である。領域Ｒは、セル領域１０１とセル端領域１０２との境界領域である。
図１５は、図１４のＨＨ’断面である。図１４は、セル領域１０１及びセル端領域１０２の断面である。
ＩＧＢＴ３００のコントロールゲート電極５２は、引出領域５２ａを有する。
メインゲート電極５１は、メインゲート電極５１の第１の方向の端部でメインゲート配線１２１に接続される。メインゲート電極５１は、メインゲート電極５１の第１の方向の反対方向の端部でメインゲート配線１２１に接続される。メインゲート電極５１は、両端部でメインゲート配線１２１に接続される。
図１３中、メインゲート配線１２１の上の黒丸は、メインゲート配線１２１がメインゲート電極５１に接続される位置を示す。メインゲート配線１２１は、例えば、図１３中の位置Ｙ１（第３の位置）でメインゲート電極５１に接続される。位置Ｙ１は、メインゲート電極５１の第１の方向の端部である。また、メインゲート配線１２１は、例えば、図１３中の位置Ｙ２（第４の位置）でメインゲート電極５１に接続される。位置Ｙ２は、メインゲート電極５１の第１の方向の反対方向の端部である。
メインゲート配線１２１は、メインゲートトレンチ２１の第１の方向の側、及び、第１の方向と反対方向の側の両側で、メインゲート電極５１と接続される。
図１５に示すように、第１の接続トレンチ２４の中のメインゲート電極５１は、引出領域５１ａを有する。引出領域５１ａは、第１の面Ｐ１上に設けられる。位置Ｙ１（第３の位置）において、メインゲート配線１２１は、引出領域５１ａと接続される。
コントロールゲート電極５２は、コントロールゲート電極５２の第１の方向の端部でコントロールゲート配線１２２に接続される。コントロールゲート電極５２は、コントロールゲート電極５２の第１の方向の反対方向の端部でコントロールゲート配線１２２に接続される。
図１３中、コントロールゲート配線１２２の上の黒丸は、コントロールゲート配線１２２がコントロールゲート電極５２に接続される位置を示す。２つのメインゲートトレンチ２１の間のコントロールゲート電極５２は、２つのメインゲートトレンチ２１の間の位置でコントロールゲート配線１２２に接続される。
コントロールゲート配線１２２は、例えば、図１３中の位置Ｘ１（第１の位置）で、コントロールゲート電極５２に接続される。位置Ｘ１は、コントロールゲート電極５２の第１の方向の端部である。また、コントロールゲート配線１２２は、例えば、図１３中の位置Ｘ２（第２の位置）で、コントロールゲート電極５２に接続される。位置Ｘ２は、コントロールゲート電極５２の第１の方向の反対方向の端部である。
コントロールゲート配線１２２は、コントロールゲートトレンチ２２から離間した位置で、コントロールゲート電極５２に接続される。コントロールゲート配線１２２は、コントロールゲートトレンチ２２と交差しない。
図１５に示すように、コントロールゲート電極５２は、引出領域５２ａを有する。引出領域５２ａは、第１の面Ｐ１上に設けられる。位置Ｘ１（第１の位置）において、コントロールゲート配線１２２は、引出領域５２ａと接続される。
第３の実施形態のＩＧＢＴ３００は、コントロールゲート配線１２２とコントロールゲート電極５２との接続の加工に、微細加工が要求されない。したがって、ＩＧＢＴ３００の製造が容易となる。
以上、第３の実施形態によれば、ＩＧＢＴのオン抵抗の低減と、スイッチング損失の低減が可能となる。また、ＩＧＢＴのパターン設計の自由度が増大する。また、ＩＧＢＴのチップ面積の縮小が可能となる。また、ＩＧＢＴの動作速度が向上する。また、ＩＧＢＴの信頼性が向上する。また、ＩＧＢＴの製造が容易となる。
（第４の実施形態）
第４の実施形態の半導体装置は、第２の接続トレンチは、第２の半導体領域に挟まれる点で第２の実施形態の半導体装置と異なる。以下、第１の実施形態及び第３の実施形態と重複する内容については、記述を一部省略する。
第４の実施形態の半導体装置は、ＩＧＢＴ４００である。ＩＧＢＴ４００は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチゲート形のＩＧＢＴである。ＩＧＢＴ４００は、ダブルゲート駆動が可能なＩＧＢＴである。
図１６は、第４の実施形態の半導体装置の一部の模式断面図である。図１６は、第２の実施形態の図１１に対応する図である。
図１７は、第４の実施形態の半導体装置の一部の模式断面図である。図１７は、第２の実施形態の図１２に対応する図である。
ＩＧＢＴ４００は、半導体層１０にディープ領域３９が設けられない。セル端領域１０２の半導体層１０には、ベース領域３４が設けられる。
ＩＧＢＴ４００の第１の接続トレンチ２４は、ドリフト領域３２に挟まれる。ＩＧＢＴ４００の第２の接続トレンチ２５は、ドリフト領域３２に挟まれる。
第４の実施形態のＩＧＢＴ４００は、深いディープ領域３９の形成が不要である。したがって、ＩＧＢＴ４００の製造が容易となる。
以上、第４の実施形態によれば、ＩＧＢＴのオン抵抗の低減と、スイッチング損失の低減が可能となる。また、ＩＧＢＴのパターン設計の自由度が増大する。また、ＩＧＢＴのチップ面積の縮小が可能となる。また、ＩＧＢＴの動作速度が向上する。また、ＩＧＢＴの信頼性が向上する。また、ＩＧＢＴの製造が容易となる。
（第５の実施形態）
第５の実施形態の半導体装置は、第１の配線と第１のゲート電極は、第１の配線と異なる材料の導電層を用いて接続される点で、第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については、記述を一部省略する。
第５の実施形態の半導体装置は、ＩＧＢＴ５００である。ＩＧＢＴ５００は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチゲート形のＩＧＢＴである。ＩＧＢＴ５００は、ダブルゲート駆動が可能なＩＧＢＴである。
図１８は、第５の実施形態の半導体装置の模式図である。図１８は、第１のトレンチ、第２のトレンチ、第１のゲート電極パッド、第２のゲート電極パッド、第１の配線、及び、第２の配線の位置関係及び接続関係を示す。
図１９は、第５の実施形態の半導体装置の一部の模式上面図である。図２０は、第５の実施形態の半導体装置の一部の模式断面図である。
図１９、図２０は、図１８に点線枠で囲まれる領域Ｒの拡大図である。領域Ｒは、セル領域１０１とセル端領域１０２との境界領域である。
図２０は、図１９のＩＩ’断面である。図２０は、セル領域１０１及びセル端領域１０２の断面である。
ＩＧＢＴ５００は、コンタクトプラグ７１を有する。
メインゲート電極５１は、メインゲート電極５１の第１の方向の端部でメインゲート配線１２１に接続される。メインゲート電極５１は、メインゲート電極５１の第１の方向の反対方向の端部でメインゲート配線１２１に接続される。メインゲート電極５１は、両端部でメインゲート配線１２１に接続される。
図１８中、メインゲート配線１２１の上の黒丸は、メインゲート配線１２１がメインゲート電極５１に接続される位置を示す。メインゲート配線１２１は、例えば、図１８中の位置Ｙ１（第３の位置）でメインゲート電極５１に接続される。位置Ｙ１は、メインゲート電極５１の第１の方向の端部である。位置Ｙ１は、第１の接続トレンチ２４とメインゲート配線１２１が交差する位置である。
また、メインゲート配線１２１は、例えば、図１８中の位置Ｙ２（第４の位置）でメインゲート電極５１に接続される。位置Ｙ２は、メインゲート電極５１の第１の方向の反対方向の端部である。位置Ｙ２は、第１の接続トレンチ２４とメインゲート配線１２１が交差する位置である。
メインゲート配線１２１は、メインゲートトレンチ２１の第１の方向の側、及び、第１の方向と反対方向の側の両側で、メインゲート電極５１と接続される。
図２０に示すように、メインゲート配線１２１と、第１の接続トレンチ２４の中のメインゲート電極５１は、コンタクトプラグ７１を用いて接続される。コンタクトプラグ７１は、例えば、メインゲート電極５１の上の層間絶縁層６０に設けられた穴を埋め込むことで形成される。
コンタクトプラグ７１の材料は、メインゲート配線１２１の材料と異なる。コンタクトプラグ７１の材料には、メインゲート配線１２１の材料よりも、小さな穴に対する埋め込み性の良好な材料が用いられる。メインゲート配線１２１の材料は、例えば、アルミニウム合金であり、コンタクトプラグ７１の材料は、例えば、タングステンである。
コンタクトプラグ７１は、メインゲート電極５１に接する。コンタクトプラグ７１は、メインゲート配線１２１に接する。
コンタクトプラグ７１の第１の方向の幅は、メインゲート電極５１の第１の方向の幅よりも小さい。
コントロールゲート電極５２は、コントロールゲート電極５２の第１の方向の端部でコントロールゲート配線１２２に接続される。コントロールゲート電極５２は、コントロールゲート電極５２の第１の方向の反対方向の端部でコントロールゲート配線１２２に接続される。
図１８中、コントロールゲート配線１２２の上の黒丸は、コントロールゲート配線１２２がコントロールゲート電極５２に接続される位置を示す。２つのメインゲートトレンチ２１の間のコントロールゲートトレンチ２２の中のコントロールゲート電極５２は、２つのメインゲートトレンチ２１の間の位置でコントロールゲート配線１２２に接続される。
コントロールゲート配線１２２は、例えば、図１８中の位置Ｘ１（第１の位置）で、コントロールゲート電極５２に接続される。位置Ｘ１は、コントロールゲート電極５２の第１の方向の端部である。また、コントロールゲート配線１２２は、例えば、図１８中の位置Ｘ２（第２の位置）で、コントロールゲート電極５２に接続される。位置Ｘ２は、コントロールゲート電極５２の第１の方向の反対方向の端部である。
図１９に示すように、例えば、メインゲートトレンチ２１ａとメインゲートトレンチ２１ｂとの間の位置Ｘ１で、コントロールゲートトレンチ２２ａの中のコントロールゲート電極５２は、コントロールゲート配線１２２に接続される。位置Ｘ１は、コントロールゲート配線１２２と、コントロールゲートトレンチ２２ａとが交差する位置である。
図２０に示すように、コントロールゲート配線１２２と、コントロールゲートトレンチ２２ａの中のコントロールゲート電極５２は、コンタクトプラグ７０を用いて接続される。コンタクトプラグ７０は、例えば、コントロールゲート電極５２の上の層間絶縁層６０に設けられた穴を埋め込むことで形成される。
コンタクトプラグ７０の材料は、例えば、コントロールゲート配線１２２の材料と異なる。コンタクトプラグ７０の材料には、コントロールゲート配線１２２の材料よりも、小さな穴に対する埋め込み性の良好な材料が用いられる。コントロールゲート配線１２２の材料は、例えば、アルミニウム合金であり、コンタクトプラグ７０の材料は、例えば、タングステンである。
コンタクトプラグ７０は、コントロールゲート電極５２に接する。コンタクトプラグ７０は、コントロールゲート配線１２２に接する。
コンタクトプラグ７０の第２の方向の幅は、コントロールゲート電極５２の第２の方向の幅よりも小さい。
第５の実施形態のＩＧＢＴ５００は、メインゲート配線１２１とメインゲート電極５１との接続に、コンタクトプラグ７１を用いる。したがって、メインゲート配線１２１とメインゲート電極５１との間の接続に要する面積が縮小できる。よって、ＩＧＢＴ５００のチップ面積が縮小できる。
以上、第５の実施形態によれば、ＩＧＢＴのオン抵抗の低減と、スイッチング損失の低減が可能となる。また、ＩＧＢＴのパターン設計の自由度が増大する。また、ＩＧＢＴのチップ面積の縮小が可能となる。また、ＩＧＢＴの動作速度が向上する。また、ＩＧＢＴの信頼性が向上する。また、ＩＧＢＴの製造が容易となる。
第１ないし第５の実施形態においては、半導体層が単結晶シリコンである場合を例に説明したが、半導体層は単結晶シリコンに限られることはない。例えば、単結晶炭化珪素など、その他の単結晶半導体であっても構わない。
第１ないし第５の実施形態においては、第１導電形がｐ形、第２導電形がｎ形である場合を例に説明したが、第１導電形をｎ形、第２導電形をｐ形とすることも可能である。第１導電形をｎ形、第２導電形をｐ形とする場合、例えば、第２の電圧（Ｖ２）は正電圧となる。
メインゲートトレンチ２１、コントロールゲートトレンチ２２、及び、ダミーゲートトレンチ２３の配置や比率は、第１ないし第５の実施形態の配置や比率に限定されるものではない。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 半導体層
１２ エミッタ電極（第１の電極）
１４ コレクタ電極（第２の電極）
２１ メインゲートトレンチ（第１のトレンチ）
２２ コントロールゲートトレンチ（第２のトレンチ）
２４ 第１の接続トレンチ
２５ 第２の接続トレンチ
２８ コレクタ領域（第１の半導体領域）
３２ ドリフト領域（第２の半導体領域）
３４ ベース領域（第３の半導体領域）
３６ エミッタ領域（第４の半導体領域）
３９ ディープ領域（第５の半導体領域）
４１ メインゲート絶縁膜（第１のゲート絶縁膜）
４２ コントロールゲート絶縁膜（第２のゲート絶縁膜）
５１ メインゲート電極（第１のゲート電極）
５２ コントロールゲート電極（第２のゲート電極）
７０ コンタクトプラグ（導電層）
１００ ＩＧＢＴ（半導体装置）
１０１ セル領域（第３の領域）
１０２ セル端領域（第１の領域、第２の領域）
１１１ メインゲート電極パッド（第１のゲート電極パッド）
１１２ コントロールゲート電極パッド（第２のゲート電極パッド）
１２１ メインゲート配線（第１の配線）
１２２ コントロールゲート配線（第２の配線）
１５０ ゲートドライバ回路（制御回路）
２００ ＩＧＢＴ（半導体装置）
３００ ＩＧＢＴ（半導体装置）
４００ ＩＧＢＴ（半導体装置）
５００ ＩＧＢＴ（半導体装置）
Ｘ１ 第１の位置
Ｘ２ 第２の位置
Ｙ１ 第３の位置
Ｙ２ 第４の位置
Ｐ１ 第１の面
Ｐ２ 第２の面

Claims (16)

  1. 第１の方向及び前記第１の方向に直交する第２の方向に平行な第１の面と、前記第１の面に対向する第２の面と、を有する半導体層であって、
    第１導電形の第１の半導体領域と、
    前記第１の半導体領域と前記第１の面との間に設けられた第２導電形の第２の半導体領域と、
    前記第２の半導体領域と前記第１の面との間に設けられた第１導電形の第３の半導体領域と、
    前記第３の半導体領域と前記第１の面との間に設けられた第２導電形の第４の半導体領域と、
    前記第１の方向に伸び、前記第２の方向に繰り返し配置され、前記第２の面からの距離が、前記第２の面から前記第３の半導体領域までの距離よりも小さい複数の第１のトレンチと、
    前記第１の方向に伸び、前記第２の方向に繰り返し配置され、前記第２の面からの距離が、前記第２の面から前記第３の半導体領域までの距離よりも小さい複数の第２のトレンチと、
    を有する半導体層と、
    前記第１のトレンチの中に設けられた第１のゲート電極と、
    前記第１のゲート電極と前記第３の半導体領域との間、前記第１のゲート電極と前記第４の半導体領域との間に設けられ、前記第４の半導体領域に接する第１のゲート絶縁膜と、
    前記第２のトレンチの中に設けられた第２のゲート電極と、
    前記第２のゲート電極と前記第３の半導体領域との間に設けられた第２のゲート絶縁膜と、
    前記半導体層の前記第１の面の側に設けられ、前記第４の半導体領域に電気的に接続された第１の電極と、
    前記半導体層の前記第２の面の側に設けられ、前記第１の半導体領域に電気的に接続された第２の電極と、
    前記半導体層の前記第１の面の側に設けられ、第１のゲート電圧が印加される第１のゲート電極パッドと、
    前記半導体層の前記第１の面の側に設けられ、第２のゲート電圧が印加される第２のゲート電極パッドと、
    前記第１のゲート電極パッドと前記第１のゲート電極とを電気的に接続する第１の配線と、
    前記第２のゲート電極パッドと前記第２のゲート電極とを電気的に接続する第２の配線と、
    を備え、
    前記半導体層は、第１の接続トレンチを有し、
    複数の前記第１のトレンチの内の隣り合う２つの前記第１のトレンチが、それぞれの端部で前記第１の接続トレンチで接続され、
    複数の前記第２のトレンチの内の少なくとも１つの前記第２のトレンチの中の前記第２のゲート電極が、第１の位置で前記第２の配線と電気的に接続され、
    前記第１の位置は、前記少なくとも１つの前記第２のトレンチの中の前記第２のゲート電極の、前記第１の方向の端部である、半導体装置。
  2. 前記少なくとも１つの前記第２のトレンチの中の前記第２のゲート電極が、前記第１の方向の反対方向の端部である第２の位置で、前記第２の配線と電気的に接続される請求項１記載の半導体装置。
  3. 第１の方向及び前記第１の方向に直交する第２の方向に平行な第１の面と、前記第１の面に対向する第２の面と、を有する半導体層であって、
    第１導電形の第１の半導体領域と、
    前記第１の半導体領域と前記第１の面との間に設けられた第２導電形の第２の半導体領域と、
    前記第２の半導体領域と前記第１の面との間に設けられた第１導電形の第３の半導体領域と、
    前記第３の半導体領域と前記第１の面との間に設けられた第２導電形の第４の半導体領域と、
    前記第１の方向に伸び、前記第２の方向に繰り返し配置され、前記第２の面からの距離が、前記第２の面から前記第３の半導体領域までの距離よりも小さい複数の第１のトレンチと、
    前記第１の方向に伸び、前記第２の方向に繰り返し配置され、前記第２の面からの距離が、前記第２の面から前記第３の半導体領域までの距離よりも小さい複数の第２のトレンチと、
    を有する半導体層と、
    前記第１のトレンチの中に設けられた第１のゲート電極と、
    前記第１のゲート電極と前記第３の半導体領域との間、前記第１のゲート電極と前記第４の半導体領域との間に設けられ、前記第４の半導体領域に接する第１のゲート絶縁膜と、
    前記第２のトレンチの中に設けられた第２のゲート電極と、
    前記第２のゲート電極と前記第３の半導体領域との間に設けられた第２のゲート絶縁膜と、
    前記半導体層の前記第１の面の側に設けられ、前記第４の半導体領域に電気的に接続された第１の電極と、
    前記半導体層の前記第２の面の側に設けられ、前記第１の半導体領域に電気的に接続された第２の電極と、
    前記半導体層の前記第１の面の側に設けられ、第１のゲート電圧が印加される第１のゲート電極パッドと、
    前記半導体層の前記第１の面の側に設けられ、第２のゲート電圧が印加される第２のゲート電極パッドと、
    前記第１のゲート電極パッドと前記第１のゲート電極とを電気的に接続する第１の配線と、
    前記第２のゲート電極パッドと前記第２のゲート電極とを電気的に接続する第２の配線と、
    を備え、
    前記半導体層は、第１の接続トレンチを有し、
    複数の前記第１のトレンチの内の隣り合う２つの前記第１のトレンチが、それぞれの端部で前記第１の接続トレンチで接続され、
    複数の前記第２のトレンチの内の少なくとも１つの前記第２のトレンチの中の前記第２のゲート電極が、第１の位置で前記第２の配線と電気的に接続され、
    前記第１の位置は、前記第２の配線と前記第２のトレンチが交差する位置である、半導体装置。
  4. 前記第１のゲート電極は、前記第１の方向の端部の第３の位置で、前記第１の配線と電気的に接続される請求項１ないし請求項３いずれか一項記載の半導体装置。
  5. 前記第１のゲート電極は、前記第１の方向の反対方向の端部の第４の位置で、前記第１の配線と電気的に接続される請求項４記載の半導体装置。
  6. 第１の方向及び前記第１の方向に直交する第２の方向に平行な第１の面と、前記第１の面に対向する第２の面と、を有する半導体層であって、
    第１導電形の第１の半導体領域と、
    前記第１の半導体領域と前記第１の面との間に設けられた第２導電形の第２の半導体領域と、
    前記第２の半導体領域と前記第１の面との間に設けられた第１導電形の第３の半導体領域と、
    前記第３の半導体領域と前記第１の面との間に設けられた第２導電形の第４の半導体領域と、
    前記第１の方向に伸び、前記第２の方向に繰り返し配置され、前記第２の面からの距離が、前記第２の面から前記第３の半導体領域までの距離よりも小さい複数の第１のトレンチと、
    前記第１の方向に伸び、前記第２の方向に繰り返し配置され、前記第２の面からの距離が、前記第２の面から前記第３の半導体領域までの距離よりも小さい複数の第２のトレンチと、
    を有する半導体層と、
    前記第１のトレンチの中に設けられた第１のゲート電極と、
    前記第１のゲート電極と前記第３の半導体領域との間、前記第１のゲート電極と前記第４の半導体領域との間に設けられ、前記第４の半導体領域に接する第１のゲート絶縁膜と、
    前記第２のトレンチの中に設けられた第２のゲート電極と、
    前記第２のゲート電極と前記第３の半導体領域との間に設けられた第２のゲート絶縁膜と、
    前記半導体層の前記第１の面の側に設けられ、前記第４の半導体領域に電気的に接続された第１の電極と、
    前記半導体層の前記第２の面の側に設けられ、前記第１の半導体領域に電気的に接続された第２の電極と、
    前記半導体層の前記第１の面の側に設けられ、第１のゲート電圧が印加される第１のゲート電極パッドと、
    前記半導体層の前記第１の面の側に設けられ、第２のゲート電圧が印加される第２のゲート電極パッドと、
    前記第１のゲート電極パッドと前記第１のゲート電極とを電気的に接続する第１の配線と、
    前記第２のゲート電極パッドと前記第２のゲート電極とを電気的に接続する第２の配線と、
    を備え、
    前記半導体層は、第１の接続トレンチを有し、
    複数の前記第１のトレンチの内の隣り合う２つの前記第１のトレンチが、それぞれの端部で前記第１の接続トレンチで接続され、
    複数の前記第２のトレンチの内の少なくとも１つの前記第２のトレンチの中の前記第２のゲート電極が、第１の位置で前記第２の配線と電気的に接続され、
    前記第２の配線と前記第２のゲート電極は、前記第２の配線と異なる材料の導電層を用いて接続される、半導体装置。
  7. 前記導電層の前記第２の方向の幅は、前記第２のゲート電極の前記第２の方向の幅よりも小さい請求項６記載の半導体装置。
  8. 前記半導体層は、第２の接続トレンチを有し、
    前記少なくとも１つの前記第２のトレンチと、前記少なくとも１つの前記第２のトレンチに隣り合う前記第２のトレンチが、それぞれの端部で、前記第２の接続トレンチで接続される請求項１ないし請求項７いずれか一項記載の半導体装置。
  9. 前記第２の接続トレンチは、前記第２の半導体領域に挟まれる請求項８記載の半導体装置。
  10. 第１の方向及び前記第１の方向に直交する第２の方向に平行な第１の面と、前記第１の面に対向する第２の面と、を有する半導体層であって、
    第１導電形の第１の半導体領域と、
    前記第１の半導体領域と前記第１の面との間に設けられた第２導電形の第２の半導体領域と、
    前記第２の半導体領域と前記第１の面との間に設けられた第１導電形の第３の半導体領域と、
    前記第３の半導体領域と前記第１の面との間に設けられた第２導電形の第４の半導体領域と、
    前記第１の方向に伸び、前記第２の方向に繰り返し配置され、前記第２の面からの距離が、前記第２の面から前記第３の半導体領域までの距離よりも小さい複数の第１のトレンチと、
    前記第１の方向に伸び、前記第２の方向に繰り返し配置され、前記第２の面からの距離が、前記第２の面から前記第３の半導体領域までの距離よりも小さい複数の第２のトレンチと、
    を有する半導体層と、
    前記第１のトレンチの中に設けられた第１のゲート電極と、
    前記第１のゲート電極と前記第３の半導体領域との間、前記第１のゲート電極と前記第４の半導体領域との間に設けられ、前記第４の半導体領域に接する第１のゲート絶縁膜と、
    前記第２のトレンチの中に設けられた第２のゲート電極と、
    前記第２のゲート電極と前記第３の半導体領域との間に設けられた第２のゲート絶縁膜と、
    前記半導体層の前記第１の面の側に設けられ、前記第４の半導体領域に電気的に接続された第１の電極と、
    前記半導体層の前記第２の面の側に設けられ、前記第１の半導体領域に電気的に接続された第２の電極と、
    前記半導体層の前記第１の面の側に設けられ、第１のゲート電圧が印加される第１のゲート電極パッドと、
    前記半導体層の前記第１の面の側に設けられ、第２のゲート電圧が印加される第２のゲート電極パッドと、
    前記第１のゲート電極パッドと前記第１のゲート電極とを電気的に接続する第１の配線と、
    前記第２のゲート電極パッドと前記第２のゲート電極とを電気的に接続する第２の配線と、
    を備え、
    前記半導体層は、第１の接続トレンチを有し、
    複数の前記第１のトレンチの内の隣り合う２つの前記第１のトレンチが、それぞれの端部で前記第１の接続トレンチで接続され、
    複数の前記第２のトレンチの内の少なくとも１つの前記第２のトレンチの中の前記第２のゲート電極が、第１の位置で前記第２の配線と電気的に接続され、
    前記第２のトレンチの個数の前記第１のトレンチの個数に対する割合は、第１の領域、及び、前記第１の領域の前記第２の方向に位置する第２の領域において、前記第１の領域と前記第２の領域に挟まれる第３の領域より大きい、半導体装置。
  11. 前記第２の配線は前記第１のトレンチと交差する請求項１ないし請求項１０いずれか一項記載の半導体装置。
  12. 前記半導体層は、前記第１の接続トレンチと前記第２の半導体領域との間に、第１導電形の第５の半導体領域を有する請求項１ないし請求項１１いずれか一項記載の半導体装置。
  13. 前記第５の半導体領域は、前記第１の位置と前記第２の半導体領域との間に設けられる請求項１２記載の半導体装置。
  14. 前記第１の位置は、隣り合う２つの前記第１のトレンチの間の位置である請求項１ないし請求項１３いずれか一項記載の半導体装置。
  15. 第１の方向及び前記第１の方向に直交する第２の方向に平行な第１の面と、前記第１の面に対向する第２の面と、を有する半導体層であって、
    第１導電形の第１の半導体領域と、
    前記第１の半導体領域と前記第１の面との間に設けられた第２導電形の第２の半導体領域と、
    前記第２の半導体領域と前記第１の面との間に設けられた第１導電形の第３の半導体領域と、
    前記第３の半導体領域と前記第１の面との間に設けられた第２導電形の第４の半導体領域と、
    前記第１の方向に伸び、前記第２の方向に繰り返し配置され、前記第２の面からの距離が、前記第２の面から前記第３の半導体領域までの距離よりも小さい複数の第１のトレンチと、
    前記第１の方向に伸び、前記第２の方向に繰り返し配置され、前記第２の面からの距離が、前記第２の面から前記第３の半導体領域までの距離よりも小さい複数の第２のトレンチと、
    を有する半導体層と、
    前記第１のトレンチの中に設けられた第１のゲート電極と、
    前記第１のゲート電極と前記第３の半導体領域との間、前記第１のゲート電極と前記第４の半導体領域との間に設けられ、前記第４の半導体領域に接する第１のゲート絶縁膜と、
    前記第２のトレンチの中に設けられた第２のゲート電極と、
    前記第２のゲート電極と前記第３の半導体領域との間に設けられた第２のゲート絶縁膜と、
    前記半導体層の前記第１の面の側に設けられ、前記第４の半導体領域に電気的に接続された第１の電極と、
    前記半導体層の前記第２の面の側に設けられ、前記第１の半導体領域に電気的に接続された第２の電極と、
    前記半導体層の前記第１の面の側に設けられ、第１のゲート電圧が印加される第１のゲート電極パッドと、
    前記半導体層の前記第１の面の側に設けられ、第２のゲート電圧が印加される第２のゲート電極パッドと、
    前記第１のゲート電極パッドと前記第１のゲート電極とを電気的に接続する第１の配線と、
    前記第２のゲート電極パッドと前記第２のゲート電極とを電気的に接続する第２の配線と、
    を備え、
    前記第２のトレンチの個数の前記第１のトレンチの個数に対する割合は、第１の領域、及び、前記第１の領域の前記第２の方向に位置する第２の領域において、前記第１の領域と前記第２の領域に挟まれる第３の領域より大きい、半導体装置。
  16. 第１の方向及び前記第１の方向に直交する第２の方向に平行な第１の面と、前記第１の面に対向する第２の面と、を有する半導体層であって、
    第１導電形の第１の半導体領域と、
    前記第１の半導体領域と前記第１の面との間に設けられた第２導電形の第２の半導体領域と、
    前記第２の半導体領域と前記第１の面との間に設けられた第１導電形の第３の半導体領域と、
    前記第３の半導体領域と前記第１の面との間に設けられた第２導電形の第４の半導体領域と、
    前記第１の方向に伸び、前記第２の方向に繰り返し配置され、前記第２の面からの距離が、前記第２の面から前記第３の半導体領域までの距離よりも小さい複数の第１のトレンチと、
    前記第１の方向に伸び、前記第２の方向に繰り返し配置され、前記第２の面からの距離が、前記第２の面から前記第３の半導体領域までの距離よりも小さい複数の第２のトレンチと、を有する半導体層と、
    前記第１のトレンチの中に設けられた第１のゲート電極と、
    前記第１のゲート電極と前記第３の半導体領域との間、前記第１のゲート電極と前記第４の半導体領域との間に設けられ、前記第４の半導体領域に接する第１のゲート絶縁膜と、
    前記第２のトレンチの中に設けられた第２のゲート電極と、
    前記第２のゲート電極と前記第３の半導体領域との間に設けられた第２のゲート絶縁膜と、
    前記半導体層の前記第１の面の側に設けられ、前記第４の半導体領域に電気的に接続された第１の電極と、
    前記半導体層の前記第２の面の側に設けられ、前記第１の半導体領域に電気的に接続された第２の電極と、
    前記半導体層の前記第１の面の側に設けられ、第１のゲート電圧が印加される第１のゲート電極パッドと、
    前記半導体層の前記第１の面の側に設けられ、第２のゲート電圧が印加される第２のゲート電極パッドと、
    前記第１のゲート電極パッドと前記第１のゲート電極とを電気的に接続する第１の配線と、
    前記第２のゲート電極パッドと前記第２のゲート電極とを電気的に接続する第２の配線と、を含み、
    前記半導体層は、第１の接続トレンチを有し、複数の前記第１のトレンチの内の隣り合う２つの前記第１のトレンチが、それぞれの端部で前記第１の接続トレンチで接続され、複数の前記第２のトレンチの内の少なくとも１つの前記第２のトレンチの中の前記第２のゲート電極が、第１の位置で前記第２の配線と電気的に接続される、半導体装置と、
    前記半導体装置を駆動し、前記第１のゲート電圧をターンオン電圧からターンオフ電圧に変化させる前に、前記第２のゲート電圧を第１の電圧から第２の電圧に変化させ、前記第２の電圧は、第１導電形がｐ形の場合には負電圧であり、第１導電形がｎ形の場合には正電圧である制御回路と、
    を備えた半導体回路。
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