JP5742672B2

JP5742672B2 - 半導体装置

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Publication number: JP5742672B2
Application number: JP2011241220A
Authority: JP
Inventors: 正清住友; 深津　重光; 重光深津
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2011-11-02
Filing date: 2011-11-02
Publication date: 2015-07-01
Anticipated expiration: 2031-11-02
Also published as: WO2013065247A1; CN103918084A; DE112012004579T5; JP2013098415A; US20140209972A1

Description

本発明は、トレンチゲート型の絶縁ゲート型バイポーラトランジスタ（以下、単にＩＧＢＴという）が形成された半導体装置に関するものである。

従来より、電力変換用半導体装置の１つとして、産業用モータ等の電子機器に使用されるＩＧＢＴが形成された半導体装置が知られており、一般的なＩＧＢＴが形成された半導体装置は次のように構成されている。

すなわち、コレクタ層を構成するＰ^＋型の半導体基板の上にＮ⁻型ドリフト層が形成されており、Ｎ⁻型ドリフト層の表層部にＰ型ベース層が形成され、Ｐ型ベース層の表層部にＮ^＋型のエミッタ層が形成されている。また、Ｐ型ベース層およびＮ^＋型エミッタ層を貫通してＮ⁻型ドリフト層に達する複数のトレンチがストライプ状に延設されている。そして、各トレンチの壁面にはゲート絶縁膜とゲート電極とが順に形成され、これらトレンチ、ゲート絶縁膜、ゲート電極からなるトレンチゲートが構成されている。また、Ｐ型ベース層およびＮ^＋型エミッタ層上には、層間絶縁膜を介してエミッタ電極が備えられており、層間絶縁膜に形成されたコンタクトホールを介して、Ｐ型ベース層およびＮ^＋型エミッタ層とエミッタ電極とが電気的に接続されている。また、コレクタ層の裏面には、当該コレクタ層と電気的に接続されるコレクタ電極が備えられている。

このような半導体装置では、ゲート電極に対してターンオン電圧（ゲート−エミッタ間の電圧ＶｇｅをＭＯＳゲートの閾値電圧Ｖｔｈより高くする電圧）が印加されると、Ｐ型ベース層のうちトレンチに配置されたゲート絶縁膜と接する部分にＮ型となる反転層が形成される。そして、Ｎ^＋型エミッタ層から反転層を介して電子がＮ⁻型ドリフト層内に流れ込むと共に、コレクタ層から正孔がＮ⁻型ドリフト層に流れ込み、伝導度変調により抵抗値が低下してオン状態となる。

上記ＩＧＢＴが形成された半導体装置では、ＭＯＳＦＥＴが形成された半導体装置より低いオン電圧を実現することができる。しかしながら、近年では、さらにオン電圧を低減させることが望まれている。

このため、例えば、特許文献１には、隣接するトレンチの幅を０．５５ｎｍ〜０．３μｍと極めて狭くすることが開示されている。

このような半導体装置では、隣接するトレンチの幅が狭いため、ターンオン時、Ｐ型ベース層のうち反転層とならない部分が極小となる。このため、Ｎ⁻型ドリフト層に流れ込んだ正孔のほとんどがＮ⁻型ドリフト層に蓄積されるため、オン電圧の低減を図ることができる。

特開２００７−４３１２３号公報

しかしながら、上記特許文献１の半導体装置では、ターンオン時にＮ⁻型ドリフト層に多量の正孔が蓄積されるため、ターンオフ時のスイッチング速度が遅くなるという問題がある。

本発明は上記点に鑑みて、オン電圧の低減を図りつつ、ターンオフ時のスイッチング速度を速くすることができる半導体装置を提供することを目的とする。

上記目的を達成するため、請求項１に記載の発明では、第１導電型のコレクタ層（１）と、コレクタ層（１）上に形成された第２導電型のドリフト層（３）と、ドリフト層（３）上に形成された第１導電型のベース層（４）と、ベース層（４）を貫通してドリフト層（３）に達し、所定方向に延設された複数のトレンチ（５）と、複数のトレンチ（５）の壁面にそれぞれ形成されたゲート絶縁膜（６）と、ゲート絶縁膜（６）上にそれぞれ形成されたゲート電極（７ａ、７ｂ）と、ベース層（４）の表層部であって、トレンチ（５）の側部に形成された第２導電型のエミッタ層（１０）と、エミッタ層（１０）と電気的に接続されるエミッタ電極（１３）と、コレクタ層（１）と電気的に接続されるコレクタ電極（１４）と、を備え、ベース層（４）のうちゲート絶縁膜（６）と接する部分に反転層（１５）が形成されるターンオン電圧がゲート電極（７ａ、７ｂ）に印加されることにより、エミッタ電極（１３）とコレクタ電極（１４）との間に電流を流す半導体装置において、以下の点を特徴としている。

すなわち、複数のゲート電極（７ａ、７ｂ）は、一部のゲート電極（７ａ）が第１ゲートパッド（９ａ）に接続されていると共に残部のゲート電極（７ｂ）が第２ゲートパッド（９ｂ）に接続され、一部のゲート電極（７ａ）と残部のゲート電極（７ｂ）とは第１、第２ゲートパッド（９ａ、９ｂ）を介して互いに独立した制御が可能とされており、ターンオンされている際には、エミッタ電極（１３）から反転層を介してのみドリフト層（３）に正孔または電子が注入され、ターンオフされる際、残部のゲート電極（７ｂ）に反転層（１５）が形成されないターンオフ電圧が印加された後、一部のゲート電極（７ａ）に反転層（１５）が形成されないターンオフ電圧が印加され、残部のゲート電極（７ｂ）には、ターンオフ電圧として反転層が形成されていた領域に蓄積層（１６）が形成される負電圧が印加されることを特徴としている。

このような半導体装置では、一部のゲート電極（７ａ）および残部のゲート電極（７ｂ）は互いに独立した制御が可能とされている。そして、残部のゲート電極（７ｂ）にターンオフ電圧が印加された後、半導体装置をターンオフするために一部のゲート電極（７ａ）にターンオフ電圧が印加される。すなわち、半導体装置がターンオンされているときに、ドリフト層（３）に蓄積されている正孔または電子の一部が予め引き抜かれることになる。このため、半導体装置がターンオフされた際、つまり一部のゲート電極（７ａ）にターンオフ電圧が印加された際、ドリフト層（３）に蓄積されている正孔または電子の引き抜き期間を短くすることができ、スイッチング速度を向上させることができる。
また、残部のゲート電極（７０ｂ）にターンオフ電圧として反転層が形成されていた領域に蓄積層（１６）が形成される負電圧が印加される。このため、正孔または電子をエミッタ電極（１３）から排出しやすくすることができる。

また、請求項２に記載の発明のように、複数のゲート電極（７ａ、７ｂ）は、所定方向と垂直方向において、一部のゲート電極（７ａ）と残部のゲート電極（７ｂ）とが交互に配列されるものとすることができる。

これによれば、一部のゲート電極（７ａ）にターンオフ電圧が印加される前に残部のゲート電極（７ｂ）にターンオフ電圧が印加された際、ドリフト層（３）に蓄積されている正孔または電子をエミッタ電極（１３）から均等に排出することができる。つまり、ドリフト層（３）の特定領域に多量の正孔が蓄積されることを抑制することができ、ドリフト層（３）に蓄積される正孔の量を全体的に均一化することができる。このため、特定領域でスイッチング速度が遅くなることを抑制することができ、ターンオフの高速化を図ることができる。

そして、請求項３に記載の発明のように、コレクタ層（１）に隣接する第２導電型のカソード層を備え、ドリフト層（３）は、コレクタ層（１）およびカソード層上に形成されるものとすることができる。

このように、コレクタ層（１）が形成された領域がＩＧＢＴ領域とされ、カソード層が形成された領域がダイオード領域とされたいわゆるＲＣ（Ｒｅｖｅｒｓｅ−Ｃｏｎｄｕｃｔｉｎｇ）−ＩＧＢＴが形成された半導体装置に本発明を適用することもできる。

なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

本発明の第１実施形態における半導体装置の断面構成を示す図である。図１に示す半導体装置のゲート電極の配置を示す平面模式図である。図１に示す半導体装置の状態を示す模式図であり、（ａ）は通常ゲート電極およびコントロールゲート電極にターンオン電圧が印加されている状態を示す模式図、（ｂ）は通常ゲート電極にターンオン電圧が印加されていると共にコントロールゲート電極にターンオフ電圧として０Ｖが印加されている状態を示す模式図、（ｃ）は通常ゲート電極にターンオン電圧が印加されていると共にコントロールゲート電極にターンオフ電圧として負電圧が印加されている状態を示す模式図である。図１に示す半導体装置がターンオフされる際のタイミングチャートを示す図である。図１に示す半導体装置を負荷に接続したときの回路図である図５に示す回路における半導体装置のスイッチング速度と電流および電圧との関係を示すシミュレーション結果である。コントロールゲート電極にターンオフ電圧が印加される時点と通常ゲート電極にターンオフ電圧が印加される時点との時間差と、損失についての関係を示すシミュレーション結果である。本発明の他の実施形態における半導体装置の断面構成を示す図である。

（第１実施形態）
本発明の第１実施形態について図面を参照しつつ説明する。図１は本実施形態における半導体装置の断面構成を示す図である。

図１に示されるように、Ｐ^＋型コレクタ層１を形成する半導体基板の主表面上には、Ｎ型フィールドストップ層（以下、ＦＳ層という）２が形成されており、ＦＳ層２上にはＮ⁻型ドリフト層３が形成されている。ＦＳ層２は、必ずしも必要なものではないが、空乏層の広がりを防ぐことで耐圧と定常損失の性能向上を図るために備えられている。そして、Ｎ⁻型ドリフト層３の表層部にはＰ型ベース層４が形成されている。

また、Ｐ型ベース層４を貫通してＮ⁻型ドリフト層３に達する複数のトレンチ５が形成されている。これら複数のトレンチ５は、本実施形態では、所定の間隔（ピッチ）で形成されており、所定方向（図１では紙面垂直方向）において平行に延設されたストライプ構造とされている。なお、ここでは複数のトレンチ５がストライプ構造とされているものについて説明するが、トレンチ５は平行に延設された後その先端部において引き回されることで環状構造とされたものであってもよい。

各トレンチ５内は、各トレンチ５の内壁表面を覆うように形成された熱酸化膜等からなるゲート絶縁膜６と、このゲート絶縁膜６上に形成されたポリシリコン等により構成されるゲート電極７ａ、７ｂとにより埋め込まれており、これによってトレンチゲートが構成されている。図２は、図１に示すゲート電極７ａ、７ｂの配置関係を示す平面模式図である。

図１および図２に示されるように、各トレンチ５内に形成されたゲート電極７ａ、７ｂは、一部のゲート電極７ａがゲート配線８を介して通常ゲートパッド９ａに接続されていると共に、残部のゲート電極７ｂがゲート配線８を介してコントロール用ゲートパッド９ｂに接続されている。通常ゲートパッド９ａおよびコントロールゲートパッド９ｂは、互いに独立した電圧（信号）が印加されるものである。つまり、一部のゲート電極７ａと残部のゲート電極７ｂには、互いに独立した電圧（信号）が印加されるようになっている。以下では、通常ゲートパッド９ａと電気的に接続されているゲート電極７ａを通常ゲート電極７ａ、コントロールゲートパッド９ｂと電気的に接続されているゲート電極７ｂをコントロールゲート電極７ｂとして説明する。本実施形態では、通常ゲート電極７ａおよびコントロールゲート電極７ｂは、トレンチ５の延設方向と垂直方向に交互に形成されている。

また、図１に示されるように、隣接するトレンチ５同士の間に配置されているＰ型ベース層４の表層部には、トレンチ５の側面に接するようにＮ^＋型エミッタ層１０が形成されていると共に、トレンチ５の側面から離間した位置にＰ^＋型ボディ領域１１が形成されている。具体的には、Ｎ^＋型エミッタ層１０は、トレンチ５の長手方向に沿ってトレンチ５の側面に接するように棒状に延設され、トレンチ５の先端よりも内側で終端する構造とされている。また、Ｐ^＋型ボディ領域１１は、２つのＮ^＋型エミッタ層１０に挟まれてトレンチ５の長手方向（つまりＮ^＋型エミッタ層１０）に沿って棒状に延設されており、トレンチ５の先端よりも内側で終端する構造とされている。これらＮ^＋型エミッタ層１０とＰ^＋型ボディ領域１１は、十分にＰ型ベース層４よりも高濃度とされており、Ｐ型ベース層４内で終端する構造とされている。

そして、Ｐ型ベース層４の上にはＢＰＳＧ等で構成される層間絶縁膜１２が形成されている。この層間絶縁膜１２にはコンタクトホール１２ａが形成されており、Ｎ^＋型エミッタ層１０の一部およびＰ^＋型ボディ領域１１が層間絶縁膜１２から露出している。そして、層間絶縁膜１２の上にはエミッタ電極１３が形成されており、このエミッタ電極１３はコンタクトホール１２ａを介してＮ^＋型エミッタ層１０およびＰ^＋型ボディ領域１１に電気的に接続されている。

また、Ｐ^＋型コレクタ層１の裏面側には、当該Ｐ^＋型コレクタ層１と電気的に接続されるコレクタ電極１４が形成されている。

以上が本実施形態における半導体装置の構成である。なお、本実施形態では、Ｐ型、Ｐ^＋型が本発明の第１導電型に相当し、Ｎ型、Ｎ⁻型、Ｎ^＋型が本発明の第２導電型に相当している。また、通常ゲートパッド９ａが本発明の第１ゲートパッドに相当し、コントロールゲートパッド９ｂが本発明の第２ゲートパッドに相当している。

次に半導体装置の作動について説明する。図３は、半導体装置の状態を示す模式図であり、（ａ）は通常ゲート電極７ａおよびコントロールゲート電極７ｂにターンオン電圧が印加されている状態を示す模式図、（ｂ）は通常ゲート電極７ａにターンオン電圧が印加されていると共にコントロールゲート電極７ｂにターンオフ電圧として０Ｖが印加されている状態を示す模式図、（ｃ）は通常ゲート電極７ａにターンオン電圧が印加されていると共にコントロールゲート電極７ｂにターンオフ電圧として負電圧が印加されている状態を示す模式図である。

なお、図３ではＮ^＋型エミッタ層１０、Ｐ^＋型ボディ領域１１、層間絶縁膜１２を省略して示してある。また、ターンオン電圧が印加されるとはＰ型ベース層４のうちゲート絶縁膜６と接する部分に反転層が形成される電圧が印加されることであり、ゲート−エミッタ間の電圧ＶｇｅをＭＯＳゲートの閾値電圧Ｖｔｈより高くすることである。同様に、ターンオフ電圧が印加されるとはＰ型ベース層４のうちゲート絶縁膜６と接する部分に反転層が形成されない電圧が印加されることであり、ゲート−エミッタ間の電圧ＶｇｅをＭＯＳゲートの閾値電圧Ｖｔｈより低くすることである。

まず、半導体装置がターンオンされる際の状態について説明する。図３（ａ）に示されるように、通常ゲートパッド９ａおよびコントロールゲートパッド９ｂを介して通常ゲート電極７ａおよびコントロールゲート電極７ｂにターンオン電圧が印加されると、Ｐ型ベース層４のうちトレンチ５に配置されたゲート絶縁膜６と接する部分にＮ型となる反転層１５が形成される。

そして、Ｎ^＋型エミッタ層１０から反転層１５を介して電子がＮ⁻型ドリフト層３内に流れ込むと共にＰ^＋型コレクタ層１から正孔がＮ⁻型ドリフト層３に流れ込み、伝導度変調によりＮ⁻型ドリフト層３の抵抗値が低下してオン状態となる。

なお、この際、Ｎ⁻型ドリフト層３に流れ込んだ正孔の一部は、Ｐ型ベース層４のうち反転層１５とならない部分を介してエミッタ電極１３から引き抜かれる。また、通常ゲート電極７ａおよびコントロールゲート電極７ｂには、上記のように互いに独立した制御が可能であるが、ターンオンされるときは同じ電圧が印加される。つまり、従来の半導体装置と同様のオン電圧とされている。

次に、半導体装置がターンオフされる際の状態について説明する。図４は、半導体装置がターンオフされる際のタイミングチャートを示す図である。図４に示されるように、半導体装置がターンオフされる際には、時点Ｔ１にてコントロールパッド９ｂを介してコントロールゲート電極７ｂにターンオフ電圧が印加された後、時点Ｔ２にて通常ゲートパッド９ａを介して通常ゲート電極７ａにターンオフ電圧が印加されてターンオフされる。

つまり、図３（ｂ）に示されるように、コントロールゲート電極７ｂにターンオフ電圧が印加されてＰ型ベース層４のうちコントロールゲート電極７ｂ下のゲート絶縁膜６と接する部分の反転層１５が消滅し、Ｐ型ベース層４における正孔の流通経路が広がってＮ⁻型ドリフト層３に蓄積されている正孔の一部がエミッタ電極１３から引き抜かれた後、ターンオフされる。このため、通常ゲート電極７ａにターンオフ電圧が印加された際、つまり半導体装置がターンオフされる際、Ｎ⁻型ドリフト層３に流れ込んでいる正孔の一部が予め引き抜かれているため、スイッチング速度を速くすることができる。

この場合、図３（ｃ）に示されるように、コントロールゲート電極７ｂに負電圧が印加されることにより、Ｐ型ベース層４に形成されていたＮ型の反転層１５が消滅すると共に反転層１５が形成されていた領域にＰ^＋型の蓄積層１６が形成される。つまり、コントロール電極７ｂに負電圧が印加されることにより、Ｎ⁻型ドリフト層３に流れ込んでいる正孔が蓄積層１６に流れ込みやすくなり、さらにスイッチング速度を速くすることができる。

ここで、本発明者らがシミュレーションにより得た効果について説明する。図５は、上記半導体装置を負荷に接続したときの回路図である。図５では、電源電圧を５００Ｖ、コイルの誘導負荷を１００μＨとし、電流を流す有効面積が１ｃｍ^２、各トレンチ５の間隔が０．５μｍである半導体装置を用いている。図６は、図５に示す回路における半導体装置のスイッチング速度と電流および電圧との関係を示すシミュレーション結果である。図６では、コントロールゲート電極７ｂにターンオフ電圧が印加された後に通常ゲート電極７ａにターンオフ電圧が印加された場合を制御ありとして実線で示し、従来のように各ゲート電極に同時にターンオフ電圧が印加された場合を制御なしとして破線で示している。なお、制御ありの場合には、コントロールゲート電極７ｂには、通常ゲート電極７ａにターンオフ電圧が印加される３μｓ前にターンオフ電圧が印加されている。また、図６では、ターンオフ電圧として０Ｖが印加されている。さらに、制御ありの場合は通常ゲート電極７ａにターンオフ電圧が印加された時点を０とし、制御なしの場合は各ゲート電極にターンオフ電圧が印加された時点を０としている。

図６に示されるように、制御ありの場合には、通常ゲート電極７ａにターンオフ電圧が印加されてから約６０ｎｓ後にコレクタ−エミッタ間電圧が電源電圧の１０％である５０Ｖに上昇している。そして、約１９６ｎｓ後に、ターンオンされているときに流れる電流の１０％である５０Ａに減少している。つまり、コレクタ−エミッタ間の電圧が５０Ｖに上昇してから流れる電流が５０Ａに減少するまでの時間は約１３６ｎｓとなる。

これに対し、制御なしの場合には、各ゲート電極にターンオフ電圧が印加されてから約１１０ｎｓ後にコレクタ−エミッタ間電圧が５０Ｖに上昇している。そして、約４８０ｎｓ後に電流が５０Ａに減少している。つまり、コレクタ−エミッタ間の電圧が５０Ｖに上昇してから流れる電流が５０Ａに減少するまでの時間は３７０ｎｓとなる。

このように、電流を流す有効面積が１ｃｍ^２であり、各トレンチ５の間隔が０．５μｍである半導体装置を上記回路に適用した場合には、コレクタ−エミッタ間の電圧が電源電圧の１０％である５０Ｖに上昇してから流れる電流がターンオン時の１０％の５０Ａに減少するまでの時間をスイッチング速度としたとき、スイッチング速度を２３４ｎｓ速くすることができる。すなわち、スイッチング時間を約６３％低減することができる。

次に、コントロールゲート電極７ｂにターンオフ電圧が印加される時点と通常ゲート電極７ａにターンオフ電圧が印加される時点との時間差について説明する。上記のようにコントロールゲート電極７ｂに通常ゲート電極７ａよりも先にターンオフ電圧が印加されることによって半導体装置がターンオフされる際のスイッチング速度を速くすることができるものの、コントロールゲート電極７ｂにターンオフ電圧が印加されることによってＰ型ベース層４のうちコントロール電極７ｂ下のゲート絶縁膜６と接する部分に反転層１５が形成されなくなる。このため、Ｎ⁻型ドリフト層３に流れ込む電子および正孔が減少してオン電圧が高くなる。したがって、コントロールゲート電極７ｂにターンオフ電圧が印加される時点と通常ゲート電極７ａにターンオフ電圧が印加される時点との時間差を適宜調整し、オン電圧の上昇を抑制しつつ、スイッチング速度を速くすることが好ましい。言い換えると、導通損失とスイッチング損失との和が一番小さくなるようにすることが好ましい。

図７は、コントロールゲート電極７ｂにターンオフ電圧が印加される時点と通常ゲート電極７ａにターンオフ電圧が印加される時点との時間差と、損失についての関係を示すシミュレーション結果である。なお、図７は、電流を流す有効面積が１ｃｍ^２、各トレンチの間隔が０．５μｍとされている半導体装置を用いたシミュレーション結果であり、ターンオフ電圧として０Ｖが印加されている。また、図７中の全体損失とは、導通損失とスイッチング損失との和のことである。

図７に示されるように、コントロールゲート電極７ｂにターンオフ電圧が印加される時点と通常ゲート電極７ａにターンオフ電圧が印加される時点との時間差が大きくなるにつれて、Ｎ⁻型ドリフト層３に蓄積されている正孔が排出されるため、半導体装置がターンオフされたときのスイッチング損失が小さくなる。

これに対し、コントロールゲート電極７ｂにターンオフ電圧が印加される時点と通常ゲート電極７ａにターンオフ電圧が印加される時点との時間差が大きくなるにつれて、Ｎ⁻型ドリフト層３に蓄積される正孔が少なくなるため、半導体装置がターンオンされているときの導通損失が大きくなる。

そして、コントロールゲート電極７ｂにターンオフ電圧が印加される時点と通常ゲート電極７ａにターンオフ電圧が印加される時点との時間差が約３μｓのときに最も全体損失が小さくなる。具体的には、コントロールゲート電極７ｂにターンオフ電圧が印加される時点と通常ゲート電極７ａにターンオフ電圧が印加される時点との時間差がない場合（０である場合）と比較して、スイッチング損失を５６％低減することができ、全体損失も１９％低減することができる。このため、電流を流す有効面積が１ｃｍ^２、各トレンチ５の間隔が０．５μｍである半導体装置の場合には、コントロールゲート電極７ｂにターンオフ電圧が印加された３μｍ後に通常ゲート電極７ａにターンオフ電圧が印加されることにより、導通損失が上昇することを抑制しつつ、スイッチング損失を小さくすることができる。つまり、オン電圧の低減を図りつつ、スイッチング速度を速くすることができる。

なお、コントロールゲート電極７ｂにターンオフ電圧が印加される時点と通常ゲート電極７ａにターンオフ電圧が印加される時点との時間差は、各トレンチ５の間隔やターンオフ電圧として印加される電圧に依存するため、これらに応じて適宜変更されることが好ましい。各トレンチ５の間隔に応じてＮ⁻型ドリフト層３に蓄積される正孔の量が異なると共にターンオフ電圧として印加される電圧に応じてＮ⁻型ドリフト層３から排出される正孔の量が異なるためである。

以上説明したように、本実施形態の半導体装置では、通常ゲート電極７ａおよびコントロールゲート電極７ｂは互いに独立した制御が可能とされている。そして、コントロールゲート電極７ｂにターンオフ電圧が印加された後、半導体装置をターンオフするために通常ゲート電極７ａにターンオフ電圧が印加される。すなわち、半導体装置がターンオンされているときに、Ｎ⁻型ドリフト層３に蓄積されている正孔の一部が予め引き抜かれた後、半導体装置がターンオフされる。このため、半導体装置がターンオフされた際、つまり通常ゲート電極７ａにターンオフ電圧が印加された際、Ｎ⁻型ドリフト層３に蓄積されている正孔の引き抜き期間を短くすることができ、スイッチング速度を向上させることができる。

また、通常ゲート電極７ａとコントロールゲート電極７ｂとはトレンチ５の延設方向と垂直方向に交互に配列されているため、コントロールゲート電極７ｂにターンオフ電圧が印加された際、Ｎ⁻型ドリフト層３に蓄積されている正孔を均等に排出することができる。つまり、Ｎ⁻型ドリフト層３の特定領域のみに多量の正孔が蓄積されることを抑制することができ、Ｎ⁻型ドリフト層３に蓄積される正孔の量を全体的に均一化することができる。このため、特定領域でスイッチング速度が遅くなることを抑制することができ、ターンオフの高速化を図ることができる。

なお、上記半導体装置は、トレンチゲート型ＩＧＢＴであれば効果を奏するが、特に、ターンオンされているときにＮ⁻型ドリフト層３に正孔が多量に蓄積されるものに適用されると好ましい。すなわち、オン電圧の低減を図るために各トレンチ５の間が極小とされたいわゆる狭メサ型のトレンチゲート型ＩＧＢＴに適用されると好ましい。

（他の実施形態）
上記第１実施形態では、通常ゲート電極７ａとコントロールゲート電極７ｂとが延設方向と垂直方向に交互に配列された例について説明したが、通常ゲート電極７ａとコントロールゲート電極７ｂとは次のように配列されていてもよい。図８は、他の実施形態における半導体装置の断面構成を示す図である。

図８に示されるように、コントロール電極７ｂは通常ゲート電極７ａの２つおきに形成されていてもよい。また、特に図示しないが、コントロール電極７ｂは通常ゲート電極７ａの３つおきに形成されていてもよいし、４つおきに形成されていてもよい。さらに、例えば、延設方向と垂直方向において、一方側に通常ゲート電極７ａがまとめて形成され、他方にコントロールゲート電極７ｂがまとめて形成されていてもよい。すなわち、複数のゲート電極のうちの一部がコントロールゲート電極７ｂとされていればコントロールゲート電極７ｂに印加される電圧を適宜制御することによって正孔を予め引き抜くことができ、本発明の効果を得ることができる。

また、上記第１実施形態では、第１導電型をＰ型、第２導電型をＮ型とした例を説明したが、第１導電型をＮ型、第２導電型をＰ型としてもよい。

さらに、上記第１実施形態において、Ｐ^＋型コレクタ層１に隣接するＮ型のカソード層を備え、Ｐ^＋型コレクタ層１およびＮ型カソード層上にＮ⁻型ドリフト層３が形成されていてもよい。つまり、Ｐ^＋型コレクタ層１が形成された領域がＩＧＢＴ領域とされ、カソード層が形成された領域がダイオード領域とされたいわゆるＲＣ（Ｒｅｖｅｒｓｅ−Ｃｏｎｄｕｃｔｉｎｇ）−ＩＧＢＴが形成された半導体装置に本発明を適用することもできる。なお、この場合は、Ｐ^＋型コレクタ層１とＮ型カソード層とは格子状に形成されていてもよい。

１Ｐ^＋型コレクタ層
２ＦＳ層
３Ｎ⁻型ドリフト層
４Ｐ型ベース層
５トレンチ
６ゲート絶縁膜
７ａ通常ゲート電極
７ｂコントロールゲート電極
９ａ通常ゲートパッド
９ｂコントロールゲートパッド
１０Ｎ^＋型エミッタ層
１１Ｐ^＋型ボディ層
１３エミッタ電極
１４コレクタ電極

Claims

第１導電型のコレクタ層（１）と、
前記コレクタ層（１）上に形成された第２導電型のドリフト層（３）と、
前記ドリフト層（３）上に形成された第１導電型のベース層（４）と、
前記ベース層（４）を貫通して前記ドリフト層（３）に達し、所定方向に延設された複数のトレンチ（５）と、
前記複数のトレンチ（５）の壁面にそれぞれ形成されたゲート絶縁膜（６）と、
前記ゲート絶縁膜（６）上にそれぞれ形成されたゲート電極（７ａ、７ｂ）と、
前記ベース層（４）の表層部であって、前記トレンチ（５）の側部に形成された第２導電型のエミッタ層（１０）と、
前記エミッタ層（１０）と電気的に接続されるエミッタ電極（１３）と、
前記コレクタ層（１）と電気的に接続されるコレクタ電極（１４）と、を備え、
前記ベース層（４）のうち前記ゲート絶縁膜（６）と接する部分に反転層（１５）が形成されるターンオン電圧が前記ゲート電極（７ａ、７ｂ）に印加されることにより、前記エミッタ電極（１３）と前記コレクタ電極（１４）との間に電流を流す半導体装置において、
複数の前記ゲート電極（７ａ、７ｂ）は、一部のゲート電極（７ａ）が第１ゲートパッド（９ａ）に接続されていると共に残部のゲート電極（７ｂ）が第２ゲートパッド（９ｂ）に接続され、前記一部のゲート電極（７ａ）と前記残部のゲート電極（７ｂ）とは前記第１、第２ゲートパッド（９ａ、９ｂ）を介して互いに独立した制御が可能とされており、
ターンオンされている際には、前記エミッタ電極（１３）から前記反転層を介してのみ前記ドリフト層（３）に正孔または電子が注入され、
ターンオフされる際には、前記残部のゲート電極（７ｂ）に前記反転層（１５）が形成されないターンオフ電圧が印加された後、前記一部のゲート電極（７ａ）に前記反転層（１５）が形成されないターンオフ電圧が印加され、
前記残部のゲート電極（７ｂ）には、前記ターンオフ電圧として前記反転層が形成されていた領域に蓄積層（１６）が形成される負電圧が印加されることを特徴とする半導体装置。
複数の前記ゲート電極（７ａ、７ｂ）は、前記所定方向と垂直方向において、前記一部のゲート電極（７ａ）と前記残部のゲート電極（７ｂ）とが交互に配列されていることを特徴とする請求項１に記載の半導体装置。
前記コレクタ層（１）に隣接する第２導電型のカソード層を備え、
前記ドリフト層（３）は、前記コレクタ層（１）および前記カソード層上に形成されていることを特徴とする請求項１または２に記載の半導体装置。