JP2019004030A - 半導体装置 - Google Patents
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Abstract
Description
第1実施形態について図面を参照しつつ説明する。なお、本実施形態の半導体装置は、例えば、インバータ、DC/DCコンバータ等の電源回路に使用されるパワースイッチング素子として利用されると好適である。
第2実施形態について説明する。第2実施形態は、第1実施形態に対して、カソード層21内にキャリア注入層を形成したものであり、その他に関しては第1実施形態と同様であるため、ここでは説明を省略する。
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
1a IGBT素子
2 FWD領域
2a FWD素子
10 半導体基板
11 ドリフト層
12 ベース層
14 ゲート絶縁膜
15 ゲート電極
16 エミッタ領域
18 上部電極(第1電極)
20 コレクタ層
21 カソード層
22 FS層
23 下部電極(第2電極)
Claims (5)
- IGBT素子(1a)を有するIGBT領域(1)と、FWD素子(2a)を有するFWD領域(2)とが共通の半導体基板(10)に形成されている半導体装置において、
第1導電型のドリフト層(11)と、
前記ドリフト層上に形成された第2導電型のベース層(12)と、
前記ベース層の表層部であって、前記ベース層を挟んで前記ドリフト層から離れた位置に形成され、前記ドリフト層よりも高不純物濃度とされた第1導電型のエミッタ領域(16)と、
前記ドリフト層を挟んで前記ベース層と反対側であって、前記IGBT領域に形成された第2導電型のコレクタ層(20)と、
前記ドリフト層を挟んで前記ベース層と反対側であって、前記FWD領域に形成され、前記コレクタ層と隣接する第1導電型のカソード層(21)と、
前記ベース層と、前記コレクタ層および前記カソード層との間に形成されたフィールドストップ層(22)と、を有する前記半導体基板と、
前記エミッタ領域と前記ドリフト層との間に位置する前記ベース層の表面に配置されたゲート絶縁膜(14)と、
前記ゲート絶縁膜上に配置されたゲート電極(15)と、
前記ベース層および前記エミッタ領域と電気的に接続される第1電極(18)と、
前記コレクタ層および前記カソード層と電気的に接続される第2電極(23)と、を備え、
前記フィールドストップ層は、前記コレクタ層および前記カソード層から離れて形成されており、
前記FWD素子に順方向電流が流れている状態から当該電流を遮断してリカバリ状態となった際、前記FWD素子内の第1キャリアの一部が前記コレクタ層へと流れることにより、サージピーク電圧を小さくする量の第2キャリアが前記第2電極から前記コレクタ層を介して前記ドリフト層に注入される半導体装置。 - 前記フィールドストップ層は、前記半導体基板の厚さ(L1)に対する前記フィールドストップ層と前記コレクタ層および前記カソード層との間隔(L2)の比率が21.5%未満となる位置に形成されている請求項1に記載の半導体装置。
- 前記フィールドストップ層は、前記半導体基板の厚さ(L1)に対する前記フィールドストップ層と前記コレクタ層および前記カソード層との間隔(L2)の比率が2〜21%となる位置に形成されている請求項1に記載の半導体装置。
- 前記カソード層には、前記コレクタ層と離れた位置に、前記第2電極と電気的に接続される第2導電型のキャリア注入層(24)が形成されている請求項1に記載の半導体装置。
- 前記キャリア注入層は、複数形成されている請求項4に記載の半導体装置。
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