CN107148675A - 半导体装置 - Google Patents

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Abstract

本发明提供一种IGBT的导通电压较低且二极管的反向恢复电流较小的半导体装置。所述半导体装置具有半导体基板，所述半导体基板具有被形成在表面上的栅极沟槽和虚设沟槽。半导体基板在栅极沟槽与虚设沟槽之间具有发射区、体区、势垒区和柱区。发射区为与栅极绝缘膜相接且露出于表面的n型区域。体区为在发射区的背面侧与栅极绝缘膜相接的p型区域。势垒区为在体区的背面侧与栅极绝缘膜相接且与虚设绝缘膜相接的n型区域。柱区为与表面电极连接且与势垒区相连的n型区域。

Description

半导体装置
技术领域
(关联申请的相互参照)
本申请为2014年11月4日提出的日本专利申请特愿2014-224247的关联申请，本申请要求基于该日本专利申请的优先权，并援引该日本专利申请所记载的全部内容以作为构成本说明书的内容。
在本说明书中，公开了一种涉及同时拥有IGBT和二极管的功能的半导体装置(RC-IGBT Reverse Conducting-Insulated Gate Bipolar Transistor，逆导型绝缘栅双极晶体管)的技术。
背景技术
日本特开2013-48230号公报(以下称为专利文献1)中公开了一种RC-IGBT。该RC-IGBT具备由n型发射区、p型体区、n型漂移区、n型集电区、沟槽栅电极等构成的IGBT结构，并且该p型体区也作为阳极区而提供二极管结构。在该RC-IGBT中，在兼作阳极区的体区的下侧形成有n型的势垒区，并且形成有连接该势垒区与表面电极(发射电极兼阳极电极)的n型的柱区。该柱区被形成于相邻的栅极沟槽之间的间隔处。在该RC-IGBT中，由于势垒区的电位被维持在与表面电极的电位接近的电位，因此由体区与势垒区之间的pn结构成的二极管不易导通。该二极管在表面电极的电位进一步上升时导通。专利文件1中的RC-IGBT利用势垒区和柱区来抑制空穴从p型的体区流入n型的势垒区和n型的漂移区的情况，从而抑制二极管的反向恢复电流。
日本特开2008-21930号公报(以下称为专利文献2)中公开了一种除了栅极沟槽以外还附加了虚设沟槽的半导体装置。在该半导体装置中，在相邻的栅极沟槽之间的间隔处设置有一对虚设沟槽。虚设沟槽内的虚设电极与栅极沟槽内的栅电极绝缘，并与源极电位连接。在该半导体装置中，在栅极沟槽与虚设沟槽之间的间隔处形成有由p型体区和n型漏极区构成的pn二极管。此外，在一对虚设沟槽之间形成有与漂移区相连并且与表面电极(源极兼阳极电极)肖特基连接的n型区域。在该半导体装置中，由于通过n型区域而使漂移区与表面电极肖特基接触，因此抑制pn二极管的反向恢复电流。
发明内容
发明所要解决的课题
在专利文献1的情况下，需要在相邻的栅极沟槽之间的间隔处形成柱区。当柱区被配置在靠近栅极沟槽的位置处时，二极管的特性容易因被施加在栅电极的电压而发生变化，从而难以使二极管稳定地动作。因此，需要在柱区与栅极沟槽之间设置预定的间隔。当如专利文献1那样，在相邻的栅极沟槽之间的间隔处配置柱区时，必须扩大相邻的栅极沟槽之间的间隔。当扩大相邻的栅极沟槽之间的间隔时，IGBT的特性会变差。在沟槽栅型的IGBT中，由于在导通时电流避开沟槽而流通，因此空穴浓度在相邻的沟槽间的间隔处升高。由于空穴浓度在沟槽之间的间隔处升高，从而能够使电子以低损耗在该区域内流动，由此降低IGBT的导通电压。以下，将由于载流子被积蓄在沟槽之间的间隔处而使IGBT的导通电压降低的效应称为载流子积蓄效应。沟槽之间的间隔越窄，载流子积蓄效应表现得越显著。
在专利文献2的半导体装置中，与表面电极肖特基接触的n型区域通过栅极沟槽而被形成在与pn二极管分离的位置处。即，肖特基接触的n型区域被形成在从pn二极管离开的位置处。因此，在pn二极管导通时，无法充分地抑制空穴从pn二极管的p型区域流入n型区域(漂移区)的情况。故此，存在二极管的反向恢复电流较大的问题。
用于解决课题的方法
在本说明书中公开了一种即使缩小相邻的沟槽之间的间隔，也能够使二极管稳定地动作的技术。即，公开了一种在实现二极管的稳定的动作的同时改善IGBT特性的技术。
本说明书所公开的半导体装置具备：半导体基板，其在表面上形成有栅极沟槽和虚设沟槽；表面电极，其被配置在半导体基板的表面上；背面电极，其被配置在半导体基板的背面上。在栅极沟槽内配置有栅极绝缘膜和通过栅极绝缘膜而与半导体基板绝缘的栅电极。在虚设沟槽内配置有虚设绝缘膜和通过虚设绝缘膜而与半导体基板绝缘且与栅电极电分离的虚设电极。
在半导体基板中形成有下述的区域。
n型的发射区：被配置于栅极沟槽与虚设沟槽之间，并与栅极绝缘膜相接，且露出于半导体基板的表面。
p型的体区：被配置于栅极沟槽与虚设沟槽之间，并在发射区的背面侧与栅极绝缘膜相接。p型的体区兼作阳极区。
n型的势垒区：被配置于栅极沟槽与虚设沟槽之间，并在体区的背面侧与栅极绝缘膜和虚设绝缘膜相接。
n型的柱区：被配置于栅极沟槽与虚设沟槽之间，并与表面电极连接，且与势垒区相连。
n型的漂移区：被配置于与势垒区相比靠背面侧，并通过势垒区而与体区分离，并且与势垒区相比n型杂质浓度较低。另外，也可以有其他区域介于势垒区与漂移区之间。
p型的集电区：露出于半导体基板的背面。
n型的阴极区：露出于半导体基板的背面，且与漂移区相比n型杂质浓度较高。
在上述的半导体装置中，由发射区、体区、势垒区、漂移区、集电区及栅极沟槽等形成了IGBT。此外，由体区、势垒区、漂移区及阴极区等形成了pn二极管。
在该半导体装置中，在栅极沟槽与虚设沟槽之间形成有构成pn二极管的pn结(体区与势垒区的边界)。此外，在栅极沟槽与虚设沟槽之间形成有连接势垒区和表面电极的柱区。与专利文献2的情况不同，在由两个沟槽划分出的一个范围内形成有pn结和柱区。即，柱区以与pn结相邻的方式而被形成。因此，与专利文献1的情况相同，能够有效地抑制空穴从pn二极管的p型区域(体区)流入n型区域(势垒区及漂移区)的情况。因此，在该半导体装置中，二极管的反向恢复电流较小。此外，在该半导体装置中，对形成有所述pn结和柱区的范围进行划分的两个沟槽中的一个为栅极沟槽，另一个为虚设沟槽。由于虚设沟槽内的虚设电极与栅电极电分离，因此虚设电极的电位稳定。因此，能够将柱区配置在虚设沟槽的附近，也能够使柱区与虚设沟槽接触。即，无需在柱区与虚设沟槽之间设置较宽的间隔。根据该半导体装置，能够抑制栅极电位对体区造成影响的情况，并且能够使栅极沟槽与虚设沟槽之间的间隔窄于专利文献1所记载的相邻的沟槽之间的间隔。通过缩窄沟槽之间的间隔，从而能够在IGBT动作时充分地获得载流子积蓄效应。因而，该半导体装置的IGBT的导通电压较低。
附图说明
图1为实施例1的半导体装置10的纵剖视图。
图2为实施例1的半导体装置10的俯视图(其中，仅图示了说明所需的要素)。
图3为改变例的半导体装置的俯视图(其中，仅图示了说明所需的要素)。
图4为改变例的半导体装置的俯视图(其中，仅图示了说明所需的要素)。
图5为改变例的半导体装置的纵剖视图。
图6为改变例的半导体装置的纵剖视图。
图7为改变例的半导体装置的纵剖视图。
图8为改变例的半导体装置的纵剖视图。
图9为改变例的半导体装置的俯视图(其中，仅图示了说明所需的要素)。
图10为改变例的半导体装置的俯视图(其中，仅图示了说明所需的要素)。
图11为改变例的半导体装置的俯视图(其中，仅图示了说明所需的要素)。
图12为改变例的半导体装置的俯视图(其中，仅图示了说明所需的要素)。
图13为改变例的半导体装置的纵剖视图。
图14为改变例2的半导体装置200的纵剖视图。
图15为改变例2的半导体装置200的纵剖视图(图示了与图14相同的截面)。
图16为改变例的半导体装置的俯视图(其中，仅图示了说明所需的要素)。
图17为改变例的半导体装置的俯视图(其中，仅图示了说明所需的要素)。
图18为改变例的半导体装置的俯视图(其中，仅图示了说明所需的要素)。
图19为改变例3的半导体装置300的纵剖视图。
图20为改变例的半导体装置的纵剖视图。
图21为改变例的半导体装置的俯视图(其中，仅图示了说明所需的要素)。
具体实施方式
实施例1
图1所示的实施例1的半导体装置10为具备IGBT和二极管的RC-IGBT。半导体装置10具有由Si构成的半导体基板12。
在半导体基板12的上表面12a上形成有上部电极22。上部电极22由Al或AlSi构成。此外，上部电极22也可以是在上表面12a上层压了Al(或AlSi)、Ti、Ni及Au的层压电极。上部电极22的厚度为5～30μm左右。
在半导体基板12的下表面12b上形成有下部电极26。下部电极26为在下表面12b上层压了Al(或AlSi)、Ti、Ni及Au的层压电极。此外，下部电极26也可以是在下表面12b上层压了Ti、Ni及Au的层压电极。下部电极26的厚度为1～30μm左右。
在半导体基板12的上表面12a上形成有多个沟槽14(14a、14b)。各沟槽14的深度大致相同。可以将各个沟槽的深度设为4～6μm左右。多个沟槽14中的沟槽14a为在内部配置有栅电极18的栅极沟槽。多个沟槽14中的沟槽14b为在内部配置有虚设电极58的虚设沟槽。如图2所示，栅极沟槽14a和虚设沟槽14b以相互平行的方式被形成在上表面12a上。栅极沟槽14a和虚设沟槽14b被交替地配置在上表面12a上。
如图1所示，各栅极沟槽14a的内表面被栅极绝缘膜16覆盖。在各栅极沟槽14a内配置有栅电极18。各栅电极18通过栅极绝缘膜16而与半导体基板12绝缘。各栅极18的上表面被层间绝缘膜20覆盖。各栅电极18通过层间绝缘膜20而与上部电极22绝缘。如图2所示，栅电极18的长度方向上的端部延伸至栅极配线19的下侧。栅电极18通过未图示的接触部而与栅极配线19电连接。
如图1所示，各虚设沟槽14b的内表面被虚设绝缘膜56覆盖。在各虚设沟槽14b内配置有虚设电极58。在虚设沟槽14b内，虚设电极58通过虚设绝缘膜56而与半导体基板12绝缘。各虚设电极58的上表面被层间绝缘膜20覆盖。在虚设沟槽14b的上部，各虚设电极58通过层间绝缘膜20而与上部电极22绝缘。但是，如图2所示，在虚设电极58的长度方向上的端部处形成有多晶硅配线59和接触部60。虚设电极58通过多晶硅配线59和接触部60而与上部电极22电连接。虚设电极58不与栅电极18连接。即，虚设电极58相对于栅电极18在任何位置均不导通，从而与栅电极18电分离。
在半导体基板12的内部形成有发射区30、体区32、势垒区34、柱区35、漂移区38、集电区40及阴极区42。发射区30、体区32、势垒区34及柱区35被形成于栅极沟槽14a与虚设沟槽14b之间的半导体区域(以下称为单元区域)内。
发射区30为含有作为杂质的砷和磷的n型的半导体区域。发射区30露出于半导体基板12的上表面12a。发射区30与上部电极22欧姆接触。发射区30与栅极绝缘膜16接触。发射区30的n型杂质浓度为1×1018～1×1021/cm3左右。发射区30的厚度为0.2～1.5μm左右。
体区32为含有作为杂质的硼的p型的半导体区域。体区32被形成在发射区30的侧方及下侧，并与发射区30相接。体区32在发射区30的侧方露出于半导体基板12的上表面12a。体区32内的p型杂质浓度在上部电极22的附近较高，而在其他区域较低。体区32与上部电极22欧姆接触。体区32在发射区30的下侧与栅极绝缘膜16接触。体区32的p型杂质浓度为1×1016～1×1019/cm3左右。发射区32的厚度为0.2～5.0μm左右。
势垒区34为含有作为杂质的磷的n型的半导体区域。势垒区34被形成在体区32的下侧，并与体区32相接。势垒区34在体区32的下侧与栅极绝缘膜16相接。势垒区34从与栅极绝缘膜16相接的位置延伸至虚设沟槽14b，并与虚设绝缘膜56相接。势垒区34通过体区32而与发射区30分离。势垒区34的n型杂质浓度为1×1015～1×1018/cm3左右。势垒区34的厚度为0.2～3.0μm左右。
柱区35为含有作为杂质的磷的n型的半导体区域。柱区35被形成在体区32的侧方，并与体区32相接。此外，柱区35被形成在与虚设沟槽14b相邻的位置处。柱区35从半导体基板12的上表面12a起沿着下方向(半导体基板12的厚度方向)而延伸至势垒区34。柱区35在其深度范围的大致整个区域与虚设绝缘膜56接触。通过如上述那样使柱区35被形成在与虚设绝缘膜56相接的位置处，从而虚设沟槽14b与栅极沟槽14a之间的间隔变窄(即，与专利文献1的RC-IGBT的栅极沟槽之间的间距相比变窄)。柱区35的上端部露出于半导体基板12的上表面12a。柱区35与上部电极22肖特基接触。柱区35的下端与势垒区34连接。即，柱区35与势垒区34相连。柱区35的n型杂质浓度为8×1013～1×1018/cm3左右。
漂移区38为含有作为杂质的磷的n型的半导体区域。漂移区38的n型杂质浓度与势垒区34的n型杂质浓度相比较低。漂移区38以跨及多个单元区域的下侧的区域的方式而延伸。漂移区38与势垒区34相接。漂移区38在势垒区34的下侧与栅极绝缘膜16接触。漂移区38在势垒区34的下侧与虚设绝缘膜56连接。漂移区38通过势垒区34而与体区32分离。漂移区38的厚度为80～165μm，漂移区38的电阻率为40～100Ωcm左右。
集电区40为含有作为杂质的硼的p型的半导体区域。集电区40被形成在漂移区38的下侧，并与漂移区38相接。集电区40露出于半导体基板12的下表面12b。集电区40与下部电极26欧姆接触。集电区40的p型杂质浓度为1×1015～1×1019/cm3左右。集电区40的厚度为0.2～3.0μm左右。
阴极区42为含有作为杂质的磷的n型的半导体区域。阴极区42具有与漂移区38、势垒区34及柱区35的n型杂质浓度相比较高的n型杂质浓度。阴极区42被形成在漂移区38的下侧，并与漂移区38相接。阴极区42在与集电区40相邻的位置处露出于半导体基板12的下表面12b。阴极区42与下部电极26欧姆接触。阴极区42的n型杂质浓度为1×1018～1×1021/cm3左右。阴极区42的厚度为0.2～3.0μm左右。
在半导体基板12中，通过发射区30、体区32、势垒区34、漂移区38、集电区40、栅电极18及栅极绝缘膜16而形成了被连接在上部电极22与下部电极26之间的IGBT。当IGBT动作时，上部电极22作为IGBT的发射电极而发挥作用，下部电极26作为IGBT的集电电极而发挥作用。此外，在半导体基板12中，通过体区32、势垒区34、漂移区38及阴极区42而形成了被连接在上部电极22与下部电极26之间的pn二极管。当pn二极管动作时，上部电极22作为pn二极管的阳极电极而发挥作用，下部电极26作为pn二极管的阴极电极而发挥作用。在半导体基板12中，通过柱区35、势垒区34、漂移区38及阴极区42而形成了被连接在上部电极22与下部电极26之间的肖特基势垒二极管(以下称为SBD)。当SBD动作时，上部电极22作为SBD的阳极而发挥作用，下部电极26作为SBD的阴极而发挥作用。
对IGBT的动作进行说明。当使IGBT导通时，下部电极26被施加高于上部电极22的电位。当向栅电极18施加阈值以上的电位时，会在栅极绝缘膜16附近的体区32中形成有沟道。于是，电子从上部电极22经由发射区30、体区32的沟道、势垒区34、漂移区38及集电区40而朝向下部电极26流动。此外，空穴从下部电极26经由集电区40、漂移区38、势垒区34及体区32而朝向上部电极22流动。如图1中的箭头X1所示，在漂移区38内流动的空穴避开栅极沟槽14a及虚设沟槽14b而流动。因此，空穴聚集在漂移区38内的栅极沟槽14a与虚设沟槽14b之间的区域(图1中由虚线表示的区域)内。在此，假设栅极沟槽14a与虚设沟槽14b之间的间隔扩大，则空穴浓度变高的区域仅为由虚线表示的区域之中的栅极沟槽14a及虚设沟槽14b的附近的区域。然而，在半导体装置10中，由于栅极沟槽14a与虚设沟槽14b之间的间隔较窄，因此空穴浓度在由虚线表示的整个区域中较高。因此，在虚线区域内的漂移区38中电阻变得极低，从而能够使电子以低损耗通过漂移区38。如此，在该半导体装置10的IGBT中，能够充分地获得载流子积蓄效应。因此，该IGBT的导通电压较低。此外，在该半导体装置10中，栅极沟槽14a与虚设沟槽14b被交替地配置，并且在两者之间的各单元区域内形成有发射区30及体区32。因此，IGBT在各单元区域内动作，并且载流子被大致均等地积蓄在各单元区域的下侧的漂移区38(即，由虚线表示的区域)。载流子不会积蓄在特定的单元区域的下部，从而可抑制电流集中在特定的单元区域内的情况。由此，可实现开关耐量的提升。
随后，当使栅电极18的电位降低至小于阈值时，沟道消失，从而电流停止。即，IGBT断开。
接下来，对pn二极管和SBD的动作进行说明。当使pn二极管和SBD导通时，向上部电极22与下部电极26之间施加使上部电极22成为高电位的电压(正向电压)。以下，将考虑使上部电极22的电位从与下部电极26同等的电位逐渐上升的情况。当使上部电极22的电位上升时，柱区35与上部电极22的界面的肖特基接触部将导通。即，SBD导通。于是，电子从下部电极26经由漂移区38、势垒区34及柱区35而朝向上部电极22流动。当如上述那样SBD导通时，势垒区34的电位将成为与上部电极22的电位接近的电位。因此，在体区32和势垒区34的边界的pn结处不易产生电位差。因此，即使随后使上部电极22的电位上升，pn二极管在短暂的期间内也不会导通。当使上部电极22的电位进一步升高时，在SBD中流通的电流将增加。在SBD中流通的电流越增加，上部电极22与势垒区34之间的电位差越大，在体区32与势垒区34的边界的pn结处产生的电位差越大。因而，当使上部电极22的电位上升至预定电位以上时，pn二极管将导通。即，空穴从上部电极22经由体区32、势垒区34、漂移区38及阴极区42而朝向下部电极26流动。此外，电子从下部电极26经由阴极区42、漂移区38、势垒区34及体区32而朝向上部电极22流动。如此，在半导体装置10中，当上部电极22的电位上升时，SBD先导通，从而pn二极管导通的定时延迟。由此，可抑制空穴从体区32流入漂移区38的情况。
在pn二极管导通之后，当向上部电极22与下部电极26之间施加反向电压(使上部电极22成为低电位的电压)时，pn二极管将进行反向恢复动作。即，当pn二极管导通时，在漂移区38内存在有空穴。当被施加反向电压时，漂移区38内的空穴穿过体区32而向上部电极22排出。通过该空穴的流动，从而在pn二极管中瞬间地产生反向电流。然而，在半导体装置10中，在pn二极管导通时，如上所述，通过SBD而使空穴从体区32流入漂移区38的情况被抑制。因此，在pn二极管进行反向恢复动作时，存在于漂移区38内的空穴较少。因而，pn二极管的反向恢复电流也较小。如此，在半导体装置10中，pn二极管的反向恢复电流被抑制。
另外，在SBD动作时，栅电极18的电位有时会发生变动。虽然在通常情况下，SBD的特性根据栅电极18的电位而发生变动，但在半导体装置10中，由栅电极18的电位的影响引起的SBD的特性的变动被抑制在最小限度。下面，进行详细说明。
在栅电极18的电位较高的情况下，在体区32中形成有沟道。当在SBD动作时于体区32中形成有沟道时，栅极绝缘膜16附近的势垒区34的电位会成为与上部电极22的电位接近的电位，从而在SBD的肖特基接触部(柱区35与上部电极22的接触部)处不易产生电位差。若栅电极18的电位较低而未形成有沟道，则不会产生此种现象。因此，为了使SBD导通所需的正向电压根据栅电极18的电位而发生变动。如此，在RC-IGBT中二极管的特性根据栅电极18的电位而发生变动的现象被称为栅极干扰。如果柱区35被形成在栅极沟槽14a的附近，则柱区35的下端部会以接近沟道的下端部的方式而被配置，因此SBD会直接受到栅极干扰的影响。与此相对，在实施例1的半导体装置10中，柱区35被形成在单元区域内的距栅极沟槽14a最远的位置处。因此，即使栅极绝缘膜16附近的势垒区34的电位发生变动，柱区35的下端部的电位也不会如此地变动。因而，SBD的特性不易发生变动。如此，在该半导体装置10中，SBD的特性不易因栅极干扰而发生变动。另外，由于在虚设沟槽14b的周围未形成有沟道，因此即使在虚设沟槽14b的附近配置有柱区35，也不会发生栅极干扰的问题。
此外，栅电极18的电位也会影响柱区35的电阻率。即，当栅电极18的电位发生变化时，由栅电极18产生的电场将发生变化，从而柱区35中的载流子的分布会发生变化。因此，柱区35的电阻根据栅极18的电位而发生变化。如果柱区35被形成在栅极沟槽14a的附近，则柱区35容易受到由栅电极18产生的电场的影响。然而，在半导体装置10中，柱区35被形成在单元区域内的距栅极沟槽14a最远的位置处。因此，在实施例的半导体装置10中，柱区35不易受到由栅电极18产生的电场的影响。因而，即使栅电极18的电位发生变化，柱区35的电阻也几乎不发生变化。另外，由于虚设电极58的电位被固定为上部电极22的电位，因此即使在虚设沟槽14b的附近设置有柱区35，也不会产生柱区35的电阻变动的问题。
如以上所说明的那样，在该半导体装置10中，由栅电极18的电位变动影响引起的SBD的特性变动被抑制在最小限度。
以下对实施例1的半导体装置10的改变例进行说明。在实施例1的半导体装置10中，如图2所示，当观察半导体基板12的上表面12a时，柱区35沿着虚设沟槽14b而以固定的宽度连续地形成。但是，如图3所示，柱区35也可以沿着虚设沟槽14b而断续地形成。此外，如图4所示，柱区35的宽度也可以根据位置而变化。
此外，在实施例1的半导体装置10中，柱区35在其深度范围的整个区域内与虚设绝缘膜56相接。但是，如图5所示，柱区35也可以被形成于从虚设绝缘膜56离开的位置处。在这种情况下，柱区35与虚设绝缘膜56之间的间隔优选为尽量狭窄。例如，优选将柱区35与虚设绝缘膜56之间的间隔设为窄于柱区35与栅极绝缘膜16之间的间隔。此外，如图6所示，柱区35也可以在其深度范围的一部分处与虚设绝缘膜56相接。
此外，在实施例1的半导体装置10中，虚设电极58在虚设沟槽14b的长度方向上的端部处与上部电极22电连接。但是，如图7、8所示，也可以将层间绝缘膜20从虚设电极58的上部去除，而使虚设电极58在其上表面处与上部电极22连接。另外，在图7的示例中，构成虚设电极58的多晶硅被局部地形成在半导体基板12的上表面12a上，从而在上表面12a上多晶硅与上部电极22连接。此外，在图8的示例中，构成虚设电极58的多晶硅仅被形成于虚设沟槽14b内，从而上部电极22与虚设沟槽14b内的多晶硅连接。
此外，虽然在实施例1的半导体装置10中，柱区35与上部电极22肖特基接触，但是柱区35也可以与上部电极22欧姆接触。虽然在这种结构中，由柱区35、势垒区34、漂移区38及阴极区42构成的电流路径不作为SBD发挥作用，而是作为被连接在上部电极22与下部电极26之间的电阻发挥作用。在这种情况下，当上部电极22的电位上升时，电流在作为电阻而发挥作用的电流路径中流通，随后pn二极管导通，因此也能够使pn二极管导通的定时延迟。即，能够抑制空穴流入漂移区38的情况。因而，在这种结构中，也能够抑制二极管的反向恢复电流。
此外，在实施例1的半导体装置10中，虚设电极58与上部电极22电连接。但是，虚设电极58也可以与上部电极22绝缘。即，虚设电极58的电位可以不被固定为上部电极22的电位，而被设为浮置电位。
此外，在实施例1的半导体装置10中，各栅极沟槽14a以条纹状延伸。但是，如图9、10所示，栅极沟槽14a也可以以格子状延伸，并且虚设沟槽14b被形成在由栅极沟槽14a包围的范围内。即使各区域如图9、10那样被配置，IGBT及二极管也能够以与实施例1相同的方式动作。此外，如图11所示，也可以将条纹状的虚设沟槽14b与格子状的栅极沟槽14a组合配置。
此外，如图12所示，也可以形成条纹状的虚设沟槽14b和格子状的栅极沟槽14a。在图12中，在由格子状的栅极沟槽14a所包围的范围内形成有发射区30和柱区35(柱区35a)。在由格子状的栅极沟槽14a所包围的范围内未形成有虚设沟槽14b。柱区35a被形成于由格子状的栅极沟槽14a所包围的范围的中央。从柱区35a至栅极沟槽14a的距离为距离L1。虚设沟槽14b被形成于由格子状的栅极沟槽14a所包围的范围的外侧。在虚设沟槽14b与栅极沟槽14a之间形成有发射区30和柱区35(柱区35b)。柱区35b被形成在从虚拟沟槽14b离开的位置处。柱区35b与虚设沟槽14b之间的距离为距离L2。柱区35b与栅极沟槽14a之间的距离为距离L3。距离L2与距离L1相比较短，且与距离L3相比较短。在这种结构中，由于柱区35b被配置于虚设沟槽14b的附近，因此可获得与上述的实施例1相同的效果。
此外，在实施例1的半导体装置10中，集电区40和阴极区42与漂移区38相接。但是，如图13所示，在漂移区38的下侧也可以形成有缓冲区44。缓冲区44为含有作为杂质的磷的n型的区域。缓冲区44为n型杂质浓度高于漂移区且低于阴极区42的n型区域。集电区40和阴极区42被形成于缓冲区44的下侧。通过缓冲区44而使集电区40和阴极区42与漂移区38分离。缓冲区44的n型杂质浓度为1×1015～1×1018/cm3左右。缓冲区44的厚度为0.2～5.0μm左右。
实施例2
图14所示的实施例2的半导体装置200在具有p型的中间区域210这一点上与实施例1的半导体装置10不同。实施例2的半导体装置200的其他结构与实施例1的半导体装置10相同。中间区域210为含有作为杂质的硼的p型区域。中间区域210被形成于势垒区34与漂移区38之间。中间区域210被形成于栅极沟槽14a与虚设沟槽14b之间。中间区域210在势垒区34的下侧与栅极绝缘膜16相接，且在势垒区34的下侧与虚设绝缘膜56相接。通过中间区域210而使势垒区34与漂移区38分离。中间区域210的p型杂质浓度为1×1015～1×1018/cm3左右。中间区域210的厚度为0.2～3.0μm左右。
中间区域210具有p型杂质浓度较高的高浓度区域210a和p型杂质浓度较低的低浓度区域210b。高浓度区域210a被形成于中间区域210内的与虚设沟槽14b相邻的位置处。低浓度区域210b被形成于中间区域210内的与栅极沟槽14a相邻的位置处。因此，与栅极沟槽14a和虚设沟槽14b之间的中间位置14c相比靠虚设沟槽14b侧的中间区域210的p型杂质浓度的平均值高于与中间位置14c相比靠栅极沟槽14a侧的中间区域210的p型杂质浓度的平均值。
另外，低浓度区域210b的p型杂质的平方面密度(将中间区域210中的p型杂质在厚度方向上进行积分而得到的值)在1×1012/cm2以上，高浓度区域210a的p型杂质的平方面密度优选为与低浓度区域210b的p型杂质的平方面密度相比较高的值(2×1012～1×1014/cm2左右)。如此，当中间区域210p型杂质的平方面密度在1×1012/cm2以上时，即使在向半导体装置200施加有高电压的情况下，中间区域210也不会在厚度方向上完全耗尽化。
对半导体装置200的IGBT的动作进行说明。当使IGBT导通时，向下部电极26施加与上部电极22相比较高的电位。当向栅电极18施加阈值以上的电位时，在栅极绝缘膜16附近的体区32与中间区域210中会形成有沟道。于是，电子从上部电极22经由发射区30、体区32的沟道、势垒区34、中间区域210的沟道、漂移区38及集电区40而朝向下部电极26流动。此外，空穴从下部电极26经由集电区40、漂移区38、中间区域210、势垒区34及体区32而朝向上部电极22流动。在实施例2的半导体装置200中，由于栅极沟槽14a与虚设沟槽14b之间的间隔较窄，因此也能够充分地获得载流子积蓄效应。因此，该IGBT的导通电压较低。
随后，当使栅电极18的电位降低至小于阈值时，沟道消失，从而电流停止。即，IGBT断开。在实施例2的半导体装置10中，IGBT断开时的漏电流被抑制。下面进行详细说明。在实施例1的半导体装置10中，当IGBT导通时，存在如下情况，即，如图1的箭头A1、A2所示，漏电流从漂移区38经由势垒区34及柱区35而朝向上部电极22流通。与此相对，在实施例2的半导体装置200中，在势垒区34与漂移区38之间形成有p型的中间区域210。由于漂移区38与中间区210的界面的pn结成为屏障，因此在实施例2的半导体装置200中，漏电流被抑制。但是，即使以这种方式设置中间区域210，也存在漏电流越过中间区域210而流通的情况。这种漏电流通常会穿过栅极绝缘膜16附近的中间区域210或虚设绝缘膜56附近的中间区域210而流通。在实施例2的半导体装置200中，图14的箭头A3所示的路径为穿过栅极绝缘膜16附近的中间区域210的漏电流的路径，图14的箭头A4所示的路径为穿过虚设绝缘膜56附近的中间区域210而流通的漏电流的路径。在箭头A4所示的路径中，中间区域210(即，高浓度区域210a)的p型杂质浓度变高。因此，中间区域210与漂移区38的界面的pn结的屏障较大。由此，在箭头A4所示的路径中漏电流不易流通。此外，在箭头A3所示的路径中，中间区域210(即，低浓度区域210b)的p型杂质浓度变低。这是因为，需要在IGBT导通时在栅极绝缘膜16附近形成沟道，从而无法提高中间区域210的p型杂质浓度。因此，在箭头A3所示的路径中，中间区域210与漂移区38的界面的pn结的屏障较小。然而，在箭头A3所示的路径中，穿过势垒区34内部的路径较长。由于势垒区34具有一定程度的电阻，因此通过将穿过势垒区34内部的路径设为较长，从而漏电流不易在箭头A3表示的路径中流通。
如以上所说明的那样，在实施例2的半导体装置200中，通过将柱区35配置在从栅极沟槽14a离开的位置处，从而将箭头A3所示的路径延长，由此抑制漏电流在A3所示的路径中流通的情况。此外，通过提高虚设沟槽14b附近的中间区域210的p型杂质的浓度，从而抑制漏电流在A4所示的路径中流通的情况。此外，由于在虚设沟槽14b附近未形成有沟道，因此即使如此提高中间区域210的p型杂质浓度，也不会产生什么问题。
此外，在实施例2的半导体装置200中，当IGBT导通时，也可抑制漏电流在箭头A3、A4所示的路径中流通的情况。当IGBT导通时，如果电流在箭头A3、A4所示的路径中流通，则IGBT有可能进行非预期的动作，但是在实施例2的半导体装置200中能够防止这种动作。
接下来，对二极管的动作进行说明。由于中间区域210的厚度较薄，中间区域210的p型杂质浓度并不那么高，因此当SBD及pn二极管动作时，电子和空穴能够越过中间区域210而流通。因而，在实施例2的半导体装置200中，SBD及pn二极管也以与实施例1的半导体装置10相同的方式动作。
如图15的箭头A5、A6所示，在二极管动作时流通于SBD中的电流容易穿过栅极绝缘膜16附近及虚设绝缘膜56的附近而流通。在此，当如箭头A6所示的那样穿过虚设绝缘膜56的附近而流通的电流较大时，在上部电极22与势垒区34之间不易产生电位差，从而pn二极管(即，体区32与势垒区34的界面的pn结)必要程度以上地难以导通。与此相对，在实施例2的半导体装置200中，虚设绝缘膜56附近的中间区域210(即，高浓度区域210a)的p型杂质浓度变高，由此使箭头A6所示的电流被抑制。即，当虚设绝缘膜56附近的中间区域210的p型杂质浓度较高时，在该中间区域210与势垒区34的界面的pn结处屏障变大。因此，如箭头A6所示那样流通的电流被抑制。其结果为，如箭头A5所示那样流通的电流增多，从而能够在恰当的定时使pn二极管导通。
以上对实施例2的半导体装置200进行了说明。另外，也可以对实施例2的半导体装置200应用与实施例1关联说明的各种改变例的结构。
另外，在实施例2中，高浓度区域210a优选被形成在柱区35的正下方的范围内，更优选被形成在与柱区35的正下方的范围相比较广的范围内。例如，在使柱区35沿着虚设沟槽14b而断续地形成的情况下，如图16～17所示，优选将从半导体基板12的上表面观察时的高浓度区域210的范围扩大为与柱区35的范围相比较大。此外，也可以采用如下方式，即，如图18所示，将栅极沟槽14a与虚设沟槽14b之间的大致整个区域作为高浓度区域210a，并且仅将栅极沟槽14a的附近作为低浓度区域210b。
实施例3
在如图19所示的实施例3的半导体装置300中，柱区35的结构与实施例1的半导体装置10不同。实施例3的半导体装置300的其他结构与实施例1的半导体装置10相同。
在实施例3的半导体装置300中，柱区35具有从势垒区34向上方延伸的第一部分35a和从第一部分35a向远离虚设沟槽14b的方向延伸的第二部分35b。第一部分35a的上端部被层间绝缘膜20覆盖。第二部分35b的栅极沟槽14a侧的端部未被层间绝缘膜20覆盖，而是与上部电极22肖特基连接。
在实施例3的半导体装置300中，第二部分35b的端部与上部电极22连接，第一部分35a的上端部未与上部电极22连接。因此，如图19的箭头A7、A8所示，漏电流的路径长于实施例1的路径(箭头A1、A2)。因此，能够抑制漏电流。
另外，也考虑到通过将柱区35的深度方向上的尺寸(即，体区32的厚度)延长，从而将漏电流的路径延长。但是，当欲形成这种柱区35时，需要注入高能量离子，从而会在半导体基板12中产生损伤。通过如实施例3那样使柱区35的表面部分局分地在横向上延伸，从而能够在不使柱区35的深度方向上的尺寸变长的条件下，提高漏电流的路径的电阻。
以上，对实施例3的半导体装置300进行了说明。另外，也可以对实施例3的半导体装置300应用与实施例1关联说明的各种改变例的结构。
另外，在使柱区35与上部电极22肖特基接触的情况下，难以稳定地形成势垒高度。在该势垒高度较低的情况下或使柱区35与上部电极22欧姆接触的情况下，如实施例3那样，通过第二部分35b来抑制漏电流将更为有效。
此外，在实施例3中，虚设电极58的上部被层间绝缘膜20覆盖。但是，也可以将虚设电极58的上部直接与上部电极22连接。在这种情况下，如图20所示，将构成虚设电极58的多晶硅的一部分设置在半导体基板12的上表面12a上，因此能够将虚设电极58与上部电极22连接。此外，通过在上表面12a上的多晶硅与柱区35的第一部分35a之间设置层间绝缘膜21，从而能够防止第一部分35a与上部电极22连接的情况。
此外，如图21所示，也可以在虚设沟槽14b的旁边局部地设置柱区35。在这种情况下，优选为，在栅极沟槽14a的旁边局部地设置发射区30，并且在各沟槽的长度方向上，将第二部分35b的位置与发射区30的位置错开。根据这种结构，能够确保发射区30与第二部分35b的距离较长，从而能够减少在IGBT中发生闩锁效应的风险。
下面对本说明书所公开的技术进行说明。另外，下面所说明的技术事项为各自独立且有用的事项。
在本说明书所公开的一个示例的半导体装置中，柱区与虚设绝缘膜相接。由此，能够进一步缩窄栅极沟槽与虚设沟槽的间隔。
在本说明书所公开的一个示例的半导体装置中，半导体基板还具有中间区域，该中间区域为p型，并被配置在栅极沟槽与虚设沟槽之间且被配置在势垒区与漂移区之间，并且与栅极绝缘膜相接且与虚设绝缘膜相接。与栅极沟槽和虚设沟槽之间的中间位置相比靠虚设沟槽侧的中间区域的p型杂质浓度的平均值高于与中间位置相比靠栅极沟槽侧的中间区域的p型杂质浓度的平均值。根据这种结构，能够抑制漏电流从漂移区穿过虚设沟槽的侧面附近而朝向柱区流通的情况。
柱区具有从势垒区向朝向表面的方向延伸的第一部分和从第一部分向远离虚设沟槽的方向延伸的第二部分，第二部分与表面电极连接，第一部分的表面侧的端部不与表面电极连接。根据这种结构，能够使流过柱区的电流的路径延长。由此，能够抑制经由柱区而流通的漏电流。
以上，虽然对本发明的具体示例进行了说明，但这些只不过是示例，并不对权利要求书进行限定。在权利要求书所记载的技术中，包括对以上所例示的具体示例进行了各种改变、变更后的技术。
本说明书或附图中所说明的技术要素通过单独或各种组合的方式来发挥技术上的有用性，并不限制于申请时权利要求所记载的组合。此外，本说明书或附图所例示的技术同时实现多个目的，并且实现其中一个目的本身便具有技术上的有用性。

Claims (5)

1.一种半导体装置，具有：
半导体基板，其在表面上形成有栅极沟槽和虚设沟槽；
表面电极，其被配置在所述半导体基板的所述表面上；
背面电极，其被配置在所述半导体基板的背面上，
在所述栅极沟槽内配置有栅极绝缘膜和通过所述栅极绝缘膜而与所述半导体基板绝缘的栅电极，
在所述虚设沟槽内配置有虚设绝缘膜和通过所述虚设绝缘膜而与所述半导体基板绝缘且与所述栅电极电分离的虚设电极，
所述半导体基板具有：
发射区，其为n型，被配置于所述栅极沟槽与所述虚设沟槽之间，并与所述栅极绝缘膜相接，且露出于所述表面；
体区，其为p型，被配置于所述栅极沟槽与所述虚设沟槽之间，并在所述发射区的背面侧与所述栅极绝缘膜相接；
势垒区，其为n型，被配置于所述栅极沟槽与所述虚设沟槽之间，并在所述体区的背面侧与所述栅极绝缘膜和所述虚设绝缘膜相接；
柱区，其为n型，被配置于所述栅极沟槽与所述虚设沟槽之间，并与所述表面电极连接，且与所述势垒区相连；
漂移区，其为n型，被配置于与所述势垒区相比靠背面侧，并通过所述势垒区而与所述体区分离，并且与所述势垒区相比n型杂质浓度较低；
集电区，其为p型，并露出于所述背面；
阴极区，其为n型，并露出于所述背面，且与所述漂移区相比n型杂质浓度较高。
2.如权利要求1所述的半导体装置，其中，
所述柱区与所述虚设绝缘膜相接。
3.如权利要求1或2所述的半导体装置，其中，
所述半导体基板还具有中间区域，该中间区域为p型，并被配置在所述栅极沟槽与所述虚设沟槽之间且被配置在所述势垒区与所述漂移区之间，并且与所述栅极绝缘膜和所述虚设绝缘膜相接，
与所述栅极沟槽和所述虚设沟槽之间的中间位置相比靠所述虚设沟槽侧的所述中间区域的p型杂质浓度的平均值高于与所述中间位置相比靠所述栅极沟槽侧的所述中间区域的p型杂质浓度的平均值。
4.如权利要求1至3中任意一项所述的半导体装置，其中，
所述柱区具有从所述势垒区向朝向所述表面的方向延伸的第一部分和从所述第一部分向远离所述虚设沟槽的方向延伸的第二部分，所述第二部分与所述表面电极连接，所述第一部分的表面侧的端部不与所述表面电极连接。
5.如权利要求1至4中任意一项所述的半导体装置，其中，
在所述半导体基板的与所述表面正交的截面上，所述栅极沟槽和所述虚设沟槽被交替反复地配置。
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